KR20220148993A - 표시 장치 - Google Patents

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KR20220148993A
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gate electrode
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thin film
electrode
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백경민
신현억
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 기판; 상기 기판 상에 배치되며, 실리콘을 포함하는 제1반도체층 및 상기 제1반도체층과 중첩하는 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 기판 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층 및 상기 제2반도체층과 중첩하는 제2게이트전극을 포함하는 제2박막트랜지스터; 및 상기 제1박막트랜지스터와 전기적으로 연결된 표시요소;를 포함하고, 상기 제2게이트전극은 하부층 및 상기 하부층과 상이한 재질의 상부층이 적층된 구조를 가지고, 상기 하부층의 상면의 끝단은 상기 상부층의 하면의 끝단에서 제1이격거리를 두고 이격된, 표시 장치를 제공한다.

Description

표시 장치{Display Apparatus}
본 발명의 실시예들은 표시 장치에 관한 것이다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이며, 표시 장치가 다양한 분야에 활용됨에 따라 고품질의 이미지를 제공하는 표시 장치의 수요가 증가하고 있다.
본 발명의 실시예들은 고품질의 이미지를 제공할 수 있는 표시 장치를 제공한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 배치되며, 실리콘을 포함하는 제1반도체층 및 상기 제1반도체층과 중첩하는 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 기판 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층 및 상기 제2반도체층과 중첩하는 제2게이트전극을 포함하는 제2박막트랜지스터; 및 상기 제1박막트랜지스터와 전기적으로 연결된 표시요소;를 포함하고, 상기 제2게이트전극은 하부층 및 상기 하부층과 상이한 재질의 상부층이 적층된 구조를 가지고, 상기 하부층의 상면의 끝단은 상기 상부층의 하면의 끝단에서 제1이격거리를 두고 이격되며, 상기 제2반도체층과 상기 제2게이트전극 사이에는 패터닝된 제2게이트절연층이 배치되고, 상기 제2게이트절연층의 상면의 끝단은 상기 하부층의 하면의 끝단에서 제2이격거리를 두고 이격된, 표시 장치를 제공한다.
일 실시예에 있어서, 상기 제2이격거리는 제1이격거리의 0.2 내지 5 배 사이의 값을 가질 수 있다.
일 실시예에 있어서, 상기 제2이격거리는 0.1 μm 내지 1 μm의 범위의 값을 가질 수 있다.
일 실시예에 있어서, 상기 제1이격거리는 0.2 μm 내지 0.5 μm의 범위의 값을 가질 수 있다.
일 실시예에 있어서, 상기 상부층의 두께는 상기 하부층의 두께보다 클 수 있다.
일 실시예에 있어서, 상기 상부층의 식각률은 상기 하부층의 식각률 보다 클 수 있다.
일 실시예에 있어서, 상기 상부층은 구리(Cu)를 포함하고, 상기 하부층은 티타늄(Ti)을 포함할 수 있다.
일 실시예에 있어서, 상기 제1게이트전극은 구리(Cu) 합금의 단일층으로 구비되며, 구리(Cu)이외에 Ag, Ca, Zn 중 적어도 하나를 포함할 수 있다.
일 실시예에 있어서, 상기 제1게이트전극은 제1층 및 상기 제1층 상의 제2층이 적층되어 구비되며, 상기 제1층은 구리 합금 또는 InZnO로 구비되고, 상기 제2층은 구리로 구비될 수 있다.
일 실시예에 있어서, 상기 제1층의 상면의 끝단은 상기 제2층의 하면의 끝단과 접할 수 있다.
일 실시예에 있어서, 상기 제1층의 상면의 끝단은 상기 제2층의 하면의 끝단과 제3이격거리를 두고 이격되며, 상기 제3이격거리는 상기 제1이격거리보다 작을 수 있다.
일 실시예에 있어서, 상기 제3이격거리는 0 ~ 0.1 μm 의 사이의 값을 가질 수 있다.
일 실시예에 있어서, 상기 제1박막트랜지스터와 중첩되며, 제1전극 및 상기 제1전극 상부의 제2전극을 포함하는 스토리리 커패시터;를 더 포함하며, 상기 제2전극은 제3층 및 상기 제3층 상의 제4층이 적층되어 구비될 수 있다.
일 실시예에 있어서, 상기 제3층은 구리 합금 또는 InZnO로 구비되고, 상기 제4층은 구리로 구비될 수 있다.
일 실시예에 있어서, 상기 기판과 상기 제1박막트랜지스터 사이에 배치된 하부 도전층;을 더 포함하고, 상기 하부 도전층은 상기 제1반도체층과 적어도 일부 중첩될 수 있다.
일 실시예에 있어서, 상기 표시요소를 덮으며, 제1무기봉지층, 유기봉지층, 제2무기봉지층이 순차 적층된 박막봉지층;을 더 포함하며, 상기 기판은 제1베이스층, 제1무기 배리어층, 제2베이스층 및 제2무기 배리어층이 순차 적층될 수 있다.
본 발명의 일 실시예는, 기판; 상기 기판 상에 배치되며, 산화물 반도체를 포함하는 산화물 반도체층 및 상기 산화물 반도체층과 중첩하는 게이트전극을 포함하는 박막트랜지스터; 및 상기 박막트랜지스터와 전기적으로 연결된 표시요소;를 포함하고, 상기 게이트전극은 하부층 및 상기 하부층과 상이한 재질의 상부층이 적층된 구조를 가지고, 상기 하부층의 상면의 끝단은 상기 상부층의 하면의 끝단에서 제1이격거리를 두고 이격되며, 상기 제2반도체층과 상기 제2게이트전극 사이에는 패터닝된 제2게이트절연층이 배치되고, 상기 제2게이트절연층의 상면의 끝단은 상기 하부층의 하면의 끝단에서 제2이격거리를 두고 이격된된, 표시 장치를 제공한다.
일 실시예에 있어서, 상기 제2이격거리는 제1이격거리의 0.2 내지 5 배 사이의 값을 가질 수 있다.
일 실시예에 있어서, 상기 제2이격거리는 상기 제1이격거리보다 클 수 있다.
일 실시예에 있어서, 상기 상부층은 구리(Cu)를 포함하고, 상기 하부층은 티타늄(Ti)을 포함할 수 있다.
상기한 본 발명의 실시예들에 따르는 표시 장치는 고집적화 및 고속 구동을 하더라도 고품질의 이미지를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 화소를 구동하는 화소회로 및 이와 연결된 표시요소로서 유기발광다이오드를 나타낸 등가회로도이다.
도 3은 도 1의 I-I'선에 따른 개략적인 단면도이다.
도 4는 도 3의 II부분을 확대한 확대도로, 산화물 반도체를 포함하는 제2박막트랜지스터를 도시한다.
도 5는 도 4에 대응하는 부분을 개략적으로 나타낸 평면 배치도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 제2박막트랜지스터의 제조방법을 개략적으로 도시한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 9은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
이하의 실시예에서 x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 표시장치를 개략적으로 나타낸 평면도이다.
도 1을 참조하면, 표시 장치(10)의 기판(100)은 표시영역(DA) 및 표시영역(DA) 주변의 주변영역(PA)으로 구획될 수 있다. 표시 장치(10)는 표시영역(DA)에 배치된 복수의 화소(P)들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다.
각 화소(P)는 유기발광다이오드(organic light emitting diode) 또는 무기발광다이오드와 같은 표시요소(display element)를 포함하며, 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 즉, 각 화소(P)는 박막트랜지스터(Thin Film Transistor: TFT), 스토리지 커패시터(Capacitor) 등을 포함하는 화소회로와 연결될 수 있다. 이러한 화소회로는 스캔선(SL) 및 상기 스캔선(SL)과 교차하는 데이터선(DL), 및 구동전압선(PL)과 연결될 수 있다. 스캔선(SL)은 x 방향으로 연장되며, 데이터선(DL) 및 구동전압선(PL)은 y 방향으로 연장되어 구비될 수 있다.
화소회로의 구동에 의해서 각 화소(P)는 빛을 방출할 수 있으며, 표시영역(DA)은 화소(P)들에서 방출되는 빛을 통해 소정의 이미지를 제공한다. 본 명세서에서의 화소(P)라 함은 전술한 바와 같이 적색, 녹색, 청색 또는 백색 중 어느 하나의 색상의 빛을 방출하는 발광영역으로 정의될 수 있다.
주변영역(PA)은 화소(P)들이 배치되지 않은 영역으로, 이미지를 제공하지 않는다. 주변영역(PA)에는 화소(P)들의 구동을 위한 내장 구동회로부, 전원공급배선, 및 구동회로부를 포함하는 인쇄회로기판이나 드라이버 IC가 연결되는 단자부 등이 배치될 수 있다.
본 발명의 실시예에 따른 표시 장치(10)는 유기 발광 표시 장치(Organic Light Emitting Display), 무기 EL 표시 장치(Inorganic Light Emitting Display), 양자점 표시 장치(Quantum dot display) 등을 포함할 수 있다. 이하에서는, 본 발명의 일 실시예에 따른 표시 장치로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않으며, 후술할 특징은 전술한 바와 같은 다양한 방식의 표시 장치에 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소를 구동하는 화소회로(PC) 및 이와 연결된 표시요소로서 유기발광다이오드를 나타낸 등가회로도이다.
도 2를 참조하면, 화소회로(PC)는 복수의 제1 내지 제7트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 및 부스팅 커패시터(Cbt)를 포함한다. 또한, 화소회로(PC)는 복수의 신호선들, 제1 및 제2초기화 전압선(VIL1, VIL2) 및 구동전압선(PL)과 연결된다. 신호선들은 데이터선(DL), 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4) 및 발광제어선(EL)을 포함할 수 있다. 다른 실시예로서, 신호선들 중 적어도 어느 하나, 제1 및 제2초기화 전압선(VIL1, VIL2) 및/또는 구동전압선(PL)은 이웃하는 화소회로들에서 공유될 수 있다.
구동전압선(PL)은 제1트랜지스터(T1)에 제1전원전압(ELVDD)을 전달할 수 있다. 제1초기화 전압선(VIL1)은 제1트랜지스터(T1)를 초기화하는 제1초기화전압(Vint1)을 화소회로(PC)로 전달할 수 있다. 제2초기화 전압선(VIL2)은 유기발광다이오드(OLED)를 초기화하는 제2초기화전압(Vint2)을 화소회로(PC)로 전달할 수 있다.
제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4), 발광제어선(EL) 및 제1 및 제2초기화 전압선(VIL1, VIL2)은 제1방향(x)으로 연장되며 각 행에 상호 이격 배치될 수 있다. 데이터선(DL) 및 구동전압선(PL)은 제2방향(y)으로 연장되며 각 열에 상호 이격 배치될 수 있다.
도 2에서 제1 내지 제7트랜지스터들(T1 내지 T7) 중 제3트랜지스터(T3) 및 제4트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구현되며, 나머지는 PMOS(p-channel MOSFET)으로 구현되는 것으로 도시하고 있다.
제1트랜지스터(T1)는 제5트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결되고, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결된다. 제1트랜지스터(T1)는 구동 트랜지스터로서 역할을 하며, 제2트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급한다.
제2트랜지스터(T2)는 스위칭 트랜지스터로서, 제1스캔선(SL1) 및 데이터선(DL)에 연결되며, 제5트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결된다. 제2트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴온(turn-on)되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 노드(N1)로 전달하는 스위칭 동작을 수행한다.
제3트랜지스터(T3)는 보상 트랜지스터로서, 제4스캔선(SL4)에 연결되며, 제6트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 연결된다. 제3트랜지스터(T3)는 제4스캔선(SL4)을 통해 전달받은 제4스캔신호(Sn')에 따라 턴온되어 제1트랜지스터(T1)를 다이오드 연결시킨다.
제4트랜지스터(T4)는 제1초기화 트랜지스터로서, 이전 스캔선인 제3스캔선(SL3) 및 제1초기화 전압선(VIL1)에 연결되며, 제3스캔선(SL3)을 통해 전달받은 이전 스캔신호인 제3스캔신호(Sn-1)에 따라 턴온되어 제1초기화 전압선(VIL1)으로부터의 제1초기화전압(Vint1)을 제1트랜지스터(T1)의 게이트전극에 전달하여 제1트랜지스터(T1)의 게이트전극의 전압을 초기화시킨다.
제5트랜지스터(T5)는 동작제어 트랜지스터이고, 제6트랜지스터(T6)은 발광제어 트랜지스터일 수 있다. 제5트랜지스터(T5) 및 제6트랜지스터(T6)는 발광제어선(EL)에 연결되며, 발광제어선(EL)을 통해 전달받은 발광제어신호(EM)에 따라 동시에 턴온되어 구동전압선(PL)으로부터 유기발광다이오드(OLED)의 방향으로 구동전류(IOLED)가 흐를 수 있도록 전류 경로를 형성한다.
제7트랜지스터(T7)는 제2초기화 트랜지스터로서, 다음 스캔선인 제2스캔선(SL2) 및 제2초기화 전압선(VIL2)에 연결되며, 제2스캔선(SL2)을 통해 전달받은 다음 스캔신호인 제2스캔신호(Sn+1)에 따라 턴온되어 제2초기화 전압선(VIL2)으로부터의 제2초기화전압(Vint2)을 유기발광다이오드(OLED)로 전달하여 유기발광다이오드(OLED)를 초기화시킨다. 제7트랜지스터(T7)는 생략될 수 있다.
스토리지 커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함한다. 제1전극(CE1)은 제1트랜지스터(T1)의 게이트전극에 연결되고, 제2전극(CE2)은 구동전압선(PL)에 연결된다. 스토리지 커패시터(Cst)는 구동전압선(PL) 및 제1트랜지스터(T1)의 게이트전극의 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 제1트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.
부스팅 커패시터(Cbt)는 제3전극(CE3) 및 제4전극(CE4)을 포함한다. 제3전극(CE3)은 제1스캔선(SL1) 및 제2트랜지스터(T2)의 게이트전극에 연결된다. 제4전극(CE4)은 제1트랜지스터(T1)의 게이트전극 및 스토리지 커패시터(Cst)의 제1전극(CE1)에 연결된다. 부스팅 커패시터(Cbt)는 제1스캔선(SL1)의 제1스캔신호(Sn)가 제2트랜지스터(T2)를 턴-오프시키는 전압인 경우, 노드(N2)의 전압을 상승시켜 블랙을 표시하는 전압(블랙전압)을 감소시킬 수 있다.
유기발광다이오드(OLED)는 화소전극 및 대향전극을 포함하고, 대향전극은 제2전원전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 제1트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 이미지를 표시한다.
일 실시예에 따른 각 화소회로(PC)의 구체적 동작은 다음과 같다.
제1 초기화 기간 동안, 제3스캔선(SL3)을 통해 제3스캔신호(Sn-1)가 공급되면, 제3스캔신호(Sn-1)에 대응하여 제4트랜지스터(T4)가 턴-온(Turn on)되며, 제1초기화 전압선(VIL1)으로부터 공급되는 제1초기화전압(Vint1)에 의해 제1트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1스캔선(SL1) 및 제4스캔선(SL4)을 통해 각각 제1스캔신호(Sn) 및 제4스캔신호(Sn')가 공급되면, 제1스캔신호(Sn) 및 제4스캔신호(Sn')에 대응하여 제2트랜지스터(T2)와 제3트랜지스터(T3)가 턴-온된다. 이때, 제1트랜지스터(T1)는 턴-온된 제3트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다. 그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 제1트랜지스터(T1)의 문턱전압(Threshold voltage, Vth)이 보상된 전압이 제1트랜지스터(T1)의 게이트전극에 인가된다. 스토리지 커패시터(Cst)의 양단에는 제1전원전압(ELVDD)과 보상전압이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 제5트랜지스터(T5) 및 제6트랜지스터(T6)가 턴-온된다. 제1트랜지스터(T1)의 게이트전극의 전압과 제1전원전압(ELVDD) 간의 전압차에 따르는 구동전류(IOLED)가 발생하고, 제6트랜지스터(T6)를 통해 구동전류(IOLED)가 유기발광다이오드(OLED)에 공급된다.
제2 초기화 기간 동안, 제2스캔선(SL2)을 통해 제2스캔신호(GP2)가 공급되면, 제2스캔신호(GP2)에 대응하여 제7트랜지스터(T7)가 턴-온(Turn on)되며, 제2초기화 전압선(VIL2)으로부터 공급되는 제2초기화전압(Vint2)에 의해 유기발광다이오드(OLED)가 초기화된다.
한편, 제1트랜지스터(T1) 내지 제7트랜지스터(T7) 중 적어도 일부는 서로 다른 타입의 반도체층을 포함할 수 있다. 예를 들어, 구동 트랜지스터로서 기능하는 제1트랜지스터(T1)는 실리콘으로 구성된 반도체층을 포함하고, 스위칭 트랜지스터인 제2트랜지스터(T2) 내지 제7트랜지스터(T7) 중 적어도 하나는 산화물 반도체층을 포함할 수 있다.
실리콘은 전자 이동도(Mobility)와 신뢰성이 우수하다. 따라서, 유기발광다이오드(OLED)의 밝기에 직접적으로 영향을 미치는 제1트랜지스터(T1)가 실리콘으로 이루어진 반도체층을 포함함으로써 고해상도의 표시 장치를 구현할 수 있다.
또한, 산화물 반도체층을 포함하는 트랜지스터는 낮은 오프-전류(Off-Current)를 가지며, 저주파 구동이 가능한 특성을 가진다. 따라서, 제1트랜지스터(T1)를 제외한 나머지 트랜지스터들(T2 내지 T7) 중 적어도 하나가 산화물 반도체층을 포함하도록 구성됨으로써, 표시 장치의 소비 전력을 감소시킬 수 있다.
도 3은 도 1의 I-I'선에 따른 개략적인 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(100) 상에 화소회로(PC)가 배치되고, 상기 화소회로(PC)와 연결된 표시요소로써 유기발광다이오드(OLED)가 배치될 수 있다.
도 3에서는 화소회로의 구성 중 설명의 편의상 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1), 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2), 및 스토리지 커패시터(Cst)만을 도시하고 있다. 제1박막트랜지스터(TFT1)은 도 2의 제1트랜지스터(T1)일 수 있으며, 제2박막트랜지스터(TFT2)는 도 2의 제2트랜지스터(T2) 내지 제7트랜지스터(T7) 중 어느 하나 일 수 있다.
제1박막트랜지스터(TFT1)는 실리콘 반도체를 포함하는 제1반도체층(AS1), 제1반도체층(AS1)과 절연된 제1게이트전극(GE1)을 포함한다. 제1박막트랜지스터(TFT1)은 제1반도체층(AS1)과 연결된 제1소스전극(SE1) 및/또는 제1드레인전극(DE1)을 포함할 수 있다. 제1박막트랜지스터(TFT1)는 구동 박막트랜지스터로서 기능할 수 있다.
제2박막트랜지스터(TFT2)는 산화물 반도체를 포함하는 제2반도체층(AO2), 제2반도체층(AO2)과 절연된 제2게이트전극(GE2)을 포함한다. 제2박막트랜지스터(TFT2)는 제2반도체층(AO2)과 연결된 제2소스전극(SE2) 및/또는 제2드레인전극(DE2)을 포함할 수 있다. 제2박막트랜지스터(TFT2)는 스위칭 박막트랜지스터로서 기능할 수 있다.
일 실시예에 따르면, 구동 박막트랜지스터로서 기능하는 제1박막트랜지스터(TFT1)의 제1반도체층(AS1)은 신뢰성이 우수한 다결정 실리콘으로 구성하고, 스위칭 박막트랜지스터에 대응되는 제2박막트랜지스터(TFT2)의 제2반도체층(AO2)은 누설전류가 적은 산화물 반도체로 구성할 수 있다.
이하, 표시 장치(10)에 포함된 구성들이 적층된 구조에 대해서 설명하도록 한다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(100)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(111)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 일부 실시예에서, 버퍼층(111)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 또는 실리콘산질화물(SiOxNy)로 구비될 수 있다.
버퍼층(111) 상에는 실리콘 반도체를 포함하는 제1반도체층(AS1)이 배치되며, 제1반도체층(AS1)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다. 제1반도체층(AS1)은 채널영역과 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
제1반도체층(AS1)을 덮도록 제1게이트절연층(112)이 구비될 수 있다. 제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2) 등과 같은 무기 절연물을 포함할 수 있다. 제1게이트절연층(112)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1게이트절연층(112) 상부에는 상기 제1반도체층(AS1)과 중첩되도록 제1게이트전극(GE1)이 배치된다. 제1게이트전극(GE1)은 구리(Cu), 구리(Cu) 합금을 포함하며, 단층 또는 다층으로 이루어질 수 있다. 제1게이트전극(GE1)은 구리(Cu) 이외에 InZnO, Ag, Ca, Zn, Mg, Al, Ti를 포함할 수 있다. 제1게이트전극(GE1)이 구리(Cu) 합금의 단일층인 경우, 포함되는 불순물은 Ag, Ca, Zn 중 적어도 하나일 수 있다. 이는 제1게이트전극(GE1)의 비저항의 상승을 최소화하는 동시에 하부의 절연층과의 접착(adhesion) 특성을 향상시키기 위함일 수 있다.
제1층간절연층(113)은 상기 제1게이트전극(GE1)을 덮도록 구비될 수 있다. 제1층간절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 등과 같은 무기 절연물을 포함할 수 있다. 제1층간절연층(113)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1게이트전극(GE1) 상에는 스토리지 커패시터(Cst)가 중첩되어 형성될 수 있다. 스토리지 커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함한다. 제1전극(CE1)과 제2전극(CE2) 사이에는 제1층간절연층(113)이 배치될 수 있다. 이 때, 제1게이트전극(GE1)은 제1박막트랜지스터(TFT1)의 게이트전극으로서의 기능뿐만 아니라, 스토리지 커패시터(Cst)의 제1전극(CE1)으로서의 기능도 수행할 수 있다. 즉, 제1게이트전극(GE1)과 제1전극(CE1)은 일체(一體)일 수 있다. 제1층간절연층(113) 상에는 제1전극(CE1)과 적어도 일부 중첩되도록 제2전극(CE2)이 배치된다.
제1층간절연층(113) 상에는 제2박막트랜지스터(TFT2)와 중첩한 하부 게이트전극(BGE)이 배치될 수 있다. 하부 게이트전극(BGE)은 제2박막트랜지스터(TFT2)의 제2반도체층(AO2)와 중첩되어 제2박막트랜지스터(TFT2)에 게이트 신호를 인가할 수 있다. 이 경우, 제2박막트랜지스터(TFT2)는 제2반도체층(AO2)의 상부 및 하부에 게이트 전극이 배치되는 이중 게이트 전극 구조를 구비할 수 있다.
스토리지 커패시터(Cst)의 제2전극(CE2) 및 하부 게이트전극(BGE)은 구리(Cu), 구리(Cu) 합금을 포함하며, 단층 또는 다층으로 이루어질 수 있다. 제2전극(CE2) 및 하부 게이트전극(BGE)은 구리(Cu) 이외에 InZnO, Ag, Ca, Zn, Mg, Al, Ti 등을 포함할 수 있다. 제2전극(CE2) 및 하부 게이트전극(BGE)이 구리(Cu) 합금의 단일층인 경우, 포함되는 불순물은 Ag, Ca, Zn 중 적어도 하나일 수 있다. 이는 제2전극(CE2) 및 하부 게이트전극(BGE)의 비저항의 상승을 최소화하는 동시에 하부의 절연층과의 접착 특성을 향상시키기 위함일 수 있다.
본 실시예에서, 제1게이트전극(GE1), 제2전극(CE2), 및 하부 게이트전극(BGE)은 비저항(resistivity)이 1.8 내지 2.2μΩcm인 물질로 구비될 수 있다.
예컨대, 몰리브덴(Mo)과 같이 비저항이 12μΩcm 이상으로, 비저항이 높은 물질로 제1게이트전극(GE1), 제2전극(CE2), 및 하부 게이트전극(BGE)을 채용하는 경우, 고속 구동시에 RC delay 현상이 발생할 수 있다. RC delay 현상을 줄이기 위해서 몰리브덴(Mo)의 두께를 두껍게 증착하는 경우 기판(100)의 휨 현상 등의 공정상 불량이 발생할 수 있다.
본 실시예에서는 비저항이 낮은 물질을 제1게이트전극(GE1), 제2전극(CE2), 및 하부 게이트전극(BGE)에 채용하여, 제1게이트전극(GE1), 제2전극(CE2), 및 하부 게이트전극(BGE)의 두께를 얇게 형성하여도 고속구동이 가능할 수 있다. 일부 실시예에서, 제1게이트전극(GE1), 제2전극(CE2), 하부 게이트전극(BGE)의 두께는 약 1000 ~ 10000 Å의 범위일 수 있다.
한편, 제1게이트전극(GE1)을 단일층으로 구비하는 경우, 제1게이트전극(GE1)은 구리(Cu) 합금으로 구비할 수 있다. 제1게이트전극(GE1)이 합금이 아닌 순수한 구리(Cu)의 단일층으로 형성된 경우, 제1게이트절연층(112)과의 접착 특성이 좋지 않을 수 있다.
본 실시예에서는, 제1게이트절연층(112)과의 접착 특성을 향상 시키는 동시에, 비저항(resistivity)의 값이 1.8 내지 2.2μΩcm의 범위를 만족하기 위해서, 제1게이트전극(GE1)은 구리(Cu) 합금으로 구비되고, 구리 합금에 포함되는 불순물은 Ag, Ca, Zn 에서 선택된 물질일 수 있다. 구리 합금에 포함되는 불순물이 Ag, Ca, Zn인 경우, 불순물을 1 atomic % 추가할 때, 비저항의 증가는 0.5 μΩcm 미만일 수 있다.
마찬가지로, 제2전극(CE2) 및 하부 게이트전극(BGE)이 단일층으로 구비되는 경우, 제2전극(CE2) 및 하부 게이트전극(BGE)은 구리(Cu) 합금으로 구비되고, 구리 합금에 포함되는 불순물은 Ag, Ca, Zn 에서 선택된 물질일 수 있다.
제1층간절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1층간절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2)등을 포함할 수 있다.
제2층간절연층(115)은 상기 스토리지 커패시터(Cst)의 제2전극(CE2), 하부 게이트전극(BGE)을 덮도록 형성될 수 있다. 제2층간절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2)등을 포함할 수 있다. 제2층간절연층(115)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제2층간절연층(115) 상에는 산화물 반도체를 포함하는 제2반도체층(AO2)이 배치될 수 있다. 제2반도체층(AO2)은 채널영역과, 채널영역 양측에 배치된 소스 영역 및 드레인 영역을 포함할 수 있다. 제2반도체층(AO2)은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 하프늄(Hf), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 일부 실시예에서, 제2반도체층(AO2)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 제2반도체층(AO2)은 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체일 수 있다.
제2반도체층(AO2)의 소스영역 및 드레인영역은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예컨대, 제2반도체층(AO2)의 소스영역 및 드레인영역은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로서 형성될 수 있다.
제2반도체층(AO2) 상에는 제2게이트전극(GE2)이 배치되며, 제2반도체층(AO2)과 제2게이트전극(GE2) 사이에는 제2게이트절연층(117)이 배치될 수 있다. 제2게이트전극(GE2)은 제2반도체층(AO2)과 중첩되도록 배치되며, 제2게이트절연층(117)에 의해서 제2반도체층(AO2)과 절연된다.
제2게이트전극(GE2)은 서로 상이한 재질을 가지는 하부층(GE2a) 및 상부층(GE2b)이 적층되어 구비될 수 있다. 상부층(GE2b)과 하부층(GE2a)은 동일한 에칭조건에서 식각비가 서로 상이한 재질로 구비될 수 있다. 일부 실시예에서, 상부층(GE2b)은 구리(Cu), 구리(Cu) 합금을 포함하여 구비될 수 있다. 상부층(GE2b)은 구리(Cu) 이외에 Ag, Zn, Mg, Al, Ca, Ti를 포함할 수 있다. 하부층(GE2a)은 티타늄(Ti), 티타늄(Ti) 합금을 포함하여 구비될 수 있다. 하부층(GE2a)은 티타늄(Ti) 이외에 Mo를 포함할 수 있다.
본 실시예에서, 제2게이트전극(GE2)의 하부층(GE2a)의 상면의 끝단은 상부층(GE2b)의 하면의 끝단과 이격되어 배치될 수 있다. 하부층(GE2a)과 상부층(GE2b)은 계단 형상의 단차를 가지고 형성될 수 있다. 하부층(GE2a)의 상면의 일부는 상부층(GE2b)에 의해서 덮히지 않도록 구비될 수 있다. 하부층(GE2a)의 폭은 상부층(GE2b)의 폭보다 크게 구비될 수 있다. 이에 대한 구체적인 설명은 도 4, 5를 참조하여 후술한다.
제2게이트절연층(117)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제2게이트절연층(117)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제2게이트절연층(117)은 기판(100)의 전면(全面)에 형성되지 않고, 제2게이트전극(GE2)의 형상과 유사하게 패터닝되어 구비될 수 있다. 다만, 제2게이트절연층(117)의 상면의 끝단은 제2게이트전극(GE2)의 하면의 끝단과 이격되어 배치될 수 있다. 제2게이트절연층(117)의 상면의 일부는 제2게이트전극(GE2)에 의해서 덮히지 않도록 구비될 수 있다. 제2게이트절연층(117)의 폭은 제2게이트전극(GE2)의 폭보다 크게 구비될 수 있다.
제2게이트절연층(117)은 제2반도체층(AO2)의 양 끝단을 덮지 않는 것으로 제2반도체층(AO2)의 소스영역 및 드레인영역을 노출하도록 구비될 수 있다.
제2게이트전극(GE2) 상에는 제3층간절연층(119)이 배치되며, 제3층간절연층(119) 상에는 제1반도체층(AS1)과 연결된 제1소스전극(SE1) 및/또는 제1드레인전극(DE1), 제2반도체층(AO2)과 연결된 제2소스전극(SE2) 및/또는 제2드레인전극(DE2)이 배치될 수 있다. 그리고, 제3층간절연층(119) 상에는 도전층(CM)이 배치될 수 있다. 도전층(CM)은 화소회로(PC)의 복수의 트랜지스터들 중 하나의 일 전극과 화소전극(310)을 전기적으로 연결하는 연결전극일 수 있다.
또한, 제3층간절연층(119) 상에는 데이터신호를 전달하기 위한 데이터선, 구동전압을 전달하기 위한 구동전압선이 배치될 수 있다. 상기 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 또는 제2드레인전극(DE2)은 이러한 데이터선 또는 구동전압선과 직접 또는 다른 박막트랜지스터를 통해서 연결될 수 있다.
제3층간절연층(119)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제3층간절연층(119)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2) 및 제2드레인전극(DE2)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예컨대, 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2) 및 제2드레인전극(DE2)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2) 및 제2드레인전극(DE2)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
상기 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2) 및 제2드레인전극(DE2) 상에는 유기절연층(120)이 배치된다. 유기절연층(120)은 단층 또는 다층으로 구비될 수 있다. 일부 실시예에서, 유기절연층(120)은 제1유기절연층(121), 제2유기절연층(122), 제3유기절연층(123)이 적층되어 구비될 수 있다. 이 경우, 제1유기절연층(121)과 제2유기절연층(122)의 사이, 제2유기절연층(122)과 제3유기절연층(123)의 사이 각각에 다양한 배선(WL)이 배치될 수 있어, 고집적화에 유리할 수 있다.
유기절연층(120)은 감광성 폴리이미드, 폴리이미드(polyimide), Polystyrene(PS), 폴리카보네이트, BCB(Benzocyclobutene), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일렌계 고분자, 또는 비닐알콜계 고분자 등을 포함할 수 있다.
또는, 유기절연층(120)은 실록산계 유기물질로 구비될 수 있다. 실록산계 유기물질은 헥사메틸디실록산(Hexamethyldisiloxane), 옥타메틸트리실록산(Octamethyltrisiloxane), 데카메틸테트라실록산(Decamethyltetrasiloxane), 도데카메틸펜타실록산(Dodecamethylpentasiloxane) 및 폴리디메틸실록산(Polydimethylsiloxanes)을 포함할 수 있다. 유기절연층(120)은 박막트랜지스터들을 덮는 보호막 역할을 할 수 있다. 제1유기절연층(121), 제2유기절연층(122), 제3유기절연층(123)은 모두 동일한 물질로 형성되거나, 적어도 하나는 다른 물질로 형성되는 등 다양한 변형이 가능하다.
유기절연층(120) 상에는 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기발광다이오드(OLED)가 위치할 수 있다.
화소전극(310)은 유기절연층(120)에 정의된 콘택홀을 통해 도전층(CM)과 전기적으로 연결될 수 있으며, 도전층(CM)을 통해 화소회로(PC)에 포함된 박막트랜지스터들과 연결될 수 있다. 화소전극(310)은 제1박막트랜지스터(TFT1)와 직접 연결되거나, 발광을 제어하는 기능을 하는 다른 박막 트랜지스터(미도시)를 경유하여 제1박막트랜지스터(TFT1)와 간접적으로 연결될 수도 있다.
화소전극(310)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 화소전극(310)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 예컨대, 화소전극(310)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막들을 갖는 구조를 가질 수 있다. 이 경우, 화소전극(310)은 ITO/Ag/ITO로 적층된 구조를 가질 수 있다.
유기절연층(120) 상부에는 화소정의막(125)이 배치될 수 있다. 이 화소정의막(125)은 화소전극(310)의 가장자리를 덮으며, 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 화소정의막(125)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(125)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있으며, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
물론 중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
중간층(320)의 상부에는 대향전극(330)이 배치된다. 대향전극(330)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 예컨대, 대향전극(330)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(330)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 대향전극(330)은 복수의 유기발광다이오드(OLED)들에 있어서 일체(一體)로 형성되어 복수의 화소전극(310)들에 대응할 수 있다.
도 4는 도 3의 II부분을 확대한 확대도로, 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2)를 도시한다. 도 5는 도 4에 대응하는 부분을 개략적으로 나타낸 평면 배치도이다.
도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층(AO2) 및 상기 제2반도체층(AO2)와 중첩된 제2게이트전극(GE2)을 구비한 제2박막트랜지스터(TFT2)를 포함하며, 상기 제2게이트전극(GE2)은 하부층(GE2a) 및 상부층(GE2b)이 적층된 구조를 가지고, 상기 하부층(GE2a)의 상면의 끝단은 상기 상부층(GE2b)의 하면의 끝단에서 제1이격거리(d1)를 두고 이격된다. 여기서, '하면'은 기판과 가까운 면을 의미하며, '상면'은 기판과 먼 면을 의미할 수 있다.
또한, 본 발명의 일 실시예에 있어서, 제2박막트랜지스터(TFT2)의 제2반도체층(AO2)과 제2게이트전극(GE2) 사이에는 제2게이트절연층(117)이 배치되며, 상기 제2게이트절연층(117)의 상면의 끝단은 상기 제2게이트전극(GE2)의 하면의 끝단에서 제2이격거리(d2)를 두고 이격되어 배치될 수 있다.
제2박막트랜지스터(TFT2)는 산화물 반도체를 포함하는 제2반도체층(AO2), 제2소스전극(SE2), 제2드레인전극(DE2), 제2게이트전극(GE2)을 포함할 수 있다.
제2반도체층(AO2)은 채널영역(CHR) 및 채널영역(CHR) 양쪽에 배치된 소스영역(SR) 및 드레인영역(DR)을 포함할 수 있다. 소스영역(SR) 및 드레인영역(DR)은 제2반도체층(AO2)에 캐리어 농도를 증가시켜 도전성화한 영역일 수 있다. 상기 도전성화는 제2반도체층(AO2)에 플라즈마 처리를 통해 수행될 수 있다. 이에 따라, 소스영역(SR) 및 드레인영역(DR)의 캐리어 농도는 채널영역(CHR)의 캐리어 농도보다 높을 수 있다.
제2반도체층(AO2)와 제2게이트전극(GE2) 사이에는 제2게이트절연층(117)이 배치될 수 있다. 제2게이트절연층(117)은 제2게이트전극(GE2)의 형상과 유사하게 패터닝되나 제2게이트절연층(117)은 제2게이트전극(GE2) 보다 넓은 면적을 가지고 구비될 수 있다. 이러한 제2게이트절연층(117)의 측면은 제3층간절연층(119)에 의해서 커버될 수 있다. 제2게이트절연층(117)은 채널영역(CHR)은 커버하고 소스영역(SR) 및 드레인영역(DR)은 노출하도록 구비될 수 있다.
제2게이트절연층(117)의 하면의 폭(Wt0)은 제2게이트전극(GE2)의 하면의 폭(Wt1)보다 크게 구비될 수 있다. 이러한 구조에 의해서 별도의 마스크 공정 없이 소스영역(SR) 및 드레인영역(DR)을 도전성화할 수 있으며, 채널영역(CHR)의 길이가 짧아지는 것을 방지할 수 있다.
제2게이트절연층(117)의 면적 또는 폭(Wt0)을 제2게이트전극(GE2)의 면적과 동일하게 구비한다면, 상기 소스영역(SR) 및 드레인영역(DR)을 도전성화할 때, 도전성화되는 영역이 제2게이트전극(GE2)의 하부로 확장되어 쇼트-채널(short-channel)이 형성될 수 있다. 이러한 쇼트-채널의 형성은 소스영역(SR), 드레인영역(DR)에 전계가 집중되어 소자의 불량원인이 될 수 있다.
본 실시예에서는, 제2게이트절연층(117)의 하면의 폭(Wt0)을 제2게이트전극(GE2)의 하면의 폭(Wt1)보다 넓게 하여, 제2박막트랜지스터(TFT2)의 신뢰성을 확보할 수 있다. 일 실시예에서, 제2게이트절연층(117)의 상면의 끝단과 제2게이트전극(GE2)의 하면의 끝단 사이의 이격거리인 제2이격거리(d2)는 약 0.1 내지 1 μm의 범위일 수 있다. 일부 실시예에서, 제2이격거리(d2)는 제1이격거리(d1)의 약 0.2 내지 5배 사이의 값으로 구비될 수 있다. 일부 실시예에서, 제2이격거리(d2)는 제1이격거리(d1)보다 크게 구비될 수 있다.
제2게이트절연층(117)의 하면의 폭(Wt0)은 제2게이트전극(GE2)의 하면의 폭(Wt1)보다 약 0.2 내지 2 μm 정도 크게 구비될 수 있다.
본 실시예에서, 제2게이트전극(GE2)은 서로 상이한 재질을 가지는 하부층(GE2a) 및 상부층(GE2b)이 적층되어 구비될 수 있다. 예컨대, 상부층(GE2b)와 하부층(GE2a)은 식각비가 서로 상이한 재질로 구비될 수 있다. 일부 실시예에서, 동일한 식각 조건에서 상부층(GE2b)의 식각비와 하부층(GE2a)의 식각비는 약 10:1 로 구비될 수 있다.
일 실시예에서, 상부층(GE2b)은 구리(Cu), 구리(Cu) 합금을 포함하여 구비될 수 있다. 상부층(GE2b)은 구리(Cu) 이외에 Ag, Zn, Mg, Al, Ca, Ti를 포함할 수 있다. 하부층(GE2a)은 티타늄(Ti), 티타늄(Ti) 합금을 포함하여 구비될 수 있다. 하부층(GE2a)는 티타늄(Ti) 이외에 Mo를 포함할 수 있다.
하부층(GE2a)의 면적은 상부층(GE2b)의 면적보다 크게 구비되는 데, 이를 표현하기 위해, 도 4에서는 하부층(GE2a)의 하면의 폭(Wt1)이 상부층(GE2b)의 하면의 폭(Wt2)보다 큰 것으로 도시하고 있다. 상기 하부층(GE2a)의 상면의 끝단은 상기 상부층(GE2b)의 하면의 끝단에서 제1이격거리(d1)를 두고 이격되어 배치된다.
하부층(GE2a)이 상부층(GE2b)에 의해서 노출된 상면을 '하부층(GE2a)의 테일(tail)'이라고 정의할 수 있다. 하부층(GE2a)의 테일(tail)은 하나의 마스크 공정으로 제2게이트절연층(117)의 폭(Wt0)을 제2게이트전극(GE2)의 폭(Wt1) 보다 크게 형성하는 구성인 동시에, 소스영역(SR) 및 드레인영역(DR)의 도전화 공정시, 도전화되는 영역이 채널영역(CHR)으로 확장되는 것을 방지하기 위한 구성일 수 있다.
하부층(GE2a)의 테일의 길이, 즉, 제1이격거리(d1)는 약 0.2 내지 0.5 μm의 범위일 수 있다. 상기 제1이격거리(d1)가 0.2 μm 이하인 경우, 원하는 제2게이트절연층(117)의 폭(Wt0)을 형성하기 어려울 수 있으며, 제1이격거리(d1)가 0.5 μm 이상인 경우, 제2박막트랜지스터(TFT2)에 열화가 발생할 수 있다. 하부층(GE2a)의 하면의 폭(Wt1)은 상부층(GE2b)의 하면의 폭(Wt2)보다 약 0.4 내지 1 μm 정도 크게 구비될 수 있다.
하부층(GE2a)의 중심에서의 두께(t1)는 약 50 ~ 500 Å 의 범위의 값을 가질 수 있다. 하부층(GE2a)의 두께를 50 Å 이하로 증착하는 경우, 공정상 불량이 발생할 수 있으며, 하부층(GE2a)의 두께를 500 Å보다 크게 증착하는 경우, 하부층(GE2a)의 테일의 길이가 0.5 μm 이상으로 구비되어 제2박막트랜지스터(TFT2)에 열화가 발생할 수 있다. 하부층(GE2a)의 테일은 가장자리로 갈 수록 두께가 점차 작아질 수 있다. 즉, 하부층(GE2a)의 중심부의 두께(t1)가 가장자리의 두께보다 크게 구비될 수 있다.
상부층(GE2b)의 중심에서의 두께(t2)는 약 3000 ~ 4000 Å로 구비될 수 있다. 상부층(GE2b)은 하부층(GE2a)보다 비저항이 작은 물질로 구비될 수 있다. 비저항이 작은 물질로 구비된 상부층(GE2b)의 두께(t2)가 하부층(GE2a)의 두께(t1)보다 두껍게 구비되는 바, 제2게이트전극(GE2)은 보다 낮은 저항을 구현할 수 있다.
도 5를 참조하면, 제2박막트랜지스터(TFT2)는 기판 상에 배치되며, x 방향으로 연장된 제1배선(WL1) 및 y 방향으로 연장된 제2배선(WL2)과 전기적으로 연결될 수 있다. 일부 실시예에서, 제2게이트전극(GE2)은 제1배선(WL1)에서 돌출된 영역으로 구비될 수 있다. 예컨대, 제2게이트전극(GE2)은 y 방향으로 돌출되어 구비될 수 있다. 즉, 제1배선(WL1)과 제2게이트전극(GE2)은 일체로 구비될 수 있다. 제1배선(WL1)은 스캔 신호를 전달하는 스캔선일 수 있다.
제2소스전극(SE2)은 y 방향으로 연장된 제2배선(WL2)의 일부로 구비될 수 있다. 제2소스전극(SE2)은 콘택홀(CNT)을 통해서 제2반도체층(AO2)의 소스영역에 접속될 수 있다. 제2드레인전극(DE2)은 제2소스전극(SE2)와 동일한 층에 배치되어, 콘택홀을 통해서 제2반도체층(A02)의 드레인영역에 접속될 수 있다.
제2게이트절연층(117)은 제1배선(WL1) 및 제2게이트전극(GE2)의 형상과 유사하게 패터닝되되, 제2게이트절연층(117)의 면적은 제1배선(WL1) 및 제2게이트전극(GE2)의 면적보다 크게 구비될 수 있다. 평면상, 제2게이트절연층(117)의 가장자리는 제1배선(WL1) 및 제2게이트전극(GE2)의 가장자리에 대해서 바깥쪽으로 제2이격거리(d2)만큼 떨어져 배치될 수 있다. 제2게이트절연층(117)의 가장자리는 제1배선(WL1) 및 제2게이트전극(GE2)의 가장자리를 둘러싸도록 배치될 수 있다.
한편, 제2게이트전극(GE2)의 하부층(GE2a)의 면적은 상부층(GE2b)의 면적보다 크게 구비된다. 평면상, 하부층(GE2a)의 가장자리 중 적어도 일부는 상부층(GE2b)의 가장자리 중 적어도 일부에 대해서 바깥쪽을 제1이격거리(d1)만큼 떨어져 배치될 수 있다. 하부층(GE2a)의 가장자리는 상부층(GE2b)의 가장자리를 적어도 일부 둘러싸도록 배치될 수 있다.
도 5에 있어서, 채널영역(CHR)의 형상이 일자형인 것으로 도시하고 있으나, 채널영역(CHR)의 형상은 채널의 길이를 확보하기 위해 굴곡된 형상을 가질 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 제2박막트랜지스터의 제조방법을 개략적으로 도시한 단면도이다.
도 6a를 참조하면, 기판 상부, 예컨대, 제2층간절연층(115) 상에 제2반도체층(AO2)을 형성한다. 제2반도체층(AO2)은 인듐(In), 갈륨(Ga), 주석(Sn), 지르코늄(Zr), 하프늄(Hf), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 일부 실시예에서, 제2반도체층(AO2)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 제2반도체층(AO2)은 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체일 수 있다.
상기 제2반도체층(AO2)은 스퍼터링법 또는 펄스 레이저 증착법 등의 기상 성막법 및 포토리소그래피법을 이용하여 형성한다. 예를 들면, 기상 성막법으로 IGZO 등으로 이루어진 막을 형성한 후, 제2반도체층(AO2)의 형상으로 패터닝 할 수 있다. 상기 패터닝은 IGZO 등으로 이루어진 막 위에 상기 제2반도체층(AO2)이 형성될 부분에 대응하여 포토레지스트패턴 형성한 후, 염산, 질산, 묽은 황산, 또는, 인산, 질산, 및 아세트산의 혼합액 등의 산 용액을 이용한 습식 식각에 의해서 이루어질 수 있다. 물론, 건식 식각을 이용하거나, 건식 식각 및 습식 식각의 조합을 이용할 수도 있다.
그 다음, 상기 제2층간절연층(115) 상에, 상기 제2반도체층(AO2)를 덮도록 제2게이트절연물질층(117'), 하부물질층(GE2a'), 및 상부물질층(GE2b')을 순차적으로 형성한다.
제2게이트절연물질층(117')은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등의 무기물을 포함할 수 있으며, CVD(chemical vapor despostion) 또는 ALD(atomic layer deposition)를 통해 형성될 수 있다.
하부물질층(GE2a')은 티타늄(Ti), 티타늄(Ti) 합금을 포함할 수 있으며, 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성될 수 있다.
상부물질층(GE2b')은 구리(Cu), 구리(Cu) 합금을 포함하여 구비될 수 있으며, 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD, PECVD), 저압 CVD(low pressure CVD, LPCVD), 물리기상증착법(physical vapor deposition, PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition, ALD) 등의 증착 방법에 의하여 형성될 수 있다. 상부물질층(GE2b')은 하부물질층(GE2a') 보다 식각률이 큰 물질로 선택될 수 있다. 일부 실시예에서, 상부물질층(GE2b')의 식각률과 하부물질층(GE2a')의 식각률의 비율은 약 10:1 일 수 있다.
그 다음, 상기 상부물질층(GE2b') 상에 마스크 공정을 이용하여 포토레지스트패턴(PR)을 형성한다. 이 때, 상기 포토레지스트패턴(PR)은 제2게이트절연층(117)이 형성될 부분에 대응된다.
도 6b를 참조하면, 상부물질층(GE2b') 상에 형성된 포토레지스트패턴(PR)을 마스크로 하여 상기 상부물질층(GE2b') 및 하부물질층(GE2a')을 동시에 1차 식각한다. 상기 1차 식각에 의해서 제2게이트전극(GE2)의 상부층(GE2b) 및 예비-하부층(GE2a'')이 형성될 수 있다.
상기 1차 식각은 습식 식각일 수 있으며, 상부물질층(GE2b')이 오버 에칭될 수 있는 조건으로 식각을 수행할 수 있다. 이에 따라, 상부물질층(GE2b')이 식각이되어 형성된 상부층(GE2b)의 폭(Wt2)은 포토레지스트패턴(PR)의 폭(Wt0)보다 작게 구비될 수 있다.
하부물질층(GE2a')의 식각률은 상부물질층(GE2b')의 식각률보다 작게 구비되는 바, 하부물질층(GE2a')이 식각되어 형성된 예비-하부층(GE2a'')의 폭은 상부층(GE2b)의 폭(Wt2) 보다 크게 구비될 수 있다. 예비-하부층(GE2a'')의 폭은 포토레지스트패턴(PR)의 폭(Wt0)과 실질적으로 동일하거나 유사하게 형성될 수 있다.
그 다음, 도 6c를 참조하면, 상기 포토레지스트패턴(PR)을 마스크로 하여 제2게이트절연물질층(117')을 2차 식각한다. 상기 2차 식각에 의해서 제2게이트절연층(117)이 형성된다. 상기 2차 식각은 건식 식각일 수 있으며, CH4, SH6 등의 플라즈마 가스를 이용하여 수행될 수 있다.
상기 2차 식각에 의해서, 제2게이트전극(GE2)의 하부층(GE2a)이 형성될 수 있다. 즉, 예비-하부층(GE2a'')의 가장자리가 일부 식각되어, 하부층(GE2a)의 하면의 끝단은 상기 제2게이트절연층(117)의 상면의 끝단에 대해서 제2이격거리(d2) 만큼 이격되어 형성될 수 있다. 제2이격거리(d2)는 약 0.1 내지 1 μm 의 범위일 수 있다.
또한, 상부층(GE2b)의 하면의 끝단은 하부층(GE2a)의 상면의 끝단에 대해서 약 제1이격거리(d1) 만큼 이격되어 형성될 수 있다. 제1이격거리(d1)는 약 0.2 내지 0.5 μm의 범위일 수 있다. 하부층(GE2a)의 하면의 폭(Wt1)은 상부층(GE2b)의 하면의 폭(Wt2)보다 크고, 제2게이트절연층(117)의 폭(Wt0)보다 작게 구비될 수 있다. 제2게이트절연층(117)의 폭(Wt0)은 상기 포토레지스트패턴(PR)의 폭(Wt0)과 실질적으로 동일하거나 유사하게 형성될 수 있다.
한편, 제2반도체층(AO2)은 전술한 바와 같이 산화물 반도체로 이루어질 수 있으며, 산화물 반도체인 경우, 산소의 결핍 상태를 형성하여 주는 것으로 캐리어를 증가시킬 수 있다. 이에 따라, 상기 건식 식각 공정에서, 제2게이트절연층(117)에 의해 덮여지지 않고 노출된 제2반도체층(AO2)에 플라즈마 가스를 주입하여 캐리어 농도를 증가시켜 소스영역(SR) 및 드레인영역(DR)을 형성할 수 있다.
본 실시예에서는, 소스영역(SR)과 드레인영역(DR) 사이에 배치된 채널영역(CHR)에 대응하여 제2게이트전극(GE2) 하면의 폭(Wt1)보다 큰 폭(Wt0)을 가지는 제2게이트절연층(117)이 배치되는 바, 채널영역(CHR)의 폭이 제2게이트전극(GE2)보다 크게 구비되어 쇼트-채널 현상이 발생하는 것을 방지할 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다. 도 7에 있어서, 도 3과 동일한 참조부호는 동일 부재를 의미하는 바 중복 설명은 생략한다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(100) 상에 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1), 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2)를 포함할 수 있다.
제2박막트랜지스터(TFT2)는 산화물 반도체를 포함하는 제2반도체층(AO2) 및 상기 제2반도체층(AO2)와 중첩된 제2게이트전극(GE2)을 포함하며, 상기 제2게이트전극(GE2)은 하부층(GE2a) 및 상부층(GE2b)이 적층된 구조를 가지고, 상기 하부층(GE2a)의 상면의 끝단은 상기 상부층(GE2b)의 하면의 끝단에서 제1이격거리(d1)를 두고 이격되어 배치될 수 있다. 제2박막트랜지스터(TFT2)의 제2반도체층(AO2)과 제2게이트전극(GE2) 사이에는 제2게이트절연층(117)이 배치되며, 상기 제2게이트절연층(117)의 상면의 끝단은 상기 제2게이트전극(GE2)의 하면의 끝단에서 제2이격거리(d2)를 두고 이격되어 배치될 수 있다.
본 실시예에서, 제1박막트랜지스터(TFT1)는 실리콘 반도체를 포함하는 제1반도체층(AS1) 및 상기 제1반도체층(AS1)과 중첩된 제1게이트전극(GE1)을 포함하며, 상기 제1게이트전극(GE1)은 제1층(GE1a) 및 제2층(GE1b)이 적층된 구조를 가질 수 있다. 제1층(GE1a)은 제2층(GE1b)의 하부에 배치될 수 있다. 즉, 제1층(GE1a)은 제1게이트절연층(112)과 제2층(GE1b) 사이에 배치될 수 있다.
제1게이트전극(GE1)과 동일한 층에는 다양한 배선들이 배치될 수 있으며, 고집적화에 따라 배선들 간의 간격이 좁게 배치될 수 있다. 따라서, 제1게이트전극(GE1) 및 이와 동일한 층에 배치되는 배선들에는 테일이 형성되지 않는 것이 특성이 유리할 수 있다. 즉, 제1층(GE1a)의 상면은 제2층(GE1b)에 의해서 노출되지 않을 수 있다. 제1층(GE1a)의 상면의 끝단은 제2층(GE1b)의 하면의 끝단과 이격되지 않고 접할 수 있다. 제1게이트전극(GE1)에 테일이 형성되지 않게 하기 위해서, 제1층(GE1a)의 식각률은 제2층(GE1b)의 식각률과 동일하거나 그보다 작게 구비될 수 있다.
제1층(GE1a) 및 제2층(GE1b)은 제1게이트전극(GE1)의 비저항이 1.8 내지 2.2μΩcm의 범위가 되는 물질로 선택될 수 있다. 또한, 제1층(GE1a)은 제1게이트절연층(112)과 접착(adhesion) 특성이 좋은 물질로 구비될 수 있다. 일 실시예에서, 제1층(GE1a)은 구리(Cu) 합금으로 구비되고, 구리 합금에 포함되는 불순물은 Ag, Ca, Zn, Mg, Al, Ti 에서 선택된 물질일 수 있다. 일 실시예에서, 제1층(GE1a)은 InZnO로 구비될 수 있다. 제1층(GE1a)이 InZnO로 구비되는 경우, ZnO의 함량은 60wt% 이상일 수 있다. 이는 제1층의 테일의 발생을 억제하기 위함일 수 있다. 제2층(GE1b)은 구리(Cu)를 포함하여 구비될 수 있다.
도면에서는 제1층(GE1a)과 제2층(GE1b)의 두께가 동일한 것으로 도시되고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 제2층(GE1b)의 두께가 제1층(GE1a)의 두께보다 더 크게 구비될 수 있는 등 다양한 변형이 가능하다.
본 실시예에서, 스토리지 커패시터(Cst)의 제2전극(CE2) 및 하부 게이트전극(BGE)도 제3층(CE2a, BGEa) 및 제4층(CE2b, BGEb)이 적층되어 구비될 수 있다. 제3층(CE2a, BGEa)은 제4층(CE2b, BGEb)의 하부에 배치될 수 있다.
제3층(CE2a, BGEa)은 그 하부에 배치된 제1층간절연층(113)과의 접착 특성이 좋은 물질로 구비될 수 있다. 일 실시예에서, 제3층(CE2a, BGEa)은 구리(Cu) 합금으로 구비되고, 구리 합금에 포함되는 불순물은 Ag, Ca, Zn, Mg, Al, Ti 에서 선택된 물질일 수 있다. 일 실시예에서, 제3층(CE2a, BGEa)은 InZnO로 구비될 수 있다. 제3층(CE2a, BGEa)이 InZnO로 구비되는 경우, ZnO의 함량은 60wt% 이상일 수 있다. 이는 제3층(CE2a, BGEa)의 테일의 발생을 억제하기 위함일 수 있다. 제4층(CE2b, BGEb)은 구리(Cu)를 포함하여 구비될 수 있다.
도면에서는 제3층(CE2a, BGEa)과 제4층(CE2b, BGEb)의 두께가 동일한 것으로 도시되고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 제4층(CE2b, BGEb)의 두께가 제3층(CE2a, BGEa)의 두께보다 더 크게 구비될 수 있는 등 다양한 변형이 가능하다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다. 도 8에 있어서, 도 3 및 7과 동일한 참조부호는 동일 부재를 의미하는 바 중복 설명은 생략한다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(100) 상에 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1), 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2)를 포함할 수 있다.
제1박막트랜지스터(TFT1)의 제1게이트전극(GE1)은 제1층(GE1a) 및 제2층(GE1b)이 적층된 구조를 가질 수 있다. 제1층(GE1a)은 제2층(GE1b)의 하부에 배치될 수 있다. 즉, 제1층(GE1a)은 제1게이트절연층(112)과 제2층(GE1b) 사이에 배치될 수 있다.
제1층(GE1a) 및 제2층(GE1b)은 제1게이트전극(GE1)의 비저항이 1.8 내지 2.2μΩcm의 범위가 되는 물질로 선택될 수 있다. 또한, 제1층(GE1a)은 제1게이트절연층(112)과 접착(adhesion) 특성이 좋은 물질로 구비될 수 있다.
본 실시예에서, 제1게이트전극(GE1)의 제1층(GE1a)의 상면의 끝단은 제2층(GE1b)의 하면의 끝단과 제3이격거리(d3)를 두고 이격되어 구비될 수 있다. 이 경우, 제3이격거리(d3)는 0.1μm 이하로 구비될 수 있다. 제3이격거리(d3)는 0 ~ 0.1μm의 범위의 값을 가질 수 있다. 이는 제1층(GE1a)의 테일이 최소화되어야 함을 의미한다. 제3이격거리(d3)는 제1이격거리(d1)에 비해서 작게 구비될 수 있다.
마찬가지로, 스토리지 커패시터(Cst)의 제2전극(CE2)은 제3층(CE2a) 및 제4층(CE2b)가 적층된 구조를 가질 수 있으며, 제3층(CE2a)의 상면의 끝단은 제4층(CE2b)의 하면의 끝단과 제4이격거리(d4)를 두고 이격되어 구비될 수 있다. 이 경우, 제4이격거리(d4)는 0.1μm 이하로 구비될 수 있다. 이는 제1층(GE1a)의 테일이 최소화되어야 함을 의미한다. 제4이격거리(d4)는 제1이격거리(d1)에 비해서 작게 구비될 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다. 도 8에 있어서, 도 3과 동일한 참조부호는 동일 부재를 의미하는 바 중복 설명은 생략한다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(100) 상에 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1), 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2)를 포함할 수 있다.
제2박막트랜지스터(TFT2)는 산화물 반도체를 포함하는 제2반도체층(AO2) 및 상기 제2반도체층(AO2)와 중첩된 제2게이트전극(GE2)을 포함하며, 상기 제2게이트전극(GE2)은 하부층(GE2a) 및 상부층(GE2b)이 적층된 구조를 가지고, 상기 하부층(GE2a)의 상면의 끝단은 상기 상부층(GE2b)의 하면의 끝단에서 제1이격거리(d1)를 두고 이격되어 배치될 수 있다. 제2박막트랜지스터(TFT2)의 제2반도체층(AO2)과 제2게이트전극(GE2) 사이에는 제2게이트절연층(117)이 배치되며, 상기 제2게이트절연층(117)의 상면의 끝단은 상기 제2게이트전극(GE2)의 하면의 끝단에서 제2이격거리(d2)를 두고 이격되어 배치될 수 있다.
본 실시예에서, 제1박막트랜지스터(TFT1)의 하부에는 제1박막트랜지스터(TFT1)와 중첩된 하부 도전층(BML)이 배치될 수 있다. 하부 도전층(BML)에는 정전압이 인가될 수 있다. 하부 도전층(BML)이 제1박막트랜지스터(TFT1)의 하부에 배치됨에 따라 제1박막트랜지스터(TFT1)은 주변 간섭 신호들의 영향을 적게 받아 신뢰성이 더욱 향상될 수 있다.
하부 도전층(BML)은 기판(100)과 버퍼층(111) 사이에 배치될 수 있다. 하부 도전층(BML)은 금속 또는 전도성 물질로 구비될 수 있다.
일부 실시예에서, 하부 도전층(BML)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
일부 실시예예서, 하부 도전층(BML)은 투명한 전도성 물질로 구비될 수 있다. 예컨대, 하부 도전층(BML)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다.
하부 도전층(BML)은 제1박막트랜지스터(TFT1)과 중첩되어 배치되며, 하부 도전층(BML)에는 정전압이 인가될 수 있다. 기판(100)과 하부 도전층(BML) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
도 10은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다. 도 8에 있어서, 도 3과 동일한 참조부호는 동일 부재를 의미하는 바 중복 설명은 생략한다.
도 10을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(100) 상에 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT1), 산화물 반도체를 포함하는 제2박막트랜지스터(TFT2)를 포함할 수 있다.
제2박막트랜지스터(TFT2)는 산화물 반도체를 포함하는 제2반도체층(AO2) 및 상기 제2반도체층(AO2)와 중첩된 제2게이트전극(GE2)을 포함하며, 상기 제2게이트전극(GE2)은 하부층(GE2a) 및 상부층(GE2b)이 적층된 구조를 가지고, 상기 하부층(GE2a)의 상면의 끝단은 상기 상부층(GE2b)의 하면의 끝단에서 제1이격거리(d1)를 두고 이격되어 배치될 수 있다. 제2박막트랜지스터(TFT2)의 제2반도체층(AO2)과 제2게이트전극(GE2) 사이에는 제2게이트절연층(117)이 배치되며, 상기 제2게이트절연층(117)의 상면의 끝단은 상기 제2게이트전극(GE2)의 하면의 끝단에서 제2이격거리(d2)를 두고 이격되어 배치될 수 있다.
본 실시예에서, 표시 장치는 유기발광다이오드(OLED)를 덮는 박막봉지층(400)을 더 포함할 수 있다.
유기발광다이오드(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있으므로, 박막봉지층(400)으로 덮어 보호될 수 있다. 박막봉지층(400)은 표시영역(DA)을 덮으며 표시영역(DA) 외측까지 연장될 수 있다. 박막봉지층(400)은 적어도 하나의 유기봉지층과 적어도 하나의 무기봉지층을 포함한다. 예컨대, 박막봉지층(400)은 제1무기봉지층(410), 유기봉지층(420) 및 제2무기봉지층(430)을 포함할 수 있다.
제1무기봉지층(410)은 대향전극(330)을 덮으며, 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON) 등을 포함할 수 있다. 도시되지는 않았으나, 필요에 따라 제1무기봉지층(410)과 대향전극(330) 사이에 캐핑층 등의 다른 층들이 개재될 수도 있다. 제1무기봉지층(410)은 그 하부의 구조물을 따라 형성되기에, 상면이 평탄하지 않게 된다. 유기봉지층(420)은 이러한 제1무기봉지층(410)을 덮으며, 제1무기봉지층(410)과 달리 그 상면이 대략 평탄하도록 할 수 있다. 구체적으로, 유기봉지층(420)은 표시영역(DA)에 대응하는 부분에서는 상면이 대략 평탄하도록 할 수 있다. 유기봉지층(420)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 제2무기봉지층(430)은 유기봉지층(420)을 덮으며, 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON) 등을 포함할 수 있다.
박막봉지층(400)은 전술한 다층 구조를 통해 박막봉지층(400) 내에 크랙이 발생한다고 하더라도, 제1무기봉지층(410)과 유기봉지층(420) 사이에서 또는 유기봉지층(420)과 제2무기봉지층(430) 사이에서 그러한 크랙이 연결되지 않도록 할 수 있다. 이를 통해 외부로부터의 수분이나 산소 등이 유기발광다이오드(OLED)로 침투하게 되는 경로가 형성되는 것을 방지하거나 최소화할 수 있다.
본 실시예에서, 기판(100)은 플렉서블 기판으로, 순차적으로 적층된 제1베이스층(101), 제1무기 배리어층(102), 제2베이스층(103) 및 제2무기 배리어층(104)을 포함할 수 있다. 제1베이스층(101)과 제2베이스층(103)은 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
제1무기 배리어층(102)과 제2무기 배리어층(104) 각각은 외부로부터의 불순물의 침투를 방지하는 배리어층으로서, 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON)와 같은 무기물을 포함하며, 각각 단층구조 또는 다층구조를 가질 수 있다.
여태까지, 본 발명의 실시예에 적용될 수 있는 실시예들을 설명하였다. 이와 같은 실시예들은 별도의 실시예로 구현될 수도 있고, 서로 조합된 실시예로 구현될 수 있다.
한편, 전술한 실시예들은 표시 장치에 산화물 반도체를 채용한 박막트랜지스터와 실리콘 반도체를 채용한 박막트랜지스터를 포함하는 경우에 대해서 설명하였으나, 본 발명은 이에 한정되지 않는다. 예컨대, 본 실시예에 따른 표시 장치는 산화물 반도체를 채용한 박막트랜지스터들만 포함될 수 있는 등 다양한 변형이 가능하다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 표시 장치
100: 기판
T1 ~ T7: 트랜지스터
TFT1: 제1박막트랜지스터
TFT2: 제2박막트랜지스터
GE1: 제1게이트전극
GE2: 제2게이트전극
Cst: 스토리지 커패시터
111: 버퍼층
112: 제1게이트절연층
117: 제2게이트절연층
113: 제1층간절연층
115: 제2층간절연층
119: 제3층간절연층
120: 유기절연층
125: 화소정의막
310: 화소전극
320: 중간층
330: 대향전극
400: 박막봉지층

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 실리콘을 포함하는 제1반도체층 및 상기 제1반도체층과 중첩하는 제1게이트전극을 포함하는 제1박막트랜지스터;
    상기 기판 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층 및 상기 제2반도체층과 중첩하는 제2게이트전극을 포함하는 제2박막트랜지스터; 및
    상기 제1박막트랜지스터와 전기적으로 연결된 표시요소;를 포함하고,
    상기 제2게이트전극은 하부층 및 상기 하부층과 상이한 재질의 상부층이 적층된 구조를 가지고, 상기 하부층의 상면의 끝단은 상기 상부층의 하면의 끝단에서 제1이격거리를 두고 이격되고,
    상기 제2반도체층과 상기 제2게이트전극 사이에는 패터닝된 제2게이트절연층이 배치되고, 상기 제2게이트절연층의 상면의 끝단은 상기 하부층의 하면의 끝단에서 제2이격거리를 두고 이격된, 표시 장치.
  2. 제1항에 있어서,
    상기 제2이격거리는 제1이격거리의 0.2 내지 5 배 사이의 값을 가지는, 표시 장치.
  3. 제1항에 있어서,
    상기 제2이격거리는 0.1 μm 내지 1 μm의 범위의 값을 가지는, 표시 장치.
  4. 제1항에 있어서,
    상기 제1이격거리는 0.2 μm 내지 0.5 μm의 범위의 값을 가지는, 표시 장치.
  5. 제1항에 있어서,
    상기 상부층의 두께는 상기 하부층의 두께보다 큰, 표시 장치.
  6. 제1항에 있어서,
    상기 상부층의 식각률은 상기 하부층의 식각률 보다 큰, 표시 장치.
  7. 제1항에 있어서,
    상기 상부층은 구리(Cu)를 포함하고, 상기 하부층은 티타늄(Ti)을 포함하는, 표시 장치.
  8. 제1항에 있어서,
    상기 제1게이트전극은 구리(Cu) 합금의 단일층으로 구비되며, 구리(Cu)이외에 Ag, Ca, Zn 중 적어도 하나를 포함하는, 표시 장치.
  9. 제1항에 있어서,
    상기 제1게이트전극은 제1층 및 상기 제1층 상의 제2층이 적층되어 구비되며, 상기 제1층은 구리 합금 또는 InZnO로 구비되고, 상기 제2층은 구리로 구비되는, 표시 장치.
  10. 제9항에 있어서,
    상기 제1층의 상면의 끝단은 상기 제2층의 하면의 끝단과 접하는, 표시 장치.
  11. 제9항에 있어서,
    상기 제1층의 상면의 끝단은 상기 제2층의 하면의 끝단과 제3이격거리를 두고 이격되며, 상기 제3이격거리는 상기 제1이격거리보다 작은, 표시 장치.
  12. 제11항에 있어서,
    상기 제3이격거리는 0 ~ 0.1 μm 의 사이의 값을 가지는, 표시 장치.
  13. 제1항에 있어서,
    상기 제1박막트랜지스터와 중첩되며, 제1전극 및 상기 제1전극 상부의 제2전극을 포함하는 스토리리 커패시터;를 더 포함하며,
    상기 제2전극은 제3층 및 상기 제3층 상의 제4층이 적층되어 구비된, 표시 장치.
  14. 제13항에 있어서,
    상기 제3층은 구리 합금 또는 InZnO로 구비되고, 상기 제4층은 구리로 구비되는, 표시 장치.
  15. 제1항에 있어서,
    상기 기판과 상기 제1박막트랜지스터 사이에 배치된 하부 도전층;을 더 포함하고, 상기 하부 도전층은 상기 제1반도체층과 적어도 일부 중첩된, 표시 장치.
  16. 제1항에 있어서,
    상기 표시요소를 덮으며, 제1무기봉지층, 유기봉지층, 제2무기봉지층이 순차 적층된 박막봉지층;을 더 포함하며,
    상기 기판은 제1베이스층, 제1무기 배리어층, 제2베이스층 및 제2무기 배리어층이 순차 적층된, 표시 장치.
  17. 기판;
    상기 기판 상에 배치되며, 산화물 반도체를 포함하는 산화물 반도체층 및 상기 산화물 반도체층과 중첩하는 게이트전극을 포함하는 박막트랜지스터; 및
    상기 박막트랜지스터와 전기적으로 연결된 표시요소;를 포함하고,
    상기 게이트전극은 하부층 및 상기 하부층과 상이한 재질의 상부층이 적층된 구조를 가지고, 상기 하부층의 상면의 끝단은 상기 상부층의 하면의 끝단에서 제1이격거리를 두고 이격되며,
    상기 산화물 반도체층과 상기 게이트전극 사이에는 패터닝된 게이트절연층이 배치되고, 상기 게이트절연층의 상면의 끝단은 상기 하부층의 하면의 끝단에서 제2이격거리를 두고 이격된, 표시 장치.
  18. 제17항에 있어서,
    상기 제2이격거리는 제1이격거리의 0.2 내지 5 배 사이의 값을 가지는, 표시 장치.
  19. 제17항에 있어서,
    상기 제2이격거리는 상기 제1이격거리보다 큰, 표시 장치.
  20. 제17항에 있어서,
    상기 상부층은 구리(Cu)를 포함하고, 상기 하부층은 티타늄(Ti)을 포함하는, 표시 장치.
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