KR20220029076A - 유기전계발광 표시장치 및 그 제조 방법 - Google Patents

유기전계발광 표시장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20220029076A
KR20220029076A KR1020200110969A KR20200110969A KR20220029076A KR 20220029076 A KR20220029076 A KR 20220029076A KR 1020200110969 A KR1020200110969 A KR 1020200110969A KR 20200110969 A KR20200110969 A KR 20200110969A KR 20220029076 A KR20220029076 A KR 20220029076A
Authority
KR
South Korea
Prior art keywords
layer
active layer
thin film
film transistor
metal layer
Prior art date
Application number
KR1020200110969A
Other languages
English (en)
Inventor
정기영
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020200110969A priority Critical patent/KR20220029076A/ko
Priority to CN202110975052.0A priority patent/CN114122070A/zh
Priority to US17/459,560 priority patent/US20220069059A1/en
Publication of KR20220029076A publication Critical patent/KR20220029076A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H01L27/3276—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1218—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or structure of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1255—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/86—Arrangements for improving contrast, e.g. preventing reflection of ambient light
    • H10K50/865—Arrangements for improving contrast, e.g. preventing reflection of ambient light comprising light absorbing layers, e.g. light-blocking layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/8791—Arrangements for improving contrast, e.g. preventing reflection of ambient light
    • H10K59/8792—Arrangements for improving contrast, e.g. preventing reflection of ambient light comprising light absorbing layers, e.g. black layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H01L2227/323—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1216—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Optics & Photonics (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 표시패널에서 전원선(VDD/Ref)을 분기 배선(BL)을 통하여 분기하여 박막 트랜지스터(TFT)에 전원을 공급하는 구조의 컨택홀(CNT) 개수를 줄여서 개구율을 향상시킬 수 있도록 하는 유기전계발광(OLED) 표시 장치 및 그 제조 방법에 관한 것이다.
이를 실현하기 위해, 본 발명은 분기 배선(BL)에 대하여, 박막트랜지스터(TFT) 측에는 컨택홀을 형성하지 않고, 전원선(VDD/Ref) 측에만 컨택홀(CNT)을 형성하고, 이 컨택홀(CNT)에서 전원선(VDD/Ref)의 게이트 금속층(GM)과 분기 배선(BL)의 몰리티타늄층(MoTi)이 접촉하여, 컨택홀(CNT)로부터 박막트랜지스터(TFT)까지 액티브층(ACT)과 몰리티타늄층(MoTi)이 이중 배선으로 연장되도록 함으로써 전원선(VDD/Ref)으로부터 전원이 컨택홀(CNT)에서 몰리티타늄층(MoTi)을 통하여 박막트랜지스터(TFT)의 도체화부(채널)로 공급되도록 하는 것이다.
따라서, 본 발명은 전원선(VDD/Ref)과 박막트랜지스터(TFT)를 분기 배선(BL)을 통하여 연결함으로써 각 화소 당 컨택홀 개수를 줄일 수 있는 효과가 있다.

Description

유기전계발광 표시장치 및 그 제조 방법{Organic light emitting diode display device and its manufacturing method}
본 발명은 유기전계발광(OLED) 표시장치에서 전원선(VDD)을 분기하여 박막 트랜지스터(TFT)에 전원을 공급하는 구조의 컨택홀(CNT) 개수를 줄여서 개구율을 향상시킬 수 있도록 하는 표시 장치 및 그 제조 방법에 관한 것이다.
OLED 표시장치에 구비된 유기발광 다이오드는 높은 휘도와 낮은 동작 전압 특성을 가지며, 또한 스스로 빛을 내는 자체 발광형이기 때문에 명암대비(Contrast Ratio)가 크고, 초박형 디스플레이의 구현이 용이하다. 또한, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이라는 장점이 있다.
이러한 OLED 표시장치에서 하나의 화소(P)는 세 개의 박막트랜지스터(Tsw, Tdr, Tss) 및 하나의 캐패시터(C1)를 구비하는 구조로서, 유기발광 다이오드(EL)와, 이에 전류를 공급하는 구동 박막트랜지스터(Tdr)와, 데이터전압(Vdata)을 입력받으며 구동 박막트랜지스터(Tdr) 사이에 연결되어 스캔신호(Vscan)에 따라 데이터전압(Vdata)을 구동 박막트랜지스터(Tdr)의 게이트에 인가하는 스캔 박막 트랜지스터(TSW)와, 센싱 제어부와 구동 박막트랜지스터(Tdr) 사이에 연결되어 센싱신호(Vsense)에 따라 구동 박막트랜지스터(Tdr)에 의한 전류를 싱크하기 위한 센싱 박막트랜지스터(TSS) 및 구동 박막트랜지스터(Tdr)의 게이트 및 소스 사이에 연결되는 캐패시터(C1)를 포함한다.
이러한 OLED 표시장치에서 Full-HD 이상의 고화질을 요구하는 고해상도 영상을 구현하기 위해서는 각 화소를 고개구율 구조로 구성하여야 한다.
OLED 표시장치의 양산 구조에서는 전원선(VDD) 및 기준선(Ref)에서 분기해 나가는 배선으로 게이트 금속(Gate Metal)을 사용하여 구동 박막트랜지스터(TDR)에 전류 및 전압을 공급하고 있다.
그런데, 구동 박막트랜지스터(Tdr)에 전류 및 전압을 공급하기 위해서는 액티브층(ACT)으로 점핑(Jumping)이 필요하므로 컨택홀(Contact Hole)의 개수가 화소당 1 개씩 증가하고, 4 개 화소의 전원선(VDD) 및 기준선(Ref)을 고려하면 8 개의 컨택홀을 형성시켜야 한다.
따라서 이러한 컨택홀의 개수의 증가는 개구율 감소에 주 원인이 되는 문제점이 있었다.
이에, 본 명세서의 발명자는 전술한 문제점을 해결하기 위해, 유기전계발광(OLED) 표시장치에서 전원선(VDD/Ref)을 분기하여 박막 트랜지스터(Tdr)에 전원을 공급하는 구조의 컨택홀(CNT) 개수를 줄여서 개구율을 향상시킬 수 있도록 하는 표시 장치 및 그 제조 방법을 발명하였다.
또한, 본 명세서의 발명자들은, 상기한 구조를 가지도록 전원선(VDD/Ref)과 구동 박막트랜지스터(Tdr)를 연결하는 분기 배선(BL)에 대하여, 구동 박막트랜지스터(Tdr) 측에는 컨택홀을 형성하지 않고, 전원선(VDD/Ref) 측에만 컨택홀(CNT)을 형성하고, 컨택홀(CNT)로부터 구동 박막트랜지스터(Tdr)까지 액티브층(ACT)과 몰리티타늄층(MoTi)을 이중 배선으로 연장함으로써 전원이 몰리티타늄층(MoTi)을 통하여 구동 박막트랜지스터(Tdr)로 공급되도록 하는 유기전계발광 표시장치를 발명하였다.
또한, 본 명세서의 발명자들은, 전원선(VDD/Ref)으로부터 구동 박막트랜지스터(Tdr)까지 게이트 금속층(GM)을 통하여 연결하지 않고, 전원선(VDD/Ref)과 구동 박막트랜지스터(Tdr)를 분기 배선(BL)을 통하여 연결하며, 이러한 분기 배선에 대하여, 액티브층(ACT)과 몰리티타늄층(MoTi)의 이중층을 포함하는 공정으로 형성하되, 전원선(VDD/Ref) 측에만 하나의 컨택홀(CNT)을 형성하여, 전원선(VDD/Ref)과 연결된 게이트 금속층(GM)이 컨택홀(CNT)에서 몰리티타늄층(MoTi)과 접촉됨으로써, 전원선(VDD/Ref)으로부터 전원이 컨택홀(CNT)에서 게이트 금속층(GM)과 접촉하는 몰리티타늄층(MoTi)을 통하여 구동 박막트랜지스터(Tdr)의 채널로 공급되도록 하는 유기전계발광 표시장치 제조 방법을 발명하였다.
상기한 본 발명의 목적들은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 본 발명의 다른 목적 및 장점들은 하기의 설명에 의해서 이해될 수 있고, 본 발명의 실시예에 의해 보다 분명하게 이해될 것이다. 또한, 본 발명의 목적 및 장점들은 특허 청구 범위에 나타낸 수단 및 그 조합에 의해 실현될 수 있음을 쉽게 알 수 있을 것이다.
본 발명의 일 실시 예에 따른 유기전계발광(OLED) 표시장치를 제공할 수 있다. OLED 표시장치는 구동 박막트랜지스터에 전원을 인가하기 위한 전원선(VDD/Ref)과 구동 박막트랜지스터(Tdr)를 연결하는 분기 배선(BL)에 대하여, 차광층(LS), 버퍼층(BUF), 액티브층(ACT), 몰리티타늄층(MoTi), 게이트 절연층(GI)으로 형성하되, 전원선(VDD/Ref) 측에만 컨택홀(CNT)을 형성하고, 구동 박막트랜지스터(Tdr) 측에는 컨택홀을 형성하지 않고, 컨택홀(CNT)에서 게이트 절연층(GI) 위에 게이트 금속층(GM)을 형성하여 게이트 금속층(GM)과 몰리티타늄층(MoTi)이 접촉한 상태에서 컨택홀(CNT)로부터 구동 박막트랜지스터(Tdr)까지 액티브층(ACT)과 몰리티타늄층(MoTi)이 이중 배선으로 연장되도록 함으로써 전원선(VDD/Ref)으로부터 전원이 컨택홀(CNT)에서 몰리티타늄층(MoTi)을 통하여 구동 박막트랜지스터(Tdr)의 도체화부(채널)로 공급되도록 할 수 있다.
또한, 본 발명의 일 실시 예에 따른 유기전계발광 표시장치 제조 방법을 제공할 수 있다. OLED 표시장치 제조 방법은 전원선(VDD/Ref)과 구동 박막트랜지스터(Tdr)를 연결하는 분기 배선(BL)에 대하여, 기판 위에 차광층(LS)을 형성하는 공정; 차광층 위에 버퍼층(BUF)을 형성하는 공정; 버퍼층 위에 액티브층(ACT)과 몰리티타늄층(MoTi)의 이중층을 형성하는 공정; 몰리티타늄층 위에 게이트 절연층(GI)을 형성하는 공정을 진행하여, 차광층(LS)과 중첩하는 영역에서만 컨택홀(CNT)을 형성하고, 컨택홀(CNT)에서 액티브층, 몰리티타늄층 및 게이트 절연층의 상부에 게이트 금속층(GI)을 형성하는 공정을 추가하고, 컨택홀(CNT)에서 몰리티타늄층(MoTi)과 게이트 금속층(GM)이 접촉되면서 액티브층(ACT)과 몰리티타늄층(MoTi)이 이중 배선으로 구동 박막트랜지스터(Tdr)의 채널까지 연장되도록 함으로써 전원선(VDD/Ref)으로부터 전원이 컨택홀(CNT)에서 게이트 금속층(GM)과 접촉하는 몰리티타늄층(MoTi)을 통하여 구동 박막트랜지스터(Tdr)의 도체화부(채널)로 공급되도록 할 수 있다.
본 발명의 실시 예에 따른 OLED 표시장치 및 OLED 표시장치 제조 방법에 의하면, 전원선(VDD/Ref) 측에만 컨택홀(CNT)을 형성하고, 구동 박막트랜지스터(Tdr) 측에는 컨택홀을 형성하지 않음에 따라 각 화소당 컨택홀 개수를 줄일 수 있는 장점이 있다.
따라서, 본 발명의 실시 예에 따라, 전원선(VDD/Ref)을 분기하여 구동 박막트랜지스터(Tdr)에 전원을 공급하는 구조의 컨택홀(CNT) 개수를 줄일 수 있게 됨에 따라 각 화소의 개구율을 향상시킬 수 있는 효과가 있다.
또한, 본 발명의 실시 예에 따라, 컨택홀(CNT)로부터 구동 박막트랜지스터(Tdr)까지 액티브층(ACT)과 몰리티타늄층(MoTi)을 이중 배선으로 연장함으로써 전원선(VDD/Ref)으로부터 구동 박막트랜지스터(Tdr)에 전원을 공급하기 위한 게이트 금속층(GM)을 전원선(VDD/Ref)으로부터 구동 박막트랜지스터(Tdr)까지 연장하여 형성할 필요가 없다.
따라서, 본 발명은, 게이트 금속층(GM)을 전원선(VDD/Ref)으로부터 구동 박막트랜지스터(Tdr)까지 연장하지 않음에 따라 전원 공급 배선의 제조 공정에 따른 게이트 금속층(GM)의 재료를 줄일 수 있다.
본 명세서의 효과는 이상에서 언급한 효과에 제한되지 않으며, 언급되지 않은 또 다른 효과는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 효과와 더불어 본 발명의 구체적인 효과는 이하 발명을 실시하기 위한 구체적인 사항을 설명하면서 함께 기술한다.
도 1은 본 발명의 실시 예에 따른 유기전계발광 표시장치의 평면 구성과 분기 배선의 단면을 개략적으로 나타낸 구성도이다.
도 2는 본 발명의 실시 예에 따른 유기전계발광 표시장치에서 구동 박막트랜지스터 측의 도체화부(B-B') 구조와 단면도를 나타낸 도면이다.
도 3은 본 발명의 실시 예에 따른 유기전계발광 표시장치에서 분기 배선의 컨택홀부(C-C')의 단면을 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 유기전계발광 표시장치에서 분기 배선의 중간 지점(D-D') 단면을 나타낸 도면이다.
도 5는 본 발명의 실시 예에 따른 구동 박막트랜지스터와 연결되는 분기 배선의 단면 구조를 나타낸 도면이다.
도 6은 본 발명의 실시 예에 따른 구동 박막트랜지스터와 연결되는 분기 배선의 구조를 나타낸 도면이다.
도 7은 본 발명의 실시 예에 따른 분기 배선에서 캐패시터를 이루는 구조를 나타낸 도면이다.
도 8은 본 발명의 실시 예에 따른 전원선 근처의 컨택홀에서의 분기 배선의 구조를 나타낸 도면이다.
도 9는 본 발명의 실시 예에 따른 분기 배선을 통하여 Full Contact 면적이 증가되었음을 나타내는 도면이다.
도 10은 본 발명의 실시 예에 따른 분기 배선의 단면도와, 분기 배선과 연결되는 구동 박막트랜지스터의 단면도를 나타낸 도면이다.
도 11은 본 발명의 실시 예에 따른 유기전계발광 표시장치 제조 방법에서 분기 배선을 제조하는 공정을 순차적으로 나타낸 흐름도이다.
도 12 내지 도 17은 본 발명의 실시 예에 따른 분기 배선의 제조 공정을 순차적으로 나타낸 단면도들이다.
전술한 목적, 특징 및 장점은 첨부된 도면을 참조하여 상세하게 후술되며, 이에 따라 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 것이다. 본 발명을 설명함에 있어서 본 발명과 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 상세한 설명을 생략한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다. 도면에서 동일한 참조부호는 동일 또는 유사한 구성요소를 가리키는 것으로 사용된다.
또한 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 상기 구성요소들은 서로 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있는 것으로 이해되어야 할 것이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는, 본 발명의 실시 예에 따른 유기전계발광 표시장치 및 그 제조 방법을 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 유기전계발광 표시장치의 평면 구성과 분기 배선의 단면을 개략적으로 나타낸 구성도이다.
도 1을 참조하면, 본 발명의 실시 예에 따른 유기전계발광 표시장치(100)는, 소스, 드레인, 게이트 전극 및 채널을 포함하는 구동 박막트랜지스터(Tdr); 구동 박막트랜지스터에 전원을 인가하기 위한 전원선(VDD); 및 전원선과 구동 박막트랜지스터를 연결하는 분기 배선(BL: Branch Line)을 포함한다.
여기서, 전원선은 전원전압(VDD)을 인가하기 위한 VDD로 예시하였으나, 이에 한정되지 않고 기준전압(VRef)을 인가하기 위한 Ref로도 표시할 수 있다.
분기 배선(BL)은, A-A'선을 따라 절단한 단면도에 따르면, 기판(SUB) 위에 차광층(LS), 차광층 위에 버퍼층(BUF), 버퍼층 위에 액티브층(ACT), 액티브층 위에 제1 금속층, 제1 금속층 위에 게이트 절연층(GI)을 포함한다. 여기서, 제1 금속층은 전도성 재질의 금속을 포함하는 층으로서, 예를 들면, 몰리브덴(Mo)과 티타늄(Ti)의 합금으로 이루어진 몰리티타늄(MoTi)을 포함한다. 이하에서는 제1 금속층을 예시적으로 몰리티타늄층(MoTi)으로 설명한다.
차광층(LS)은 기판(SUB)의 상부에서 기판의 일부를 노출하며 형성될 수 있다. 기판(SUB) 상의 차광층(LS)은 외부의 빛이 유입되는 것을 차단하기 위하여, 차광 기능을 갖는 금속 재료로 형성될 수 있다. 차광층(LS)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
버퍼층(BF)은 노출된 기판의 상부와 차광층의 상부에 형성될 수 있다. 기판(SUB) 상에서 차광층(LS)을 덮는 버퍼층(BUF)은 기판(SUB)으로부터 유입되는 수분, 산소 등을 포함하는 이물질을 차단하기 위하여, 단일 절연층 또는 복수의 절연층이 적층된 구조로 형성된다. 버퍼층(BUF)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성될 수 있다.
액티브층(ACT)은 버퍼층(BUF)의 상부에 형성될 수 있다. 액티브층(ACT)은 IZO(Indium zinc oxide) 또는 IGZO(Indium Gallium Zinc Oxide) 계열의 산화물 반도체로 형성될 수 있다.
몰리티타늄층(MoTi)은 액티브층의 상부에 형성될 수 있다. 몰리티타늄층(MoTi)은 몰리브덴(Mo)과 티타늄(Ti)의 합금일 수 있다. 액티브층 및 몰리티타늄층은, 이중 증착에 의해 형성될 수 있다. 액티브층 및 몰리티타늄층은, 하프톤 노광 마스크 또는 회절 노광 마스크를 이용한 하나의 마스크 공정에서 형성될 수 있다.
게이트 절연층(GI)은 몰리티타늄층의 상부에 형성될 수 있다. 게이트 절연층(GI)은 산화물 반도체를 이용하는 액티브층(ACT)의 특성 변화를 방지하기 위하여 산화물계 절연 물질로 형성될 수 있다.
몰리티타늄층 및 게이트 절연층은 차광층과 중첩하는 영역에서 컨택홀(CNT)을 형성할 수 있다.
게이트 금속층(GM)은 컨택홀(CNT)에서 하부 양측단면이 각각 몰리티타늄층과 접촉하여 연결되고, 액티브층(ACT)의 상부, 몰리티타늄층(MoTi)의 측부 및 게이트 절연층의 측부 및 상부에 형성될 수 있다. 여기서, 게이트 금속층(GM)은 Gate 또는 GAT 등으로 표시할 수 있다.
전술한 바와 같이, 본 발명의 실시 예에 따른 분기 배선(BL)은, 전원선(VDD/Ref) 측에만 컨택홀(CNT)을 형성하고, 구동 박막트랜지스터(Tdr) 측에는 컨택홀(CNT)이 형성되지 않는다.
또한, 분기 배선(BL)은, 컨택홀(CNT)에서 게이트 절연층(GI) 위에 게이트 금속층(GM)을 형성하여 게이트 금속층(GM)과 몰리티타늄층(MoTi)이 접촉한 상태에서 컨택홀(CNT)로부터 구동 박막트랜지스터(Tdr)까지 액티브층(ACT)과 몰리티타늄층(MoTi)이 이중 배선으로 연장된다.
따라서 전원선(VDD/Ref)으로부터 전원이 컨택홀(CNT)에서 몰리티타늄층(MoTi)을 통하여 구동 박막트랜지스터(Tdr)의 도체화부(채널)로 공급될 수 있다.
또한, 유기전계발광 표시장치는 도 1에 도시하지는 않았지만 영상을 표시하는 표시영역(AA)과, 표시영역(AA)의 양측에 배치되어 표시영역(AA)에 신호를 공급하는 비표시 영역(NA)이 배치된 표시 패널을 포함할 수 있다.
표시영역(AA)에는 복수의 데이터 라인과 복수의 게이트 라인이 교차하여 배치되고 교차하는 부분에 각각 화소(P)가 배치될 수 있다.
표시패널은 도시하지는 않았지만 유기 기판 또는 플라스틱 기판 상에 서로 교차되도록 복수의 게이트 배선(GL) 및 데이터 배선(DL)이 형성되고, 게이트 배선(GL) 및 데이터 배선(DL)이 교차하는 지점에 각각 적(R), 녹(G) 및 청(B)에 해당하는 화소(P)들이 정의된다.
또한, 표시패널에는 데이터 배선(DL)과 평행한 방향으로 형성되는 전원선(VDD)이 형성되어 각 화소들(P)과 연결될 수 있다.
또한, 도시하지는 않았지만 화소(P)들은 적어도 하나의 유기전계 발광다이오드, 캐패시터, 스위칭 박막트랜지스터 및 구동 박막트랜지스터(Tdr)를 포함한다. 여기서, 유기전계 발광다이오드는 제 1 전극(정공주입 전극)과 유기 화합물층 및 제 2 전극(전자주입 전극)으로 이루어질 수 있다.
유기 화합물층은 실제 발광이 이루어지는 발광층 이외에 정공 또는 전자의 캐리어를 발광층까지 효율적으로 전달하기 위한 다양한 유기층들을 더 포함할 수 있다. 이러한 유기층들은 제 1 전극과 발광층 사이에 위치하는 정공 주입층 및 정공 수송층, 제 2 전극과 발광층 사이에 위치하는 전자 주입층 및 전자 수송층일 수 있다.
또한, 구동 박막트랜지스터(Tdr) 및 스위칭 박막트랜지스터(미도시)들은 게이트 배선(GL) 및 제어신호 공급배선(CL)과 데이터 배선(DL)에 연결되며, 게이트 배선(GL)에 입력되는 게이트 전압에 따라 스위칭 박막트랜지스터들이 도통되고, 동시에 데이터 배선(DL)에 입력되는 데이터 전압을 구동 박막트랜지스터(Tdr)로 전달한다. 캐패시터는 박막트랜지스터와 전원선 사이에 연결되며, 박막트랜지스터로부터 전송되는 데이터 전압으로 충전되어 1 프레임 동안 유지하게 된다.
그리고, 구동 박막트랜지스터(Tdr)는 전원공급배선(VL)과 캐패시터에 연결되고, 게이트-소스 간 전압에 대응하는 드레인 전류를 유기전계 발광다이오드로 공급한다. 이에 따라 유기전계 발광다이오드는 드레인 전류에 의해 발광하게 된다. 여기서, 구동 박막트랜지스터(Tdr)는 게이트 전극과 소스 전극 및 드레인 전극을 포함하며, 유기전계 발광다이오드의 애노드 전극은 구동 박막트랜지스터(Tdr)의 일 전극에 연결된다.
도 2는 본 발명의 실시 예에 따른 유기전계발광 표시장치에서 구동 박막트랜지스터 측의 도체화부(B-B') 구조와 단면도를 나타낸 도면이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 유기전계발광 표시장치(100)에서 분기 배선(BL)은 컨택홀(CNT)에서 액티브층(ACT)과 몰리티타늄층(MoTi)의 이중 배선으로 구동 박막트랜지스터(Tdr)까지 연장된다.
이때, 분기 배선(BL)의 액티브층(ACT)은 부도체이고, 몰리티타늄층(MoTi)은 도체이다.
구동 박막트랜지스터(Tdr)는 탑 게이트 전극을 가지는 박막트랜지스터(TGAT)로서, 도체화된 액티브층을 포함한다. 즉, 구동 박막트랜지스터(Tdr)는 차광층(LS) 위에 버퍼층(BUF)이 위치하고, 버퍼층 위에 도체화된 액티브층(ACT)이 위치하며, 액티브층 위에 게이트 절연층(GI)이 위치하고, 게이트 절연층 위에 게이트 전극(GE)이 위치한다. 이 구동 박막트랜지스터(Tdr)의 단면 구조에 대해서는 도 10에서 분기 배선의 단면 구조와 함께 설명하기로 한다.
분기 배선(BL)의 액티브층(ACT)은 컨택홀(CNT)로부터 연장되어 구동 박막트랜지스터(Tdr)의 도체화된 액티브층으로 이어진다.
분기 배선(BL)의 몰리티타늄층(MoTi)은 컨택홀(CNT)로부터 구동 박막트랜지스터(Tdr) 측으로 연장되나, 구동 박막트랜지스터(Tdr)에 접촉하지 않고, 구동 박막트랜지스터(Tdr)으로부터 일정 간격으로 떨어진 위치에서 연장이 끝난다.
이때, 분기 배선(BL)의 몰리티타늄층(MoTi)은 연장의 끝 부분이 구동 박막트랜지스터(Tdr)의 도체화된 액티브층(ACT)과 일부 접촉함으로써 컨택홀(CNT)의 게이트 금속층(GM)을 통해 전달된 전원이 몰리티타늄층(MoTi)을 경유해 구동 박막트랜지스터(Tdr)의 도체화된 액티브층(ACT)으로 전달되는 것이다.
구동 박막트랜지스터(Tdr)의 도체화된 액티브층(ACT)은 하프톤 애싱(H/T Ashing)을 거쳐 OZ산을 이용한 ?? 에칭(WET etching) 공정에 의해 형성되고, 드레인 전극(D/E)에 접촉하여 연결된다.
따라서 전원선(VDD/Ref)의 전원이 컨택홀(CNT)에서 게이트 금속층(GM)에 접촉된 몰리티타늄층(MoTi)을 통하여 구동 박막트랜지스터(Tdr)의 도체화된 액티브층(ACT)으로 전달되고, 도체화된 액티브층(ACT)을 통하여 드레인 전극(D/E)으로 전달되는 것이다.
도 3은 본 발명의 실시 예에 따른 유기전계발광 표시장치에서 분기 배선의 컨택홀부(C-C')의 단면을 나타낸 도면이다.
도 3을 참조하면, 본 발명의 실시 예에 따른 분기 배선(BL)의 컨택홀부(C-C')의 단면은 버퍼층(BUF) 위에 액티브층(ACT)이 위치하고, 액티브층 위에 게이트 금속층(GM)과 몰리티타늄층(MoTi)이 위치한다.
즉, 버퍼층(BUF) 위에 액티브층(ACT), 액티브층 위에 몰리티타늄층(MoTi), 몰리티타늄층 위에 게이트 절연층(GI)이 위치한 상태에서, 이 세 층을 식각하여 컨택홀(CNT)을 형성하고, 그 컨택홀에 게이트 금속층(GM)이 채워져 형성되기 때문이다.
이에, 액티브층(ACT)은 컨택홀(CNT)에서 중앙 부분이 게이트 금속층(GM)과 접촉하고, 양측 단부는 몰리티타늄층(MoTi)과 접촉하는 것이다.
따라서, 컨택홀(CNT)에서 게이트 금속층(GM)과 몰리티타늄층(MoTi)이 전기적으로 접촉함에 따라, 전원선(VDD/Ref)에서 연장된 게이트 금속층(GM)과, 게이트 금속층에 접촉된 몰리티타늄층(MoTi)을 통하여 구동 박막트랜지스(Tdr)로 전원이 전달될 수 있게 되는 것이다.
도 4는 본 발명의 실시 예에 따른 유기전계발광 표시장치에서 분기 배선의 중간 지점(D-D') 단면을 나타낸 도면이다.
도 4를 참조하면, 본 발명의 실시 예에 따른 분기 배선(BL)은 전원선(VDD/Ref)에서 분기되어 하나의 화소(P) 뿐만 아니라 다른 화소로도 연장되어 전원을 공급할 수 있도록 형성된다.
이때, 분기 배선(BL)의 중간 지점(D-D') 단면은 버퍼층(BUF) 위에 액티브층(ACT)이 위치하고, 액티브층 위에 몰리티타늄층(MoTi)이 위치하며, 몰리티타늄층 위에 게이트 절연층(GI)이 위치하는 구조를 갖는다.
또한, 몰리티타늄층(MoTi) 위에 패시베이션층(PAS)이 위치할 수도 있다.
분기 배선(BL)의 폭은 330~340 옹스트롱()의 범위를 가질 수 있으며, 바람직하게는 330 옹스트롱()이 될 수 있다.
분기 배선(BL)의 높이는 170~250 옹스트롱()의 범위를 가질 수 있으며, 바람직하게는 220 옹스트롱()이 될 수 있다.
도 5는 본 발명의 실시 예에 따른 구동 박막트랜지스터와 연결되는 분기 배선의 단면 구조를 나타낸 도면이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 분기 배선(BL)은, 기판(SUB) 위에 차광층(LS)이 기판의 일부가 노출되도록 형성된다.
이에, 노출된 기판의 일부와 차광층 위에 버퍼층(BUF)이 형성된다. 즉, 버퍼층(BUF)은 기판(SUB)의 양측과 차광층(LS)을 덮는 형태로 배치된다.
따라서 버퍼층(BUF)은 차광층과 중첩하는 부분이 돌출되고, 돌출되지 않는 부분이 차광층과 동일층에 위치하며, 돌출되는 부분에서 돌출되지 않은 부분으로 이어지는 위치에서 절곡된다.
버퍼층(BUF) 위에 액티브층(ACT)이 형성되는데, 액티브층(ACT)은 버퍼층의 돌출되는 부분 위에서 양측으로 나누어 각각 형성될 수 있다.
액티브층 위에는 몰리티타늄층(MoTi)이 형성되고, 몰리티타늄층(MoTi)은 양측으로 각각 나누어진 액티브층 위에 각각 형성될 수 있다.
도 6은 본 발명의 실시 예에 따른 구동 박막트랜지스터와 연결되는 분기 배선의 구조를 나타낸 도면이다.
도 6을 참조하면, 본 발명의 실시 예에 따른 분기 배선(BL)은, 액티브층(ACT)과 몰리티타늄층(MoTi)의 이중 배선이 구동 박막트랜지스터(Tdr)와 연결된다. 이때, 액티브층(ACT)은 부도체이고, 몰리티타늄층(MoTi)은 도체이다.
여기서, 이중 배선에서 몰리티타늄층(MoTi)은 구동 박막트랜지스터(Tdr)와 접촉하지 않고, 일정 간격으로 이격된 상태일 수 있다.
그러나, 이중 배선에서 액티브층(ACT)은 구동 박막트랜지스터(Tdr)의 도체화된 제1 액티브층(BACT: Buffer Active Layer)과 접촉한 상태로 연장된다.
분기 배선(BL)의 액티브층(ACT)과 구동 박막트랜지스터(Tdr)의 도체화된 제1 액티브층(BACT)의 접촉 부분의 상부에는 몰리티타늄층(MoTi)의 종단이 도체화된 제1 액티브층(BACT)과 중첩하면서 접촉하는 상태로 형성된다.
따라서 전원선(VDD/Ref)으로부터 전원이 컨택홀(CNT)의 게이트 금속층(GM)을 통하여 몰리티타늄층(MoTi)에 전달됨과 더불어 몰리티타늄층(MoTi)에서 구동 박막트랜지스터(Tdr)의 도체화된 제1 액티브층(BACT)으로 전달되는 것이다.
구동 박막트랜지스터(Tdr)에 연결되는 분기 배선(BL)은, 차광층(LS) 위에 버퍼층(BUF)이 위치하고, 버퍼층 위에 액티브층(ACT)과 도체화된 제1 액티브층(BACT)이 위치하며, 액티브층 위에는 몰리티타늄층(MoTi)이 위치하고, 도체화된 제1 액티브층 위에는 구동 박막트랜지스터(Tdr)의 게이트 절연층(GI)이 위치한다. 구동 박막트랜지스터(Tdr)에서 게이트 절연층 위에는 게이트 금속층(GM) 또는 게이트 전극(GE)이 위치한다.
분기 배선(BL)과 구동 박막트랜지스터(Tdr) 간의 연결 시 종래에는 구동 박막트랜지스터(Tdr) 측에 제2 컨택홀이 형성되어야 하지만, 본 발명에 따르면 분기 배선(BL)의 몰리티타늄층(MoTi)이 구동 박막트랜지스터(Tdr)의 도체화된 제1 액티브층(BACT)에 접촉하여 연결되므로, 제2 컨택홀이 필요없게 되는 것이다.
따라서, 본 발명의 실시 예에 따른 분기 배선(BL)을 통하여 전원선(VDD/Ref)과 구동 박막트랜지스터(Tdr)를 연결하는 경우에, 하나의 화소(P) 당 8 개의 컨택홀을 감소시키는 효과를 얻을 수 있다.
도 7은 본 발명의 실시 예에 따른 분기 배선에서 캐패시터를 이루는 구조를 나타낸 도면이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 분기 배선(BL)은, 차광층(LS) 위에 버퍼층(BUF)이 위치하고, 버퍼층 위에 액티브층(ACT)이 위치하고, 액티브층 위에 몰리티타늄층(MoTi)이 위치하고, 몰리티타늄층 위에 게이트 절연층(GI)이 위치하며, 게이트 절연층 위에 게이트 금속층(GAT)이 위치한다.
여기서, 차광층(LS)은 앞에서 설명한 바와 같이 외부의 빛이 유입되는 것을 차단하기 위하여, 차광 기능을 갖는 금속 재료로 형성될 수 있다. 즉, 차광층(LS)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어질 수 있다.
따라서 차광층(LS)은 캐패시터의 일 전극을 형성할 수 있으므로, 버퍼층(BUF)과 액티브층(ACT)을 사이에 두고 몰리티타늄층(MoTi)과 제1 캐패시터(C1)를 이룰 수 있다. 이때, 제1 캐패시터(C1)에서 절연체로서의 버퍼층(BUF)의 두께는 4000 옹스트롱()일 수 있다.
몰리티타늄층(MoTi)은 몰리브덴(Mo)과 티타늄(Ti)의 합금이므로, 제1 캐패시터(C1)의 일 전극을 형성할 수 있다.
또한, 몰리티타늄층(MoTi)은 금속 재질의 게이트 금속층(GAT)과 제2 캐패시터(C2)를 이룰 수 있다. 이때, 제2 캐패시터(C2)에서 절연체로서의 게이트 절연층(GI)의 두께는 1500 옹스트롱()일 수 있다.
게이트 절연층(GI)의 두께는 기존에 23500 옹스트롱()에서 1500 옹스트롱()으로 대폭 줄어들었음을 알 수 있다.
또한, 본 발명에 따른 분기 배선(BL)의 구조를 적용함으로써 스토리지 캐패시터(Storage Capacitor)의 사이즈(Size)도 기존 대비 62%로 줄어들었음을 알 수 있다.
도 8은 본 발명의 실시 예에 따른 전원선 근처의 컨택홀에서의 분기 배선의 구조를 나타낸 도면이고, 도 9는 본 발명의 실시 예에 따른 분기 배선을 통하여 Full Contact 면적이 증가되었음을 나타내는 도면이다.
도 8 및 도 9를 참조하면, 본 발명의 실시 예에 따른 분기 배선(BL)은, 전술한 바와 같이 컨택홀(CNT)에서 몰리티타늄층(MoTi)이 금속 재질의 게이트 금속층(Gate)과 접촉하는 것을 알 수 있다.
컨택홀(CNT)에서 분기 배선(BL)은 버퍼층(BUF) 위에 액티브층(ACT)이 위치하고, 액티브층(ACT) 위에 몰리티타늄층(MoTi)과 금속 재질의 게이트 금속층(Gate)이 위치한다.
따라서 게이트 금속층(Gate)이 몰리티타늄층(MoTi)과 접촉함에 따라, 전원선(VDD/Ref)으로부터 전원이 컨택홀(CNT)에서 게이트 금속층(Gate)을 통하여 몰리티타늄층(MoTi)으로 전달되는 것이다.
컨택홀(CNT)에서 액티브층(ACT)은 기존에 도체부이지만 컨택홀(CNT)에서 벗어난 경우 반도체로서 동작하여 Full Contact이 불가하였다. 그러나, 본 발명에 따르면 컨택홀(CNT)에서 몰리티타늄층(MoTi)이 게이트 금속층(Gate)과 접촉함에 따라 Full Contact이 가능하게 되었고, 이러한 컨택홀(CNT)의 구조에 따라 컨택홀(CNT)의 사이즈(Size)가 줄어들었으며, 그에 따라 도 9에 도시된 바와 같이 Full Contact 면적도 축소되었음을 알 수 있다. 컨택홀(CNT)에서 기존 Full Contact 면적은 4.1㎛ ㅧ 7.5㎛ 이었으나, 본 발명의 실시 예에 따른 컨택홀(CNT)을 통하여 Full Contact 면적은 4.1㎛ ㅧ 7.5㎛로 줄어들었음을 알 수 있었다.
도 10은 본 발명의 실시 예에 따른 분기 배선의 단면도와, 분기 배선과 연결되는 구동 박막트랜지스터의 단면도를 나타낸 도면이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 분기 배선(BL)은, 앞에서 설명한 바와 같이 기판(SUB) 위에 차광층(LS), 차광층 위에 버퍼층(BF), 버퍼층 위에 액티브층(ACT), 액티브층 위에 몰리티타늄층(MoTi), 몰리티타늄층 위에 게이트 절연층(GI)이 위치한다.
차광층과 중첩하는 몰리티타늄층 및 게이트 절연층에 컨택홀(CNT)이 형성되고, 컨택홀(CNT)에서 액티브층, 몰리티타늄층 및 게이트 절연층과 접하는 게이트 금속층(GM)이 위치한다.
액티브층 및 몰리티타늄층은 컨택홀(CNT)로부터 구동 박막트랜지스터(Tdr)의 채널(BACT)까지 연장된다.
구동 박막트랜지스터(Tdr)는 기판(SUB) 상에 적층된 제1 액티브층 (BACT; 버퍼 액티브층) 및 제2 액티브층(MACT; 메인 액티브층)과, 기판(SUB) 상에서 제1 액티브층(BACT) 및 제2 액티브층(MACT)을 덮는 게이트 절연층(GI)과, 게이트 절연층(GI) 상의 게이트 전극(GE)과, 게이트 절연층(GI) 상에서 게이트 전극(GE)을 덮는 층간 절연층(ILD)과, 층간 절연층(ILD) 및 게이트 절연층(GI)을 관통하는 소스 컨택홀(SH) 및 드레인 컨택홀(DH)을 통해 제1 액티브층(BACT)의 소스 영역(SA) 및 드레인 영역(DA)과 각각 접속하는 소스 전극(SE) 및 드레인 전극(DE)과, 층간 절연층(ILD) 상에서 소스 전극(SE) 및 드레인 전극(DE)을 덮는 패시베이션층(PAS)을 포함할 수 있다.
본 발명의 실시 예에서는 분기 배선(BL)과 연결되는 구동 박막트랜지스터(Tdr)를 예로 들었으나, 이에 한정되지 않고 센싱 박막트랜지스터(Tss), 스위칭 박막트랜지스터(Tsw)에도 동일하게 적용할 수 있다.
또한, 구동 박막트랜지스터(Tdr)는, 기판(SUB)과 제1 액티브층(BACT) 사이에 적층된 차광층(LS) 및 버퍼층(BUF)을 추가로 포함할 수 있다.
기판(SUB) 상의 차광층(LS)은 제1 액티브층(BACT) 및 제2 액티브층(MACT)으로 외부의 빛이 유입되는 것을 차단하기 위하여, 차광 기능을 갖는 금속 재료로 형성된다. 차광층(LS)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
기판(SUB) 상에서 차광층(LS)을 덮는 버퍼층(BUF)은 기판(SUB)으로부터 유입되는 수분, 산소 등을 포함하는 이물질을 차단하기 위하여, 단일 절연층 또는 복수의 절연층이 적층된 구조로 형성될 수 있다. 버퍼층(BUF)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성될 수 있다. 게이트 절연층(GI)은 산화물 반도체를 이용하는 액티브층(BACT, MACT)의 특성 변화를 방지하기 위하여 산화물계 절연 물질로 형성될 수 있다.
버퍼층(BUF) 상에 적층된 제1 액티브층(BACT)과 제2 액티브층(MACT)은 서로 다른 이동도 특성을 갖는 산화물 반도체로 형성될 수 있다. 제2 액티브층(MACT)은 제1 액티브층(BACT) 보다 이동도가 높으면서 얇게 형성되어 메인 채널 역할을 할 수 있다. 제1 액티브층(BACT)은 제2 액티브층(MACT)보다 이동도가 낮고 두껍게 형성되며 옵셋 저항 감소를 위해 도체화 처리된 소스 영역(SA)과 드레인 영역(DA)과, 나머지의 반도체 영역(SCA)을 가질 수 있다.
제2 액티브층(MACT)은 기준치 이상의 고이동도 특성을 구현하기 위하여 기준치 이상의 높은 캐리어 농도를 갖는 산화물 반도체 물질로 형성될 수 있다. 예를 들면, 제2 액티브층(MACT)은 50㎠/Vs 이상의 고이동도 특성을 구현하기 위하여 1020/㎤ 이상의 높은 캐리어 농도를 갖는 산화물 반도체 물질로 형성될 수 있다. 제2 액티브층(MACT)은 반도체 특성을 유지하기 위하여 1020/㎤의 고캐리어 농도에서 100㎠/Vs 까지의 고이동도 특성을 가질 수 있다. 기준치 이상의 높은 캐리어 농도를 갖는 재료는 투명 전도성 산화물(Transparent Conductive Oxide; 이하 TCO)을 포함할 수 있다. TCO는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ATO(Antimony Tin Oxide) 중 적어도 하나를 포함할 수 있다. 예를 들면, 제2 액티브층(MACT)은 IZO(Indium zinc oxide) 또는 IGZO(Indium gallium zinc oxide) 계열의 산화물 반도체로 형성될 수 있다.
제2 액티브층(MACT)은 기준치(50㎠/Vs) 이상의 고이동도 특성을 가지면서 게이트 전압에 의해 스위칭이 제어되는 반도체 특성을 유지하는 최대치 이하의 얇은 두께로 형성될 수 있다. 예를 들면, 기준치(50㎠/Vs) 이상의 고이동도 특성을 갖는 제2 액티브층(MACT)은 0㎚보다 크고 10㎚ 이하의 얇은 두께로 형성될 수 있다. 이는 고이동도 특성을 갖는 제2 액티브층(MACT)이 전술한 최대치보다 두껍게 형성되면 게이트 전압에 상관없이 채널이 열려 게이트 전압에 의해 스위칭되는 반도체 특성이 상실될 수 있기 때문이다.
한편, 전술한 최대치 이하의 얇은 두께를 갖는 제2 액티브층(MACT)에 도체화 처리된 소스 영역 및 드레인 영역을 구비하면, 제2 액티브층(MACT)의 얇은 두께에 의해 소스 영역 및 드레인 영역의 옵셋 저항이 증가하여 동일 전압 대비 전류가 감소하게 되므로 산화물 TFT의 소비 전력이 증가될 수 있다.
이를 방지하기 위하여, 본 발명의 구동 박막트랜지스터(Tdr)는 제2 액티브층(MACT) 보다 이동도가 낮고 두꺼운 제1 액티브층(BACT)을 구비하며, 제1 액티브층(BACT)은 옵셋 저항 감소를 위해 도체화 처리된 소스 영역(SA)과 드레인 영역(DA)을 가질 수 있다. 예를 들면, 제1 액티브층(BACT)은 30㎠/Vs 이하의 이동도를 갖도록 1018/㎤ 보다 낮은 캐리어 농도를 갖는 산화물 반도체로 형성될 수 있다. 제1 액티브층(BACT)은 산화물 반도체 특성을 유지하기 위하여 10㎠/Vs 이상의 이동도를 갖도록 1016/㎤ 이상의 캐리어 농도를 갖는다. 소스 영역(SA)과 드레인 영역(DA)의 옵셋 저항이 임계치 이하가 되도록 10㎚ 보다 크고 40nm 이하의 두께를 가질 수 있다.
제1 액티브층(BACT)은 In, Ga, Zn, Al, Sn, Zr, Hf, Cd, Ni, Cu 중 적어도 하나의 금속을 포함하는 산화물 반도체로 형성될 수 있다. 제1 액티브층(BACT)은 제2 액티브층(MACT)의 에칭시 영향을 작게 받도록(에칭 속도가 작도록) 제2 액티브층(MACT)과 에칭 선택비가 큰 산화물 반도체를 사용할 수 있다. 예를 들면, 제1 액티브층(BACT)은 Sn계열을 포함하는 산화물 반도체로 형성될 수 있고 구체적으로 ZnSnO, InSnZnO, InGaSnO 및 ZnSiSnO 중 어느 하나일 수 있다.
제1 액티브층(BACT)은 도체화 처리로 낮은 저항을 갖는 소스 영역(SA) 및 드레인 영역(DA)과, 소스 영역(SA) 및 드레인 영역(DA) 사이를 포함하는 나머지의 반도체 영역(SCA)을 구비할 수 잇다. 제1 액티브층(BACT)의 소스 영역(SA) 및 드레인 영역(DA)은 제1 액티브층(BACT)과 소스 전극(SE) 및 드레인 전극(DE)과의 옵셋 저항을 낮추는 역할을 한다. 소스 영역(SA) 및 드레인 영역(DA)은 제1 액티브층(BACT)이 플라즈마, 자외선(UV) 또는 에천트에 의해 노출되어 산소가 다소 제거되어 도체화된 영역으로, 제1 액티브층(BACT)의 상측부에서 서로 분리되어 위치할 수 있다.
제1 액티브층(BACT) 상에 형성된 제2 액티브층(MACT)은 제1 액티브층(BACT) 중 소스 영역(SA)과 드레인 영역(DA) 사이의 반도체 영역(SCA)과 오버랩되면서 컨택하고, 소스 영역(SA) 및 드레인 영역(DA)의 일부와 오버랩되면서 컨택하여, 소스 영역(SA)과 드레인 영역(DA) 사이의 채널을 형성한다.
버퍼층(BUF) 상에 제1 액티브층(BACT) 및 제2 액티브층(MACT)의 적층 구조를 덮는 게이트 절연층(GI)이 형성된다. 게이트 절연층(GI)은 제2 액티브층(MACT) 상에 형성된다. 게이트 절연층(GI)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성될 수 있다. 게이트 절연층(GI)은 산화물 반도체를 이용하는 액티브층(BACT, MACT)의 특성 변화를 방지하기 위하여 산화물계 절연 물질로 형성될 수 있다.
게이트 절연층(GI) 상에 제2 액티브층(MACT)과 중첩하는 게이트 전극(GE)이 형성된다. 게이트 전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
게이트 절연층(GI) 상에 게이트 전극(GE)를 덮는 층간 절연층(ILD)이 형성되고, 층간 절연층(ILD) 및 게이트 절연층(GI)를 관통하는 소스 컨택홀(SH) 및 드레인 컨택홀(DH)이 형성된다. 층간 절연층(ILD)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성되거나, 유기 절연 물질로 형성될 수 있다.
층간 절연층(ILD) 상에 소스 전극(SE) 및 드레인 전극(DE)이 형성된다. 소스 전극(SE)은 소스 컨택홀(SH)을 통해 제1 액티브층(BACT)의 소스 영역(SA)과 접속되고, 드레인 전극(DE)은 드레인 컨택홀(DH)을 통해 제1 액티브층(BACT)의 드레인 영역(DA)과 접속된다. 소스 전극(SE) 및 드레인 전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.
층간 절연층(ILD) 상에 소스 전극(SE) 및 드레인 전극(DE)을 덮는 페시베이션층(PAS)이 형성된다. 층간 절연층(ILD)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성될 수 있다.
전술한 바와 같은 구조를 갖는 구동 박막트랜지스터(Tdr)는, 도체화된 제1 액티브층(BACT)이 분기 배선(BL)의 몰리티타늄층(MoTi)과 연결됨에 따라, 전원선(VDD/Ref)으로부터 전원이 컨택홀(CNT)에서 게이트 금속층(GM)을 통하여 몰리티타늄층(MoTi)에 전도됨으로써 몰리티타늄층(MoTi)에서 도체화된 제1 액티브층(BACT)을 통하여 드레인 전극(DE)으로 전도되는 것이다.
도 11은 본 발명의 실시 예에 따른 유기전계발광 표시장치 제조 방법에서 분기 배선을 제조하는 공정을 순차적으로 나타낸 흐름도이고, 도 12 내지 도 17은 본 발명의 실시 예에 따른 분기 배선의 제조 공정을 순차적으로 나타낸 단면도들이다.
이하, 도 11 내지 도 17을 참조하여 본 발명의 실시 예에 따른 분기 배선의 제조 공정을 설명하기로 한다.
도 11 및 도 12를 참조하면, 제1 마스크 공정(M1)에 의해 기판(SUB) 상에 차광층(LS)이 형성되고, 그 위에 차광층(LS)을 덮는 버퍼층(BUF)이 형성된다.
즉, 기판(SUB)의 상부에 기판의 일부가 노출되도록 차광층(LS)이 형성되고, 노출된 기판의 상부와 차광층의 상부에 버퍼층(BUF)이 형성되는 것이다. 따라서, 버퍼층(BUF)은 차광층(LS)을 덮는 부분에서 절곡되어 차광층(LS)을 모두 덮도록 형성된다.
좀 더 상세하게는, 차광 금속층(LS)이 기판(SUB) 상에 전면 증착된 다음 제1 마스크를 이용한 포토리쏘그래피 공정 및 에칭 공정을 이용하여 차광 금속층이 패터닝됨으로써 기판(SUB) 상에서 차광이 필요한 부분에 차광층(LS)이 형성된다. 그 다음, 차광층(LS)을 덮는 버퍼층(BUF)이 기판(SUB) 상에 형성된다.
이어, 도 11 내지 도 14를 참조하면, 제2 마스크 공정(M2)에 의해 버퍼층(BUF) 상에 액티브층(ACT)이 형성되고, 액티브층 상에 몰리티타늄층(MoTi)이 형성된다.
여기서, 제2 마스크로 하프톤 마스크 또는 회절(슬릿) 마스크가 이용될 수 있다. 제2 마스크를 이용한 포토리쏘그래피 공정을 통해 제1 및 제2 높이를 갖는 포토레지스트 패턴이 버퍼층(BUF) 상에 형성된다. 액티브층(ACT)만 형성될 부분에는 제2 마스크의 하프톤부(또는 회절부)에 대응하는 제1 높이의 제1 포토레지스트 영역이 형성되고, 몰리티타늄층(MoTi)이 형성될 부분에는 제2 마스크의 차광부에 대응하는 제2 높이(>제1 높이)의 제2 포토레지스트 영역이 형성되고, 액티브층 및 몰리티타늄층이 모두 제거될 부분에는 제2 마스크의 노광부에 대응하여 포토레지스트가 형성되지 않는다. 포토레지스트 패턴을 마스크로 이용한 에칭 공정을 통해 몰리티타늄층과 그 아래의 액티브층이 패터닝됨으로써 액티브층(ACT)과 그 위의 몰리티타늄층이 동일 패턴으로 형성된다. 액티브층 및 몰리티타늄층은 OZ산을 이용한 ?? 에칭(wet etching) 공정에 의해 동시에 에칭될 수 있다.
이어, 도 11 및 도 15를 참조하면, 몰리티타늄층(MoTi) 상에 제3 마스크 공정(M3)에 의해 게이트 절연층(GI)이 형성된다.
이때, 게이트 절연층(GI)은 패터닝되지 않아 게이트 절연층(GI)의 에칭으로 인한 이물질이 발생하지 않음으로써, 이후 공정에서 이물질로 인한 전극간 쇼트 불량과 같은 공정 불량이 발생하는 것을 방지할 수 있다
이어, 도 11 및 도 16을 참조하면, 제4 마스크 공정(M4)에 의해 몰리티타늄층(MoTi)과 게이트 절연층(GI)을 관통하는 컨택홀(CNT)이 형성된다.
이어, 도 11 및 도 17을 참조하면, 제5 마스크 공정(M5)에 의해 액티브층의 상부, 몰리티타늄층의 상부 및 게이트 절연층의 상부에 게이트 금속층(GM)이 형성된다.
즉, 컨택홀(CNT)에서 몰리티타늄층(MoTi)과 게이트 금속층(GM)이 접촉하는데, 게이트 금속층(GM)은 컨택홀(CNT)에서 액티브층(ACT) 상에 양측단면으로 몰리티타늄층(MoTi)과 접촉하는 것이다.
이어, 제6 마스크 공정(M6)에 의해 게이트 금속층(GM)과 게이트 절연층(GI)을 덮는 패시베이션층(PAS)이 형성된다.
전술한 바와 같은 제조 공정을 통해 분기 배선(BL)은, 컨택홀(CNT)에서 게이트 금속층(GM)이 몰리티타늄층(MoTi)과 접촉하고, 액티브층 및 몰리티타늄층이 컨택홀로부터 구동 박막트랜지스터(Tdr)의 채널(BACT)까지 연장되는 구조를 갖는다.
따라서, 전원선(VDD/Ref)으로부터 전원이 게이트 금속층(GM)을 통하여 컨택홀(CNT)에서 몰리티타늄층(MoTi)으로 전도되고, 그 전원이 몰리티타늄층(MoTi)을 통하여 구동 박막트랜지스터(Tdr)의 채널(BACT)로 전도됨으로써 전원선(VDD/Ref)에서 구동 박막트랜지스터(Tdr)로의 전원 공급이 이루어지게 된다.
전술한 바와 같이 본 발명에 의하면, 유기전계발광(OLED) 표시장치에서 전원선(VDD/Ref)을 분기하여 박막 트랜지스터(Tdr)에 전원을 공급하는 구조의 컨택홀(CNT) 개수를 줄여서 개구율을 향상시킬 수 있도록 하는 유기전계발광 표시 장치 및 그 제조 방법을 실현할 수 있다.
즉, 본 발명에 따른 유기전계발광(OLED) 표시장치는, 전원선(VDD/Ref)과 구동 박막트랜지스터(Tdr)를 연결하는 분기 배선(BL)에 대하여, 구동 박막트랜지스터(Tdr) 측에는 컨택홀을 형성하지 않고, 전원선(VDD/Ref) 측에만 컨택홀(CNT)을 형성함으로써 각 화소 당 컨택홀(CNT) 개수를 줄일 수 있다.
또한, 본 발명에 의하면, 전원선(VDD/Ref)과 구동 박막트랜지스터(Tdr)를 연결하는 분기 배선(BL)을 제조할 때, 전원선(VDD/Ref)과 연결된 게이트 금속층(GM)이 컨택홀(CNT)에서 몰리티타늄층(MoTi)과 접촉되고, 컨택홀(CNT)로부터 구동 박막트랜지스터(Tdr)까지 액티브층(ACT)과 몰리티타늄층(MoTi)을 이중 배선으로 연장함으로써, 전원선(VDD/Ref)으로부터 전원이 컨택홀(CNT)에서 게이트 금속층(GM)과 접촉하는 몰리티타늄층(MoTi)을 통하여 구동 박막트랜지스터(Tdr)의 채널로 공급되도록 하는 공정을 실현할 수 있다.
이상과 같이 본 발명에 대해서 예시한 도면을 참조로 하여 설명하였으나, 본 명세서에 개시된 실시 예와 도면에 의해 본 발명이 한정되는 것은 아니며, 본 발명의 기술사상의 범위 내에서 통상의 기술자에 의해 다양한 변형이 이루어질 수 있음은 자명하다. 아울러 앞서 본 발명의 실시 예를 설명하면서 본 발명의 구성에 따른 작용 효과를 명시적으로 기재하여 설명하지 않았을 지라도, 해당 구성에 의해 예측 가능한 효과 또한 인정되어야 함은 당연하다.
100 : 유기전계발광 표시장치 Tdr : 구동 박막트랜지스터
BL : 분기 배선 SUB : 기판
LS : 차광층 BUF : 버퍼층
ACT : 액티브층 MoTi : 몰리티타늄층
GI : 게이트 절연층 GM : 게이트 금속층
CNT : 컨택홀 PAS : 패시베이션층
BACT: 버퍼 액티브층 SA: 소스 영역
DA : 드레인 영역 SCA: 고저항 반도체 영역
MACT: 메인 액티브층 SE : 소스 전극
GE : 게이트 전극 DE : 드레인 전극
SH : 소스 컨택홀 DH : 드레인 컨택홀
PR : 포토 레지스트 VDD/Ref : 전원선

Claims (17)

  1. 기판;
    상기 기판의 상부에 배치된 차광층;
    상기 차광층의 상부에 배치된 버퍼층;
    상기 버퍼층의 상부에 배치된 액티브층;
    상기 액티브층의 상부에 배치된 제1 금속층; 및
    상기 제1 금속층의 상부에 배치된 게이트 절연층;
    을 포함하고,
    상기 제1 금속층 및 상기 게이트 절연층은, 상기 차광층과 중첩하는 영역에서 컨택홀이 배치되고,
    상기 액티브층 및 상기 제1 금속층은, 상기 컨택홀로부터 박막 트랜지스터의 채널까지 연장된, 유기전계발광 표시장치.
  2. 제 1 항에 있어서,
    상기 액티브층 및 상기 제1 금속층은, 상기 박막 트랜지스터에 전원을 인가하는 전원선과 상기 박막 트랜지스터를 연결하는 분기 배선(BL: Branch Line)을 이루는, 유기전계발광 표시장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 금속층은, 몰리브덴과 티타늄의 합금으로 이루어진 몰리티타늄을 포함하는, 유기전계발광 표시장치.
  4. 제 2 항에 있어서,
    상기 컨택홀에서 상기 액티브층 및 상기 제1 금속층과 접촉하도록 상기 액티브층의 상부, 상기 제1 금속층의 상부 및 상기 게이트 절연층의 상부에 배치된 게이트 금속층;
    을 더 포함하는 유기전계발광 표시장치.
  5. 제 1 항에 있어서,
    상기 액티브층 및 상기 제1 금속층은, 상기 컨택홀로부터 연장되어 상기 박막 트랜지스터의 도체화된 제1 액티브층을 포함하는 채널과 연결되는, 유기전계발광 표시장치.
  6. 제 1 항에 있어서,
    상기 컨택홀로부터 상기 박막 트랜지스터까지 연장되는 상기 액티브층의 일부 및 상기 제1 금속층의 상부에는 페시베이션막이 배치된 유기전계발광 표시장치.
  7. 제 1 항에 있어서,
    상기 차광층과 상기 액티브층은 상기 버퍼층을 사이에 두고 제1 캐패시터를 이루는, 유기전계발광 표시장치.
  8. 제 7 항에 있어서,
    상기 버퍼층은 4000 옹스트롱()의 두께를 갖는, 유기전계발광 표시장치.
  9. 제 4 항에 있어서,
    상기 게이트 금속층과 상기 제1 금속층은 상기 층간 절연층을 사이에 두고 제2 캐패시터를 이루는, 유기전계발광 표시장치.
  10. 제 9 항에 있어서,
    상기 층간 절연층은 1500 옹스트롱()의 두께를 갖는, 유기전계발광 표시장치.
  11. 제 1 항에 있어서,
    상기 박막 트랜지스터는,
    기판;
    상기 기판의 상부에 배치된 차광층;
    상기 차광층의 상부에 배치된 버퍼층;
    상기 버퍼층의 상부에 배치된 제1 액티브층;
    상기 제1 액티브층의 상부에 상기 제1 액티브층의 일부가 노출되도록 배치된 제2 액티브층;
    상기 제1 액티브층의 상부 및 상기 제2 액티브층의 상부에 배치된 층간 절연층;
    상기 층간 절연층의 상부에 상기 층간 절연층의 일부가 노출되도록 배치된 게이트 전극; 및
    상기 노출된 층간 절연층의 일부와 상기 게이트 전극의 상부에 배치된 패시베이션층(PAS);
    을 포함하고,
    상기 제1 액티브층은, 상기 박막 트랜지스터로부터 연장되어 상기 액티브층과 연결되고, 상기 액티브층의 상부에 배치된 상기 제1 금속층과 접촉되는, 유기전계발광 표시장치.
  12. 제 11 항에 있어서,
    상기 제1 액티브층은 도체화된 반도체층이고, 상기 액티브층은 부도체인 유기전계발광 표시장치.
  13. 소스, 드레인, 채널 및 게이트 전극을 포함하는 박막 트랜지스터에 전원을 인가하는 전원선으로부터 분기되어 상기 전원선과 상기 박막 트랜지스터를 연결하는 분기 배선을 포함하는 유기전계발광 표시장치 제조 방법으로서,
    (a) 기판의 상부에 상기 기판의 일부가 노출되도록 차광층이 형성되는 단계;
    (b) 상기 노출된 기판의 상부와 상기 차광층의 상부에 버퍼층이 형성되는 단계;
    (c) 상기 버퍼층의 상부에 액티브층 및 제1 금속층이 형성되는 단계;
    (d) 상기 액티브층의 상부 및 상기 제1 금속층의 상부에 게이트 절연층이 형성되는 단계; 및
    (e) 상기 차광층과 중첩하는 상기 제1 금속층 및 상기 게이트 절연층을 관통하여 컨택홀(CNT)이 형성되는 단계; 및
    (f) 상기 액티브층의 상부, 상기 제1 금속층의 상부 및 상기 게이트 절연층의 상부에 게이트 금속층이 형성되는 단계;
    를 포함하고,
    상기 제1 금속층은 상기 컨택홀에서 상기 게이트 금속층과 접촉하고,
    상기 액티브층 및 상기 제1 금속층은 상기 컨택홀로부터 상기 박막트랜지스터의 채널까지 연장되는, 유기전계발광 표시장치 제조 방법.
  14. 제 13 항에 있어서,
    상기 (c) 단계에서 상기 액티브층 및 상기 제1 금속층은, 이중 증착에 의해 형성되는, 유기전계발광 표시장치 제조 방법.
  15. 제 13 항에 있어서,
    상기 (c) 단계에서 상기 액티브층 및 상기 제1 금속층은, 상기 버퍼층의 상부에 상기 액티브층이 형성되고, 상기 액티브층의 상부에 상기 제1 금속층이 형성되는, 유기전계발광 표시장치 제조 방법.
  16. 제 13 항에 있어서,
    상기 (c) 단계에서 상기 액티브층 및 상기 제1 금속층은, 하프톤 노광 마스크 또는 회절 노광 마스크를 이용한 하나의 마스크 공정에서 형성되는, 유기전계발광 표시장치 제조 방법.
  17. 제 13 항에 있어서,
    상기 (f) 단계에서 상기 게이트 금속층은, 상기 차광층과 중첩하는 상기 컨택홀에서 하부 양측단면이 상기 제1 금속층과 각각 접촉하여 연결되는, 유기전계발광 표시장치 제조 방법.
KR1020200110969A 2020-09-01 2020-09-01 유기전계발광 표시장치 및 그 제조 방법 KR20220029076A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200110969A KR20220029076A (ko) 2020-09-01 2020-09-01 유기전계발광 표시장치 및 그 제조 방법
CN202110975052.0A CN114122070A (zh) 2020-09-01 2021-08-24 有机发光显示装置及其制造方法
US17/459,560 US20220069059A1 (en) 2020-09-01 2021-08-27 Organic light-emitting display device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200110969A KR20220029076A (ko) 2020-09-01 2020-09-01 유기전계발광 표시장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20220029076A true KR20220029076A (ko) 2022-03-08

Family

ID=80358853

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200110969A KR20220029076A (ko) 2020-09-01 2020-09-01 유기전계발광 표시장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20220069059A1 (ko)
KR (1) KR20220029076A (ko)
CN (1) CN114122070A (ko)

Also Published As

Publication number Publication date
US20220069059A1 (en) 2022-03-03
CN114122070A (zh) 2022-03-01

Similar Documents

Publication Publication Date Title
US11843060B2 (en) Thin film transistor array substrate, organic light-emitting display apparatus, and method of manufacturing the thin film transistor array substrate
US9818814B2 (en) Organic light emitting display devices and methods of manufacturing organic light emitting display devices
US9147719B2 (en) Thin film transistor array substrate, organic light-emitting display apparatus and method of manufacturing the thin film transistor array substrate
US9123594B2 (en) Organic light-emitting display apparatus having high aperture ratio
US9318616B2 (en) Organic light emitting diode display having thin film transistor substrate using oxide semiconductor
US9659967B2 (en) Thin-film transistor and display device having the same
US10204973B2 (en) Display device and thin-film transistors substrate
KR102568632B1 (ko) 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치
KR102454384B1 (ko) 산화물 박막 트랜지스터와 그를 포함하는 표시 장치 및 그 제조방법
US10224435B2 (en) Transistor, manufacturing method thereof, and display device including the same
US20220102458A1 (en) Organic light emitting display device and method of manufacturing organic light emitting display device
US10020324B2 (en) Display device
JP2019078788A (ja) 有機ｅｌ表示装置およびアクティブマトリクス基板
US9728122B2 (en) Organic light emitting diode display
US20160149042A1 (en) Semiconductor device and method of manufacturing the same, and display unit and electronic apparatus
US11984070B2 (en) Display substrate and display device
US10879329B2 (en) Semiconductor device, semiconductor substrate, luminescent unit, and display unit
KR20220029076A (ko) 유기전계발광 표시장치 및 그 제조 방법
US10916177B2 (en) Display apparatus having a unit pixel composed of four sub-pixels
KR20220064481A (ko) 디스플레이 장치
CN113054033B (zh) 薄膜晶体管及其制造方法和包括薄膜晶体管的显示设备
KR20220148993A (ko) 표시 장치
WO2020065934A1 (ja) 表示装置
KR20220167736A (ko) 단채널 수직 트랜지스터, 그 제조 방법 및 이를 포함하는 디스플레이
KR20240078798A (ko) 산화물 반도체를 포함하는 디스플레이 장치

Legal Events

Date Code Title Description
A201 Request for examination