KR20240036773A - 표시 장치 - Google Patents

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KR20240036773A
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gate electrode
transistor
emission control
line
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최종현
김연준
이기준
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 실시예는, 표시요소가 배치된 표시영역을 포함하는 기판; 상기 표시영역에 배치되고, 제1반도체층을 포함하며 유기발광다이오드의 화소전극과 연결된 발광제어 트랜지스터; 상기 표시영역에 배치되고, 제2반도체층을 포함하는 스위칭 트랜지스터; 상기 표시영역에 배치되고, 제3반도체층을 포함하는 제1초기화 트랜지스터;를 포함하고, 상기 제1반도체층 및 상기 제2반도체층은 실리콘 반도체를 포함하며, 상기 제3반도체층은 산화물 반도체를 포함하고, 상기 발광제어 트랜지스터, 상기 스위칭 트랜지스터 및 상기 제1초기화 트랜지스터 중 적어도 어느 하나는 듀얼 게이트를 포함하는, 표시 장치를 제공한다.

Description

표시 장치{Display apparatus}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 표시 장치는 휴대폰 등과 같은 소형 제품의 디스플레이로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이로 사용되기도 한다.
표시 장치는 외부로 이미지를 디스플레이 하기 위해 전기적 신호를 받아 발광하는 복수의 화소들을 포함한다. 각 화소는 표시 요소를 포함하며, 예컨대 유기발광 표시 장치의 경우 유기 발광 다이오드(OLED)를 표시 요소로 포함한다. 일반적으로 유기발광 표시 장치는 기판 상에 박막 트랜지스터 및 유기 발광 다이오드를 형성하고, 유기 발광 다이오드가 스스로 빛을 발광하여 작동한다.
일반적으로 표시 장치는 표시요소 및 표시요소에 인가되는 전기적 신호를 제어하기 위한 구동 회로를 포함한다. 구동 회로는 박막트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 복수의 배선들을 포함한다.
최근 표시 장치는 외부 충격에 의한 회로의 손상을 최소화하기 위한 다양한 시도가 이루어지고 있다.
종래의 표시 장치는 외부로부터의 충격에 의해 불량이 발생할 확률이 높으며, 고해상도의 이미지를 디스플레이하는 것이 용이하지 않다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 외부 충격에 의한 불량 발생률이 낮으면서도 고해상도의 이미지를 디스플레이할 수 있는 표시 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 표시요소가 배치된 표시영역을 포함하는 기판; 상기 표시영역에 배치되고, 제1반도체층을 포함하며 유기발광다이오드의 화소전극과 연결된 발광제어 트랜지스터; 상기 표시영역에 배치되고, 제2반도체층을 포함하는 스위칭 트랜지스터; 상기 표시영역에 배치되고, 제3반도체층을 포함하는 제1초기화 트랜지스터;를 포함하고, 상기 제1반도체층 및 상기 제2반도체층은 실리콘 반도체를 포함하며, 상기 제3반도체층은 산화물 반도체를 포함하고, 상기 발광제어 트랜지스터, 상기 스위칭 트랜지스터 및 상기 제1초기화 트랜지스터 중 적어도 어느 하나는 듀얼 게이트전극을 포함하는 표시 장치가 제공된다.
일 예에 따르면, 상기 표시 장치는 상기 제1반도체층과 부분적으로 중첩하는 발광제어선;을 더 포함하고, 상기 발광제어선은 개구를 포함하며, 상기 발광제어 트랜지스터의 게이트전극은 상기 개구에 의해서 분기된 제1발광제어 게이트전극 및 제2발광제어 게이트전극으로 구비될 수 있다.
일 예에 따르면, 상기 개구는 닫힌 형태의 관통홀로 구비될 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 제2반도체층과 부분적으로 중첩하는 제1신호선;을 더 포함하고, 상기 제2반도체층은 닫힌 형태의 개구를 포함하며, 상기 제1신호선은 상기 개구에 의해 분리된 제2-1반도체층 및 제2-2반도체층과 각각 중첩하는 제1스위칭 게이트전극 및 제2스위칭 게이트전극을 포함할 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 제3반도체층과 부분적으로 중첩하는 제2신호선을 더 포함하고, 상기 제2신호선은 제3-1반도체층 및 제3-2반도체층과 각각 중첩하는 제1초기화 게이트전극 및 제2초기화 게이트전극을 포함할 수 있다.
일 예에 따르면, 상기 제2신호선은 상기 제3반도체층의 하부에 위치한 제2-1신호선 및 상기 제3반도체층의 상부에 위치한 제2-2신호선을 포함하고, 상기 제2-1신호선은 상기 제3반도체층과 중첩하는 영역에서 하부 게이트전극을 구비하며, 상기 제2-2신호선은 상기 제3반도체층과 중첩하는 영역에서 상부 게이트전극을 구비할 수 있다.
일 예에 따르면, 상기 하부 게이트전극 및 상부 게이트전극 중 적어도 어느 하나는 듀얼 게이트전극으로 구비될 수 있다.
일 예에 따르면, 상기 제1반도체층과 상기 제2반도체층은 일체로 구비될 수 있다.
일 예에 따르면, 상기 표시 장치는 상기 표시요소로 흐르는 구동전류의 크기를 제어하는 구동 트랜지스터를 더 포함하고, 상기 스위칭 트랜지스터는 데이터 전압을 상기 구동 트랜지스터의 소스전극에 전달하며, 상기 발광제어 트랜지스터는 상기 표시요소 사이에 상기 구동 전류의 경로를 생성하고, 상기 제1초기화 트랜지스터는 초기화 전압을 상기 구동 트랜지스터의 게이트전극에 인가할 수 있다.
일 예에 따르면, 상기 표시 장치는 제1전원전압선; 상기 제1전원전압선을 덮는 제1평탄화층; 및 상기 제1평탄화층 상에 배치되는 제2평탄화층;을 더 포함하고, 상기 발광제어 트랜지스터와 연결된 상기 화소전극은 상기 제2평탄화층 상에 배치될 수 있다.
본 발명의 다른 관점에 따르면, 표시요소가 배치된 표시영역을 포함하는 기판; 상기 표시요소로 흐르는 구동 전류의 크기를 제어하는 구동 트랜지스터; 상기 표시영역에 배치되고, 실리콘 반도체를 포함한 제1반도체층을 포함하며, 유기발광다이오드의 화소전극과 연결된 발광제어 트랜지스터; 상기 표시영역에 배치되고 실리콘 반도체를 포함한 제1반도체층을 포함하며, 데이터 전압을 상기 구동 트랜지스터의 소스전극에 전달하는 스위칭 트랜지스터; 상기 표시영역에 배치되고, 산화물 반도체를 포함한 제3반도체층을 포함하며, 초기화 전압을 상기 구동 트랜지스터의 게이트전극에 인가하는 제1초기화 트랜지스터; 상기 제1반도체층과 부분적으로 중첩하는 발광제어선; 및 상기 제2반도체층과 부분적으로 중첩하는 제1신호선;을 포함하고, 상기 발광제어 트랜지스터 및 상기 스위칭 트랜지스터는 듀얼 게이트전극을 포함하는 표시 장치가 제공된다.
일 예에 따르면, 상기 발광제어선 및 제2반도체층은 개구를 포함할 수 있다.
일 예에 따르면, 상기 발광제어 트랜지스터의 게이트전극은 상기 발광제어선의 개구에 의해 분기된 제1발광제어 게이트전극 및 제2발광제어 게이트전극으로 구비될 수 있다.
일 예에 따르면, 상기 제1신호선은 상기 제2반도체층의 개구에 의해 분리된 제2-1반도체층 및 제2-2반도체층과 각각 중첩하는 제1스위칭 게이트전극 및 제2스위칭 게이트전극을 포함할 수 있다.
일 예에 따르면, 상기 제3반도체층과 복수의 영역에서 중첩하는 제2신호선;을 더 포함하고, 상기 제2신호선은 제3-1반도체층 및 제3-2반도체층과 각각 중첩하는 제1초기화 게이트전극 및 제2초기화 게이트전극을 포함할 수 있다.
일 예에 있어서, 상기 표시 장치는 상기 제3반도체층을 기준으로 상하에 각각 위치한 상부 게이트전극 및 하부 게이트전극을 더 포함하며, 상기 상부 게이트전극 및 상기 하부 게이트전극 중 적어도 어느 하나는 듀얼 게이트전극으로 구비될 수 있다.
일 예에 있어서, 상기 제1반도체층과 상기 제2반도체층은 일체로 구비되며, 상기 스위치 트랜지스터와 상기 발광제어 트랜지스터는 PMOS로 구비되고, 상기 제1초기화 트랜지스터는 NMOS로 구비될 수 있다.
일 예에 있어서, 상기 표시 장치는 제1전원전압선; 상기 제1전원전압선을 덮는 제1평탄화층; 및 상기 제1평탄화층 상에 배치되고, 상기 제1전원전압선과 적어도 일부 중첩하는 데이터선;을 더 포함할 수 있다.
일 예에 있어서, 상기 제1평탄화층 상에 배치되고, 상기 제1전원전압선과 전기적으로 연결된 제2전원전압선;을 더 포함할 수 있다.
일 예에 있어서, 상기 제1평탄화층 상에 배치되는 제2평탄화층;을 더 포함하고, 상기 발광제어 트랜지스터와 연결된 상기 화소전극은 상기 제2평탄화층 상에 배치될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 외부 충격에 의한 불량 발생률이 낮으면서도 고해상도의 이미지를 디스플레이할 수 있는 표시 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 개략적으로 나타낸 도면이다.
도 2는 본 발명의 일 실시예에 따른 화소를 나타낸 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 한 쌍의 화소회로들에 배치된 복수의 박막트랜지스터들, 커패시터의 위치를 개략적으로 나타낸 배치도이다.
도 4 내지 도 12는 도 3의 소자들을 층별로 개략적으로 도시하는 배치도들이다.
도 13은 도 3의 I-I'선, II-II'선, III-III'선에 따른 개략적인 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예를 들어, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
본 명세서에서 "A 및/또는 B"는 A이거나, B이거나, A와 B인 경우를 나타낸다. 또한, 본 명세서에서 "A 및 B 중 적어도 어느 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 배선이 "제1방향 또는 제2방향으로 연장된다"는 의미는 직선 형상으로 연장되는 것뿐 아니라, 제1방향 또는 제2방향을 따라 지그재그 또는 곡선으로 연장되는 것도 포함한다.
이하의 실시예들에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다. 이하의 실시예들에서, 제1구성요소가 제2구성요소에 "중첩"한다는 제1구성요소가 제2구성요소의 위 또는 아래에 위치함을 의미한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 개략적으로 나타낸 도면이다.
본 발명의 실시예들에 따른 표시 장치는 스마트폰, 휴대폰, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자장치로 구현될 수도 있다. 또한, 전자장치는 플렉서블 장치일 수 있다.
기판(100)은 화상이 표시되는 표시영역(DA)과 표시영역(DA) 주변에 배치되는 주변영역(PA)으로 구획될 수 있다.
기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.
기판(100)의 표시영역(DA)에는 유기발광다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시요소(display element)를 구비한 화소(PX)들이 배치될 수 있다. 화소(PX)는 복수로 구성되며, 복수의 화소(PX)는 스트라이프 배열, 펜타일 배열, 모자이크 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다.
표시영역(DA)을 평면 형상으로 볼 때, 표시영역(DA)은 도 1과 같이 직사각형 형상일 수 있다. 다른 실시예로, 표시영역(DA)은 삼각형, 오각형, 육각형 등의 다각형 형상이나 원형 형상, 타원형 형상, 비정형 형상 등일 수 있다.
기판(100)의 주변영역(PA)은 표시영역(DA) 주변에 배치되는 영역으로, 화상이 표시되지 않는 영역일 수 있다. 주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들, 인쇄회로기판이나 드라이버 IC칩이 부착되는 패드들이 위치할 수 있다.
이하에서는 편의상 표시요소로서 유기발광다이오드를 구비하는 표시 장치에 대해 설명한다. 하지만, 본 발명의 실시예들은, 액정표시 장치, 전기영동표시 장치, 무기 EL 표시 장치 등 다양한 방식의 표시 장치에 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 화소를 구동하는 화소회로(PC) 및 이와 연결된 표시요소로서 유기발광다이오드를 나타낸 등가회로도이다.
도 2를 참조하면, 화소회로(PC)는 복수의 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 커패시터(Cst)를 포함한다. 또한, 화소회로(PC)는 복수의 신호선들, 제1 및 제2초기화 전압선(VIL1, VIL2) 및 전원전압선(PL)과 연결된다. 신호선들은 데이터선(DL), 제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4) 및 발광제어선(EL)을 포함할 수 있다. 다른 실시예로서, 신호선들 중 적어도 어느 하나, 제1 및 제2초기화 전압선(VIL1, VIL2) 및/또는 전원전압선(PL)은 이웃하는 화소회로들에서 공유될 수 있다.
전원전압선(PL)은 구동 트랜지스터(T1)에 제1전원전압(ELVDD)을 전달할 수 있다. 제1초기화 전압선(VIL1)은 구동 트랜지스터(T1)를 초기화하는 제1초기화전압(Vint1)을 화소회로(PC)로 전달할 수 있다. 제2초기화 전압선(VIL2)은 유기발광다이오드(OLED)를 초기화하는 제2초기화전압(Vint2)을 화소회로(PC)로 전달할 수 있다.
제1스캔선(SL1), 제2스캔선(SL2), 제3스캔선(SL3), 제4스캔선(SL4), 발광제어선(EL) 및 제1 및 제2초기화 전압선(VIL1, VIL2)은 제1방향(x)으로 연장되며 각 행에 상호 이격 배치될 수 있다. 데이터선(DL) 및 전원전압선(PL)은 제2방향(y)으로 연장되며 각 열에 상호 이격 배치될 수 있다.
도 2에서 복수의 트랜지스터들(T1 내지 T7) 중 보상 트랜지스터(T3) 및 제1초기화 트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구현되며, 나머지는 PMOS(p-channel MOSFET)으로 구현되는 것으로 도시하고 있다. 일 실시예에 있어서, 스위칭 트랜지스터(T2)와 발광제어 트랜지스터(T6)는 PMOS(p-channel MOSFET)로 구비되고, 제1초기화 트랜지스터는 NMOS(n-channel MOSFET)로 구비될 수 있다.
구동 트랜지스터(T1)는 동작제어 트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결되고, 발광제어 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 전기적으로 연결된다. 구동 트랜지스터(T1)는 스위칭 트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(DATA)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 트랜지스터(T2)는 제1스캔선(SL1) 및 데이터선(DL)에 연결되며, 동작제어 트랜지스터(T5)를 경유하여 전원전압선(PL)과 연결된다. 스위칭 트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴온(turn-on)되어 데이터선(DL)으로 전달된 데이터신호(DATA)를 노드(N1)로 전달하는 스위칭 동작을 수행한다.
보상 트랜지스터(T3)는 제4스캔선(SL4)에 연결되며, 발광제어 트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)와 연결된다. 보상 트랜지스터(T3)는 제4스캔선(SL4)을 통해 전달받은 제4스캔신호(Sn')에 따라 턴온되어 구동 트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 트랜지스터(T4)는 이전 스캔선인 제3스캔선(SL3) 및 제1초기화 전압선(VIL1)에 연결되며, 제3스캔선(SL3)을 통해 전달받은 이전 스캔신호인 제3스캔신호(Sn-1)에 따라 턴온되어 제1초기화 전압선(VIL1)으로부터의 제1초기화전압(Vint1)을 구동 트랜지스터(T1)의 게이트전극에 전달하여 구동 트랜지스터(T1)의 게이트전극의 전압을 초기화시킨다.
동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)는 발광제어선(EL)에 연결되며, 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴온되어 전원전압선(PL)으로부터 유기발광다이오드(OLED)의 방향으로 구동전류(IOLED)가 흐를 수 있도록 전류 경로를 형성한다.
제2초기화 트랜지스터(T7)는 다음 스캔선인 제2스캔선(SL2) 및 제2초기화 전압선(VIL2)에 연결되며, 제2스캔선(SL2)을 통해 전달받은 다음 스캔신호인 제2스캔신호(Sn+1)에 따라 턴온되어 제2초기화 전압선(VIL2)으로부터의 제2초기화전압(Vint2)을 유기발광다이오드(OLED)로 전달하여 유기발광다이오드(OLED)를 초기화시킨다. 제2초기화 트랜지스터(T7)는 생략될 수 있다.
커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)을 포함한다. 제1전극(CE1)은 구동 트랜지스터(T1)의 게이트전극에 연결되고, 제2전극(CE2)은 전원전압선(PL)에 연결된다. 커패시터(Cst)는 전원전압선(PL) 및 구동 트랜지스터(T1)의 게이트전극의 양단 전압의 차에 대응하는 전압을 저장 및 유지함으로써 구동 트랜지스터(T1)의 게이트전극에 인가되는 전압을 유지할 수 있다.
스위칭 트랜지스터(T2)과 노드(N2) 사이에는 부스팅 커패시터가 추가될 수 있다.
유기발광다이오드(OLED)는 화소전극(310, 도 13 참조) 및 대향전극(330, 도 13 참조)을 포함하고, 대향전극(330)은 제2전원전압(ELVSS)을 인가받을 수 있다. 유기발광다이오드(OLED)는 구동 트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 이미지를 표시한다.
일 실시예에 따른 각 화소회로(PC)의 구체적 동작은 다음과 같다.
제1 초기화 기간 동안, 제3스캔선(SL3)을 통해 제3스캔신호(Sn-1)가 공급되면, 제3스캔신호(Sn-1)에 대응하여 제1초기화 트랜지스터(T4)가 턴-온(Turn on)되며, 제1초기화 전압선(VIL1)으로부터 공급되는 제1초기화전압(Vint1)에 의해 구동 트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1스캔선(SL1) 및 제4스캔선(SL4)을 통해 각각 제1스캔신호(Sn) 및 제4스캔신호(Sn')가 공급되면, 제1스캔신호(Sn) 및 제4스캔신호(Sn')에 대응하여 스위칭 트랜지스터(T2)와 보상 트랜지스터(T3)가 턴-온된다. 이때, 구동 트랜지스터(T1)는 턴-온된 보상 트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다. 그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 구동 트랜지스터(T1)의 문턱전압(Threshold voltage, Vth)이 보상된 전압이 구동 트랜지스터(T1)의 게이트전극에 인가된다. 커패시터(Cst)의 양단에는 제1전원전압(ELVDD)과 보상전압이 인가되고, 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 트랜지스터(T5) 및 발광제어 트랜지스터(T6)가 턴-온된다. 구동 트랜지스터(T1)의 게이트전극의 전압과 제1전원전압(ELVDD) 간의 전압차에 따르는 구동전류(IOLED)가 발생하고, 발광제어 트랜지스터(T6)를 통해 구동전류(IOLED)가 유기발광다이오드(OLED)에 공급된다.
제2 초기화 기간 동안, 제2스캔선(SL2)을 통해 제2스캔신호(GP2)가 공급되면, 제2스캔신호(GP2)에 대응하여 제2초기화 트랜지스터(T7)가 턴-온(Turn on)되며, 제2초기화 전압선(VIL2)으로부터 공급되는 제2초기화전압(Vint2)에 의해 유기발광다이오드(OLED)가 초기화된다.
본 실시예에서는 복수의 트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함한다. 구체적으로, 디스플레이장치의 밝기에 직접적으로 영향을 미치는 구동 트랜지스터의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 트랜지스터(T1)의 게이트전극에 연결되는 보상 트랜지스터(T3) 및 제1초기화 트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 구동 트랜지스터(T1)의 게이트전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 한 쌍의 화소회로들에 배치된 복수의 박막트랜지스터들, 커패시터들의 위치를 개략적으로 나타낸 배치도이다.
도 3에서는 인접한 열의 동일 행에 배치된 한 쌍의 화소회로(PC)들을 도시한다. 도 3에 도시된 좌측 화소영역(CA1)에 배치된 화소의 화소회로와 우측 화소영역(CA2)에 배치된 화소의 화소회로는 좌우 대칭 구조이다.
도 3을 참조하면, 발명의 일 실시예에 따른 표시 장치의 화소회로는 제1방향(x)을 따라 연장된 제1스캔선(133), 제2스캔선(133'), 제3스캔선(SL3), 제4스캔선(SL4), 발광제어선(135), 및 초기화 전압선을 포함하고, 상기 제1방향(x)과 교차하는 제2방향(y)을 따라 연장된 데이터선(181) 및 전원전압선(172, 183)을 포함한다. 초기화 전압선은 제1초기화 전압선(147) 및 제2초기화 전압선(164)을 포함할 수 있다.
또한, 화소회로는 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 보상 트랜지스터(T3), 제1초기화 트랜지스터(T4), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6), 제2초기화 트랜지스터(T7), 커패시터(Cst)를 포함할 수 있다.
일 실시예에서, 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)는 실리콘 반도체를 포함하는 박막트랜지스터로 구비될 수 있다. 보상 트랜지스터(T3) 및 제1초기화 트랜지스터(T4)는 산화물 반도체를 포함하는 박막트랜지스터로 구비될 수 있다.
한편, 제2스캔선(133')은 다음 행의 제1스캔선(SL1)일 수 있다. 즉, 도 3에 도시된 제1스캔선(133)은 이전 행의 제2스캔선(SL2)일 수 있다. 도 3에는 이전 행의 화소에 연결되며 현재 행의 화소영역에 배치된 제2초기화 트랜지스터(T7)와 현재 행의 화소에 연결되며 다음 행의 화소영역에 배치된 제2초기화 트랜지스터(T7)가 함께 도시되어 있다.
구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)의 반도체층은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 다결정 실리콘으로 형성될 수 있다. 구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)의 반도체층은 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)의 반도체층은 각각 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 서로 변경될 수 있다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
구동 트랜지스터(T1)는 제1반도체층 및 제1게이트전극(G1)을 포함한다. 제1반도체층은 제1채널영역(A1), 제1채널영역(A1) 양측의 제1소스영역(S1) 및 제1드레인영역(D1)을 포함한다. 제1반도체층은 굴곡된 형상을 가져, 제1채널영역(A1)은 다른 채널영역(A2 내지 A7)보다 길게 형성될 수 있다. 예컨대, 제1반도체층이 'ㄷ', 'ㄹ', 'S', 'M', 'W' 등과 같이 복수 회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 제1채널영역(A1)이 길게 형성되므로, 제1게이트전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다. 일부 실시예에서, 제1반도체층은 절곡된 형상이 아닌 직선 형상으로 구비될 수 있다. 제1게이트전극(G1)은 아일랜드 타입으로, 제1채널영역(A1)과 제1게이트절연층(112, 도 13 참조)을 사이에 두고 중첩되도록 구비된다.
커패시터(Cst)는 구동 트랜지스터(T1)와 중첩되도록 배치될 수 있다. 커패시터(Cst)는 제1전극(CE1) 및 제2전극(CE2)를 포함한다. 제1게이트전극(G1)은 구동 트랜지스터(T1)의 제어전극으로서의 기능뿐만 아니라, 커패시터(Cst)의 제1전극(CE1)으로서의 기능도 수행할 수 있다. 즉, 제1게이트전극(G1)과 제1전극(CE1)은 일체(一體)로 형성될 수 있다. 커패시터(Cst)의 제2전극(CE2)은 제1전극(CE1)과 제2게이트절연층(113, 도 13 참조)을 사이에 두고 중첩되도록 구비된다. 이 때, 제2게이트절연층(113)이 커패시터(Cst)의 유전체층의 역할을 할 수 있다.
노드연결선(171)은 제1전극(CE1) 및 보상 트랜지스터(T3)의 제3반도체층과 전기적으로 연결될 수 있다. 제2전극(CE2)은 제1전원전압선(172)과 전기적으로 연결되고, 제1전원전압선(172)은 제2전원전압선(183)과 전기적으로 연결될 수 있다. 제1전원전압선(172) 및 제2전원전압선(183)은 제2방향(y)으로 연장될 수 있다. 제2전극(CE2)은 제1방향(x)으로 연장되어, 제1방향(x)으로 제1전원전압(ELVDD)을 전달하는 역할을 할 수 있다. 이에 따라, 표시영역(DA)에서 복수의 제1전원전압선(172) 및 제2전원전압선(183)과 복수의 제2전극(CE2)은 그물(mesh) 구조를 형성할 수 있다.
스위칭 트랜지스터(T2)는 제2반도체층(AS2) 및 제2게이트전극(G2)을 포함한다. 제2반도체층(AS2)은 제2채널영역(A2), 제2채널영역(A2) 양측의 제2소스영역(S2) 및 제2드레인영역(D2)을 포함한다. 제2소스영역(S2)은 데이터선(181)과 전기적으로 연결되며, 제2드레인영역(D2)은 제1소스영역(S1)과 연결된다. 제2게이트전극(G2)은 제1스캔선(133)의 일부로 구비된다. 제2게이트전극(G2)은 듀얼 게이트전극으로 구비될 수 있다. 제2게이트전극(G2)이 듀얼 게이트전극으로 구비된다는 것은 스위칭 트랜지스터(T2)가 병렬로 연결된 형태를 의미할 수 있다. 구체적인 내용은 후술한다.
동작제어 트랜지스터(T5)는 제5반도체층 및 제5게이트전극(G5)을 포함한다. 제5반도체층은 제5채널영역(A5), 제5채널영역(A5) 양측의 제5소스영역(S5) 및 제5드레인영역(D5)을 포함한다. 제5소스영역(S5)은 제1전원전압선(172)과 전기적으로 연결되며, 제5드레인영역(D5)은 제1소스영역(S1)과 연결될 수 있다. 제5게이트전극(G5)은 발광제어선(135)의 일부로 구비된다.
발광제어 트랜지스터(T6)는 제6반도체층(AS6) 및 제6게이트전극(G6)을 포함한다. 제6반도체층(AS6)은 제6채널영역(A6), 제6채널영역(A6) 양측의 제6소스영역(S6) 및 제6드레인영역(D6)을 포함한다. 제6소스영역(S6)은 제1드레인영역(D1)과 연결되며, 제6드레인영역(D6)은 유기발광다이오드(OLED)의 화소전극(310, 도 13 참조)과 전기적으로 연결될 수 있다. 제6게이트전극(G6)은 발광제어선(135)의 일부로 구비되며, 듀얼 게이트전극을 포함할 수 있다. 제6게이트전극(G6)이 듀얼 게이트전극으로 구비된다는 것은 발광제어 트랜지스터(T6)가 직렬로 연결된 형태를 의미할 수 있다. 구체적인 내용은 후술한다.
제2초기화 트랜지스터(T7)는 제7반도체층 및 제7게이트전극(G7)을 포함한다. 제7반도체층은 제7채널영역(A7), 제7채널영역(A7) 양측의 제7소스영역(S7) 및 제7드레인영역(D7)을 포함한다. 제7소스영역(S7)은 제2초기화 전압선(164)과 전기적으로 연결될 수 있으며, 제7드레인영역(D7)은 제6드레인영역(D6)과 연결될 수 있다. 제7게이트전극(G7)은 제2스캔선(133')의 일부로 구비된다.
실리콘 반도체를 트랜지스터들(T1, T2, T5, T6, T7) 상에는 제1층간절연층(114, 도 13 참조)이 배치되며, 제1층간절연층(114) 상에는 산화물 반도체를 포함하는 보상 및 제1초기화 트랜지스터들(T3, T4)이 배치될 수 있다.
보상 트랜지스터(T3) 및 제1초기화 트랜지스터(T4)의 반도체층은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 산화물 반도체로 형성될 수 있다.
상기 반도체층은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 플라즈마 처리에 의해서 캐리어 농도가 높아진 영역일 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당할 수 있다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
보상 트랜지스터(T3)는 산화물 반도체를 포함하는 제3반도체층 및 제3게이트전극(G3)을 포함한다. 제3반도체층은 제3채널영역(A3), 및 제3채널영역(A3) 양측의 제3소스영역(S3) 및 제3드레인영역(D3)을 포함한다. 제3소스영역(S3)은 노드연결선(171)을 통해서 제1게이트전극(G1)과 브릿지 연결될 수 있다. 또한, 제3소스영역(S3)은 같은 층에 배치된 제4드레인영역(D4)과 연결될 수 있다. 제3드레인영역(D3)은 구동 트랜지스터(T1)의 제1반도체층 및 발광제어 트랜지스터(T6)의 제6반도체층과 전기적으로 연결될 수 있다. 제3게이트전극(G3)은 제4스캔선(SL4)의 일부로 구비된다.
제1초기화 트랜지스터(T4)는 산화물 반도체를 포함하는 제4반도체층(AO4) 및 제4게이트전극(G4)을 포함한다. 제4반도체층(AO4)은 제4채널영역(A4), 제4채널영역(A4) 양측의 제4소스영역(S4) 및 제4드레인영역(D4)을 포함한다. 제4소스영역(S4)은 제1초기화 전압선(147)과 전기적으로 연결될 수 있으며, 제4드레인영역(D4)은 노드연결선(171)을 통해 제1게이트전극(G1)과 브릿지 연결될 수 있다. 제4게이트전극(G4)은 제3스캔선(SL3)의 일부로 구비되며, 듀얼 게이트전극을 포함할 수 있다. 제4게이트전극(G4)이 듀얼 게이트전극으로 구비된다는 것은 제1초기화 트랜지스터(T4)가 직렬로 연결된 형태를 의미할 수 있다. 구체적인 내용은 후술한다.
제3반도체층과 제3게이트전극(G3) 사이, 및 제4반도체층(AO4)과 제4게이트전극(G4) 사이에는 각각의 채널영역과 대응되도록 제3게이트절연층(115, 도 13 참조)이 배치된다.
산화물 반도체를 포함하는 트랜지스터들(T3, T4) 상에는 제2층간절연층(116, 도 13 참조)이 배치될 수 있으며, 제2층간절연층(116) 상부에는 제1전원전압선(172) 및 노드연결선(171) 등이 배치될 수 있다.
제1전원전압선(172) 상부에는 제1평탄화층(118, 도 13 참조)이 배치되고, 제1평탄화층(118) 상부에 데이터선(181) 및 제2전원전압선(183)이 제2방향(y)으로 연장되며 배치될 수 있다.
일 실시예에서, 제1스캔선(133), 제2스캔선(133') 및 발광제어선(135)은 제1게이트전극(G1)과 동일층에 동일물질로 구비될 수 있다.
일 실시예에서, 배선들 중 일부는 서로 다른 층에 배치된 두 개의 도전층으로 구비될 수 있다. 예컨대, 제3스캔선(SL3)은 서로 다른 층에 배치된 하부스캔선(143) 및 상부스캔선(163)을 포함할 수 있다. 하부스캔선(143)은 커패시터(Cst)의 제2전극(CE2)과 동일층에 동일물질로 구비될 수 있다. 상부스캔선(163)은 제3게이트절연층(115) 상부에 배치될 수 있다. 하부스캔선(143)은 상부스캔선(163)과 적어도 일부 중첩되도록 배치될 수 있다. 하부스캔선(143) 및 상부스캔선(163)은 보상 트랜지스터(T3)의 제3게이트전극의 일부에 대응되는 바, 보상 트랜지스터(T3)는 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다.
또한 제4스캔선(SL4)은 서로 다른 층에 배치된 하부스캔선(145) 및 상부스캔선(165)을 포함할 수 있다. 하부스캔선(145)은 커패시터(Cst)의 제2전극(CE2)과 동일층에 동일물질로 구비될 수 있다. 상부스캔선(165)은 제3게이트절연층(115) 상부에 배치될 수 있다. 하부스캔선(145)은 상부스캔선(165)과 적어도 일부 중첩되도록 배치될 수 있다. 하부스캔선(145) 및 상부스캔선(165)은 제1초기화 트랜지스터(T4)의 제4게이트전극(G4)의 일부에 대응되는 바, 제1초기화 트랜지스터(T4)는 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다.
초기화 전압선(VIL)은 서로 다른 층에 배치된 제1초기화 전압선(147) 및 제2초기화 전압선(164)을 포함할 수 있다. 제1초기화 전압선(147)은 커패시터(Cst)의 제2전극(CE2)과 동일층에 동일물질로 구비될 수 있다. 제2초기화 전압선(164)은 제1전원전압선(172)과 동일층에 동일물질로 구비될 수 있다.
도 4 내지 도 12는 도3의 소자들을 층별로 개략적으로 나타낸 배치도이다. 도 13은 도 3의 I-I'선, II-II'선, III-III'선에 따른 개략적인 단면도이다.
도 4를 참조하면, 반도체층(AS)은 구동 트랜지스터(T1)의 반도체층인 채널영역(A1), 소스영역(S1) 및 드레인영역(D1), 스위칭 트랜지스터(T2)의 반도체층(AS2)인 채널영역(A2), 소스영역(S2) 및 드레인영역(D2), 동작제어 트랜지스터(T5)의 반도체층인 채널영역(A5), 소스영역(S5) 및 드레인영역(D5), 발광제어 트랜지스터(T6)의 반도체층(AS6)인 채널영역(A6), 소스영역(S6) 및 드레인영역(D6), 제2초기화 트랜지스터(T7)의 반도체층인 채널영역(A7), 소스영역(S7) 및 드레인영역(D7)을 포함할 수 있다. 즉, 트랜지스터들(T1, T2, T5, T6, T7)의 각 채널영역, 소스영역 및 드레인영역은 반도체층(AS)의 일부 영역들일 수 있다. 일 실시예에 있어서, 발광제어 트랜지스터(T6)의 반도체층(AS6)와 스위칭 트랜지스터(T2)의 반도체층(AS2)은 일체로 구비될 수 있다.
도 5에 도시된 바와 같이, 제1게이트절연층(112, 도 13 참조) 상에는 구동 트랜지스터(T1)의 게이트전극(G1), 스위칭 트랜지스터(T2)의 게이트전극(G2), 동작제어 트랜지스터(T5)의 게이트전극(G5), 발광제어 트랜지스터(T6)의 게이트전극(G6) 및 제2초기화 트랜지스터(T7)의 게이트전극(G7)이 배치될 수 있다. 또한 제1게이트절연층(112) 상에는 제1스캔선(133) 및 발광제어선(135)이 제1방향(x)으로 연장되며 배치될 수 있다.
구동 트랜지스터(T1)의 게이트전극(G1)은 아일랜드 타입으로 구비될 수 있다. 스위칭 트랜지스터(T2)의 게이트전극(G2)은 반도체층(AS)과 교차하는 제1스캔선(133)의 부분일 수 있다. 제2초기화 트랜지스터(T7)의 게이트전극(G7)은 반도체층(AS)과 교차하는 제1스캔선(133)의 부분 또는 다음 행의 제1스캔선인 제2스캔선(133', 도 3 참조)의 부분일 수 있다. 도 5은 이전 행에 배치된 화소의 제2초기화 트랜지스터(T7)의 게이트전극(G7)이 반도체층(AS)과 교차하는 제1스캔선(133)의 부분인 예를 도시하고 있다. 동작제어 트랜지스터(T5)의 게이트전극(G5)과 발광제어 트랜지스터(T6)의 게이트전극(G6)은 반도체층(AS)과 교차하는 발광제어선(135)의 부분들일 수 있다.
구동 트랜지스터(T1)의 게이트전극(G1)은 구동 트랜지스터(T1)의 제어전극으로서의 기능뿐만 아니라, 커패시터(Cst)의 제1전극(CE1)으로서의 기능도 수행할 수 있다.
구동 트랜지스터(T1), 스위칭 트랜지스터(T2), 동작제어 트랜지스터(T5), 발광제어 트랜지스터(T6) 및 제2초기화 트랜지스터(T7)의 게이트전극들(G1, G2, G5, G6, G7)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및 구리(Cu) 등을 포함할 수 있으며. 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
도 6은 도 4와 도 5가 중첩된 상태를 나타낸 도면이다.
폴더블 제품은 외부의 충격으로 인하여 배선, 회로 등이 손상되고, 그에 따라 표시화면 상에 명점이 발생할 수 있다. 예를 들어 스위칭 트랜지스터(T2)에서 외부 충격에 의해 단선(open)이 되거나 발광제어 트랜지스터(T6)에서 외부 충격에 의해 배선이 단락(short)이 되면 표시화면에 명점으로 발현될 수 있다.
본 실시예들은 스위칭 트랜지스터(T2)의 게이트전극(G2)와 발광제어 트랜지스터(T6)의 게이트전극(G6)을 듀얼 게이트전극으로 구비하여 상기 명점이 발생할 확률을 현저히 줄일 수 있는 동시에, 데이터 프로그래밍 기간, 발광 기간에서 오프전류를 줄여 누설전류를 최소화할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 구동 트랜지스터(T1), 발광제어 트랜지스터(T6), 스위칭 트랜지스터(T2), 제1초기화 트랜지스터(T4), 발광제어선(135) 및 제1신호선을 포함하고, 발광제어 트랜지스터(T6) 및 스위칭 트랜지스터(T2)는 듀얼 게이트전극을 포함할 수 있다.
도 6을 참조하면, 제1신호선은 제1스캔선(133)일 수 있다. 스위칭 트랜지스터(T2)의 반도체층(AS2)은 개구(OP2)를 포함할 수 있다. 제1스캔선(133)은 개구(OP2)에 의해 분리된 제2-1반도체층 및 제2-2반도체층와 각각 중첩할 수 있다. 제2-1반도체층 및 제2-2반도체층은 각각 제2-1채널영역(A2-1) 및 제2-2채널영역(A2-2)일 수 있다. 중첩되는 부분의 제1스캔선(133)은 각각 제1스위칭 게이트전극(G21) 및 제2스위칭 게이트전극(G22)이 될 수 있다. 이에 따라 스위칭 트랜지스터(T2)는 듀얼 게이트전극을 포함할 수 있다. 일 실시예와 같이, 스위칭 트랜지스터(T2)가 제1스위칭 게이트전극(G21) 및 제2스위칭 게이트전극(G22)을 포함하는 것은 스위칭 트랜지스터(T2)가 병렬로 연결된 형태를 의미할 수 있다.
스위칭 트랜지스터(T2)의 반도체층(AS2)의 개구(OP2)의 형상은 사각형뿐만 아니라 다양한 형상일 수 있으며, 닫힌 개구 뿐만 아니라 측면이 개방된 형태일 수 있다. 또한 개구(OP2)는 복수개로 구비될 수 있다.
스위칭 트랜지스터(T2)가 단일 게이트전극을 포함하는 경우, 외부 충격으로 인해 스위칭 트랜지스터(T2)에서 단선(open)이 발생하여 하나의 게이트전극이 작동하지 않는 다면 이는 표시화면에 명점으로 발현될 수 있다. 이와 달리 본 발명의 일 실시예와 같이, 스위칭 트랜지스터(T2)가 듀얼 게이트전극을 포함함으로써 스위칭 트랜지스터(T2)가 병렬로 연결되어 있는 경우, 외부 충격으로 하나의 게이트전극이 단선(open)되더라도 나머지의 다른 게이트전극을 통해서 작동될 수 있어 단선(open)이 될 확률 즉, 표시화면에 명점이 나타날 확률을 감소시킬 수 있다.
또한 도 6을 참조하면, 발광제어선(135)은 발광제어 트랜지스터(T6)의 반도체층(AS6)와 부분적으로 중첩할 수 있다. 발광제어선(135)은 상기 반도체층(AS6)과 중첩하는 영역에서 개구(OP6)를 포함할 수 있다. 발광제어 트랜지스터(T6)의 게이트전극(G6)은 반도체층(AS6)과 교차하는 발광제어선(135)의 일부로 구비될 수 있다. 즉, 발광제어 트랜지스터(T6)의 게이트전극은 발광제어선(135)의 개구(OP6)에 의해 분기된 제1발광제어 게이트전극(G61) 및 제2발광제어 게이트전극(G62)을 포함한 듀얼 게이트전극으로 구비될 수 있다. 일 실시예와 같이, 발광제어 트랜지스터(T6)가 제1발광제어 게이트전극(G61) 및 제2발광제어 게이트전극(G62)을 포함하는 것은 발광제어 트랜지스터(T6)가 직렬로 연결된 형태를 의미할 수 있다.
발광제어선(135)의 개구(OP6)의 형상은 사다리꼴뿐만아니라 사각형, 원형 등 다양하게 구비될 수 있으며, 측면이 개방된 형태일 수 있다.
발광제어 트랜지스터(T6)가 단일 게이트전극을 포함하는 경우, 외부 충격으로 인하여 발광제어 트랜지스터(T6)에서 단락(short)이 발생하여 하나의 게이트전극이 작동하지 않는다면 이는 표시화면에 명점으로 발현될 수 있다.
이와 달리 본 발명의 일 실시예와 같이, 발광제어 트랜지스터(T6)가 듀얼게이트전극(G61, G62)을 포함함으로써 발광제어 트랜지스터(T6)가 직렬로 연결되어 있는 경우, 하나의 게이트전극이 단락(short)되어도 나머지의 다른 게이트전극이 작동하므로 단락(short)될 확률, 즉 표시화면에 명점이 발현될 확률을 감소시킬 수 있다. 또한 나머지의 다른 게이트전극이 단선(open)되는 경우라도 유기발광다이오드의 화소전극과 연결이 끊기므로 이는 암점으로 발현될 수 있다. 즉, 발광제어 트랜지스터(T6)에 포함된 모든 게이트전극이 단락(short)되는 경우에만 명점으로 인한 불량이 발생하므로 외부 충격으로 인해 명점이 발현되는 확률을 현저히 감소시킬 수 있다.
도 7에 도시된 바와 같이, 제2게이트절연층(113, 도 13 참조) 상에는 제1전극(CE1)과 중첩되도록 제2전극(CE2)이 배치될 수 있다. 제2전극(CE2)은 개구(SOP)를 구비할 수 있다. 개구(SOP)는 제2전극(CE2)의 일부가 제거되어 형성된 것으로, 닫힌 형상(closed shape)을 가질 수 있다.
제2게이트절연층(113)은 커패시터(Cst)의 유전체층의 역할을 할 수 있다. 커패시터(Cst)의 제2전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W) 및 구리(Cu) 등으로부터 하나 이상의 물질로 단층 또는 다층으로 형성될 수 있다.
또한, 제2게이트절연층(113) 상에는 제1초기화 전압선(147), 제2초기화 전압선(164), 제3스캔선(SL3)의 하부스캔선(143) 및 제4스캔선(SL4)의 하부스캔선(145)이 커패시터(Cst)의 제2전극(CE2)과 동일물질로 제1방향(x)으로 연장되며 배치될 수 있다. 제3스캔선(SL3)의 하부스캔선(143)에서 반도체층(AO4)과 중첩하는 부분은 제1초기화 트랜지스터(T4)의 하부 게이트전극(G4a)일 수 있다. 하부 게이트전극(G4a)은 듀얼 게이트전극을 포함할 수 있다. 자세한 설명은 후술한다. 제4스캔선(SL4)의 하부스캔선(145)에서 반도체층(AO)과 중첩하는 부분은 보상 트랜지스터(T3)의 하부 게이트전극(G3a)일 수 있다.
도 8에 도시된 바와 같이, 제1층간절연층(114, 도 13 참조) 상에는 산화물 반도체를 포함하는 반도체층(AO)이 배치될 수 있다. 반도체층(AO)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등을 포함할 수 있다. 일부 실시예에서, 반도체층(AO)은 ZnO에 인듐(In)과 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체를 포함할수 있다.
보상 트랜지스터(T3) 및 제1초기화 트랜지스터(T4)의 반도체층은 각각 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 보상 트랜지스터(T3) 및 제1초기화 트랜지스터(T4)의 소스영역 및 드레인영역은 산화물 반도체의 캐리어 농도를 조절하여 도전성화함으로써 형성될 수 있다. 예컨대, 보상 트랜지스터(T3) 및 제1초기화 트랜지스터(T4)의 소스영역 및 드레인영역은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로써 형성될 수 있다.
반도체층(AO)은 보상 트랜지스터(T3)의 제3반도체층(AO3)인 채널영역(A3), 소스영역(S3) 및 드레인영역(D3), 제1초기화 트랜지스터(T4)의 제4반도체층(AO4)인 채널영역(A4), 소스영역(S4) 및 드레인영역(D4)을 포함할 수 있다. 즉, 보상 트랜지스터(T3) 및 제1초기화 트랜지스터(T4)의 각 채널영역, 소스영역 및 드레인영역은 반도체층(AO)의 일부 영역들일 수 있다. 제1초기화 트랜지스터(T4)의 소스영역(S4)은 제1초기화 전압선(147)과 중첩할 수 있다.
반도체층(AO) 상에 도 9에 도시된 바와 같이, 제3스캔선(SL3)의 상부스캔선(163) 및 제4스캔선(SL4)의 상부스캔선(165)이 제1방향(x)으로 연장되며 배치될 수 있다. 일부 실시예에서, 제3스캔선(SL3)과 제4스캔선(SL4)은 서로 다른 층에 배치된 두 개의 도전층으로 구비될 수 있다.
제3스캔선(SL3)의 상부스캔선(163)에서 제4반도체층(AO4)과 중첩하는 부분은 제1초기화 트랜지스터(T4)의 상부 게이트전극(G4b)일 수 있다. 상부 게이트전극(G4b)은 듀얼 게이트전극을 포함할 수 있다. 자세한 설명은 후술한다. 제4스캔선(SL4)의 상부스캔선(165)에서 제3반도체층(AO3)과 중첩하는 부분은 보상 트랜지스터(T3)의 상부 게이트전극(G3b)일 수 있다. 즉, 보상 트랜지스터(T3)와 제1초기화 트랜지스터(T4)는 반도체층의 상부 및 하부에 각각 제어전극을 구비한 이중 게이트 구조를 가질 수 있다.
도 10은 도 7, 도 8, 도 9을 중첩한 도면이다.
도 10을 참고하면, 제3스캔선(SL3)의 상부스캔선(163)은 하부스캔선(143)과 적어도 일부 중첩되도록 배치될 수 있다. 제4스캔선(SL4)의 상부스캔선(165)은 하부스캔선(145)과 적어도 일부 중첩되도록 배치될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시요소가 배치된 표시영역을 포함하는 기판(100), 실리콘 반도체를 포함하며 유기발광다이오드(OLED)의 화소전극(310)과 연결된 발광제어 트랜지스터(T6), 실리콘 반도체를 포함하는 스위칭 트랜지스터(T2), 산화물 반도체를 포함하는 제1초기화 트랜지스터(T4)를 포함하고, 발광제어 트랜지스터(T6), 스위칭 트랜지스터(T2) 및 제1초기화 트랜지스터(T4) 중 적어도 어느 하나는 듀얼 게이트전극을 포함할 수 있다.
도 10을 참조하면, 일 실시예에 있어서, 표시 장치는 제1초기화 트랜지스터(T4)의 반도체층(AO4)와 부분적으로 중첩하는 제2신호선을 포함할 수 있다. 제2신호선은 제3스캔선(SL3)일 수 있다. 제1초기화 트랜지스터(T4)의 게이트전극(G4)은 제1초기화 트랜지스터(T4)의 반도체층(AO4)과 중첩하는 제3스캔선(SL3)의 부분일 수 있다. 제3스캔선(SL3)은 제3-1반도체층 및 제3-2반도체층과 각각 중첩할 수 있다. 제3-1반도체층 및 제3-2반도체층은 각각 제1초기화 트랜지스터(T4)의 제4-1채널영역(A4-1) 및 제4-2채널영역(A4-2)일 수 있다.
중첩되는 부분의 제3스캔선(SL3)은 제1초기화 트랜지스터의 게이트전극(G4)이 될 수 있다. 이로써, 제1초기화 트랜지스터(T4)는 듀얼 게이트전극을 포함할 수 있다. 제1초기화 트랜지스터(T4)가 듀얼 게이트전극을 포함한다는 것은 제1초기화 트랜지스터(T4)가 직렬로 연결된 형태를 의미할 수 있다.
도 10을 참조하면, 제3스캔선(SL3)은 서로 다른 층에 배치된 하부스캔선(143) 및 상부스캔선(163)을 포함할 수 있다. 그에 따라, 제1초기화 트랜지스터는 하부 게이트전극(G4a) 및 상부 게이트전극(G4b)을 포함할 수 있다. 일 실시예에 있어서, 하부 게이트전극(G4a) 및 상부 게이트전극(G4b) 중 적어도 어느 하나는 듀얼 게이트전극으로 구비될 수 있다.
예를 들어, 제1초기화 트랜지스터(T4)의 반도체층(AO4)의 상부에 위치한 상부스캔선(163)은 상기 반도체층(AO4)에 포함된 제4-1채널영역(A4-1) 및 제4-2채널영역(A4-2)과 중첩함으로써, 상부 게이트전극(G4b)은 듀얼 게이트전극(G4b1, G4b2)으로 구비될 수 있다. 마찬가지로 상기 반도체층(AO4)의 하부에 위치한 하부스캔선(143)은 상기 반도체층(AO4)에 포함된 제4-1채널영역(A4-1) 및 제4-2채널영역(A4-2)과 중첩함으로써, 하부 게이트전극(G4a)은 듀얼 게이트전극(G4a1, G4a2)으로 구비될 수 있다.
제1초기화 트랜지스터(T4)는 외부 충격으로 인하여 단락(short)이 되면, 표시화면에 명점이 나타날 수 있다. 본 발명의 일 실시예는 제1초기화 트랜지스터(T4)의 하부 게이트전극(G4a) 및 상부 게이트전극(G4b)이 듀얼 게이트전극으로 구비됨으로써, 즉 제1초기화 트랜지스터(T4)를 직렬로 연결시킴으로써, 단락(short)이 발생할 확률을 줄일 수 있다. 예를 들어, 어느 하나의 게이트전극이 단락(short)되었다고 하더라도 나머지의 다른 게이트전극에 의해 정상적으로 작동할 수 있다. 또한 다른 게이트전극이 단선(open)된 경우에도 암점으로 발현되므로 모든 게이트전극이 단락(short)된 경우에만 명점이 발생하므로 외부 충격에 의한 불량을 줄일 수 있게 된다.
도 11을 참조하면, 제2층간절연층(116, 도13 참조) 상부에는 제1전원전압선(172), 노드연결선(171) 및 연결전극들(173, 175, 179)이 배치될 수 있다.
제1전원전압선(172), 노드연결선(171) 및 연결전극들(173, 175, 179)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예컨대, 제1전원전압선(172), 노드연결선(171) 및 연결전극들(173, 175, 179)은 알루미늄(Al), 구리(Cu), 및 티타늄(Ti) 등을 적어도 하나 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 제1전원전압선(172), 노드연결선(171) 및 연결전극들(173, 175, 179)은 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
제1전원전압선(172)은 제1층간절연층(114) 및 제2층간절연층(116)에 형성된 콘택홀(41)을 통해 커패시터(Cst)의 제2전극(CE2)과 연결될 수 있다. 제1전원전압선(172)은 제1게이트절연층(112), 제2게이트절연층(113), 제1층간절연층(114) 및 제2층간절연층(116)에 형성된 콘택홀(42)을 통해 동작제어 트랜지스터(T5)의 제5드레인영역(D5)과 연결될 수 있다.
노드연결선(171)의 일단은 콘택홀(31)을 통해 제1게이트전극(G1)과 연결될 수 있다. 콘택홀(31)은 제2층간절연층(116), 제1층간절연층(114), 및 제2게이트절연층(113)을 관통하며, 제1게이트전극(G1)을 노출시킬 수 있다. 노드연결선(171)의 일부가 콘택홀(31)에 삽입되어, 제1게이트전극(G1)과 전기적으로 연결될 수 있다.
한편, 콘택홀(31)은 제2전극(CE2)의 개구(SOP) 내에서 개구(SOP)의 가장자리와 이격되어 배치되고, 콘택홀(31)에 삽입되는 노드연결선(171)은 제2전극(CE2)과 전기적으로 절연될 수 있다.
연결전극(173)의 일단은 콘택홀(33)을 통해 구동 트랜지스터(T1)의 제1드레인영역(D1) 및 발광제어 트랜지스터(T6)의 제6소스영역(S6)과 연결될 수 있다. 콘택홀(33)은 제1게이트절연층(112), 제2게이트절연층(113), 제1층간절연층(114) 및 제2층간절연층(116)을 관통하여 실리콘 반도체층을 노출시킬 수 있다. 연결전극(173)의 타단은 콘택홀(34)을 통해 보상 트랜지스터(T3)의 제3드레인영역(D3)과 연결될 수 있다. 콘택홀(34)은 제2층간절연층(116)을 관통하여 산화물 반도체층을 노출시킬 수 있다.
연결전극(175)은 제1게이트절연층(112), 제2게이트절연층(113), 제1층간절연층(114) 및 제2층간절연층(116)에 형성된 콘택홀(35)을 통해 스위칭 트랜지스터(T2)의 제2소스영역(S2)과 연결될 수 있다.
연결전극(179)은 제1게이트절연층(112), 제2게이트절연층(113), 제1층간절연층(114) 및 제2층간절연층(116)에 형성된 콘택홀(38)을 통해 발광제어 트랜지스터(T6)의 드레인영역(D6)과 연결될 수 있다.
도 12를 참조하면, 제1평탄화층(118) 상에는 데이터선(181), 제2전원전압선(183) 및 연결전극(185)이 배치될 수 있다.
데이터선(181)은 제1평탄화층(118)에 형성된 콘택홀(61)을 통해 연결전극(175)과 연결됨으로써 스위칭 트랜지스터(T2)의 제2소스영역(S2)과 연결될 수 있다. 데이터선(181)은 제1전원전압선(172)과 일부 중첩되어 배치될 수 있다. 단면상 제1전원전압선(172)은 구동 트랜지스터(T1)의 제1게이트전극(G1)과 데이터선(181) 사이에 배치될 수 있다. 제1전원전압선(172)의 일부 영역은 평면상 데이터선(181)과 노드연결선(171) 사이에 배치될 수 있다. 이에 따라, 제1전원전압선(172)은 노드연결선(171)과 제1게이트전극(G1) 및 노드연결선(171)과 데이터선(181)의 커플링을 감소시킬 수 있다.
제2전원전압선(183)은 제1평탄화층(118)에 형성된 콘택홀(62)을 통해 제1전원전압선(172)과 연결될 수 있다. 제2전원전압선(183)은 보상 트랜지스터(T3)의 제3반도체층(AO3)과 제1초기화 트랜지스터(T4)의 제4반도체층(AO4)을 커버할 수 있다. 이에 따라 기판(100)의 상부에서부터 인가될 수 있는 광을 차단하는 역할을 할 수 있다. 또한 제2전원전압선(183)의 일부는 노드연결선(171)과 중첩할 수 있다. 제2전원전압선(183)의 다른 일부는 평면상 데이터선(181)과 노드연결선(171) 사이에 배치될 수 있다. 이에 따라, 제2전원전압선(183)은 노드연결선(171)과 데이터선(181)의 커플링을 감소시킬 수 있다.
연결전극(185)은 제1평탄화층(118)에 형성된 콘택홀(63)을 통해 연결전극(179)과 연결됨으로써, 발광제어 트랜지스터(T6)의 드레인영역(D6)과 연결될 수 있다. 연결전극(185)은 제1평탄화층(118) 상부의 제2평탄화층(119)에 형성된 콘택홀(64)을 통해 화소전극(310)과 연결되어, 발광제어 트랜지스터(T6)를 통해 인가되는 신호를 화소전극(310)에 전달할 수 있다.
도 13는 도 3에 도시된 스위칭 트랜지스터(T2), 제1초기화 트랜지스터(T4), 발광제어 트랜지스터(T6) 및 유기발광다이오드(OLED)에 대응하는 부분의 단면을 도시하고 있다.
도 13를 참조하여 본 발명의 일 실시예에 따른 디스플레이 장치의 구조에 대해 적층 순서에 따라 구체적으로 설명한다.
기판(100)은 글라스재, 세라믹재, 금속재, 플라스틱 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(100)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC), 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP) 등의 고분자 수지를 포함할 수 있다.
기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 예를 들어, 기판(100)은 제1유기 베이스층, 제1무기 배리어층, 제2유기 베이스층, 및 제2무기 배리어층을 포함할 수 있다. 제1유기 베이스층 및 제2유기 베이스층은 각각 고분자 수지를 포함할 수 있다. 제1무기 배리어층 및 제2무기 배리어층은 외부 이물질의 침투를 방지하는 배리어층으로서, 실리콘질화물(SiNx) 또는 실리콘산화물(SiOx)과 같은 무기물을 포함하는 단층 또는 다층일 수 있다.
기판(100) 상에 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 기판(110)의 상면의 평활성을 높이는 역할을 할 수 있으며, 버퍼층(111)은 실리콘산화물(SiOx)과 같은 산화막, 및/또는 실리콘질화물(SiNx)와 같은 질화막, 또는 실리콘산질화물(SiOxNy)로 구비될 수 있다.
버퍼층(111) 상에는, 스위칭 트랜지스터(T2), 제1초기화 트랜지스터(T4) 및 발광제어 트랜지스터(T6)의 반도체층(AS)이 배치될 수 있다.
반도체층(AS)은 스위칭 트랜지스터(T2)의 반도체층(AS2)인 채널영역(A2), 소스영역(S2) 및 드레인영역(D2), 발광제어 트랜지스터(T6)의 반도체층(AS6)인 채널영역(A6), 소스영역(S6) 및 드레인영역(D6)을 포함할 수 있다. 일 실시예에 있어서, 발광제어 트랜지스터(T6)의 반도체층(AS6)와 스위칭 트랜지스터(T2)의 반도체층(AS2)은 일체로 구비될 수 있다.
반도체층(AS)의 상부에는 제1게이트절연층(112)이 위치할 수 있다. 제1게이트절연층(112)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제1게이트절연층(112) 상에는 스위칭 트랜지스터(T2)의 게이트전극(G2), 발광제어 트랜지스터(T6)의 게이트전극(G6)이 배치될 수 있다. 전술하였듯이, 스위칭 트랜지스터(T2)의 게이트전극(G2)은 제1스위칭 게이트전극(G21) 및 제2스위칭 게이트전극(G22)을 포함하는 듀얼 게이트전극으로 구비될 수 있다. 발광제어 트랜지스터(T6)의 게이트전극(G6)은 제1발광제어 게이트전극(G61) 및 제2발광제어 게이트전극(G62)을 포함하는 듀얼 게이트전극으로 구비될 수 있다.
게이트전극들(G2, G6) 상부에는 제2게이트절연층(113)이 배치될 수 있다. 제2게이트절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제2게이트절연층(113) 상에는 제1초기화 트랜지스터(T4)의 하부 게이트전극(G4a)이 배치될 수 있다. 상기 하부 게이트전극(G4a)은 제1초기화 게이트전극(G4a1) 및 제2초기화 게이트전극(G4a2)을 포함하는 듀얼 게이트전극으로 구비될 수 있다.
제2게이트절연층(113) 상에는 제1층간절연층(114)이 배치될 수 있다. 제1층간절연층(114)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1층간절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제1층간절연층(114) 상에는 산화물 반도체를 포함하는 반도체층(AO)이 배치될 수 있다. 반도체층(AO)은 제1초기화 트랜지스터(T4)의 제4반도체층(AO4)인 채널영역(A4), 소스영역(S4) 및 드레인영역(D4)을 포함할 수 있다. 제1초기화 트랜지스터(T4)의 각 채널영역, 소스영역 및 드레인영역은 반도체층(AO)의 일부 영역들일 수 있다.
반도체층(AO) 상에는 제3게이트절연층(115)이 배치될 수 있다. 제3게이트절연층(115)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제3게이트절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제3게이트절연층(115)은 제3스캔선(SL3)의 상부스캔선(163) 및 제4스캔선(SL4)의 상부스캔선(165)에 대응하는 형태로 패터닝되어 형성될 수 있다. 제3스캔선(SL3)의 상부스캔선(163)에서 제4반도체층(AO4)과 중첩하는 부분은 제1초기화 트랜지스터(T4)의 상부 게이트전극(G4b)일 수 있다.
제1초기화 트랜지스터(T4)의 상부 게이트전극(G4b)은 제3게이트절연층(115) 상에 배치되며, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 적어도 하나 포함하며 단층 또는 다층으로 이루어질 수 있다. 상기 상부 게이트전극(G4b)은 듀얼 게이트전극(G4b1, G4b2)으로 구비될 수 있다.
제2층간절연층(116)은 제1초기화 트랜지스터(T4)를 덮으며 배치된다. 제2층간절연층(116)은 제1초기화 트랜지스터(T4)의 상부 게이트전극(G4b) 상부에 배치될 수 있다.
제2층간절연층(116)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2층간절연층(116)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제2층간절연층(116) 상부에는 제1전원전압선(172), 노드연결선(171) 및 연결전극들(173, 175, 179)이 배치될 수 있다.
제1전원전압선(172), 노드연결선(171) 및 연결전극들(173, 175, 179) 상부에는 제1평탄화층(118)이 배치될 수 있다. 제1평탄화층(118) 상에는 데이터선(181), 제2전원전압선(183) 및 연결전극(185)이 배치될 수 있다.
연결전극(185)은 제1평탄화층(118) 상부의 제2평탄화층(119)에 형성된 콘택홀(64)을 통해 화소전극(310)과 연결되어, 발광제어 트랜지스터(T6)를 통해 인가되는 신호를 화소전극(310)에 전달할 수 있다.
제1평탄화층(118) 및 제2평탄화층(119)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 제1평탄화층(118) 및 제2평탄화층(119)은 무기물을 포함할 수 있다. 제1평탄화층(118) 및 제2평탄화층(119)은 복수의 트랜지스터들(T1 내지 T7)을 덮는 보호막 역할을 하며, 제1평탄화층(118) 및 제2평탄화층(119)의 상부는 평탄화되도록 구비된다. 제1평탄화층(118) 및 제2평탄화층(119)은 단층 또는 다층으로 구비될 수 있다.
제2평탄화층(119) 상부에는 화소정의층(120)이 배치될 수 있다. 화소정의층(120)은 각 화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 화소정의층(120)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(330)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 화소정의층(120)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
유기발광다이오드(OLED)의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(330)은 복수개의 유기발광다이오드들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(310)들에 대응할 수 있다.
이러한 유기발광다이오드(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 그 상부에는 박막봉지층(미도시) 또는 밀봉기판(미도시)이 배치되어 이러한 유기발광다이오드를 덮어 이들을 보호하도록 할 수 있다. 박막봉지층(미도시)은 표시영역(DA)을 덮으며 표시영역(DA) 외측까지 연장될 수 있다. 이러한 박막봉지층은 적어도 하나의 무기물로 구비된 무기봉지층 및 적어도 하나의 유기물로 구비된 유기봉지층을 포함할 수 있다. 일부 실시예에서, 박막봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층이 적층된 구조로 구비될 수 있다. 밀봉기판(미도시)은 기판(100)과 마주보도록 배치되며, 주변영역(PA)에서 기판(110)과 실런트 또는 프릿 등의 밀봉부재에 의해서 접합될 수 있다.
또한, 화소정의층(120) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있으며, 박막봉지층 상에는 외광반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
T1 ~ T7: 트랜지스터
G2: 스위칭 트랜지스터의 게이트전극
G4: 제1초기화 트랜지스터의 게이트전극
G6: 발광제어 트랜지스터의 게이트전극
100: 기판 111: 버퍼층
112: 제1게이트절연층 113: 제2게이트절연층
114: 제1층간절연층 115: 제3게이트절연층
116: 제2층간절연층 118: 제1평탄화층
119: 제2평탄화층 120: 화소정의층
OLED: 유기발광다이오드

Claims (20)

  1. 표시요소가 배치된 표시영역을 포함하는 기판;
    상기 표시영역에 배치되고, 제1반도체층을 포함하며 유기발광다이오드의 화소전극과 연결된 발광제어 트랜지스터;
    상기 표시영역에 배치되고, 제2반도체층을 포함하는 스위칭 트랜지스터;
    상기 표시영역에 배치되고, 제3반도체층을 포함하는 제1초기화 트랜지스터;를 포함하고,
    상기 제1반도체층 및 상기 제2반도체층은 실리콘 반도체를 포함하며,
    상기 제3반도체층은 산화물 반도체를 포함하고,
    상기 발광제어 트랜지스터, 상기 스위칭 트랜지스터 및 상기 제1초기화 트랜지스터 중 적어도 어느 하나는 듀얼 게이트전극을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1반도체층과 부분적으로 중첩하는 발광제어선;을 더 포함하고,
    상기 발광제어선은 개구를 포함하며,
    상기 발광제어 트랜지스터의 게이트전극은 상기 개구에 의해서 분기된 제1발광제어 게이트전극 및 제2발광제어 게이트전극으로 구비된, 표시 장치.
  3. 제2항에 있어서,
    상기 개구는 닫힌 형태의 관통홀로 구비된, 표시 장치.
  4. 제1항에 있어서,
    상기 제2반도체층과 부분적으로 중첩하는 제1신호선;을 더 포함하고,
    상기 제2반도체층은 닫힌 형태의 개구를 포함하며,
    상기 제1신호선은 상기 개구에 의해 분리된 제2-1반도체층 및 제2-2반도체층과 각각 중첩하는 제1스위칭 게이트전극 및 제2스위칭 게이트전극을 포함하는, 표시 장치.
  5. 제1항에 있어서,
    상기 제3반도체층과 부분적으로 중첩하는 제2신호선;을 더 포함하고,
    상기 제2신호선은 제3-1반도체층 및 제3-2반도체층과 각각 중첩하는 제1초기화 게이트전극 및 제2초기화 게이트전극을 포함하는, 표시 장치.
  6. 제5항에 있어서,
    상기 제2신호선은 상기 제3반도체층의 하부에 위치한 제2-1신호선 및 상기 제3반도체층의 상부에 위치한 제2-2신호선을 포함하고,
    상기 제2-1신호선은 상기 제3반도체층과 중첩하는 영역에서 하부 게이트전극을 구비하며,
    상기 제2-2신호선은 상기 제3반도체층과 중첩하는 영역에서 상부 게이트전극을 구비하는, 표시 장치.
  7. 제6항에 있어서,
    상기 하부 게이트전극 및 상기 상부 게이트전극 중 적어도 어느 하나는 듀얼 게이트전극으로 구비된, 표시 장치.
  8. 제1항에 있어서,
    상기 제1반도체층과 상기 제2반도체층은 일체로 구비되는, 표시 장치.
  9. 제1항에 있어서
    상기 표시요소로 흐르는 구동전류의 크기를 제어하는 구동 트랜지스터;를 더 포함하고,
    상기 스위칭 트랜지스터는 데이터 전압을 상기 구동 트랜지스터의 소스전극에 전달하며,
    상기 발광제어 트랜지스터는 상기 표시요소 사이에 상기 구동전류의 경로를 생성하고,
    상기 제1초기화 트랜지스터는 초기화 전압을 상기 구동 트랜지스터의 게이트전극에 인가하는, 표시 장치.
  10. 제1항에 있어서,
    제1전원전압선;
    상기 제1전원전압선을 덮는 제1평탄화층; 및
    상기 제1평탄화층 상에 배치되는 제2평탄화층;을 더 포함하고,
    상기 발광제어 트랜지스터와 연결된 상기 화소전극은 상기 제2평탄화층 상에 배치되는, 표시 장치.
  11. 표시요소가 배치된 표시영역을 포함하는 기판;
    상기 표시요소로 흐르는 구동전류의 크기를 제어하는 구동 트랜지스터;
    상기 표시영역에 배치되고, 실리콘 반도체를 포함한 제1반도체층을 포함하며, 유기발광다이오드의 화소전극과 연결된 발광제어 트랜지스터;
    상기 표시영역에 배치되고, 실리콘 반도체를 포함한 제2반도체층을 포함하며, 데이터 전압을 상기 구동 트랜지스터의 소스전극에 전달하는 스위칭 트랜지스터;
    상기 표시영역에 배치되고, 산화물 반도체를 포함한 제3반도체층을 포함하며, 초기화 전압을 상기 구동 트랜지스터의 게이트전극에 인가하는 제1초기화 트랜지스터;
    상기 제1반도체층과 부분적으로 중첩하는 발광제어선; 및
    상기 제2반도체층과 부분적으로 중첩하는 제1신호선;을 포함하고,
    상기 발광제어 트랜지스터 및 상기 스위칭 트랜지스터는 듀얼 게이트전극을 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 발광제어선 및 상기 제2반도체층은 개구를 포함하는, 표시 장치.
  13. 제12항에 있어서,
    상기 발광제어 트랜지스터의 게이트전극은 상기 발광제어선의 개구에 의해 분기된 제1발광제어 게이트전극 및 제2발광제어 게이트전극으로 구비된, 표시 장치.
  14. 제13항에 있어서,
    상기 제1신호선은 상기 제2반도체층의 개구에 의해 분리된 제2-1반도체층 및 제2-2반도체층과 각각 중첩하는 제1스위칭 게이트전극 및 제2스위칭 게이트전극을 포함하는, 표시 장치.
  15. 제11항에 있어서,
    상기 제3반도체층과 복수의 영역에서 중첩하는 제2신호선;을 더 포함하고,
    상기 제2신호선은 제3-1반도체층 및 제3-2반도체층과 각각 중첩하는 제1초기화 게이트전극 및 제2초기화 게이트전극을 포함하는, 표시 장치.
  16. 제15항에 있어서,
    상기 제3반도체층을 기준으로 상하에 각각 위치한 상부 게이트전극 및 하부 게이트전극을 더 포함하며,
    상기 상부 게이트전극 및 상기 하부 게이트전극 중 적어도 어느 하나는 듀얼 게이트전극으로 구비된, 표시 장치.
  17. 제11항에 있어서,
    상기 제1반도체층과 상기 제2반도체층은 일체로 구비되며,
    상기 스위칭 트랜지스터와 상기 발광제어 트랜지스터는 PMOS로 구비되고,
    상기 제1초기화 트랜지스터는 NMOS로 구비된, 표시 장치.
  18. 제11항에 있어서,
    제1전원전압선;
    상기 제1전원전압선을 덮는 제1평탄화층; 및
    상기 제1평탄화층 상에 배치되고, 상기 제1전원전압선과 적어도 일부 중첩하는 데이터선;을 더 포함하는, 표시 장치.
  19. 제18항에 있어서,
    상기 제1평탄화층 상에 배치되고, 상기 제1전원전압선과 전기적으로 연결된 제2전원전압선;을 더 포함하는, 표시 장치.
  20. 제19항에 있어서,
    상기 제1평탄화층 상에 배치되는 제2평탄화층;을 더 포함하고,
    상기 발광제어 트랜지스터와 연결된 상기 화소전극은 상기 제2평탄화층 상에 배치되는, 표시 장치.
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