TWI464869B - 半導體元件及電致發光元件及其製作方法 - Google Patents
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Description
本發明係關於一種半導體元件及電致發光元件及其製作方法，尤指一種利用同一圖案化摻雜層定義出一薄膜電晶體元件之接觸電極與另一薄膜電晶體元件之摻雜閘極之半導體元件及電致發光元件及其製作方法。
相較於非晶矽(amorphous silicon)薄膜電晶體，多晶矽(poly silicon)薄膜電晶體之多晶矽材料由於具有高電子移動率(electrical mobility)的特性，因而具有較佳的電性表現。隨著低溫多晶矽(low temperature poly silicon,LTPS)製程技術不斷精進，一些主要問題例如大面積之薄膜均勻性不佳已逐漸獲得改善。因此，目前低溫多晶矽製程亦朝著更大尺寸基板應用上進行發展。然而，於習知的低溫多晶矽製程中，一般係利用離子植入(ion implant)製程來形成摻雜層以降低薄膜電晶體中的接觸阻抗，而用來進行離子植入製程的離子植入機台要導入大尺寸基板製程，除了許多技術問題還需克服之外，機台製作成本亦是另一大問題。因此，如何以其他方式來形成低阻抗之摻雜層亦為目前業界致力發展的方向之一。
本發明之目的之一在於提供一種半導體元件及電致發光元件及其製作方法，以解決先前技術所面臨之難題。
本發明之一較佳實施例提供一種半導體元件，設置於一基板上，基板包括一第一區域與一第二區域。上述半導體元件包括一第一通道層、一圖案化摻雜層、一閘極介電層、一導電閘極、一第二通道層、一第一電極與一第二電極，以及一第三電極與一第四電極。第一通道層位於第一區域的基板上。圖案化摻雜層包括一摻雜閘極以及兩個接觸電極，摻雜閘極位於第二區域的基板上，且接觸電極分別連接第一通道層的兩側。閘極介電層覆蓋第一通道層與圖案化摻雜層。導電閘極位於第一區域的閘極介電層上。第二通道層位於第二區域的閘極介電層上。第一電極與第二電極分別與各接觸電極電性連接。第三電極與第四電極分別電性連接第二通道層的兩側。
本發明之另一較佳實施例提供一種半導體元件之製作方法，包括下列步驟。提供一基板，且基板包括一第一區域與一第二區域。於第一區域之基板上形成一第一通道層。於基板上形成一圖案化摻雜層。圖案化摻雜層包括兩個接觸電極連接第一區域內之第一通道層的兩側，以及一摻雜閘極位於第二區域之基板上。於基板上形成一閘極介電層，覆蓋第一通道層、接觸電極與摻雜閘極。於第一區域內之閘極介電層上形成一導電閘極。於第二區域內之閘極介電層上形成一第二通道層。於第一區域內形成一第一電極與一第二電極，分別與各接觸電極電性連接。於第二區域內形成一第三電極與一第四電極，分別電性連接第二通道層的兩側。
本發明之又一較佳實施例提供一種電致發光元件，設置於一基板上，基板包括一第一區域與一第二區域。上述電致發光元件包括一第一通道層、一圖案化摻雜層、一閘極介電層、一導電閘極、一第二通道層、一第一電極與一第二電極、一第三電極與一第四電極，以及一發光元件。第一通道層位於第一區域的基板上。圖案化摻雜層包括一摻雜閘極以及兩個接觸電極。摻雜閘極位於第二區域的該基板上，接觸電極分別連接第一通道層的兩側。閘極介電層覆蓋第一通道層與圖案化摻雜層。導電閘極位於第一區域的閘極介電層上。第二通道層位於第二區域的閘極介電層上。第一電極與第二電極分別與各接觸電極電性連接。第三電極與第四電極，分別電性連接第二通道層的兩側。發光元件與該第一電極電性連接。
本發明之半導體元件利用非離子植入製程形成接觸電極與摻雜閘極，可簡化製程。此外，利用退火製程可有效降低接觸電極與摻雜閘極的阻值，而提升半導體元件的電性表現。本發明之電致發光元件之半導體元件同樣具備利用非離子植入製程形成的接觸電極，而可應用於製作大尺寸的顯示面板。
為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。
請參考第1圖至第4圖。第1圖至第4圖繪示了本發明之第一較佳實施例之半導體元件之製作方法示意圖。如第1圖所示，首先提供一基板10，基板10可為一透明基板例如一玻璃基板、一塑膠基板或一石英基板，但不以此為限。此外，基板10包括一第一區域101與一第二區域102。第一區域101係用以設置一第一薄膜電晶體元件，而第二區域102係用以設置一第二薄膜電晶體元件。接著，於第一區域101之基板10上形成一第一通道層12。在本實施例中，第一通道層12可為一非晶矽半導體層，並可利用一退火製程例如一雷射處理製程將第一通道層12由非晶矽半導體層改質為一多晶矽層半導體層。第一通道層12之材料並不以上述材料為限，而亦可為其它各種類型之半導體材料。
如第2圖所示，接著於基板10上形成一圖案化摻雜層14。圖案化摻雜層14包括兩個接觸電極141連接第一區域101內之第一通道層12的兩側，以及一摻雜閘極142位於第二區域102之基板10上。接觸電極141係作為第一薄膜電晶體元件之歐姆接觸層之用，以降低第一通道層12與後續形成之電極的接觸電阻；摻雜閘極142則作為第二薄膜電晶體元件之閘極之用。在本實施例中，形成圖案化摻雜層14之步驟包括一非離子植入(non-implant)製程，因此可不受限於基板尺寸而製作於大尺寸基板上。舉例而言，非離子植入製程可包括進行化學氣相沉積製程、物理氣相沉積(physical vapor deposition)製程或塗佈(spin-on)製程等以形成一半導體層(圖未示)，並於製程中一併將摻雜物混入以形成摻雜半導體層(圖未示)。之後，再利用圖案化製程例如微影暨蝕刻製程，以形成圖案化摻雜層14。另外，在本實施例中，圖案化摻雜層14可包括一P型圖案化摻雜層，因此摻雜物可為例如硼或含硼之化合物，但並不以此為限。再者，在形成圖案化摻雜層14之後或在摻雜半導體層未進行圖案化之前，可進行一退火製程，例如一雷射處理製程，用以降低圖案化摻雜層14之阻值。另外，用以將第一通道層12由非晶矽半導體層改質為多晶矽半導體層之退火製程亦可與用以降低圖案化摻雜層14之阻值的退火製程整合為一單一退火製程。
如第3圖所示，隨後於基板10上形成一閘極介電層16，覆蓋第一通道層12、接觸電極141與摻雜閘極142。閘極介電層16之材料可為各式介電材料，例如氧化矽、氮化矽或氮氧化矽等，但不以此為限。此外，閘極介電層16可為單層介電結構或複合層介電結構。接著，於第一區域101內之閘極介電層16上形成一導電閘極18，以及於第二區域102內之閘極介電層16上形成一第二通道層20。導電閘極18係用以作為第二薄膜電晶體之閘極之用，其材料可為各式導電性佳之材料，例如金屬。第二通道層20可包括一非晶矽半導體層、一氧化物半導體層與一有機半導體層之其中一者，但不以此為限。
在一變化實施例中，第一通道層、摻雜閘極以及接觸電極亦可以另一方法形成。例如，先在基板10上形成一圖案化未摻雜半導體層(未圖示)，其中圖案化未摻雜半導體層對應欲形成第一通道層、接觸電極以及摻雜閘極的位置。接著於圖案化未摻雜半導體層上形成閘極介電層16與導電閘極18。隨後，以導電閘極18為罩幕，對圖案化未摻雜半導體層進行離子植入摻雜，以使被導電閘極18遮蔽的圖案化未摻雜半導體層形成所需的第一通道層12，而未被導電閘極18遮蔽的圖案化未摻雜半導體層在摻雜後則會形成接觸電極141以及摻雜閘極142。在此變化實施例中，接觸電極141位於第一通道層12的兩側且位於同一平面。
如第4圖所示，於閘極介電層16、導電閘極18與第二通道層20上形成至少一層間介電層(inter-layered dielectric,ILD)22。隨後於層間介電層22與閘極介電層16形成複數個第一接觸洞231分別暴露出各接觸電極141，以及於層間介電層22形成複數個第二接觸洞232暴露出第二通道層20。層間介電層22之材料可為各式介電材料，例如氧化矽、氮化矽或氮氧化矽等，但不以此為限。接著，於第一區域101內之層間介電層22上形成一第一電極241與一第二電極242，並使第一電極241與第二電極242分別經由第一接觸洞231與各接觸電極141電性連接。第一電極241與第二電極242係為第一薄膜電晶體之源/汲極。此外，於第二區域102內之層間介電層22上形成一第三電極243與一第四電極244，並使第三電極243與第四電極244分別經由第二接觸洞232電性連接第二通道層20的兩側。第三電極243與第四電極244係為第二薄膜電晶體之源/汲極。第一電極241、第二電極242、第三電極243與第四電極244可由同一層光罩加以定義，其材質可為例如金屬，但不以此為限。
藉由上述製程即可完成本實施例之半導體元件30。在第一區域101內，第一通道層12、接觸電極141、閘極介電層16、導電閘極18、第一電極241與第二電極242構成一第一薄膜電晶體元件301；在第二區域102內，摻雜閘極142、閘極介電層16、第二通道層20、第三電極243與第四電極244構成一第二薄膜電晶體元件302。此外，在本實施例中，第一薄膜電晶體元件301係為一P型薄膜電晶體元件，且第二薄膜電晶體元件302係為一N型薄膜電晶體元件，但不以此為限。
本發明之半導體元件並不以上述實施例為限，且本發明更提供了包含半導體元件之電致發光元件。下文將依序介紹本發明之其它較佳實施例之半導體元件及電致發光元件，且為了便於比較各實施例之相異處並簡化說明，在下文之各實施例中使用相同的符號標注相同的元件，且主要針對各實施例之相異處進行說明，而不再對重覆部分進行贅述。
請參考第5圖至第7圖，並一併參考第4圖。第5圖繪示了本發明之第二較佳實施例之電致發光元件之上視示意圖，第6圖繪示了本發明之第二較佳實施例之電致發光元件之剖面示意圖，且第7圖繪示了本發明之第二較佳實施例之電致發光元件之電路架構圖。如第5圖至第7圖所示，本實施例之電致發光元件40包括一半導體元件50，且更包括一第一保護層41、一發光元件42與一第二保護層43。第一保護層41覆蓋於層間介電層22上，並暴露出第一電極241；發光元件42位於第一保護層41上，並與暴露出之第一電極241電性連接；第二保護層43位於第一保護層41上，並至少部分暴露出發光元件42。在本實施例中，發光元件42係位於第一保護層41上，因此發光元件42可延伸至第一區域101內而與第一薄膜電晶體元件501重疊，藉以增加開口率，但不以此為限。例如在不設置有第一保護層41的狀況下，發光元件42亦可設置於層間介電層22上且不與第一薄膜電晶體元件501重疊。在本實施例中，發光元件42可為例如一有機發光二極體元件，但不以此為限。發光元件42包括一陽極電極421、一發光層422與一陰極電極423，其中陽極電極421電性連接第一電極421，而陰極電極423則與一共通訊號Vcom電性連接。本實施例之半導體元件50與第4圖之半導體元件30類似，其不同之處在於本實施例之半導體元件50之導電閘極18係繞過第二電極242而延伸至第二電極242之外側，且層間介電層22更具有一第四接觸洞234，部分暴露出導電閘極18。第三電極243係經由第四接觸洞234與導電閘極18電性連接。在本實施例中，第一薄膜電晶體元件501係作為一驅動薄膜電晶體元件，而第二薄膜電晶體元件502係作為一開關薄膜電晶體元件。另外，導電閘極18與第二電極242部分重疊，而形成一第一儲存電容Cst1。如第5圖與第7圖所示，本實施例之電致發光元件40更包括一電源線PL、一掃描線SL與一資料線DL，電源線PL電性連接第二電極242，掃描線SL電性連接導電電極18，且資料線DL電性連接第四電極244。
請參考第8圖。第8圖繪示了本發明之第三較佳實施例之半導體元件之示意圖。如第8圖所示，在本實施例之半導體元件70中，第一薄膜電晶體元件701之第二電極242係與第二薄膜電晶體元件702之第三電極243為電性連接。
請參考第9圖。第9圖繪示了本發明之第四較佳實施例之半導體元件之示意圖。如第9圖所示，在本實施例之半導體元件80中，第二薄膜電晶體元件802之摻雜閘極142係突出於第二通道層20，且層間介電層22與閘極介電層16更具有一第三接觸洞233，部分暴露出摻雜閘極142。此外，第一薄膜電晶體元件801之第二電極242係經由第三接觸洞233與第二薄膜電晶體元件802之摻雜閘極142電性連接。
請參考第10圖。第10圖繪示了本發明之第五較佳實施例之半導體元件之示意圖。如第10圖所示，在本實施例之半導體元件90中，第一薄膜電晶體元件901之導電閘極18係繞過第二電極242而延伸至第二電極242之外側，且第二薄膜電晶體元件902之摻雜閘極142係突出於第二通道層20。層間介電層22與閘極介電層16更具有一第五接觸洞235，部分暴露出導電閘極18，以及一第六接觸洞236，部分暴露出摻雜閘極142。此外，一連接電極245經由第五接觸洞235與導電閘極18電性連接，以及經由第六接觸洞236與摻雜閘極142電性連接，而使得導電閘極18與摻雜閘極142電性連接。
本發明之第三至第五較佳實施例分別揭示了半導體元件之第一薄膜電晶體元件與第二薄膜電晶體元件之不同電性連接方式，可視電路設計的不同而加以選擇應用，但本發明之半導體元件之第一薄膜電晶體元件與第二薄膜電晶體元件之電性連接方式並不以上述方式為限。此外，本發明之第三至第五較佳實施例揭示之半導體元件亦可應用於電致發光元件，但不以此為限。
請參考第11圖，並請一併參考第5圖至第7圖。第11圖繪示了本發明之第六較佳實施例之電激發光元件之儲存電容結構之示意圖。如第11圖所示，在本實施例中，圖案化摻雜層14更包括一儲存電極143，儲存電極143係與第6圖所示之電源線PL電性連接，且導電閘極18與儲存電極143部分重疊而形成一第二儲存電容Cst2。
請參考第12圖，並請一併參考第5圖至第7圖。第12圖繪示了本發明之第七較佳實施例之電激發光元件之儲存電容結構之示意圖。如第12圖所示，在本實施例中，第二電極242與第7圖所示之電源線PL電性連接，且導電閘極18與第二電極242部分重疊而形成一第一儲存電容Cst1。此外，圖案化摻雜層14更包括一儲存電極143，且層間介電層22與閘極介電層16具有一接觸洞237，藉此儲存電極143與第二電極242可經由接觸洞237電性連接，且導電閘極18與儲存電極143部分重疊而形成一第二儲存電容Cst2。藉由上述配置，第一儲存電容Cst1與第二儲存電容Cst2呈並聯方式連接，而可提供較大的儲存電容值。
請參考第13圖。第13圖繪示了本發明之第八較佳實施例之半導體元件及其製作方法之示意圖。如第13圖所示，不同於第一較佳實施例使用單層的層間介電層，本實施例之半導體元件100的製作方法包括於導電閘極18、第二通道層20與閘極介電層16上依序形成一第一層間介電層221，以及一第二層間介電層222堆疊於第一層間介電層221上。第一層間介電層221包括一氧化矽層，且第二層間介電層222包括一氮化矽層，但不以此為限。例如第一層間介電層221可包括一氮化矽層，且第二層間介電層222可包括一氧化矽層。在本實施例中，第一區域101內之第一層間介電層221、第二層間介電層222與閘極介電層16具有第一接觸洞231分別暴露出各接觸電極141，而第二層間介電層222具有一開口22A對應於第二通道層20並部分暴露出第一層間介電層221，且第一層間介電層221具有第二接觸洞232暴露出第二通道層20。第一接觸洞231、第二接觸洞232與開口22A較佳可利用半色調光罩(Half-tone mask)或是灰階光罩(Gray-tone mask)並在同一道微影暨蝕刻製程加以形成，藉此可節省製程步驟。當第二層間介電層222為氮化矽時，在形成第二層間介電層222的過程中容易有氫原子擴散至第二通道層20，開口22A去除第二通道層20上方的第二層間介電層222，可以減輕第二通道層20被氫化，藉此可維持第二通道層20之半導體特性。此外，在本實施例中，第一電極241與第二電極242係設置於第一區域101內之第二層間介電層222上，並分別經由第一接觸洞231與各接觸電極141電性連接。此外，第三電極243與第四電極244係設置於第二區域102內之第二層間介電層222的開口22A內並位於第一層間介電層221上，且第三電極243與第四電極244分別經由第二接觸洞232電性連接第二通道層20的兩側。在本實施例之一變化型中，第二層間介電層222亦可不具有對應於第二通道層20的開口，且在此狀況下，第一層間介電層221與第二層間介電層222可具有第二接觸洞232暴露出第二通道層20，此時需要較厚的第一層間介電層221。
請參考第14圖。第14圖繪示了本發明之第九較佳實施例之半導體元件及其製作方法之示意圖。如第14圖所示，不同於前述實施例，在本實施例之半導體元件110中，導電閘極18’與第二通道層20’係為同一材料層，例如導電閘極18’與第二通道層20’可為同一氧化物半導體層，並利用同一圖案化製程例如同一微影暨蝕刻製程所定義出，藉此可節省製程步驟。此外，當第二層間介電層222為氮化矽時，在形成第二層間介電層222的過程中容易有氫原子擴散至導電閘極18’而被氫化，藉此可使導電閘極18’之電阻降低而具備導電性。另外，導電閘極18’與第二通道層20’的材料亦可為例如非晶矽半導體層或有機半導體層。此外，本發明之各實施之半導體元件均可應用於本發明之電致發光元件內。換言之，在形成了半導體元件之後，可再如第6圖所示再形成發光元件等以製作出電致發光元件。
綜上所述，本發明之半導體元件利用非離子植入製程形成接觸電極與摻雜閘極，可簡化製程。此外，利用退火製程可有效降低接觸電極與摻雜閘極的阻值，而提升半導體元件的電性表現。本發明之電致發光元件之半導體元件同樣具備利用非離子植入製程形成的接觸電極，而可應用於製作大尺寸的顯示面板。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
10．．．基板
101．．．第一區域
102．．．第二區域
12．．．第一通道層
14．．．圖案化摻雜層
141．．．接觸電極
142．．．摻雜閘極
16．．．閘極介電層
18．．．導電閘極
20．．．第二通道層
18’．．．導電閘極
20’．．．第二通道層
22．．．層間介電層
231．．．第一接觸洞
232．．．第二接觸洞
233．．．第三接觸洞
234．．．第四接觸洞
235．．．第五接觸洞
236．．．第六接觸洞
237．．．接觸洞
241．．．第一電極
242．．．第二電極
243．．．第三電極
244．．．第四電極
245．．．連接電極
30．．．半導體元件
301．．．第一薄膜電晶體元件
302．．．第二薄膜電晶體元件
40．．．電致發光元件
41．．．第一保護層
42．．．發光元件
421．．．陽極電極
422．．．發光層
423．．．陰極電極
43．．．第二保護層
50．．．半導體元件
501．．．第一薄膜電晶體元件
502．．．第二薄膜電晶體元件
70．．．半導體元件
701．．．第一薄膜電晶體元件
702．．．第二薄膜電晶體元件
80．．．半導體元件
802．．．第二薄膜電晶體元件
801．．．第一薄膜電晶體元件
90．．．半導體元件
901．．．第一薄膜電晶體元件
902．．．第二薄膜電晶體元件
143．．．儲存電極
Cst1．．．第一儲存電容
Cst2．．．第二儲存電容
PL．．．電源線
SL．．．掃描線
DL．．．資料線
100．．．半導體元件
221．．．第一層間介電層
222．．．第二層間介電層
22A．．．開口
110．．．半導體元件
第1圖至第4圖繪示了本發明之第一較佳實施例之半導體元件之製作方法示意圖。
第5圖繪示了本發明之第二較佳實施例之電致發光元件之上視示意圖。
第6圖繪示了本發明之第二較佳實施例之電致發光元件之剖面示意圖。
第7圖繪示了本發明之第二較佳實施例之電致發光元件之電路架構圖。
第8圖繪示了本發明之第三較佳實施例之半導體元件之示意圖。
第9圖繪示了本發明之第四較佳實施例之半導體元件之示意圖。
第10圖繪示了本發明之第五較佳實施例之半導體元件之示意圖。
第11圖繪示了本發明之第六較佳實施例之電激發光元件之儲存電容結構之示意圖。
第12圖繪示了本發明之第七較佳實施例之電激發光元件之儲存電容結構之示意圖。
第13圖繪示了本發明之第八較佳實施例之半導體元件及其製作方法之示意圖。
第14圖繪示了本發明之第九較佳實施例之半導體元件及其製作方法之示意圖。
10．．．基板
101．．．第一區域
102．．．第二區域
12．．．第一通道層
14．．．圖案化摻雜層
141．．．接觸電極
142．．．摻雜閘極
16．．．閘極介電層
18．．．導電閘極
20．．．第二通道層
22．．．層間介電層
231．．．第一接觸洞
232．．．第二接觸洞
234．．．第四接觸洞
241．．．第一電極
242．．．第二電極
243．．．第三電極
244．．．第四電極
40．．．電致發光元件
41．．．第一保護層
42．．．發光元件
421．．．陽極電極
422．．．發光層
423．．．陰極電極
43．．．第二保護層
50．．．半導體元件
501．．．第一薄膜電晶體元件
502．．．第二薄膜電晶體元件
Cst1．．．第一儲存電容
Claims (34)
- 一種半導體元件，設置於一基板上，該基板包括一第一區域與一第二區域，該半導體元件包括：一第一通道層，位於該第一區域的該基板上；一圖案化摻雜層，包括一摻雜閘極以及兩個接觸電極，該摻雜閘極位於該第二區域的該基板上，該等接觸電極分別連接該第一通道層的兩側；一閘極介電層，覆蓋該第一通道層與該圖案化摻雜層；一導電閘極，位於該第一區域的該閘極介電層上；一第二通道層，位於該第二區域的該閘極介電層上；一第一電極與一第二電極，分別與各該接觸電極電性連接；以及一第三電極與一第四電極，分別電性連接該第二通道層的兩側。
- 如請求項1所述之半導體元件，其中該第一通道層、該等接觸電極、該閘極介電層、該導電閘極、該第一電極與該第二電極構成一第一薄膜電晶體元件，且該摻雜閘極、該閘極介電層、該第二通道層、該第三電極與該第四電極構成一第二薄膜電晶體元件。
- 如請求項2所述之半導體元件，其中該第一薄膜電晶體元件包括一P型薄膜電晶體元件，該第二薄膜電晶體元件包括一N型薄膜電晶體元件，且該圖案化摻雜層包括一P型圖案化摻雜層。
- 如請求項1所述之半導體元件，其中該圖案化摻雜層包括一非離子植入(non-implant)摻雜層。
- 如請求項1所述之半導體元件，其中該第一通道層包括一多晶矽半導體層，且該第二通道層包括一非晶矽半導體層、一氧化物半導體層與一有機半導體層之其中一者。
- 如請求項1所述之半導體元件，另包括至少一層間介電層(inter-layered dielectric,ILD)位於該閘極介電層、該導電閘極與該第二通道層上，該至少一層間介電層與該閘極介電層具有複數個第一接觸洞分別暴露出各該接觸電極，該至少一層間介電層具有複數個第二接觸洞暴露出該第二通道層，該第一電極與該第二電極經由該等第一接觸洞分別與各該接觸電極電性連接，且該第三電極與該第四電極經由該等第二接觸洞與該第二通道層電性連接。
- 如請求項1所述之半導體元件，另包括一第一層間介電層位於該閘極介電層、該導電閘極與該第二通道層上，以及一第二層間介電層堆疊於該第一層間介電層上，其中該第一層間介電層包括一氧化矽層，且該第二層間介電層包括一氮化矽層。
- 如請求項7所述之半導體元件，其中該閘極介電層、該第一層間介電層與該第二層間介電層包括複數個第一接觸洞，該第二層間介電層更包括一開口對應於該第二通道層並部分暴露出該第一層間介電層，該第一層間介電層更包括複數個第二接觸洞暴露出該第二通道層，該第一電極與該第二電極經由該等第一接觸洞分別與各該接觸電極電性連接，且該第三電極與該第四電極經由該等第二接觸洞與該第二通道層電性連接。
- 如請求項1所述之半導體元件，其中該導電閘極與該第二通道層係為同一材料層。
- 如請求項1所述之半導體元件，更包括一發光元件，至少位於該第一區域內並與該第一電極電性連接。
- 如請求項1所述之半導體元件，其中該第二電極與該第三電極電性連接。
- 如請求項1所述之半導體元件，其中該第二電極與該摻雜閘極電性連接。
- 如請求項1所述之半導體元件，其中該導電閘極與該第三電極電性連接。
- 如請求項1所述之半導體元件，其中該導電閘極與該摻雜閘極電性連接。
- 如請求項1所述之半導體元件，其中該導電閘極與該第二電極部分重疊而形成一第一儲存電容。
- 如請求項1所述之半導體元件，其中該圖案化摻雜層更包括一儲存電極，且該導電閘極與該儲存電極部分重疊而形成一第二儲存電容。
- 如請求項1所述之半導體元件，其中該圖案化摻雜層更包括一儲存電極，該導電閘極與該第二電極部分重疊而形成一第一儲存電容，該導電閘極與該儲存電極部分重疊而形成一第二儲存電容，且該第二電極與該儲存電極經由一接觸洞電性連接。
- 一種半導體元件之製作方法，包括：提供一基板，該基板包括一第一區域與一第二區域：於該第一區域之該基板上形成一第一通道層；於該基板上形成一圖案化摻雜層，其中該圖案化摻雜層包括兩個接觸電極連接該第一區域內之該第一通道層的兩側，以及一摻雜閘極位於該第二區域之該基板上；於該基板上形成一閘極介電層，覆蓋該第一通道層、該等接觸電極與該摻雜閘極；於該第一區域內之該閘極介電層上形成一導電閘極；於該第二區域內之該閘極介電層上形成一第二通道層；於該第一區域內形成一第一電極與一第二電極，分別與各該接觸電極電性連接；以及於該第二區域內形成一第三電極與一第四電極，分別電性連接該第二通道層的兩側。
- 如請求項18所述之半導體元件之製作方法，其中該第一通道層、該等接觸電極、該閘極介電層、該導電閘極、該第一電極與該第二電極構成一第一薄膜電晶體元件，且該摻雜閘極、該閘極介電層、該第二通道層、該第三電極與該第四電極構成一第二薄膜電晶體元件。
- 如請求項19所述之半導體元件之製作方法，其中該第一薄膜電晶體元件包括一P型薄膜電晶體元件，該第二薄膜電晶體元件包括一N型薄膜電晶體元件，且該圖案化摻雜層包括一P型圖案化摻雜層。
- 如請求項18所述之半導體元件之製作方法，其中該第一通道層包括一多晶矽半導體層，且該第二通道層包括一非晶矽半導體層、一氧化物半導體層與一有機半導體層之其中一者。
- 如請求項18所述之半導體元件之製作方法，其中形成該圖案化摻雜層之步驟包括一非離子植入(non-implant)製程。
- 如請求項22所述之半導體元件之製作方法，更包括對該圖案化摻雜層進行至少一退火(anneal)製程。
- 如請求項18所述之半導體元件之製作方法，更包括於形成該等第一電極與該第二電極之後，於該第一區域內形成一發光元件，其中該發光元件與該第一電極電性連接。
- 如請求項18所述之半導體元件之製作方法，另包括於形成該第一電極、該第二電極、該第三電極與該第四電極之前，先於該導電閘極、該第二通道層與該閘極介電層上形成至少一層間介電層，於該至少一層間介電層與該閘極介電層形成複數個第一接觸洞分別暴露出各該接觸電極，以及於該至少一層間介電層形成複數個第二接觸洞暴露出該第二通道層，其中該第一電極與該第二電極經由該等第一接觸洞分別與各該接觸電極電性連接，且該第三電極與該第四電極經由該等第二接觸洞與該第二通道層電性連接。
- 如請求項18所述之半導體元件之製作方法，另包括於形成該第一電極、該第二電極、該第三電極與該第四電極之前，先於該導電閘極、該第二通道層與該閘極介電層上依序形成一第一層間介電層，以及一第二層間介電層堆疊於該第一層間介電層上，於該第一層間介電層、該第二層間介電層與該閘極介電層形成複數個第一接觸洞分別暴露出各該接觸電極，於該第二層間介電層形成一開口對應於該第二通道層並部分暴露出該第一層間介電層，以及於該第一層間介電層形成複數個第二接觸洞暴露出該第二通道層，其中該第一電極與該第二電極經由該等第一接觸洞分別與各該接觸電極電性連接，且該第三電極與該第四電極經由該等第二接觸洞與該第二通道層電性連接。
- 如請求項26所述之半導體元件之製作方法，其中形成該閘極介電層、該第一層間介電層與該第二層間介電層之該等第一接觸洞、形成該第一層間介電層之該等第一接觸洞，以及形成該第二層間介電層之該開口包括使用一半色調光罩並進行同一微影暨蝕刻製程加以形成。
- 如請求項26所述之半導體元件之製作方法，其中該第一層間介電層包括一氧化矽層，且該第二層間介電層包括一氮化矽層。
- 如請求項18所述之半導體元件之製作方法，其中該導電閘極與該第二通道層係為同一材料層並利用同一微影暨蝕刻製程所定義出。
- 一種電致發光元件，設置於一基板上，該基板包括一第一區域與一第二區域，該電致發光元件包括：一第一通道層，位於該第一區域的該基板上；一圖案化摻雜層，包括一摻雜閘極以及兩個接觸電極，該摻雜閘極位於該第二區域的該基板上，該等接觸電極分別連接該第一通道層的兩側；一閘極介電層，覆蓋該第一通道層與該圖案化摻雜層；一導電閘極，位於該第一區域的該閘極介電層上；一第二通道層，位於該第二區域的該閘極介電層上；一第一電極與一第二電極，分別與各該接觸電極電性連接；一第三電極與一第四電極，分別電性連接該第二通道層的兩側；以及一發光元件，與該第一電極電性連接。
- 如請求項30所述之電致發光元件，其中該發光元件包括一陽極電極、一發光層與一陰極電極，且該陽極電極電性連接該第一電極。
- 如請求項30所述之電致發光元件，其中該導電閘極與該第三電極電性連接。
- 如請求項30所述之電致發光元件，其中該導電閘極與該第二電極部分重疊而形成一第一儲存電容。
- 如請求項30所述之電致發光元件，更包括一電源線、一掃描線、與一資料線，該電源線電性連接該第二電極，該掃描線電性連接該導電電極，且該資料線電性連接該第四電極。
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