KR20220097675A - 표시 장치 - Google Patents

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layer
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thin film
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최종현
조승환
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삼성디스플레이 주식회사
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Abstract

본 발명은 데드 스페이스를 최소화하고, 저소비 전력화 등의 우수한 특성과 우수한 표시 품질을 가진 표시 장치를 위하여, 표시영역 및 표시영역 외측의 주변영역을 포함하며, 기판; 표시영역에 위치하고, 기판 상에 배치되는 제1반도체층; 제1반도체층 상에 배치되는 제2반도체층; 표시영역에 위치하며, 제1방향을 따라 연장된 데이터선; 주변영역에 위치하는 입력선; 표시영역에 위치하되, 데이터선과 입력선을 서로 전기적으로 연결시키는 연결선; 및 표시영역에 위치하되, 단면 상에서 제1반도체층과 연결선 사이에 위치한 차폐층;을 포함하고, 연결선은 평면 상에서 제2반도체층과 중첩되지 않으며, 차폐층은 평면 상에서 연결선의 적어도 일부와 중첩하는, 표시 장치를 제공한다.

Description

표시 장치{Display apparatus}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 이러한 표시 장치는 표시영역과 주변영역을 포함한다. 표시영역에는 스캔선과 데이터선이 상호 절연되어 형성되고, 박막트랜지스터 및 스토리지 커패시터를 구비한 화소회로가 구비된다. 또한, 표시영역에는 발광소자가 위치한다. 화소회로에 의해 구동되는 발광소자는 화소를 통해 빛을 방출한다. 주변영역에는 표시영역의 화소회로에 전기적 신호를 전달하는 다양한 배선들, 스캔 구동부, 데이터 구동부, 제어부 등이 구비될 수 있다.
최근 표시 장치는 그 용도가 다양해지면서 표시 장치의 품질을 향상시키는 설계가 다양하게 시도되고 있다. 특히, 박형화, 경량화, 저소비 전력화 등의 우수한 특성을 지닌 다양한 표시 장치가 개발되고 있다. 또한, 최근에는 표시 장치의 데드 스페이스(Dead space)가 감소하고, 표시영역의 면적이 확대되고 있는 추세이다. 이에 따라, 우수한 특성과 표시 품질을 가지며 동시에 데드 스페이스를 최소화한 표시 장치를 구현하기 위해, 화소회로의 설계가 다양해지고 있다.
본 발명은 표시 장치의 데드 스페이스를 최소화하고, 저소비 전력화 등의 우수한 특성과 우수한 표시 품질을 가진 표시 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 표시영역 및 상기 표시영역 외측의 주변영역을 포함하는 표시 장치에 있어서, 기판; 상기 표시영역에 위치하고, 상기 기판 상에 배치되는 제1반도체층; 상기 제1반도체층 상에 배치되는 제2반도체층; 상기 표시영역에 위치하며, 제1방향을 따라 연장된 데이터선; 상기 주변영역에 위치하는 입력선; 상기 표시영역에 위치하되, 상기 데이터선과 상기 입력선을 서로 전기적으로 연결시키는 연결선; 및 상기 표시영역에 위치하되, 단면 상에서 상기 제1반도체층과 상기 연결선 사이에 위치한 차폐층;을 포함하고, 상기 연결선은 평면 상에서 상기 제2반도체층과 중첩되지 않으며, 상기 차폐층은 평면 상에서 상기 연결선의 적어도 일부와 중첩하는, 표시 장치이 제공된다.
본 실시예에 따르면, 상기 연결선은, 상기 제1방향을 따라 연장된 세로 연결선; 및 상기 제1방향과 교차하는 제2방향을 따라 연장되며, 상기 세로 연결선과 상이한 층 상에 배치된 가로 연결선;을 포함할 수 있다.
본 실시예에 따르면, 상기 연결선의 상기 가로 연결선은, 평면 상에서 상기 제1반도체층보다 상기 제2반도체층으로부터 더 멀리 이격될 수 있다.
본 실시예에 따르면, 상기 세로 연결선은 상기 데이터선과 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 차폐층은, 상기 연결선의 상기 가로 연결선의 적어도 일부분과 중첩하도록 상기 제2방향으로 연장된 제1부분; 및 상기 연결선의 상기 세로 연결선의 적어도 일부분과 중첩하도록 상기 제1방향으로 연장된 제2부분;을 포함할 수 있다.
본 실시예에 따르면, 상기 차폐층은, 상기 제2반도체층과 중첩하는 않을 수 있다.
본 실시예에 따르면, 상기 제1반도체층과 적어도 일부가 중첩되는 제1게이트전극; 및 상기 제2반도체층과 적어도 일부가 중첩되는 제2게이트전극;을 더 포함할 수 있다.
본 실시예에 따르면, 상기 차폐층은 상기 제2게이트전극과 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제1반도체층과 상기 제2반도체층은 서로 상이한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제1반도체층은 실리콘 반도체 물질을 포함하고, 상기 제2반도체층은 산화물 반도체 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 차폐층은 상기 제2반도체층과 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 기판 상에 배치되며, 상기 제1방향으로 연장된 전원전압선;을 더 포함하며, 상기 차폐층은 상기 전원전압선과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 제1반도체층과 적어도 일부가 중첩되는 제1게이트전극; 상기 제2반도체층과 적어도 일부가 중첩되는 제2게이트전극; 및 상기 제1게이트전극과 상기 제2반도체층을 전기적으로 연결시키는 노드연결선;을 더 포함하며, 상기 연결선은, 상기 제1방향을 따라 연장된 세로 연결선; 및 상기 제1방향과 교차하는 제2방향을 따라 연장된 가로 연결선;을 포함하고, 상기 노드연결선은 상기 연결선의 상기 가로 연결선과 중첩하지 않을 수 있다.
본 실시예에 따르면, 상기 노드연결선과 상기 연결선의 상기 가로 연결선은 동일한 물질을 포함할 수 있다.
본 발명의 다른 관점에 따르면, 상기 기판 상에 배치되는 제1반도체층; 상기 제1반도체층 상에 배치되며, 상기 제1반도체층의 적어도 일부와 중첩되는 제1게이트전극; 상기 제1게이트전극 상에 배치되며, 상기 제1반도체층과 상이한 물질을 포함하는 제2반도체층; 상기 제2반도체층 상에 배치되며, 상기 제2반도체층의 적어도 일부와 중첩되는 제2게이트전극; 상기 제2게이트전극 상에 배치되며, 제1방향을 따라 연장된 가로 연결선; 상기 가로 연결선을 덮는 유기절연층; 상기 유기 절연층에 형성된 제1컨택홀을 통해 상기 가로 연결선과 전기적으로 연결되며, 상기 제1방향과 교차하는 제2방향을 따라 연장된 세로 연결선; 및 상기 제1반도체층과 상기 가로 연결선 사이에 개재되며, 평면 상에서 상기 가로 연결선의 적어도 일부분 및 상기 세로 연결선의 적어도 일부분과 각각 중첩되는 차폐층;을 포함하는, 표시 장치가 제공된다.
본 실시예에 따르면, 상기 가로 연결선은, 평면 상에서 상기 제1반도체층보다 상기 제2반도체층으로부터 더 멀리 이격될 수 있다.
본 실시예에 따르면, 상기 차폐층은 상기 제2게이트전극과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 차폐층은 상기 제2반도체층과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 제1반도체층은 실리콘 반도체 물질을 포함하고, 상기 제2반도체층은 산화물 반도체 물질을 포함할 수 있다.
본 실시예에 따르면, 각각 상기 제2방향을 따라 연장되며, 상기 세로 연결선과 동일한 층 상에 배치되는 데이터선 및 전원전압선;을 더 포함하며, 상기 전원전압선은, 적어도 일부가 상기 유기절연층에 형성된 제2컨택홀을 통해 상기 차폐층과 전기적으로 연결될 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 연결선을 통해 주변영역의 데드 스페이스를 최소화하고, 일부 박막트랜지스터가 산화물 반도체 물질을 포함함으로써 저소비 전력화 등의 우수한 특성을 가진 표시 장치를 구현할 수 있다. 또한, 연결선과 중첩하는 차폐층을 구비함으로써, 표시 품질을 향상시킨 표시 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시하는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 표시 패널의 일부 구성을 개략적으로 도시한 평면도이다.
도 4는 도 3의 표시 패널의 A부분을 개략적으로 도시하는 확대 평면도이다.
도 5은 도 3의 표시 패널의 B부분을 개략적으로 도시하는 확대 평면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 장치에 포함된 어느 하나의 화소회로의 등가회로도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 화소회로의 구조를 개략적으로 도시한 평면도이다.
도 8 내지 도 14는 도 7의 화소회로를 구성하는 패턴층들을 층 별로 도시한 평면도이다.
도 15는 도 7의 A-A'선을 따라 취한 표시 패널의 일부를 개략적으로 도시하는 단면도이다.
도 16은 도 7의 B-B'선을 따라 취한 표시 패널의 일부를 개략적으로 도시하는 단면도이다.
도 17은 본 발명의 일 실시예에 따른 표시 패널의 화소회로를 구성하는 일부 패턴층들을 발췌하여 개략적으로 도시한 평면도이다.
도 18은 본 발명의 다른 실시예에 따른 표시 패널의 화소회로를 구성하는 일부 패턴층을 발췌하여 개략적으로 도시한 평면도이다
도 19는 은 본 발명의 다른 실시예에 따른 표시 패널의 일부를 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(1)를 개략적으로 도시하는 평면도이다.
도 1을 참조하면, 표시 장치(1)는 표시영역(DA) 및 표시영역(DA)의 외측에 위치한 주변영역(PA)을 포함할 수 있다. 표시 장치(1)는 표시영역(DA)에서 행과 열을 이루며 2차원적으로 배열된 복수의 화소(PX)들의 어레이를 통해 이미지를 제공할 수 있다. 화소(PX)는 화소회로에 의해 구동되는 발광소자(Light-emitting element)가 빛을 방출하는 발광영역으로 정의될 수 있다. 즉, 발광소자가 화소(PX)를 통해 방출하는 빛에 의해 이미지가 제공될 수 있다. 복수의 발광소자들의 배치에 의해 이미지가 제공되는 영역이 결정되는 바, 표시영역(DA)은 복수의 발광소자들에 의해 정의될 수 있다.
표시영역(DA)은 평면 상에서 예컨대, 원형, 타원형, 다각형, 비정형 형상, 특정 도형의 형상 등 다양한 형상을 가질 수 있다. 예컨대, 도 1에서는 표시영역(DA)이 코너(Corner)가 라운드(round)진 대략 직사각형의 형상을 갖는 것을 도시한다. 그러나, 본 발명은 이에 제한되지 않는다.
주변영역(PA)은 이미지를 제공하지 않는 영역으로서, 표시영역(DA)을 전체적으로 또는 부분적으로 둘러쌀 수 있다. 주변영역(PA)에는 표시영역(DA)에 전기적 신호나 전원을 제공하기 위한 다양한 배선들, 드라이버 등이 배치될 수 있다.
이하에서는 표시 장치(1)가 발광소자로서, 유기발광다이오드(Organic Light Emitting Diode, OLED)를 포함하는 것을 설명하지만, 본 발명의 표시 장치(1)는 이에 제한되지 않는다. 다른 실시예로서, 표시 장치(1)는 무기 발광 다이오드를 포함하는 발광 표시 장치, 즉 무기 발광 표시 장치(Inorganic Light Emitting Display)일 수 있다. 또 다른 실시예로서, 표시 장치(1)는 양자점 발광 표시 장치(Quantum dot Light Emitting Display)일 수 있다.
한편, 표시 장치(1)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 이용될 수 있다. 또한, 일 실시예에 따른 표시 장치(1)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 이용될 수 있다. 또한, 일 실시예에 따른 표시 장치(1)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 표시 화면으로 이용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치(1)를 개략적으로 도시하는 단면도이다.
도 2를 참조하면, 표시 장치(1)는 표시 패널(10), 표시 패널(10) 상에 배치되는 입력감지층(40) 및 광학기능층(50)을 포함할 수 있으며, 이들은 커버 윈도우(70)로 커버될 수 있다.
표시 패널(10)은 복수의 발광소자 및 발광소자들 각각과 전기적으로 연결된 복수의 화소회로들을 포함할 수 있으며, 전술한 바와 같이 발광소자들로부터 방출되는 빛을 통해 이미지를 제공할 수 있다.
입력감지층(40)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 입력감지층(40)은 감지전극(sensing electrode 또는 touch electrode)들 및 감지전극들과 전기적으로 연결된 트레이스 라인(trace line)들을 포함할 수 있다. 입력감지층(40)은 표시 패널(10) 위에 배치될 수 있다. 입력감지층(40)은 뮤추얼 캡 방식 또는 셀프 캡 방식으로 외부 입력을 감지할 수 있다.
입력감지층(40)은 표시 패널(10) 상에 직접 형성될 수 있다. 또는, 입력감지층(40)은 별도로 형성된 후 접착 부재(미도시)를 통해 결합될 수 있다. 상기 접착 부재는 당 기술분야에 알려진 일반적인 것을 제한 없이 채용할 수 있다. 상기 접착 부재는 광학 투명 접착제(OCA, optical clear adhesive)일 수 있다. 일 실시예로서, 도 2에 도시된 바와 같이 입력감지층(40)은 표시 패널(10) 바로 위에 형성될 수 있으며, 이 경우 접착 부재는 입력감지층(40)과 표시 패널(10) 사이에 개재되지 않을 수 있다.
광학기능층(50)은 반사 방지층을 포함할 수 있다. 반사 방지층은 커버 윈도우(70)를 통해 외부에서 표시 패널(10)을 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)와 같은 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 액정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다.
다른 실시예로, 반사 방지층은 블랙매트릭스와 컬러필터들의 구조물을 포함할 수 있다. 컬러필터들은 표시 패널(10)의 화소들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 또 다른 실시예로, 반사 방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1반사층과 제2반사층을 포함할 수 있다. 제1반사층 및 제2반사층에서 각각 반사된 제1반사광과 제2반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
광학기능층(50)은 렌즈층을 포함할 수 있다. 렌즈층은 표시 패널(10)에서 방출되는 빛의 출광 효율을 향상시키거나, 색편차를 줄일 수 있다. 렌즈층은 오목하거나 볼록한 렌즈 형상을 가지는 층을 포함하거나, 또는/및 굴절률이 서로 다른 복수의 층을 포함할 수 있다. 광학기능층(50)은 전술한 반사 방지층 및 렌즈층을 모두 포함하거나, 이들 중 어느 하나를 포함할 수 있다.
상기 입력감지층(40) 및 광학기능층(50) 사이에는 접착 부재(미도시)가 배치될 수 있다. 상기 접착 부재는 당 기술분야에 알려진 일반적인 것을 제한 없이 채용할 수 있다. 상기 접착 부재는 광학 투명 접착제(OCA)일 수 있다.
커버 윈도우(70)는 표시 패널(10)로부터 방출되는 광을 투과시키기 위해 높은 투과율을 가질 수 있고, 표시 장치(1)의 무게를 최소화 하기 위해 얇은 두께를 가질 수 있다. 또한, 커버 윈도우(70)는 외부의 충격으로부터 표시 패널(10)을 보호하기 위해 강한 강도 및 경도를 가질 수 있고, 내충격성 및 내스크래치성을 가질 수 있다.
입력감지층(40) 및 광학기능층(50)과 커버 윈도우(70) 사이에는 접착층(미도시)이 배치될 수 있다. 커버 윈도우(70)는 접착층을 통해 그 아래의 구성요소, 예컨대 광학기능층(50)과 결합될 수 있다. 일 실시예로, 접착층은 광학 투명 접착제(OCA)일 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 표시 패널(10)의 일부 구성을 개략적으로 도시한 평면도이다.
도 3을 참조하면, 표시 장치(1, 도 1 참조)는 표시 패널(10)을 포함하며, 표시 패널(10)은 표시영역(DA)과 표시영역(DA) 외측에 위치하는 주변영역(PA)을 포함할 수 있다. 표시 패널(10)의 표시영역(DA) 및 주변영역(PA)은 앞서 도 1을 참조하여 설명한 표시 장치(1)의 표시영역(DA) 및 주변영역(PA)에 각각 대응될 수 있다.
표시 패널(10)은 기판(100)을 포함할 수 있다. 기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.
표시 패널(10)에 구비되는 다양한 구성들은 기판(100) 상에 배치될 수 있다. 예컨대, 표시영역(DA)에는 유기발광다이오드(OLED)와 같은 발광소자와 유기발광다이오드(OLED)를 구동하는 화소회로(PC)가 배치될 수 있다. 전술한 바와 같이, 유기발광다이오드(OLED)가 빛을 방출시키는 발광영역을 화소(PX)로 정의할 수 있다. 표시영역(DA)에는 복수의 화소(PX)들이 배열되며, 복수의 화소(PX)들은 스트라이프 배열, 펜타일 배열 등 다양한 형태로 배열되어 이미지를 구현할 수 있다.
또한, 표시영역(DA)에는 화소회로(PC)에 전기적 신호 또는 전원을 제공하는 다양한 배선들이 배치될 수 있다. 예컨대, 복수의 화소회로(PC)들 각각에 데이터 신호를 전달하는 복수의 데이터선(DL)들, 스캔 신호를 전달하는 복수의 스캔선(SL)들, 및 구동전원전압을 전달하는 복수의 구동전압선(PL)들이 배치될 수 있다. 상기 복수의 데이터선(DL)들, 복수의 스캔선(SL)들 및 복수의 구동전압선(PL)들은 각각 복수의 화소회로(PC)들과 전기적으로 연결될 수 있다. 데이터선(DL)들 및 구동전압선(PL)들은 각각 제1방향(예컨대, +y방향)으로 연장되고, 스캔선(SL)들은 각각 상기 제1방향과 교차하는 제2방향(예컨대, +x방향)으로 연장될 수 있다.
주변영역(PA)의 일측에는 패드부(PAD)가 배치될 수 있다. 패드부(PAD)는 절연층에 의해 덮이지 않고 노출되어 표시 회로 보드(20)와 연결될 수 있다. 표시 회로 보드(20)는 인쇄회로기판, 드라이버 IC칩 등을 포함할 수 있다. 예컨대, 표시 회로 보드(20)는 데이터 신호를 생성하는 데이터 드라이버(미도시)를 포함할 수 있다. 데이터 드라이버가 생성한 데이터 신호는, 패드부(PAD)를 통해 데이터선(DL)으로 전달될 수 있다. 데이터 드라이버는 표시 회로 보드(20)에 COF(Chip On Film) 방식으로 배치될 수 있다. 다른 예로, 데이터 드라이버는 COG(Chip On Glass) 또는 COP(Chip On Plastic) 방식으로 기판(100) 상에 직접 배치될 수 있다.
또한, 주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들과 드라이버 등이 배치될 수 있다. 예컨대, 주변영역(PA)에는 표시영역(DA)에 인가할 데이터 신호를 전달하는 복수의 입력선(IL)들이 위치할 수 있다. 복수의 입력선(IL)들은 패드부(PAD)와 전기적으로 연결되며, 패드부(PAD)를 통해 인가받은 데이터 신호를 데이터선(DL)에 전달할 수 있다. 복수의 입력선(IL)들은 복수의 데이터선(DL)들과 각각 직접적으로 또는 간접적으로 전기적으로 연결될 수 있다. 예컨대, 복수의 입력선(IL)들 중 일부는 복수의 제1데이터선(DL1)들과 직접적으로 전기적으로 연결되며, 나머지는 후술할 복수의 연결선(CL)들을 통해 복수의 제2데이터선(DL2)들과 간접적으로 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 따르면, 표시영역(DA)에는 복수의 연결선(CL)들이 배치될 수 있다. 복수의 연결선(CL)들은 입력선(IL)들을 통해 전달받은 전기적 신호를 화소회로(PC)들과 연결된 신호선들에 전달할 수 있다. 예컨대, 복수의 연결선(CL)들 각각은 일 단에서 입력선(IL)과 연결되고, 타 단에서 제2데이터선(DL2)과 연결될 수 있다. 즉, 복수의 연결선(CL)들 각각은 입력선(IL)과 제2데이터선(DL2)을 서로 전기적으로 연결시킬 수 있다. 따라서, 복수의 연결선(CL)들은 입력선(IL)들로부터 공급받은 데이터 신호를 복수의 제2데이터선(DL2)들에 전달할 수 있다.
비교예로서, 패드부의 +x방향을 따른 연장 길이는 표시 패널의 표시영역의 +x방향을 따른 폭보다 작기 때문에, 주변영역에는 패드부와 데이터선(DL)들을 서로 연결하기 위한 팬아웃(Fan-out) 배선들이 위치할 수 있다. 이 경우, 팬아웃 배선들의 배치를 위해 데드 스페이스(Dead space)가 증가할 수 있다.
그러나, 본 발명의 일 실시예의 경우, 팬아웃 배선들 없이 표시영역(DA)에 위치하는 복수의 연결선(CL)들을 통해 데이터 신호를 전달하므로, 주변영역(PA)의 면적을 줄일 수 있고, 따라서 표시 패널(10)의 데드 스페이스를 최소화할 수 있다.
한편, 표시 패널(10)은, 제2방향(예컨대, x방향)을 따라 연장되며 표시 패널(10)의 중앙을 지나는 가상의 중심선(CTL)을 기준으로 좌우 대칭일 수 있다. 이하에서는 설명의 편의를 위해 가상의 중심선(CTL)을 기준으로 우측에 배치된 복수의 연결선(CL)들을 중심으로 설명한다. 물론, 이하의 설명들은 가상의 중심선(CTL)을 기준으로 좌측에 배치된 복수의 연결선(CL)들에도 동일하게 적용될 수 있다.
일 실시예로서, 표시영역(DA)은 연결선(CL)들의 배치 유무에 따라 여러 개의 영역들로 구획될 수 있다. 예를 들어, 표시영역(DA)은 연결선(CL)들이 배치된 제1영역(AR1) 및 제2영역(AR2)과, 연결선(CL)들이 배치되지 않는 제3영역(AR3) 및 제4영역(AR4)을 포함할 수 있다.
제1영역(AR1) 및 제2영역(AR2)은 연결선(CL)들의 형상에 따라 구별되는 영역들일 수 있다. 예컨대, 복수의 연결선(CL)들 각각은 제1영역(AR1)에 위치하는 제1부분(CLa) 및 제2영역(AR2)에 위치하는 제2부분(CLb)을 포함할 수 있고, 도 3에 도시된 바와 같이, 연결선(CL)들 각각의 제1부분(CLa)은 적어도 2회 절곡된 형상을 가지며, 연결선(CL)들 각각의 제2부분(CLb)은 일 방향으로 연장된 직선의 형상을 가질 수 있다.
도 3에 도시된 바와 같이, 제1영역(AR1)은 평면 상에서 전체적으로 사각형의 형상을 가지며, 제2영역(AR2)은 전체적으로 삼각형의 형상을 가질 수 있다. 제3영역(AR3)은 주변영역(PA) 및 제1영역(AR1)에 의해 둘러싸이며, 하나의 꼭지점이 라운드진 삼각형의 형상을 가질 수 있다. 제4영역(AR4)도 주변영역(PA) 및 제1영역(AR1)에 의해 둘러싸이며, 제1영역(AR1)에 의해 제3영역(AR3)과 서로 이격될 수 있다. 그러나, 상기 제1내지 제4영역(AR1, AR2, AR3, AR4)들의 배치 및 형상은 예시적인 것이며, 본 발명은 이에 제한되지 않는다.
선택적 실시예로, 제3영역(AR3) 및 제4영역(AR4)에는 더미 연결선(미도시)들이 배치될 수 있다. 더미 연결선은 상기 복수의 연결선(CL)들과 동일한 물질을 포함하며, 유사한 패턴으로 형성될 수 있다. 그러나, 더미 연결선(CL)들은 입력선(IL) 및 데이터선(DL) 등과 전기적으로 연결되지 않을 수 있다. 따라서, 더미 연결선(CL)들은 실질적으로 전기적 신호를 전달하는 복수의 연결선(CL)들과 구별될 수 있다. 다만, 제3영역(AR3) 및 제4영역(AR4)에 더미 연결선(CL)들을 배치함으로써, 제3 및 제4영역(AR3, AR4)에서의 외광 반사 특성이 제1및 제2영역(AR1, AR2)에서의 외광 반사 특성과 유사해지며, 따라서 이들 영역들 간에 발생하는 시인성 편차가 개선될 수 있다.
한편, 도 3은 표시 장치(1)의 제조 과정 중의 표시 패널(10)의 기판(100)의 모습을 예시적으로 도시하고 있다. 최종적인 표시 장치(1)나 표시 장치(1)를 포함하는 스마트폰 등의 전자 기기에 있어서는, 사용자에 의해 인식되는 주변영역(PA)의 면적을 최소화하기 위해, 표시 패널(10)의 기판(100)의 일부가 벤딩될 수 있다.
도 3에 도시된 바와 같이, 주변영역(PA)은 벤딩영역(BA)을 포함하고, 벤딩영역(BA)은 패드부(PAD)와 표시영역(DA) 사이에 위치할 수 있다. 벤딩영역(BA)에서 기판(100)이 벤딩되어, 패드부(PAD)의 적어도 일부가 표시영역(DA)과 중첩하여 위치하도록 할 수 있다. 패드부(PAD)는 표시영역(DA)의 전면(前面)을 가리지 않고, 패드부(PAD)가 표시영역(DA)의 배면(背面)에 위치하도록 벤딩방향이 설정된다. 이에 따라 사용자는 표시영역(DA)이 표시 장치의 대부분을 차지하는 것으로 인식하게 된다.
도 4는 도 3의 표시 패널의 A부분을 개략적으로 도시하는 확대 평면도이고, 도 5은 도 3의 표시 패널의 B부분을 개략적으로 도시하는 확대 평면도이다.
우선 도 4를 참조하면, 화소회로(PC)는 행과 열을 이루며 반복적으로 배치될 수 있다.
일 실시예에서, 복수의 연결선(CL)들 각각의 제1부분(CLa)은 평면 상에서 적어도 2회 이상 절곡된 형상을 가질 수 있다. 일 실시예로, 제1부분(CLa)은 제1방향(예컨대, +y방향)으로 연장된 세로 연결선(VCL) 및 제1방향과 교차하는 제2방향(예컨대, +x방향)으로 연장된 가로 연결선(HCL)을 포함할 수 있다.
하나의 연결선(CL)의 제1부분(CLa)은 복수의 세로 연결선(VCL)들과 복수의 가로 연결선(HCL)들이 교번적으로 연결되어 형성될 수 있다. 이를 통해, 복수의 연결선(CL)들 각각의 제1부분(CLa)은 평면 상에서 전체적으로 계단 형상을 가질 수 있다. 물론, 본 발명은 이에 제한되지 않으며, 제1부분(CLa)의 평면 상 형상은 다양하게 변형될 수 있다.
일 실시예로, 세로 연결선(VCL)과 가로 연결선(HCL)은 서로 상이한 층 상에 배치될 수 있다. 세로 연결선(VCL)과 가로 연결선(HCL)은 그들 사이에 개재된 절연층에 형성된 컨택홀을 통해 서로 전기적으로 연결될 수 있다.
복수의 연결선(CL)들 각각의 제2부분(CLb)은 제1방향(예컨대, +y방향)으로 연장되고, 직선의 형상을 가질 수 있다. 제2부분(CLb)은 제1방향(예컨대, +y방향)을 따라 연장된 제1데이터선(DL1)과 실질적으로 평행할 수 있다.
하나의 연결선(CL)의 제1부분(CLa)과 제2부분(CLb)은 제1노드(N1)에서 서로 전기적으로 연결될 수 있다. 예컨대, 제2부분(CLb)의 일 단은 제1노드(N1)에서 제1부분(CLa)의 가로 연결선(HCL)과 전기적으로 연결될 수 있다. 복수의 연결선(CL)들의 개수만큼 복수의 제1노드(N1)들이 형성되며, 제1노드(N1)들을 연결한 가상의 선이 제1영역(AR1)과 제2영역(AR2)의 경계가 될 수 있다. 한편, 도시되지 않았으나, 전술한 바와 같이 제2부분(CLb)의 타 단은 입력선(IL, 도 3 참조)과 전기적으로 연결될 수 있다.
도 5를 참조하면, 복수의 연결선(CL)들 각각은 복수의 제2데이터선(DL2)들과 전기적으로 연결될 수 있다. 예컨대, 복수의 연결선(CL)들 각각의 제1부분(CLa)은 제2노드(N2)에서 제2데이터선(DL2)과 전기적으로 연결될 수 있다. 복수의 연결선(CL)들의 개수만큼 복수의 제2노드(N2)들이 형성되며, 제2노드(N2)들을 연결한 가상의 선이 제1영역(AR1)과 제3영역(AR3)의 경계가 될 수 있다.
결국, 복수의 연결선(CL)들 각각의 제1부분(CLa)은 제2데이터선(DL2)과 연결되고 제2부분(CLb)은 입력선(IL)과 연결되므로, 복수의 연결선(CL)들 각각은 제2데이터선(DL2)과 입력선(IL)을 서로 전기적으로 연결시킬 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 장치에 포함된 어느 하나의 화소회로의 등가회로도이다.
도 6을 참조하면, 유기발광다이오드(Organic Light Emitting Diode, OLED)는 화소회로(PC)를 통해 구동 전류(Id)를 제공받아 발광할 수 있다.
일 예로, 화소회로(PC)는, 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 복수의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL1, SL2, SLp, SLn, EL, DL), 제1초기화전압선(VL1), 제2초기화전압선(VL2)(또는, 애노드 초기화전압선) 및 구동전압선(PL)에 연결될 수 있다. 일 실시예로, 상술한 배선들 중 적어도 어느 하나, 예컨대, 구동전압선(PL)은 이웃하는 화소회로(PC)들에서 공유될 수 있다.
복수의 박막트랜지스터들(T1 내지 T7)은 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
유기발광다이오드(OLED)는 화소전극(또는, 애노드 전극) 및 대향전극(또는 캐소드 전극)를 포함할 수 있으며, 유기발광다이오드(OLED)의 화소전극은 발광제어 박막트랜지스터(T6)을 매개로 구동 박막트랜지스터(T1)에 연결되어 구동 전류(Id)를 제공받고, 대향전극은 공통전원전압(ELVSS)을 제공받을 수 있다. 유기발광다이오드(OLED)는 구동 전류(Id)에 상응하는 휘도의 광을 생성할 수 있다.
복수의 박막트랜지스터들(T1 내지 T7) 중 일부는 NMOS(n-channel MOSFET)로 구비되고, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다. 예를 들어, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4)는 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비될 수 있다.
다른 실시예로, 복수의 박막트랜지스터들(T1 내지 T7) 중 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4) 및 제2초기화 박막트랜지스터(T7)은 NMOS로 구비되며, 나머지는 PMOS으로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비될 수 있다. 또는, 복수의 박막트랜지스터들(T1 내지 T7) 모두 NMOS로 구비될 수 있다.
신호선은 제1스캔신호(Sn)를 전달하는 제1스캔선(SL1), 제2스캔신호(Sn')를 전달하는 제2스캔선(SL2), 제1초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SLp, Previously scan line), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 제2초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(SLn, Next scan line), 및 제1스캔선(SL1)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다.
구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전원전압(ELVDD)을 전달하며, 제1초기화전압선(VL1)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트전극은 스토리지 커패시터(Cst)와 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스영역은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인영역은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동 전류(Id)를 공급할 수 있다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극은 제1스캔신호(Sn)를 전달하는 제1스캔선(SL1)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스영역은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역은 구동 박막트랜지스터(T1)의 구동 소스영역에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결될 수 있다. 스위칭 박막트랜지스터(T2)는 제1스캔선(SL1)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스영역으로 전달하는 스위칭 동작을 수행할 수 있다.
보상 박막트랜지스터(T3)의 보상 게이트전극은 제2스캔선(SL2)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인영역은 구동 박막트랜지스터(T1)의 구동 드레인영역에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 보상 소스영역은 스토리지 커패시터(Cst)의 제1전극(CE1) 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 연결될 수 있다. 또한, 보상 소스영역은 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인영역에 연결될 수 있다.
보상 박막트랜지스터(T3)는 제2스캔선(SL2)을 통해 전달받은 제2스캔신호(Sn')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극과 구동 드레인영역을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킬 수 있다.
제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극은 이전 스캔선(SLp)에 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 소스영역은 제2초기화 박막트랜지스터(T7)의 제2초기화 소스영역과 제1초기화전압선(VL1)에 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인영역은 스토리지 커패시터(Cst)의 제1전극(CE1), 보상 박막트랜지스터(T3)의 보상 소스영역 및 구동 박막트랜지스터(T1)의 구동 게이트전극에 연결될 수 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(SLp)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극의 전압을 초기화시키는 초기화동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극은 발광제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스영역은 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인영역은 구동 박막트랜지스터(T1)의 구동 소스영역 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역과 연결될 수 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극은 발광제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스영역은 구동 박막트랜지스터(T1)의 구동 드레인영역 및 보상 박막트랜지스터(T3)의 보상 드레인영역에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역은 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인영역 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결될 수 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전원전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동 전류(Id)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극은 이후 스캔선(SLn)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인영역은 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 제2초기화 소스영역은 제2초기화전압선(VL2)에 연결되어, 애노드 초기화전압(Aint)을 제공받을 수 있다. 제2초기화 박막트랜지스터(T7)는 이후 스캔선(SLn)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킨다.
일 실시예로, 제2초기화 박막트랜지스터(T7)는 도 6에 도시된 바와 같이 이후 스캔선(SLn)에 연결될 수 있다. 다른 실시예로, 제2초기화 박막트랜지스터(T7)는 발광제어선(EL)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다.
한편, 소스영역들 및 드레인영역들은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
스토리지 커패시터(Cst)는 제1전극(CE1)과 제2전극(CE2)를 포함할 수 있다. 스토리지 커패시터(Cst)의 제1전극(CE1)은 구동 박막트랜지스터(T1)의 구동 게이트전극과 연결되며, 스토리지 커패시터(Cst)의 제2전극(CE2)은 구동전압선(PL)과 연결된다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)의 구동 게이트전극 전압과 구동전원전압(ELVDD) 차에 대응하는 전하가 저장될 수 있다.
부스팅 커패시터(Cbs)는 제3전극(CE3) 및 제4전극(CE4)을 포함할 수 있다. 부스팅 커패시터(Cbs)의 제3전극(CE3)은 스토리지 커패시터(Cst)의 제1전극(CE1)에 연결되고, 부스팅 커패시터(Cbs)의 제4전극(CE4)은 제1스캔신호(Sn)를 제공받을 수 있다. 부스팅 커패시터(Cbs)는 제1스캔신호(Sn)의 제공이 중단되는 시점에서 구동 박막트랜지스터(T1)의 게이트 단자의 전압을 상승시킴으로써, 상기 게이트 단자의 전압강하를 보상할 수 있다.
일 실시예에 따른 각 화소회로(PC)의 구체적 동작은 다음과 같다.
초기화 기간 동안, 이전 스캔선(SLp)을 통해 이전 스캔신호(Sn-1)가 공급되면, 이전 스캔신호(Sn-1)에 대응하여 제1초기화 박막트랜지스터(T4)가 턴-온(Turn on)되며, 제1초기화전압선(VL1)으로부터 공급되는 초기화전압(Vint)에 의해 구동 박막트랜지스터(T1)가 초기화된다.
데이터 프로그래밍 기간 동안, 제1스캔선(SL1) 및 제2스캔선(SL2)을 통해 제1스캔신호(Sn) 및 제2스캔신호(Sn')가 공급되면, 제1스캔신호(Sn) 및 제2스캔신호(Sn')에 대응하여 스위칭 박막트랜지스터(T2) 및 보상 박막트랜지스터(T3)가 턴-온된다. 이 때, 구동 박막트랜지스터(T1)는 턴-온된 보상 박막트랜지스터(T3)에 의해 다이오드 연결되고, 순방향으로 바이어스 된다.
그러면, 데이터선(DL)으로부터 공급된 데이터신호(Dm)에서 구동 박막트랜지스터(T1)의 문턱 전압(Threshold voltage, Vth)만큼 감소한 보상 전압(Dm+Vth, Vth는 (-)의 값)이 구동 박막트랜지스터(T1)의 구동 게이트전극에 인가된다.
스토리지 커패시터(Cst)의 양단에는 구동 전압(ELVDD)과 보상 전압(Dm+Vth)이 인가되고, 스토리지 커패시터(Cst)에는 양단 전압 차에 대응하는 전하가 저장된다.
발광 기간 동안, 발광제어선(EL)으로부터 공급되는 발광제어신호(En)에 의해 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)가 턴-온된다. 구동 박막트랜지스터(T1)의 구동 게이트전극의 전압과 구동 전압(ELVDD) 간의 전압차에 따르는 구동 전류(Id)가 발생하고, 발광제어 박막트랜지스터(T6)를 통해 구동 전류(Id)가 유기발광다이오드(OLED)에 공급된다.
본 발명의 일 실시예에 따르면, 복수의 박막트랜지스터들(T1 내지 T7) 중 일부는 나머지와 상이한 물질을 포함할 수 있다. 예컨대, 복수의 박막트랜지스터들(T1 내지 T7) 중 적어도 하나는 산화물을 포함하는 반도체층을 포함하며, 나머지는 실리콘을 포함하는 반도체층을 포함할 수 있다.
구체적으로, 표시 장치의 밝기에 직접적으로 영향을 미치는 구동 박막트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다.
이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터(T1)의 구동 게이트전극과 연결되는 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4) 및 제2초기화 박막트랜지스터(T7) 중 적어도 하나를 산화물 반도체로 채용하여 구동 게이트전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 화소회로(PC)의 구조를 개략적으로 도시한 평면도이고, 도 8 내지 도 14는 도 7의 화소회로(PC)를 구성하는 패턴층들을 층 별로 도시한 평면도이다.
도 7 내지 도 14를 참조하면, 표시 장치(1, 도 2 참조)의 표시 패널(10, 도 2참조)은 서로 인접하는 제1화소회로(PC1) 및 제2화소회로(PC2)를 포함할 수 있다. 일 실시예로, 제1화소회로(PC1) 및 제2화소회로(PC2)는 가상의 선을 기준으로 대칭시킨 구조일 수 있다. 다른 실시예로, 제1화소회로(PX1) 및 제2화소회로(PX2)는 대칭 구조가 아니라, 동일한 구조가 연속적으로 반복되는 구조일 수도 있다. 이하에서는, 설명의 편의를 위해 제1화소회로(PC1)를 기준으로 설명하도록 한다.
도 7을 참조하면, 제1화소회로(PC1)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7), 스토리지 커패시터(Cst) 및 부스트 커패시터(Cbt)를 포함할 수 있다.
또한, 제1화소회로(PC1)는 제1방향(예컨대, +y방향)으로 연장된 데이터선(DL) 및 구동전압선(PL)을 포함하고, 상기 제1방향과 교차하는 제2방향(예컨대, +x방향)으로 연장된 제1스캔선(SL1), 제2스캔선(SL2), 이전 스캔선(SLp), 발광제어선(EL), 제1초기화전압선(VL1), 및 제2초기화전압선(VL2)을 포함할 수 있다.
또한, 제1화소회로(PC1)은 차폐층(SHL), 노드연결선(NC), 가로 연결선(HCL), 및 세로 연결선(VCL)을 포함할 수 있으며, 제1 내지 제6연결전극(1610, 1620, 1630, 1640, 1650, 1660, 도 13 참조) 및 제7연결전극(1710, 도 14 참조)을 포함할 수 있다.
한편, 도 7은 두 개의 열에 배치된 현재 행(또는 n번째 행)의 화소회로들(PC1, PC2)을 도시한다. 제1화소회로(PC1) 및 제2화소회로(PC2) 각각에 배치된 제2스캔선(SL2)은 다음 행(또는 n+1번째 행)의 제1스캔선(SL1)일 수 있다. 즉, 도 7에 도시된 제1스캔선(SL1)은 이전 행(또는 n-1번째 행)의 제2스캔선(SL2)일 수 있다. 도 7에는 이전 행의 화소회로(미도시)에 연결되며 현재 행의 회로영역에 배치된 제2초기화 박막트랜지스터(T7)를 도시하고 있다. 여기서 하나의 화소회로가 배치된 영역을 하나의 회로영역으로 정의한다. 이하에서는 도시 및 설명의 편의상, 현재 행의 회로영역에 배치된 이전 행의 화소회로(미도시)의 제2초기화 트랜지스터(T7)를 예로서 설명한다.
구동 박막트랜지스터(T1)는 구동 반도체층(A1) 및 구동 게이트전극(G1)을 포함하고, 스위칭 박막트랜지스터(T2)는 스위칭 반도체층(A2) 및 스위칭 게이트전극(G2)을 포함하며, 보상 박막트랜지스터(T3)는 보상 반도체층(A3) 및 보상 게이트전극(G3)을 포함하고, 제1초기화 박막트랜지스터(T4)는 제1초기화 반도체층(A4) 및 제1초기화 게이트전극(G4)을 포함하며, 동작제어 박막트랜지스터(T5)는 동작제어 반도체층(A5) 및 동작제어 게이트전극(G5)을 포함 하며, 발광제어 박막트랜지스터(T6)는 발광제어 반도체층(A6) 및 발광제어 게이트전극(G6)을 포함하고, 제2초기화 박막트랜지스터(T7)는 제2초기화 반도체층(A7) 및 제2초기화 게이트전극(G7)을 포함할 수 있다.
일 실시예에서, 구동 반도체층(A1), 스위칭 반도체층(A2), 동작제어 반도체층(A5), 발광제어 반도체층(A6), 및 제2초기화 반도체층(A7)은 실리콘 반도체 물질을 포함하는 실리콘 반도체층일 수 있다. 그리고, 보상 반도체층(A3) 및 제1초기화 반도체층(A4)은 산화물 반도체 물질을 포함하는 산화물 반도체층일 수 있다.
다른 실시예에서, 구동 반도체층(A1), 스위칭 반도체층(A2), 제1초기화 반도체층(A4), 동작제어 반도체층(A5), 발광제어 반도체층(A6), 및 제2초기화 반도체층(A7)은 실리콘 반도체 물질을 포함하는 실리콘 반도체층일 수 있다. 그리고, 보상 반도체층(A3)은 산화물 반도체 물질을 포함하는 산화물 반도체층일 수 있다.
또 다른 실시예에서, 구동 반도체층(A1), 스위칭 반도체층(A2), 보상 반도체층(A3), 제1초기화 반도체층(A4), 동작제어 반도체층(A5), 발광제어 반도체층(A6), 및 제 제2초기화 반도체층(A7)은 실리콘 반도체 물질을 포함하는 실리콘 반도체층일 수 있다.
이하에서는, 보상 박막트랜지스터(T3)의 보상 반도체층(A3) 및 제1초기화 박막트랜지스터(T4)의 제1초기화 반도체층(A4)이 산화물 반도체 물질을 포함하고, 나머지 박막트랜지스터(T1, T2, T5, T6, T7)들의 반도체층(A1, A2, A5, A6, A7)들이 실리콘 반도체를 포함하는 경우에 대해 설명하지만, 본 발명은 이에 제한되지 않는다.
일 실시예에서, 배선들 중 일부는 서로 다른 층에 배치된 두 개의 도전선으로 구비될 수 있다. 예컨대, 제2스캔선(SL2)은 서로 다른 층에 배치된 하부스캔선(SL2a) 및 상부스캔선(SL2b)을 포함할 수 있다. 상기 하부스캔선(SL2a)은 상기 상부스캔선(SL2b)과 적어도 일부 중첩되도록 배치될 수 있다.
또한, 이전 스캔선(SLp)은 서로 다른 층에 배치된 하부스캔선(SLpa) 및 상부스캔선(SLpb)을 포함할 수 있다. 하부스캔선(SLpa)은 상부스캔선(SLpb)과 적어도 일부 중첩되도록 배치될 수 있다
도 7과 함께 도 8을 참조하면, 제1패턴층(1100)은, 구동 반도체층(A1), 스위칭 반도체층(A2), 동작제어 반도체층(A5), 발광제어 반도체층(A6), 및 제2초기화 반도체층(A7)을 포함할 수 있다. 제1패턴층(1100)은 다결정 실리콘 또는 비정질 실리콘으로 형성될 수 있다. 즉, 구동 반도체층(A1), 스위칭 반도체층(A2), 동작제어 반도체층(A5), 발광제어 반도체층(A6), 및 제2초기화 반도체층(A7)은 동일 층에 배치되며 동일 물질을 포함할 수 있다.
구동 반도체층(A1), 스위칭 반도체층(A2), 동작제어 반도체층(A5), 발광제어 반도체층(A6), 및 제2초기화 반도체층(A7) 중 적어도 어느 하나는 다양한 형상으로 굴곡질 수 있다.
구동 반도체층(A1), 스위칭 반도체층(A2), 동작제어 반도체층(A5), 발광제어 반도체층(A6), 및 제2초기화 반도체층(A7)은 서로 연결될 수 있다. 도 8은 n번째 행의 화소회로에 포함된 제1패턴층(1100)을 도시한 것으로, 제2초기화 반도체층(A7)은 n-1번째 행의 화소회로에 포함된 제1패턴층에 연결될 수 있다.
구동 반도체층(A1), 스위칭 반도체층(A2), 동작제어 반도체층(A5), 발광제어 반도체층(A6), 및 제2초기화 반도체층(A7) 각각은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 채널영역은 도 9를 참조하여 후술할 게이트전극에 중첩하는 영역으로서, 불순물이 도핑되지 않거나 아주 소량의 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 박막트랜지스터의 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 서로 변경될 수 있다. 이하에서는 편의상 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
구동 반도체층(A1)은 구동 채널영역, 구동 채널영역의 양측의 구동 소스영역 및 구동 드레인영역을 포함할 수 있다. 구동 반도체층(A1)의 일단은 스위칭 반도체층(A2) 및 동작제어 반도체층(A5)과 연결되며, 구동 반도체층(A1)의 타단은 보상 반도체층(A3) 및 발광제어 반도체층(A6)과 연결될 수 있다.
구동 반도체층(A1), 예컨대 구동 반도체층(A1)의 채널영역은 굴곡된 형상을 가져, 다른 반도체층(A2 내지 A7)들 보다 길게 형성될 수 있다. 예컨대, 구동 반도체층(A1)이 오메가(Ω) 또는 알파벳 "S"와 같이 복수 회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 반도체층(A1)이 길게 형성되므로, 구동 게이트전극(G1, 도 9 참조)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광소자(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 반도체층(A2)은 스위칭 채널영역의 양측의 스위칭 소스영역 및 스위칭 드레인영역을 포함할 수 있다. 스위칭 소스영역 및 스위칭 드레인영역 중 하나는 구동 소스영역 또는 구동 드레인영역과 연결되고, 다른 하나는 제1연결전극(1610, 도 13 참조)을 통해 데이터선(DL)과 연결될 수 있다.
동작제어 반도체층(A5)은 동작제어 채널영역의 양측의 동작제어 소스영역 및 동작제어 드레인영역을 포함할 수 있다. 동작제어 소스영역 및 동작제어 드레인영역 중 하나는 구동 소스영역 및 구동 드레인영역 중 하나와 연결되고, 다른 하나는 제2연결전극(1620, 도 13 참조)을 통해 구동전압선(PL)과 연결될 수 있다.
발광제어 반도체층(A6)은 발광제어 채널영역의 양측의 발광제어 소스영역 및 발광제어 드레인영역을 포함할 수 있다. 발광제어 소스영역 및 발광제어 드레인영역 중 하나는 구동 드레인영역 및 구동 소스영역 중 하나와 연결되고, 다른 하나는 제3연결전극(1630, 도 13 참조) 및 제7연결전극(1710, 도 14 참조)을 통해 유기발광다이오드(OLED, 도 15 참조)의 화소전극(210, 도 15 참조)과 연결될 수 있다.
제2초기화 반도체층(A7)은 제2초기화 채널영역의 양측의 제2초기화 소스영역 및 제2초기화 드레인영역을 포함할 수 있다. 제2초기화 소스영역 및 제2초기화 드레인영역 중 하나는 발광제어 반도체층(A6)과 연결될 수 있다. 제2초기화 소스영역 및 제2초기화 드레인영역 중 다른 하나는 컨택홀을 통해 제2초기화전압선(VL2)과 연결될 수 있다.
도 7과 함께 도 9를 참조하면, 제1패턴층(1100) 상에는 구동 게이트전극(G1), 스위칭 게이트전극(G2), 동작제어 게이트전극(G5), 발광제어 게이트전극(G6), 제2초기화 게이트전극(G7), 스토리 커패시터(Cst)의 제1전극(CE1), 부스트 커패시터(Cbt)의 제3전극(CE3), 제1스캔선(SL1), 및 발광제어선(EL)을 포함하는 제2패턴층(1200)이 형성될 수 있다. 일 예로, 제1패턴층(1100)과 제2패턴층(1200)은 서로 절연되도록, 그 사이에 제1게이트절연층(112, 도 15 참조)이 개재될 수 있다.
제2패턴층(1200)은 예컨대, 몰리브덴(Mo), 알루미늄(Al), 구리(Cu) 및/또는 티타늄(Ti)과 같은 저저항의 도전 물질을 포함할 수 있으며, 전술한 물질로 이루어진 단일 층 또는 다층 구조일 수 있다. 즉, 구동 게이트전극(G1), 스위칭 게이트전극(G2), 동작제어 게이트전극(G5), 발광제어 게이트전극(G6), 제2초기화 게이트전극(G7), 스토리 커패시터(Cst)의 제1전극(CE1), 부스트 커패시터(Cbt)의 제3전극(CE3), 제1스캔선(SL1), 및 발광제어선(EL)은 동일 층 상에 형성되며, 동일 물질을 포함할 수 있다.
구동 게이트전극(G1)은 구동 반도체층(A1)의 채널영역과 중첩하게 배치될 수 있다. 일 실시예로, 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)와 중첩되도록 형성될 수 있다. 이 경우, 구동 게이트전극(G1)은 구동 박막트랜지스터(T1)의 게이트전극으로서의 기능뿐만 아니라 제1전극(CE1)의 기능도 동시에 할 수 있다. 즉, 구동 게이트전극(G1)은 제1전극(CE1)과 일체(一體)로 형성될 수 있다. 제1전극(CE1)은 아일랜드 형상의 전극으로 형성될 수 있다
스위칭 게이트전극(G2)은 스위칭 반도체층(A2)의 채널영역과 중첩하게 배치될 수 있고, 제1스캔선(SL1)의 일부분일 수 있다.
동작제어 게이트전극(G5)은 동작제어 반도체층(A5)의 채널영역과 중첩하게 배치될 수 있고, 발광제어선(EL)의 일부분일 수 있다.
발광제어 게이트전극(G6)은 발광제어 반도체층(A6)의 채널영역과 중첩하게 배치될 수 있고, 발광제어선(EL)의 일부분일 수 있다. 동작제어 게이트전극(G5), 발광제어 게이트전극(G6) 및 발광제어선(EL)은 일체로 형성될 수 있다.
제2초기화 게이트전극(G7)은 제2초기화 반도체층(A7)의 채널영역과 중첩하게 배치될 수 있다. 도 7 및 도 9는 전술한 바와 같이 n번째 행의 화소회로를 도시한 것으로, 도 9에서 제2초기화 게이트전극(G7)은 n-1번째 행의 화소회로에 포함된 것이며, n-1번째 행의 화소회로에서의 이후 스캔선(SLn, 도 6 참조)은 n번째 행의 화소회로의 제1스캔선(SL1)에 해당될 수 있다. 즉, n-1번째 행의 화소회로의 제2초기화 게이트전극(G7)은, n-1번째 행의 화소회로에서의 이후 스캔선(SLn)의 일부분인 n번째 행의 화소회로의 제1스캔선(SL1)의 일부분일 수 있다.
부스트 커패시터(Cbt)의 제3전극(Cbt3)은 제1스캔선(SL1)과 일체로 형성되며, 스위칭 게이트전극(G2)과 연결될 수 있다.
도 7 및 도 10을 참조하면, 제2패턴층(1200) 상에는 스터리지 커패시터(Cst)의 제2전극(CE2), 보상 박막트랜지스터(T3)의 보상 게이트전극(G3)의 하부전극(G3a), 제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)의 하부전극(G4a), 제2스캔선(SL2)의 하부스캔선(SL2a), 이전 스캔선(SLp)의 하부스캔선(SLpa), 및 제1초기화전압선(VL1)을 포함하는 제3패턴층(1300)이 배치될 수 있다. 일 예로, 제2패턴층(1200)과 제3패턴층(1300)은 서로 절연되도록, 그 사이에 제2게이트절연층(113, 도 15 참조)이 개재될 수 있다.
제3패턴층(1300)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제3패턴층(1300)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 적어도 하나 포함하며 단층 또는 다층으로 이루어질 수 있다. 즉, 스토리지 커패시터(Cst)의 제2전극(CE2), 보상 게이트전극(G3)의 하부전극(G3a), 제2스캔선(SL2)의 하부스캔선(SL2a), 이전 스캔선(SLp)의 하부스캔선(SLpa), 제1초기화 게이트전극(G4)의 하부전극(G4a), 및 제1초기화전압선(VL1)은 동일 층 상에 배치되며, 동일 물질을 포함할 수 있다.
스토리지 커패시터(Cst)의 제2전극(CE2)은 제1전극(CE1)와 중첩되도록 배치될 수 있다. 이 때, 제1전극(CE1)과 제2전극(CE2) 사이에 제2게이트절연층(113)이 개재될 수 있고, 제2게이트절연층(113)은 스토리지 커패시터(Cst)의 유전체층의 역할을 할 수 있다. 스토리지 커패시터(Cst)에서 축전된 전하와 양 전극(CE1, CE2) 사이의 전압에 의해 스토리지 캐패시턴스(Storage Capacitance)가 결정될 수 있다.
제2전극(CE2)은 스토리지 개구부(SOP)를 구비할 수 있다. 스토리지 개구부(SOP)는 제1전극(CE1)과 중첩되도록 구비된다. 스토리지 개구부(SOP)는 제2전극(CE2)을 관통하는 단일폐곡선(closed curve)의 형태를 가질 수 있다. 여기서 단일폐곡선이란, 다각형, 원 등과 같이 직선이나 곡선 위에 한 점을 찍었을 때 시작점과 끝점이 같은 닫힌 도형을 의미한다. 제2전극(CE2)은 후술할 차폐층(SHL)을 통해 구동전압선(PL)과 연결되어, 구동전원전압(ELVDD, 도 6 참조)을 공급받을 수 있다.
보상 게이트전극(G3)의 하부전극(G3a)은 보상 반도체층(A3)의 채널영역과 중첩하게 배치될 수 있고, 제2스캔선(SL2)의 하부스캔선(SL2a)의 일부분일 수 있다.
제1초기화 게이트전극(G4)의 하부전극(G4a)은 제1초기화 반도체층(A4)의 채널영역과 중첩하게 배치될 수 있고, 이전 스캔선(SLp)의 하부스캔선(SLpa)의 일부분일 수 있다.
도 7과 함께 도 11을 참조하면, 제3패턴층(1300) 상에는 보상 반도체층(A3) 및 제1초기화 반도체층(A4)을 포함하는 제4패턴층(1400)이 배치될 수 있다. 보상 반도체층(A3) 및 제1초기화 반도체층(A4)은 서로 일체로 형성되며, 아일랜드 형상일 수 있다. 일 예로, 제3패턴층(1300)과 제4패턴층(1400)은 서로 절연되도록, 그 사이에 제1층간절연층(114, 도 15 참조)이 개재될 수 있다.
일 실시예로, 제4패턴층(1400)은 제1패턴층(1100)과 상이한 물질을 포함할 수 있으며, 예컨대, 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함하는 산화물 반도체 물질을 포함할 수 있다. 일부 실시예에서, 산화물 반도체 물질은 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체 물질일 수 있다. 즉, 보상 반도체층(A3) 및 제1초기화 반도체층(A4)은 동일 층 상에 배치되며, 동일 물질을 포함할 수 있다.
제4패턴층(1400)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 플라즈마 처리에 의해서 캐리어 농도가 높아진 영역일 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 트랜지스터의 성질에 따라 서로 변경될 수 있다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
보상 반도체층(A3)은 보상 채널영역의 양측의 보상 소스영역 및 보상 드레인영역을 포함할 수 있다. 보상 소스영역 및 보상 드레인영역 중 하나는 노드연결선(NC)을 통해 스토리지 커패시터(Cst)의 제1전극(CE1)과 브릿지 연결되고, 다른 하나는 제5연결전극(1650, 도 13 참조)을 통해 제1패턴층(1100)과 브릿지 연결될 수 있다. 상기 제5연결전극(1650)을 통한 브릿지 연결에 의해, 보상 반도체층(A3)은 구동 박막트랜지스터(T1)의 구동 반도체층(A1) 및 발광제어 박막트랜지스터(T6)의 발광제어 반도체층(A6)과 연결될 수 있다.
제1초기화 반도체층(A4)은 제1초기화 채널영역의 양측의 제1초기화 소스영역 및 제1초기화 드레인영역을 포함할 수 있다. 제1초기화 소스영역 및 제1초기화 드레인영역 중 하나는 노드연결선(NC)을 통해 스토리지 커패시터(Cst)의 제1전극(CE1)과 브릿지 연결되고, 다른 하나는 제6연결전극(1660, 도 13 참조)을 통해 제1초기화전압선(VL1)과 브릿지 연결될 수 있다.
부스트 커패시터(Cbt)의 제4전극(Cbt4)은 제4패턴층(1400)의 일부분일 수 있고, 보상 반도체층(A3) 및 제1초기화 반도체층(A4)과 일체로 형성될 수 있다. 예컨대, 제4전극(Cbt4)은 제4패턴층(1400) 중 제1초기화 반도체층(A4)과 보상 반도체층(A3) 사이의 부분, 또는 제1초기화 반도체층(A4) 및/또는 보상 반도체층(A3)으로부터 연장된 부분일 수 있다. 제4전극(Cbt4)은 제3전극(Cbt3)과 중첩되도록 배치되며, 서로 중첩하는 제3전극(CE3)과 제4전극(CE4)은 부스트 커패시터(Cbt)를 형성할 수 있다. 이 때, 제3전극(CE3)과 제4전극(CE4) 사이에 개재된 절연층들, 예컨대 제2게이트절연층(113) 및 제1층간절연층(114)은 부스트 커패시터(Cbt)의 유전체층의 역할을 할 수 있다.
도 7과 함께 도 12를 참조하면, 제4패턴층(1400) 상에는 보상 박막트랜지스터(T3)의 보상 게이트전극(G3)의 상부전극(G3b), 제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)의 상부전극(G4b), 제2스캔선(SL2)의 상부스캔선(SL2b), 이전 스캔선(SLp)의 상부스캔선(SLpb), 및 차폐층(SHL)을 포함하는 제5패턴층(1500)이 배치될 수 있다. 일 예로, 제4패턴층(1400)과 제5패턴층(1500)은 서로 절연되도록, 그 사이에 제3게이트절연층(115, 도 15 참조)이 개재될 수 있다.
제5패턴층(1500)은 금속, 합금, 도전 금속 산화물, 투명 도전 물질 등을 포함할 수 있다. 예컨대, 제5패턴층(1500)은 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 적어도 하나 포함하며 단층 또는 다층으로 이루어질 수 있다. 즉, 보상 게이트전극(G3)의 상부전극(G3b), 제1초기화 게이트전극(G4)의 상부전극(G4b), 제2스캔선(SL2)의 상부스캔선(SL2b), 이전 스캔선(SLp)의 상부스캔선(SLpb), 및 차폐층(SHL)은 동일 층 상에 배치되며, 동일 물질을 포함할 수 있다.
보상 게이트전극(G3)의 상부전극(G3b)은 보상 반도체층(A3)의 채널영역과 중첩하게 배치될 수 있고, 제2스캔선(SL2)의 상부스캔선(SL2b)의 일부분일 수 있다. 보상 게이트전극(G3)의 하부전극(G3a)과 상부전극(G3b)은 서로 중첩하며, 보상 반도체층(A3)을 사이에 두고 서로 반대편에 위치할 수 있다. 이를 통해, 보상 게이트전극(G3)은 이중 게이트 구조로 구비될 수 있다.
제1초기화 게이트전극(G4)의 하부전극(G4a)은 제1초기화 반도체층(A4)의 채널영역과 중첩하게 배치될 수 있고, 이전 스캔선(SLp)의 하부스캔선(SLpa)의 일부분일 수 있다. 제1초기화 게이트전극(G4)의 하부전극(G4a)과 상부전극(G4b)은 서로 중첩하며, 제1초기화 반도체층(A4)을 사이에 두고 서로 반대편에 위치할 수 있다. 이를 통해, 제1초기화 게이트전극(G4)은 이중 게이트 구조로 구비될 수 있다.
다른 실시예로, 보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4)는 단일 게이트 구조로서, 각각 상부전극(G3b, G4b)만을 구비할 수 있다.
이중 게이트 구조에서, 게이트전극의 하부전극과 상부전극은 서로 전기적으로 연결되어야 한다. 즉, 보상 게이트전극(G3)의 하부전극(G3a)과 상부전극(G3b)이 서로 전기적으로 연결되어야 하며, 제1초기화 게이트전극(G4)의 하부전극(G4a)과 상부전극(G4b)이 서로 전기적으로 연결되어야 한다.
본 발명의 일 실시예에 따르면, 표시영역(DA, 도 1 참조) 외측의 주변영역(PA, 도 1 참조)에서 제2스캔선(SL2)의 하부스캔선(SL2a)과 상부스캔선(SL2b)이 서로 전기적으로 연결되고, 이전 스캔선(SLp)의 하부스캔선(SLpa)과 상부스캔선(SLpb)이 서로 전기적으로 연결될 수 있다. 이를 통해, 보상 게이트전극(G3)의 하부전극(G3a)과 상부전극(G3b)이 서로 전기적으로 연결되기 위한 컨택홀의 형성, 및 제1초기화 게이트전극(G4)의 하부전극(G4a)과 상부전극(G4b)이 서로 전기적으로 연결되기 위한 컨택홀의 형성을 화소영역에서 생략할 수 있다. 따라서, 제3패턴층(1300)과 제5패턴층(1500) 사이에 개재되는 절연층들(즉, 제1층간절연층 및 제3게이트절연층)에 상기 컨택홀을들을 패터닝하는 공정을 생략할 수 있고, 이에 따라 상기 패터닝을 위한 1개의 마스크의 사용을 줄일 수 있다. 결국, 공정이 단순화되고 원가 절감의 효과를 얻을 수 있다.
본 발명의 일 실시예에 따른 표시 장치(1)는 차폐층(SHL)을 구비할 수 있다. 일 예로, 차폐층(SHL)은 아일랜드 형상을 가질 수 있다. 일 실시예로, 차폐층(SHL)은 평면 상에서 제1패턴층(1100)의 일부와는 중첩하고, 제4패턴층(1400)과는 중첩되지 않을 수 있다. 예컨대, 차폐층(SHL)은 구동 박막트랜지스터(T1)의 적어도 일부와 중첩될 수 있고, 보상 반도체층(A3) 및 제1초기화 반도체층(A4)과는 중첩하지 않을 수 있다.
또한, 일 실시예로, 차폐층(SHL)은 가로 연결선(HCL)의 적어도 일부분과 중첩될 수 있다. 예컨대, 차폐층(SHL)은 가로 연결선(HCL)의 적어도 일부분과 중첩하도록 제2방향(예컨대, +x방향)으로 연장된 제1부분(SHL1)을 구비할 수 있다. 선택적 실시예로, 차폐층(SHL)은 세로 연결선(VCL)의 적어도 일부분과 중첩될 수 있다. 예컨대, 차폐층(SHL)은 세로 연결선(VCL)의 적어도 일부분과 중첩하도록 상기 제1부분(SHL1)으로부터 제1방향(예컨대, +y방향)으로 연장된 제2부분(SHL2)을 더 포함할 수 있다.
선택적 실시예로, 차폐층(SHL)은 제1부분(SHL1)으로부터 제3방향(예컨대, -y방향)으로 연장된 제3부분(SHL3)을 더 포함하고, 상기 제3부분(SHL3)은 제4연결전극(1640, 도 13 참조) 및 구동전압선(PL)의 일부분과 중첩할 수 있다.
도 12에 도시된 차폐층(SHL)의 평면 상의 형상은 예시적인 것이며, 본 발명은 이에 제한되지 않는다. 차폐층(SHL)은 구동 박막트랜지스터(T1)의 적어도 일부분 및 가로 연결선(HCL)의 적어도 일부분과 중첩되기 위한 다양한 형상을 가질 수 있다.
도 7과 함께 도 13을 참조하면, 제5패턴층(1500) 상에는 노드연결선(NC), 제2초기화전압선(VL2), 가로 연결선(HCL), 및 제1 내지 제6연결전극(1610, 1620, 1630, 1640, 1650, 1660)을 포함하는 제6패턴층(1600)이 배치될 수 있다. 일 예로, 제5패턴층(1500)과 제6패턴층(1600)은 서로 절연되도록, 그 사이에 제2층간절연층(116, 도 15 참조)이 개재될 수 있다.
제6패턴층(1600)은 예컨대, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제6패턴층(1600)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 즉, 노드연결선(NC), 제2초기화전압선(VL2), 가로 연결선(HCL), 및 제1 내지 제6연결전극(1610, 1620, 1630, 1640, 1650, 1660)은 동일 층 상에 배치되며, 동일 물질을 포함할 수 있다.
노드연결선(NC)은 제1방향(예컨대, +y방향)으로 연장되고, 구동 박막트랜지스터(T1)를 보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4)와 브릿지 연결시킬 수 있다. 예컨대, 노드연결선(NC)의 일단은 컨택홀을 통해 구동 게이트전극(G1)(또는 스토리지 커패시터의 제1전극)과 연결되고, 노드연결선(NC)의 타단은 컨택홀을 통해 보상 반도체층(A3) 및 제1초기화 반도체층(A4)과 연결될 수 있다.
제2초기화전압선(VL2)은 전체적으로 제2방향(예컨대, +x방향)으로 연장될 수 있다. 일 예로, 제2초기화전압선(VL2)은 노드연결선(NC)을 우회하도록 오메가(Ω) 또는 알파벳 "S"와 같이 복수 회 절곡된 형상을 가질 수 있다. 제2초기화전압선(VL2)은 컨택홀을 통해 제2초기화 박막트랜지스터(T7)의 제2초기화 반도체층(A7)과 연결될 수 있다.
가로 연결선(HCL)은 제2방향(예컨대, +x방향)을 따라 연장될 수 있다. 물론, 가로 연결선(HCL)은 부분적으로 제2방향과 상이한 방향을 따라 연장되도록 절곡된 부분을 포함할 수 있으나, 이 경우에도 가로 연결선(HCL)은 전체적으로 제2방향을 따라 연장될 수 있다. 가로 연결선(HCL)은 화소영역마다 배치될 수 있으며, 앞서 도 4를 참조하여 설명한 연결선(CL)의 일부일 수 있다.
가로 연결선(HCL)은 평면 상에서 구동 박막트랜지스터(T1)보다 보상 박막트랜지스터(T3)로부터 더 멀리 이격될 수 있다. 예컨대, 가로 연결선(HCL)은 구동 박막트랜지스터(T1)의 구동 반도체층(A1)보다 보상 박막트랜지스터(T3)의 보상 반도체층(A3)으로부터 더 멀리 이격될 수 있다. 또한, 가로 연결선(HCL)은 제1초기화 박막트랜지스터(T4)로부터 더 멀리 이격될 수도 있다. 일 실시예로, 가로 연결선(HCL)은 노드연결선(NC)과 중첩하지 않을 수 있다.
제1연결전극(1610)은 컨택홀을 통해 그 하부의 스위칭 반도체층(A2)과 전기적으로 연결될 수 있다.
제2연결전극(1620)은 컨택홀을 통해 그 하부의 차폐층(SHL)과 전기적으로 연결되고, 다른 컨택홀을 통해 그 하부의 동작제어 반도체층(A5)과 전기적으로 연결될 수 있다. 전술한 바와 같이, 차폐층(SHL)은 구동전압선(PL)과 전기적으로 연결되어 구동전원전압(ELVDD)을 인가받는 바, 제2연결전극(1620)은 차폐층(SHL)을 통해 공급받은 구동전원전압(ELVDD)을 동작제어 반도체층(A5)에 전달할 수 있다.
제3연결전극(1630)은 컨택홀을 통해 그 하부의 발광제어 반도체층(A6)과 전기적으로 연결될 수 있다.
제4연결전극(1640)은 컨택홀을 통해 그 하부의 스토리지 커패시터(Cst)의 제2전극(CE2)과 전기적으로 연결되고, 다른 컨택홀을 통해 그 하부의 차폐층(SHL)과 전기적으로 연결될 수 있다.
제5연결전극(1650)은 보상 박막트랜지스터(T3)를 구동 박막트랜지스터(T1) 및 발광제어 박막트랜지스터(T6)와 브릿지 연결시킬 수 있다. 예컨대, 제5연결전극(1650)의 일단은 컨택홀을 통해 보상 반도체층(A3)과 연결되고, 제5연결전극(1650)의 타단은 컨택홀을 통해 구동 반도체층(A1) 및 발광제어 반도체층(A6)과 연결될 수 있다.
제6연결전극(1660)은 컨택홀을 통해 그 하부의 제1초기화 반도체층(A4)과 전기적으로 연결되고, 다른 컨택홀을 통해 그 하부의 제1초기화전압선(VL1)과 전기적으로 연결될 수 있다.
도 7과 함께 도 14를 참조하면, 제6패턴층(1600) 상에는 데이터선(DL), 세로 연결선(VCL), 구동전압선(PL), 및 제7연결전극(1710)을 포함하는 제7패턴층(1700)이 배치될 수 있다. 일 예로, 제6패턴층(1600)과 제7패턴층(1700)은 서로 절연되도록, 그 사이에 제1유기절연층(117, 도 15 참조)이 개재될 수 있다.
제7패턴층(1700)은 예컨대, 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제7패턴층(1700)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다. 즉, 데이터선(DL), 세로 연결선(VCL), 구동전압선(PL), 및 제7연결전극(1710)은 동일 층 상에 배치되며, 동일 물질을 포함할 수 있다.
데이터선(DL)은 제1방향(예컨대, +y방향)으로 연장되고, 컨택홀을 통해 그 하부의 제1연결전극(1610)과 전기적으로 연결될 수 있다. 전술한 바와 같이, 제1연결전극(1610)은 스위칭 반도체층(A2)과 연결되므로, 데이터선(DL)은 제1연결전극(1610)을 통하여 스위칭 반도체층(A2)에 데이터 신호를 인가할 수 있다.
세로 연결선(VCL)은 제1방향(예컨대, +y방향)을 따라 연장될 수 있다. 물론, 세로 연결선(VCL)은 부분적으로 제1방향과 상이한 방향을 따라 연장되도록 절곡된 부분을 포함할 수 있으나, 이 경우에도 세로 연결선(VCL)은 전체적으로 제1방향을 따라 연장될 수 있다. 일 예로, 세로 연결선(VCL)은 화소영역마다 배치될 수 있으며, 앞서 도 4를 참조하여 설명한 연결선(CL)의 일부일 수 있다.
구동전압선(PL)은 제1방향(예컨대, +y방향)을 따라 연장될 수 있다. 구동전압선(PL)의 폭은 연장 방향(즉, 제1방향)을 따라 변할 수 있다. 구동전압선(PL)은 컨택홀을 통해 제4연결전극(1640)과 전기적으로 연결될 수 있다. 전술한 바와 같이, 제4연결전극(1640)은 스토리지 커패시터(Cst)의 제2전극(CE2) 및 차폐층(SHL)과 전기적으로 연결되므로, 구동전압선(PL)은 제4연결전극(1640)을 통하여 상기 제2전극(CE2)과 차폐층(SHL)에 구동전원전압(ELVDD, 도 6 참조)을 인가할 수 있다.
도 15는 도 7의 A-A'선을 따라 취한 표시 패널의 일부를 개략적으로 도시하는 단면도이다.
이하 도 15을 참조하여 본 발명의 일 실시예에 따른 표시 패널의 적층 구조에 대해 구체적으로 설명한다.
도 15을 참조하면, 표시 패널(10)은 기판(100)을 포함할 수 있다. 기판(100)은 글라스재, 세라믹재, 금속재, 또는 고분자 수지를 포함할 수 있다. 일 실시예로, 기판(100)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethylene naphthalate, PEN), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC), 및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP) 등의 고분자 수지를 포함할 수 있다. 기판(100)이 고분자 수지를 포함하는 경우, 플렉서블 또는 벤더블 특성을 가질 수 있다.
기판(100)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 예를 들어, 기판(100)은 제1유기 베이스층(101), 제1무기 배리어층(102), 제2유기 베이스층(103), 및 제2무기 배리어층(104)을 포함할 수 있다. 제1유기 베이스층(101) 및 제2유기 베이스층(103)은 각각 고분자 수지를 포함할 수 있다. 제1무기 배리어층(102) 및 제2무기 배리어층(104)은 외부 이물질의 침투를 방지하는 배리어층으로서, 실리콘질화물(SiNx) 또는 실리콘산화물(SiOx)과 같은 무기물을 포함하는 단층 또는 다층일 수 있다.
기판(100) 상에 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 기판(110)의 상면의 평활성을 높이는 역할을 할 수 있으며, 버퍼층(111)은 실리콘산화물(SiOx)과 같은 산화막, 및/또는 실리콘질화물(SiNx)과 같은 질화막, 또는 실리콘산질화물(SiOxNy)로 구비될 수 있다.
버퍼층(111) 상에는 제1패턴층(1100, 도 8 참조)이 배치될 수 있으며, 도 15에는 제1패턴층(1100) 중 구동 박막트랜지스터(T1)의 구동 반도체층(A1)이 도시되어 있다. 전술한 바와 같이, 구동 반도체층(A1)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 실시예로, 구동 반도체층(A1)은 실리콘 반도체 물질을 포함하는 실리콘 반도체층일 수 있다.
구동 반도체층(A1) 상에는 제1게이트절연층(112)이 위치할 수 있다. 제1게이트절연층(112)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제1게이트절연층(112) 상에는 제2패턴층(1200, 도 9 참조)이 배치될 수 있으며, 도 15에서는 제2패턴층(1200) 중 구동 박막트랜지스터(T1)의 구동 게이트전극(G1) 및 부스트 커패시터(Cbt)의 제3전극(CE3)이 도시되어 있다. 전술한 바와 같이, 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 구동 박막트랜지스터(T1)의 제어전극으로서의 기능뿐만 아니라, 스토리지 커패시터(Cst)의 제1전극(CE1)으로서의 기능도 수행할 수 있다.
구동 게이트전극(G1) 및 제3전극(CE3) 상에는 제2게이트절연층(113)이 배치될 수 있다. 제2게이트절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제2게이트절연층(113) 상에는 제3패턴층(1300, 도 10 참조)이 배치될 수 있으며, 도 15에서는 제3패턴층(1300) 중 스토리지 커패시터(Cst)의 제2전극(CE2) 및 제2스캔선(SL2)의 하부스캔선(SL2a)이 도시되어 있다. 스토리지 커패시터(Cst)의 제2전극(CE2)은 제1전극(CE1)과 중첩되도록 배치되며, 스토리지 개구부(SOP)를 구비할 수 있다. 전술한 바와 같이, 제2게이트절연층(113)은 스토리지 커패시터(Cst)의 유전체층의 역할을 할 수 있다.
제2스캔선(SL2)의 하부스캔선(SL2a)이 보상 박막트랜지스터(T3)의 보상 반도체층(A3)과 중첩되는 부분은 보상 박막트랜지스터(T3)의 보상 게이트전극(G3)의 하부전극(G3a)일 수 있다.
스토리지 커패시터(Cst)의 제2전극(CE2) 및 제2스캔선(SL2)의 하부스캔선(SL2a) 상에는 제1층간절연층(114)이 배치될 수 있다. 제1층간절연층(114)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1층간절연층(114)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제1층간절연층(114) 상에는 제4패턴층(1400, 도 11 참조)이 배치될 수 있으며, 도 15에서는 제4패턴층(1400) 중 보상 박막트랜지스터(T3)의 보상 반도체층(A3) 및 부스트 커패시터(Cbt)의 제4전극(CE4)이 도시되어 있다. 전술한 바와 같이, 보상 반도체층(A3)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 실시예로, 보상 반도체층(A3)은 산화물 반도체 물질을 포함할 수 있다.
부스트 커패시터(Cbt)의 제4전극(CE4)은 제3전극(CE3)과 중첩하도록 배치되며, 제3전극(CE3)과 제4전극(CE4) 사이에는 제2게이트절연층(113) 및 제1층간절연층(114)이 개재될 수 있다. 이러한 제2게이트절연층(113) 및 제1층간절연층(114)은 부스트 커패시터(Cbt)의 유전체층으로 기능할 수 있다.
보상 반도체층(A3) 및 제4전극(CE4) 상에는 제3게이트절연층(115)이 배치될 수 있다. 제3게이트절연층(115)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제3게이트절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제3게이트절연층(115) 상에는 제5패턴층(1500, 도 12 참조)이 배치될 수 있으며, 도 15에서는 제5패턴층(1500) 중 제2스캔선(SL2)의 상부스캔선(SL2b) 및 차폐층(SHL)이 도시되어 있다. 제2스캔선(SL2)의 상부스캔선(SL2b)이 보상 박막트랜지스터(T3)의 보상 반도체층(A3)과 중첩되는 부분은 보상 박막트랜지스터(T3)의 보상 게이트전극(G3)의 상부전극(G3b)일 수 있다.
일 실시예로, 차폐층(SHL)은 단면 상에서 구동 반도체층(A1)과 연결선(CL) 사이에 위치할 수 있다. 여기서, '단면 상에서'은 '기판(100)의 일 면에 수직한 가상의 평면 상에서'를 의미할 수 있다. 예컨대, 차폐층(SHL)은 구동 반도체층(A1)과 가로 연결선(HCL) 사이에 위치할 수 있고, 구동 반도체층(A1)과 세로 연결선(VCL) 사이에 위치할 수 있다.
제2스캔선(SL2)의 상부스캔선(SL2b) 및 차폐층(SHL) 상에는 제2층간절연층(116)이 배치될 수 있다. 제2층간절연층(116)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2층간절연층(116)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 및 아연산화물(ZnO2) 등을 적어도 하나 포함할 수 있다.
제2층간절연층(116) 상에는 제6패턴층(1600, 도 13 참조)이 배치될 수 있으며, 도 15에서는 제6패턴층(1600) 중 노드연결선(NC) 및 가로 연결선(HCL)이 도시되어 있다. 노드연결선(NC)은 일단에서 제2게이트절연층(113), 제1층간절연층(114), 제3게이트절연층(115), 및 제2층간절연층(116)에 형성된 컨택홀을 통해 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 접속할 수 있다. 노드연결선(NC)은 타단에서 제3게이트절연층(115) 및 제2층간절연층(116)에 형성된 컨택홀을 통해 보상 박막트랜지스터(T3)의 보상 반도체층(A3)과 접속할 수 있다. 따라서, 노드연결선(NC)은 구동 게이트전극(G1)과 보상 반도체층(A3)을 전기적으로 연결시킬 수 있다.
일 실시예로, 가로 연결선(HCL)은 노드연결선(NC)과 동일한 층 상에서 동일한 물질을 포함할 수 있다. 노드연결선(NC) 및 가로 연결선(HCL) 상에는 제1유기절연층(117)이 배치될 수 있다. 제1유기절연층(117)은 그 상면에 평탄한 면을 제공할 수 있다. 제1유기절연층(117)은 예컨대, 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다.
제1유기절연층(117) 상에는 제7패턴층(1700, 도 14 참조)이 배치될 수 있으며, 도 15에서는 제7패턴층(1700) 중 데이터선(DL), 세로 연결선(VCL), 및 구동전압선(PL)이 도시되어 있다. 일 실시예로, 세로 연결선(VCL)은 데이터선(DL) 및 구동전압선(PL)과 동일한 층 상에 배치되며, 동일한 물질을 포함할 수 있다.
데이터선(DL), 세로 연결선(VCL), 및 구동전압선(PL) 상에는 제2유기절연층(118)이 배치될 수 있다. 제2유기절연층(118)은 그 상면에 평탄한 면을 제공할 수 있다. 제2유기절연층(118)은 예컨대, 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다.
제2유기절연층(118) 상부에는 화소전극(210)이 배치될 수 있다. 화소전극(210)은 ITO, In2O3 또는 IZO 등의 투광성인 도전성 산화물로 형성된 투광성 도전층과, Al 또는 Ag 등과 같은 금속으로 형성된 반사층을 포함할 수 있다. 예컨대, 화소전극(210)은 ITO/Ag/ITO의 3층구조를 가질 수 있다.
화소전극(210) 상에는 화소정의막(120)이 배치되며, 화소정의막(120)은 각 화소에 대응하는 개구, 즉 적어도 화소전극(210)의 중앙부가 노출되도록 하는 개구(120OP)를 가짐으로써 화소의 발광영역을 정의할 수 있다. 또한, 화소정의막(120)은 화소전극(210)의 가장자리와 대향전극(230) 사이의 거리를 증가시킴으로써, 이들 사이에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(120)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
화소정의막(120) 상에는 중간층(220)이 배치될 수 있다. 중간층(220)은 화소전극(210)과 대향전극(230) 사이에 배치될 수 있다.
중간층(220)은 화소전극(210)에 대응되도록 형성된 발광층을 포함할 수 있다. 발광층은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물과 같은 유기 발광물질을 포함할 수 있다. 또는, 발광층은 무기 발광물질을 포함하거나, 양자점을 포함할 수 있다.
선택적 실시예로서, 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층들이 더 배치될 수 있다. 예컨대, 기능층들 중 제1기능층은 단층구조인 홀 수송층(HTL: Hole Transport Layer)으로서, 폴리에틸렌 디히드록시티오펜(PEDOT: poly-(3,4)-ethylene-dihydroxy thiophene)이나 폴리아닐린(PANI: polyaniline)으로 형성할 수 있다. 또는, 제1기능층은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다. 기능층들 중 제2기능층(223)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
비록 도 15에서는 일 예로서 중간층(220)이 하나의 화소전극(210)에 대응되어 형성되는 것을 도시하나, 본 발명은 이에 제한되지 않는다. 다른 예로, 중간층(220)은 복수의 화소전극(210)들에 걸쳐서 일체인 층을 포함할 수 있는 등 다양한 변형이 가능하다.
대향전극(230)은 중간층(220) 상에 배치되며, 표시영역(DA)을 덮도록 배치될 수 있다. 즉, 대향전극(230)은 복수의 화소전극(210)들을 커버하도록 일체(一體)로 형성될 수 있다. 대향전극(230)은 표시영역(DA, 도 1 참조)으로부터 주변영역(PA, 도 1 참조)으로 연장될 수 있다. 대향전극(230)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
화소전극(210), 중간층(220), 및 대향전극(230)의 적층 구조는 발광소자로서 유기발광다이오드(OLED)를 형성할 수 있다. 각 유기발광다이오드(OLED)의 발광영역은 화소(PX)로 정의될 수 있다. 화소정의막(120)의 개구(120OP)가 발광영역의 크기 및/또는 폭을 정의하기에, 화소(PX)의 크기 및/또는 폭은 해당하는 화소정의막(120)의 개구(120OP)의 크기 및/또는 폭에 의존할 수 있다.
선택적 실시예로서, 대향전극(230) 상에는 캡핑층(미도시)이 형성될 수 있다. 캡핑층은 유기 절연물을 포함하거나 그리고/또는 실리콘나이트라이드와 같은 무기 절연물을 포함할 수 있다. 캡핑층은 표시영역(DA)을 덮으며, 표시영역(DA)으로부터 주변영역(PA)까지 연장될 수 있다.
봉지층(300)은 복수의 유기발광다이오드(OLED)들을 커버하며, 외부로부터의 수분이나 산소 등에 의해 손상되는 것을 방지할 수 있다. 봉지층(300)은 표시영역(DA)을 덮으며, 표시영역(DA)으로부터 주변영역(PA)까지 연장될 수 있다. 이러한 봉지층(300)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 도 15는 일 예로, 봉지층(300)이 제1무기봉지층(310), 유기봉지층(320) 및 제2무기봉지층(330)을 포함하는 경우를 도시한다.
제1무기봉지층(310)은 대향전극(230)을 덮으며, 산화규소, 질화규소, 및/또는산질화규소 등을 포함할 수 있다. 제1무기봉지층(310)은 그 하부의 구조물을 따라 형성되기에, 상면이 평탄하지 않게 된다. 유기봉지층(320)은 이러한 제1무기봉지층(310)을 덮으며, 제1무기봉지층(310)과 달리 그 상면이 대략 평탄하도록 할 수 있다. 구체적으로, 유기봉지층(320)은 표시영역(DA)에 대응하는 부분에서는 상면이 대략 평탄하도록 할 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 아크릴계 수지는 예컨대 폴리메틸메타크릴레이트, 폴리아크릴산 등을 포함할 수 있다. 유기봉지층(320)은 투명성을 가질 수 있다. 제2무기봉지층(330)은 유기봉지층(320)을 덮으며, 산화규소, 질화규소, 및/또는 산질화규소 등을 포함할 수 있다.
제1 및 제2무기봉지층(310, 330)은 화학기상증착법(CVD)에 의해 형성될 수 있으며, 유기봉지층(320)은 액상 형태의 유기물을 기판(100) 상에 도포한 후 경화하는 공정을 통해 형성될 수 있다.
도 16은 도 7의 B-B'선을 따라 취한 표시 패널의 일부를 개략적으로 도시하는 단면도이다. 앞서 도 15를 참조하여 설명한 구성요소들과 동일하거나 대응되는 구성요소들에는 동일한 참조부호를 부여하였으며, 이에 대한 상세한 설명은 생략하도록 한다.
도 16에는 구동 박막트랜지스터(T1)의 구동 반도체층(A1)의 일부가 점선으로 도시되어 있는데, 이는 도 7의 B-B'선이 구동 반도체층(A1)을 지나지 않지만, 설명의 편의를 위해 도 16의 단면도에 구동 반도체층(A1)의 위치를 도시하기 위한 것이다.
도 16을 참조하면, 버퍼층(111) 상에는 발광제어 박막트랜지스터(T6)의 발광제어 반도체층(A6)이 위치하고, 제1게이트절연층(112) 상에는 발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)이 위치할 수 있다.
화소전극(210)은 발광제어 박막트랜지스터(T6)와 전기적으로 연결될 수 있고, 구동 전류를 제공받을 수 있다. 예컨대, 화소전극(210)은 제2유기절연층(118)에 형성된 컨택홀을 통해 제7연결전극(1710)과 접속하고, 제7연결전극(1710)은 제1유기절연층(117)에 형성된 컨택홀을 통해 제3연결전극(1630)과 접속하며, 그리고 제3연결전극(1630)은 제3연결전극(1630)과 발광제어 반도체층(A6) 사이에 개재된 절연층들(111, 112, 113, 114, 115)에 형성된 컨택홀을 통해 발광제어 반도체층(A6)과 접속할 수 있다. 결국, 화소전극(210)은 제3연결전극(1630) 및 제7연결전극(1710)을 통해 발광제어 반도체층(A6)과 전기적으로 연결될 수 있다.
가로 연결선(HCL)과 세로 연결선(VCL)은 서로 전기적으로 연결될 수 있다. 예컨대, 세로 연결선(VCL)은 제1유기절연층(117)에 형성된 컨택홀(이하, 제1컨택홀(CNT1)이라 칭함)을 통해 가로 연결선(HCL)과 전기적으로 연결될 수 있다. 전술한 바와 같이, 가로 연결선(HCL) 및 세로 연결선(VCL), 즉 연결선(CL)은 데이터 신호를 전달하는 배선일 수 있다.
한편, 연결선(CL)이 구동 박막트랜지스터(T1)와 중첩되거나 인접하는 경우, 연결선(CL)과 구동 박막트랜지스터(T1)는 서로 영향을 미칠 수 있다. 예컨대, 연결선(CL)과 구동 박막트랜지스터(T1)의 구동 게이트전극(G1) 사이에 기생 커패시턴스가 발생하고, 이로 인한 커플링 현상으로 인해 연결선(CL)을 통해 전달되는 데이터 신호가 지연되거나 표시 품질이 저하될 수 있다.
이러한 문제를 해결하기 위해, 본 발명의 일 실시예에서는 단면 상에서 연결선(CL)과 구동 박막트랜지스터(T1) 사이에 차폐층(SHL)이 위치할 수 있다. 또한, 차폐층(SHL)은 전원전압선과 전기적으로 연결되고, 정전압을 인가받을 수 있다. 예컨대, 차폐층은 구동전압선(PL)으로부터 구동전원전압(ELVDD)을 인가받을 수 있다. 이를 위해, 구동전압선(PL)은 적어도 일부가 제1유기절연층(117)에 형성된 컨택홀(이하, 제2컨택홀(CNT2)라 칭함)을 통해 차폐층(SHL)과 전기적으로 연결될 수 있다. 구체적으로, 구동전압선(PL)은 제2컨택홀(CNT2)을 통해 제4연결전극(1640)과 접속하고, 제4연결전극(1640)은 제4연결전극(1640)과 차폐층(SHL) 사이의 제3게이트절연층(115)에 형성된 컨택홀을 통해 차폐층(SHL)의 일부분과 접속할 수 있다. 예컨대, 차폐층(SHL)의 상기 일부분은 도 12를 참조하여 전술한 제3부분(SHL3)일 수 있다.
이와 같이, 차폐층(SHL)은 연결선(CL)과 구동 박막트랜지스터(T1) 사이에 위치하며 정전압을 인가받으므로, 연결선(CL)과 구동 박막트랜지스터(T1) 사이의 기생 커패시턴스 및 커플링 현상을 방지할 수 있다. 이를 통해, 표시 패널(10)의 표시 품질의 저하를 방지할 수 있다.
도 17은 본 발명의 일 실시예에 따른 표시 패널의 화소회로(PC)를 구성하는 일부 패턴층들을 발췌하여 개략적으로 도시한 평면도이다.
도 17은 제1패턴층(1100, 도 8 참조), 제2패턴층(1200, 도 9 참조)의 구동 게이트전극(G1), 제4패턴층(1400, 도 11 참조), 제5패턴층(1500, 도 12 참조)의 차폐층(SHL), 제6패턴층(1600, 도 13 참조)의 노드연결선(NC) 및 가로 연결선(HCL), 및 제7패턴층(1700, 도 14 참조)의 데이터선(DL), 세로 연결선(VCL) 및 구동전압선(PL)을 발췌하여 도시한다.
도 17을 참조하면, 연결선(CL)은 평면 상에서 제4패턴층(1400)과 중첩하지 않을 수 있다. 예컨대, 가로 연결선(HCL) 및/또는 세로 연결선(VCL)은 보상 반도체층(A3) 및 제1초기화 반도체층(A4)과 중첩하지 않을 수 있다. 즉, 연결선(CL)은 산화물 반도체를 포함하는 박막트랜지스터들, 예컨대 보상 박막트랜지스터(T3, 도 7 참조) 및/또는 제1초기화 박막트랜지스터(T4, 도 7 참조)와 중첩하지 않을 수 있다. 이를 통해, 데이터 신호를 전달하는 연결선(CL)이 보상 박막트랜지스터(T3) 및/또는 제1초기화 박막트랜지스터(T4)에 미치는 영향(예컨대, 커플링 문제)을 최소화할 수 있다.
또한, 연결선(CL)들이 보상 반도체층(A3) 및/또는 제1초기화 반도체층(A4)과 중첩하지 않음으로써, 보상 박막트랜지스터(T3) 및/또는 제1초기화 박막트랜지스터(T4)를 구성하는 반도체층 및 게이트전극들의 배치에 관한 설계 자유도가 커질 수 있다.
한편, 연결선(CL)들이 보상 반도체층(A3) 및 제1초기화 반도체층(A4)과 중첩하지 않도록 배치함에 따라, 연결선(CL)들의 일부는 구동 박막트랜지스터(T1)와 중첩될 수 있다.
본 발명의 일 실시예에 따르면, 평면 상에서 연결선(CL)의 적어도 일부 및 구동 박막트랜지스터(T1)들의 적어도 일부와 중첩하는 차폐층(SHL)이 구비될 수 있다. 일 실시예로, 차폐층(SHL)은 적어도 연결선(CL)과 구동 박막트랜지스터(T1)가 서로 중첩되는 영역에 배치될 수 있다. 일부 실시예로, 차폐층(SHL)은 가로 연결선(HCL)의 일부분 및/또는 세로 연결선(VCL)의 일부분과도 중첩될 수 있다. 따라서, 차폐층(SHL)은 연결선(CL)과 구동 박막트랜지스터(T1) 사이에 발생하는 기생 커패시턴스 및 커플링 문제를 최소화할 수 있다.
도 18은 본 발명의 다른 실시예에 따른 표시 패널의 화소회로(PC)를 구성하는 일부 패턴층을 발췌하여 개략적으로 도시한 평면도이다. 도 18은 제4패턴층(1400')을 도시하는 평면도이다.
도 18을 참조하면, 본 발명의 다른 실시예에 따른 제4패턴층(1400')은 차폐층(SHL')을 포함할 수 있다. 즉, 차폐층(SHL')은 보상 반도체층 (A3) 및 제1초기화 반도체층(A4)과 동일한 물질을 포함할 수 있다. 이 경우, 차폐층(SHL')은 산화물 반도체 물질을 포함할 수 있다.
도 19는 은 본 발명의 다른 실시예에 따른 표시 패널(10')의 일부를 개략적으로 도시하는 단면도이다. 도 19의 표시 패널(10')의 단면은 도 15의 표시 패널(10)의 단면에 대응될 수 있다.
도 19를 참조하면, 본 발명의 다른 실시예에 따른 차폐층(SHL')은 보상 반도체층(A3)과 동일한 층 상에 배치될 수 있다. 비록 도시되지는 않았으나, 차폐층(SHL')은 제1초기화 반도체층(A4)과도 동일한 층 상에 배치될 수 있다. 차폐층은 제1층간절연층(114)과 제3게이트절연층(115) 사이에 개재될 수 있다. 물론, 이러한 경우에도, 차폐층(SHL')은 구동전압선(PL)으로부터 정전압을 인가받도록 구동전압선(PL)과 전기적으로 연결될 수 있다.
지금까지는 표시 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 표시 장치를 제조하기 위한 표시 장치의 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 표시 장치
10: 표시 패널
CL: 연결선
VCL: 세로 연결선
HCL: 가로 연결선
DL: 데이터선
NC: 노드연결선
PL: 구동전압선
SHL: 차폐층
T1: 구동 박막트랜지스터
T3: 보상 박막트랜지스터
T4: 제1초기화 박막트랜지스터

Claims (20)

  1. 표시영역 및 상기 표시영역 외측의 주변영역을 포함하는 표시 장치에 있어서,
    기판;
    상기 표시영역에 위치하고, 상기 기판 상에 배치되는 제1반도체층;
    상기 제1반도체층 상에 배치되는 제2반도체층;
    상기 표시영역에 위치하며, 제1방향을 따라 연장된 데이터선;
    상기 주변영역에 위치하는 입력선;
    상기 표시영역에 위치하되, 상기 데이터선과 상기 입력선을 서로 전기적으로 연결시키는 연결선; 및
    상기 표시영역에 위치하되, 단면 상에서 상기 제1반도체층과 상기 연결선 사이에 위치한 차폐층;을 포함하고,
    상기 차폐층은 평면 상에서 상기 연결선의 적어도 일부와 중첩하는, 표시 장치.
  2. 제1항에 있어서,
    상기 연결선은 평면 상에서 상기 제2반도체층과 중첩하지 않는, 표시 장치.
  3. 제1항에 있어서,
    상기 연결선은,
    상기 제1방향을 따라 연장된 세로 연결선; 및
    상기 제1방향과 교차하는 제2방향을 따라 연장되며, 상기 세로 연결선과 상이한 층 상에 배치된 가로 연결선;을 포함하는, 표시 장치.
  4. 제3항에 있어서,
    상기 연결선의 상기 가로 연결선은, 평면 상에서 상기 제1반도체층 보다 상기 제2반도체층으로부터 더 멀리 이격된, 표시 장치.
  5. 제3항에 있어서,
    상기 세로 연결선은 상기 데이터선과 동일한 물질을 포함하는, 표시 장치.
  6. 제3항에 있어서,
    상기 차폐층은,
    상기 연결선의 상기 가로 연결선의 적어도 일부분과 중첩하도록 상기 제2방향으로 연장된 제1부분; 및
    상기 연결선의 상기 세로 연결선의 적어도 일부분과 중첩하도록 상기 제1방향으로 연장된 제2부분;을 포함하는, 표시 장치.
  7. 제1항에 있어서,
    상기 차폐층은, 상기 제2반도체층과 중첩하는 않는, 표시 장치.
  8. 제1항에 있어서,
    상기 제1반도체층과 적어도 일부가 중첩되는 제1게이트전극; 및
    상기 제2반도체층과 적어도 일부가 중첩되는 제2게이트전극;을 더 포함하는, 표시 장치.
  9. 제8항에 있어서,
    상기 차폐층은 상기 제2게이트전극과 동일한 물질을 포함하는, 표시 장치.
  10. 제1항에 있어서,
    상기 제1반도체층과 상기 제2반도체층은 서로 상이한 물질을 포함하는, 표시 장치.
  11. 제10항에 있어서,
    상기 제1반도체층은 실리콘 반도체 물질을 포함하고,
    상기 제2반도체층은 산화물 반도체 물질을 포함하는, 표시 장치.
  12. 제1항에 있어서,
    상기 차폐층은 상기 제2반도체층과 동일한 물질을 포함하는, 표시 장치.
  13. 제1항에 있어서,
    상기 기판 상에 배치되며, 상기 제1방향으로 연장된 전원전압선;을 더 포함하며,
    상기 차폐층은 상기 전원전압선과 전기적으로 연결되는, 표시 장치.
  14. 제1항에 있어서,
    상기 제1반도체층과 적어도 일부가 중첩되는 제1게이트전극;
    상기 제2반도체층과 적어도 일부가 중첩되는 제2게이트전극; 및
    상기 제1게이트전극과 상기 제2반도체층을 전기적으로 연결시키는 노드연결선;을 더 포함하며,
    상기 연결선은, 상기 제1방향을 따라 연장된 세로 연결선; 및 상기 제1방향과 교차하는 제2방향을 따라 연장된 가로 연결선;을 포함하고,
    상기 노드연결선은 상기 연결선의 상기 가로 연결선과 중첩하지 않는, 표시 장치.
  15. 제14항에 있어서,
    상기 노드연결선과 상기 연결선의 상기 가로 연결선은 동일한 물질을 포함하는, 표시 장치.
  16. 기판;
    상기 기판 상에 배치되는 제1반도체층;
    상기 제1반도체층 상에 배치되며, 상기 제1반도체층의 적어도 일부와 중첩되는 제1게이트전극;
    상기 제1게이트전극 상에 배치되며, 상기 제1반도체층과 상이한 물질을 포함하는 제2반도체층;
    상기 제2반도체층 상에 배치되며, 상기 제2반도체층의 적어도 일부와 중첩되는 제2게이트전극;
    상기 제2게이트전극 상에 배치되며, 제1방향을 따라 연장된 가로 연결선;
    상기 가로 연결선을 덮는 유기절연층;
    상기 유기절연층에 형성된 제1컨택홀을 통해 상기 가로 연결선과 전기적으로 연결되며, 상기 제1방향과 교차하는 제2방향을 따라 연장된 세로 연결선; 및
    상기 제1반도체층과 상기 가로 연결선 사이에 개재되며, 평면 상에서 상기 가로 연결선의 적어도 일부분 및 상기 세로 연결선의 적어도 일부분과 각각 중첩되는 차폐층;을 포함하는, 표시 장치.
  17. 제16항에 있어서,
    상기 가로 연결선은, 평면 상에서 상기 제1반도체층 보다 상기 제2반도체층으로부터 더 멀리 이격된, 표시 장치.
  18. 제16항에 있어서,
    상기 차폐층은 상기 제2게이트전극과 동일한 층 상에 배치되며, 동일한 물질을 포함하는, 표시 장치.
  19. 제16항에 있어서,
    상기 차폐층은 상기 제2반도체층과 동일한 층 상에 배치되며, 동일한 물질을 포함하는, 표시 장치.
  20. 제16항에 있어서,
    각각 상기 제2방향을 따라 연장되며, 상기 세로 연결선과 동일한 층 상에 배치되는 데이터선 및 전원전압선;을 더 포함하며,
    상기 전원전압선은, 적어도 일부가 상기 유기절연층에 형성된 제2컨택홀을 통해 상기 차폐층과 전기적으로 연결되는, 표시 장치.
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