KR20220132097A - 디스플레이 패널 및 이를 구비하는 디스플레이 장치 - Google Patents

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KR20220132097A
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장재용
이선화
이유진
박희진
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삼성디스플레이 주식회사
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Abstract

본 발명의 일 측면에 의하면, 전면 표시영역, 상기 전면 표시영역의 모퉁이(corner)에서 연장되며 제1코너 표시영역과 제2코너 표시영역을 포함하는 코너 표시영역 및 상기 코너 표시영역 외측의 주변영역을 갖되, 상기 제1코너 표시영역은 상기 전면 표시영역으로부터 멀어지는 방향으로 연장되는 연장부들과 상기 연장부들 사이 각각에 정의된 절개부들을 포함하는, 기판, 상기 제2코너 표시영역에 위치하고, 상기 전면 표시영역에 배치된 전면 화소 및 상기 제1코너 표시영역에 배치된 코너 화소 각각과 전기적으로 연결된, 제1코너 구동회로, 상기 제2코너 표시영역에 위치하고, 상기 제1코너 표시영역에 배치된 코너 화소와 전기적으로 연결되며, 상기 전면 화소와는 전기적으로 연결되지 않는, 제2코너 구동회로 및 상기 주변영역에 위치하고, 상기 제2코너 구동회로와 전기적으로 연결된, 부하부를 구비하는, 디스플레이 패널을 제공한다.

Description

디스플레이 패널 및 이를 구비하는 디스플레이 장치{Display panel and display apparatus comprising the same}
본 발명의 실시예들은 디스플레이 장치에 관한 것으로서, 보다 상세하게는 전면 영역만 아니라 측면 영역 및/또는 코너 영역에서도 이미지가 디스플레이될 수 있도록 표시영역이 확장된 디스플레이 패널 및 이를 구비하는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 데이터를 시각적으로 표시하는 장치이다. 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.
최근 디스플레이 장치는 그 용도가 다양해지면서 디스플레이 장치의 품질 및 기능을 향상시키는 설계가 다양하게 시도되고 있다. 예컨대, 곡면형 디스플레이 장치, 폴더블 디스플레이 장치 및 롤러블 디스플레이 장치 등에 대한 연구개발이 활발하게 진행되고 있다. 또한, 표시영역이 확대되고, 비표시영역은 축소되는 추세이다. 이에 따라, 디스플레이 장치의 형태를 설계하는데 다양한 방법이 도출되고 있다.
본 발명의 실시예들은 측면 영역 및/또는 코너 영역에서도 이미지가 디스플레이될 수 있도록 표시영역이 확장된 디스플레이 패널 및 이를 구비하는 디스플레이 장치를 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 전면 표시영역, 상기 전면 표시영역의 모퉁이(corner)에서 연장되며 제1코너 표시영역과 제2코너 표시영역을 포함하는 코너 표시영역 및 상기 코너 표시영역 외측의 주변영역을 갖되, 상기 제1코너 표시영역은 상기 전면 표시영역으로부터 멀어지는 방향으로 연장되는 연장부들과 상기 연장부들 사이 각각에 정의된 절개부들을 포함하는, 기판, 상기 제2코너 표시영역에 위치하고, 상기 전면 표시영역에 배치된 전면 화소 및 상기 제1코너 표시영역에 배치된 코너 화소 각각과 전기적으로 연결된, 제1코너 구동회로, 상기 제2코너 표시영역에 위치하고, 상기 제1코너 표시영역에 배치된 코너 화소와 전기적으로 연결되며, 상기 전면 화소와는 전기적으로 연결되지 않는, 제2코너 구동회로 및 상기 주변영역에 위치하고, 상기 제2코너 구동회로와 전기적으로 연결된, 부하부를 구비하는, 디스플레이 패널이 제공된다.
본 실시예에 따르면, 상기 연장부들은 상기 부하부가 배치되지 않는 제1연장부와 상기 부하부가 배치된 제2연장부를 포함하고, 상기 제1연장부에는 상기 제1코너 구동회로와 전기적으로 연결된 코너 화소가 상기 제1연장부를 따라 배열되며, 상기 제2연장부에는 상기 제2코너 구동회로와 전기적으로 연결된 코너 화소가 상기 제2연장부를 따라 배열될 수 있다.
본 실시예에 따르면, 상기 제2코너 표시영역에 위치하는 전압배선, 상기 제2연장부에 상기 제2연장부를 따라 연장되며, 일단이 상기 전압배선과 전기적으로 연결되고, 타단이 상기 부하부와 전기적으로 연결된, 코너 전압배선 및 상기 제2연장부에 상기 제2연장부를 따라 연장되며, 일단이 상기 제2코너 구동회로와 전기적으로 연결되고, 타단이 상기 부하부와 전기적으로 연결된, 코너 신호배선을 더 구비할 수 있다.
본 실시예에 따르면, 상기 부하부는 제1도전층과, 상기 제1도전층 상부에 위치하며 상기 제1도전층과 중첩하는 제2도전층을 포함하고, 상기 코너 신호배선의 상기 타단은 상기 제1도전층과 전기적으로 연결되고, 상기 코너 전압배선의 상기 타단은 상기 제2도전층과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 코너 화소는 각각 적어도 하나의 박막트랜지스터 및 적어도 하나의 스토리지 커패시터를 갖는 코너 화소회로와 전기적으로 연결되고, 상기 적어도 하나의 박막트랜지스터는 반도체층, 상기 반도체층과 중첩하는 게이트전극 및 상기 반도체층과 전기적으로 연결된 소스전극과 드레인전극을 갖고, 상기 적어도 하나의 스토리지 커패시터는 상기 게이트전극과 동일한 층 상에 배치되는 하부전극 및 상기 하부전극과 중첩하는 상부전극을 갖고, 상기 제1도전층은, 상기 게이트전극 또는 상기 하부전극과 동일한 층 구조를 가지며 동일한 물질을 포함하고, 상기 제2도전층은, 상기 상부전극과 동일한 층 구조를 가지며 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 부하부는 제1도전층과, 상기 제1도전층 상부에 위치하며 상기 제1도전층과 중첩하는 제2도전층과, 상기 제2도전층 상부에 위치하며 상기 제2도전층과 중첩하는 제3도전층을 포함하고, 상기 코너 신호배선의 상기 타단은 상기 제1도전층과 전기적으로 연결되고, 상기 코너 전압배선의 상기 타단은 상기 제3도전층과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 코너 화소는 각각 적어도 하나의 박막트랜지스터 및 적어도 하나의 스토리지 커패시터를 갖는 코너 화소회로와 전기적으로 연결되고, 상기 적어도 하나의 박막트랜지스터는 반도체층, 상기 반도체층과 중첩하는 게이트전극 및 상기 반도체층과 전기적으로 연결된 소스전극과 드레인전극을 갖고, 상기 적어도 하나의 스토리지 커패시터는 상기 게이트전극과 동일한 층 상에 배치되는 하부전극 및 상기 하부전극과 중첩하는 상부전극을 갖고, 상기 제1도전층은, 상기 반도체층과 동일한 층 구조를 가지며 동일한 물질을 포함하고, 상기 제2도전층은, 상기 게이트전극 또는 상기 하부전극과 동일한 층 구조를 가지며 동일한 물질을 포함하고, 상기 제3도전층은, 상기 상부전극과 동일한 층 구조를 가지며 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 기판의 상면에 수직인 방향에서 바라볼 시, 상기 부하부의 외측 에지의 형상은 상기 부하부가 배치된 연장부의 외측 에지의 형상과 동일할 수 있다.
본 실시예에 따르면, 상기 부하부는 상기 제2연장부마다 1개씩 배치될 수 있다.
본 실시예에 따르면, 상기 부하부는 상기 제2연장부마다 2개씩 배치될 수 있다.
본 실시예에 따르면, 상기 제2코너 표시영역에 위치하는 상기 코너 화소는 상기 제1코너 구동회로 또는 제2코너 구동회로와 중첩할 수 있다.
본 실시예에 따르면, 상기 표시영역은, 상기 전면 표시영역의 측면에서 연장되고, 측면 화소가 배치된 측면 표시영역을 더 포함할 수 있다.
본 발명의 다른 관점에 따르면, 전면 표시영역, 상기 전면 표시영역의 모퉁이(corner)에서 연장되며 사전 설정된 곡률 반경으로 구부러진 코너 표시영역 및 상기 코너 표시영역 외측의 주변영역을 갖되, 상기 코너 표시영역은 제1코너 표시영역 및 제2코너 표시영역을 포함하는, 디스플레이 패널 및 상기 디스플레이 패널을 덮고, 상기 디스플레이 패널의 형상에 대응하는 형상을 갖는, 커버 윈도우를 구비하고, 상기 디스플레이 패널은, 상기 제2코너 표시영역에 위치하고, 상기 전면 표시영역에 배치된 전면 화소 및 상기 제1코너 표시영역에 배치된 코너 화소 각각과 전기적으로 연결된, 제1코너 구동회로, 상기 제2코너 표시영역에 위치하고, 상기 제1코너 표시영역에 배치된 코너 화소와 전기적으로 연결되며, 상기 전면 화소와는 전기적으로 연결되지 않는, 제2코너 구동회로 및 상기 주변영역에 위치하고, 상기 제2코너 구동회로와 전기적으로 연결된, 부하부를 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 따르면, 상기 제1코너 표시영역은 상기 전면 표시영역으로부터 멀어지는 방향으로 연장되는 연장부들을 포함하고, 상기 연장부들은 상기 부하부가 배치되지 않는 제1연장부와 상기 부하부가 배치된 제2연장부를 포함하고, 상기 제1연장부에는 상기 제1코너 구동회로와 전기적으로 연결된 코너 화소가 상기 제1연장부를 따라 배열되며, 상기 제2연장부에는 상기 제2코너 구동회로와 전기적으로 연결된 코너 화소가 상기 제2연장부를 따라 배열될 수 있다.
본 실시예에 따르면, 상기 제2코너 표시영역에 위치하는 전압배선, 상기 제2연장부에 상기 제2연장부를 따라 연장되며, 일단이 상기 전압배선과 전기적으로 연결되고, 타단이 상기 부하부와 전기적으로 연결된, 코너 전압배선 및 상기 제2연장부에 상기 제2연장부를 따라 연장되며, 일단이 상기 제2코너 구동회로와 전기적으로 연결되고, 타단이 상기 부하부와 전기적으로 연결된, 코너 신호배선을 더 구비할 수 있다.
본 실시예에 따르면, 상기 부하부는 제1도전층과, 상기 제1도전층 상부에 위치하며 상기 제1도전층과 중첩하는 제2도전층을 포함하고, 상기 코너 신호배선의 상기 타단은 상기 제1도전층과 전기적으로 연결되고, 상기 코너 전압배선의 상기 타단은 상기 제2도전층과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 코너 화소는 각각 적어도 하나의 박막트랜지스터 및 적어도 하나의 스토리지 커패시터를 갖는 코너 화소회로와 전기적으로 연결되고, 상기 적어도 하나의 박막트랜지스터는 반도체층, 상기 반도체층과 중첩하는 게이트전극 및 상기 반도체층과 전기적으로 연결된 소스전극과 드레인전극을 갖고, 상기 적어도 하나의 스토리지 커패시터는 상기 게이트전극과 동일한 층 상에 배치되는 하부전극 및 상기 하부전극과 중첩하는 상부전극을 갖고, 상기 제1도전층은, 상기 게이트전극 또는 상기 하부전극과 동일한 층 구조를 가지며 동일한 물질을 포함하고, 상기 제2도전층은, 상기 상부전극과 동일한 층 구조를 가지며 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 부하부는 제1도전층과, 상기 제1도전층 상부에 위치하며 상기 제1도전층과 중첩하는 제2도전층과, 상기 제2도전층 상부에 위치하며 상기 제2도전층과 중첩하는 제3도전층을 포함하고, 상기 코너 신호배선의 상기 타단은 상기 제1도전층과 전기적으로 연결되고, 상기 코너 전압배선의 상기 타단은 상기 제3도전층과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 코너 화소는 각각 적어도 하나의 박막트랜지스터 및 적어도 하나의 스토리지 커패시터를 갖는 코너 화소회로와 전기적으로 연결되고, 상기 적어도 하나의 박막트랜지스터는 반도체층, 상기 반도체층과 중첩하는 게이트전극 및 상기 반도체층과 전기적으로 연결된 소스전극과 드레인전극을 갖고, 상기 적어도 하나의 스토리지 커패시터는 상기 게이트전극과 동일한 층 상에 배치되는 하부전극 및 상기 하부전극과 중첩하는 상부전극을 갖고, 상기 제1도전층은, 상기 반도체층과 동일한 층 구조를 가지며 동일한 물질을 포함하고, 상기 제2도전층은, 상기 게이트전극 또는 상기 하부전극과 동일한 층 구조를 가지며 동일한 물질을 포함하고, 상기 제3도전층은, 상기 상부전극과 동일한 층 구조를 가지며 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 평면도 상에서 상기 부하부의 외측 에지의 형상은 상기 부하부가 배치된 연장부의 외측 에지의 형상과 동일할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 측면 및 코너 영역에서도 이미지가 디스플레이될 수 있도록 표시영역이 확장된 디스플레이 패널 및 이를 구비하는 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 사시도이다.
도 2a 내지 도 2c는 도 1의 디스플레이 장치의 일부를 개략적으로 도시하는 단면도들이다.
도 3은 도 1의 디스플레이 장치가 구비할 수 있는 디스플레이 패널의 일부를 개략적으로 도시하는 평면도이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 패널의 일부를 개략적으로 도시하는 단면도이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 패널의 일부를 개략적으로 도시하는 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 부화소의 등가회로도이다.
도 6b는 본 발명의 다른 실시예에 따른 부화소의 등가회로도이다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 패널의 일부를 확대하여 개략적으로 도시하는 평면도이다.
도 8은 본 발명의 일 실시예에 따른 디스플레이 패널의 일부를 확대하여 개략적으로 도시하는 평면도이다.
도 9는 본 발명의 일 실시예에 따른 연장부들의 일부를 개략적으로 도시하는 평면도이다.
도 10은 본 발명의 다른 실시예에 따른 연장부들의 일부를 개략적으로 도시하는 평면도이다.
도 11은 본 발명의 일 실시예에 따른 연장부의 일부를 개략적으로 도시하는 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 연장부의 일부를 개략적으로 도시하는 단면도이다.
도 13은 본 발명의 일 실시예에 따른 부하부의 일부를 개략적으로 도시하는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서 상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 사시도이고, 도 2a 내지 도 2c는 도 1의 디스플레이 장치의 일부를 개략적으로 도시하는 단면도들이다.
구체적으로, 도 2a 및 도 2b는 각각 도 1의 x방향 및 y방향으로 취한 디스플레이 장치(1)의 단면도들에 대응하고, 도 2c는 도 1의 디스플레이 장치(1)에서 전면 표시영역(FDA) 양측에 코너 표시영역(CDA)이 배치된 단면을 도시한 것이다.
본 발명의 일 실시예에 따른 디스플레이 장치(1)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 표시 화면을 제공하는 다양한 장치가 그에 해당될 수 있다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디스플레이 장치(1)는 표시영역(DA) 및 표시영역(DA) 외측의 주변영역(PA)을 포함할 수 있다.
표시영역(DA)은 전면 표시영역(FDA), 측면 표시영역(SDA), 코너 표시영역(CDA)을 포함할 수 있다. 전면 표시영역(FDA), 측면 표시영역(SDA) 및 코너 표시영역(CDA) 각각에는 발광소자를 포함하는 복수의 화소들이 배치될 수 있으며, 이러한 복수의 화소(PX)들을 통해 이미지를 표시할 수 있다. 이를 통해 본 실시예에 따른 디스플레이 장치(1)는 전면부, 측면부 및/또는 코너부에서 이미지를 표시할 수 있다.
전면 표시영역(FDA)은 디스플레이 패널(10)의 전면부에 위치하는 표시영역(DA)이다. 전면 표시영역(FDA)에는 전면 화소(PXf)들이 배치될 수 있다. 전면 표시영역(FDA)은 구부러지지 않고 편평한 형상을 가질 수 있다. 한편, 도 1에서는 전면 표시영역(FDA)이 제1방향(예컨대, x방향)의 단변과 제2방향(예컨대, y방향)의 장변을 포함하는 직사각형 형상인 경우가 도시되어 있으나, 이에 제한되는 것은 아니다. 예컨대, 전면 표시영역(DA)은 단변과 장변이 만나는 코너가 라운드진 직사각형, 직사각형 이외의 다각형, 원형, 타원형 등 임의의 형상으로 형성될 수 있다.
측면 표시영역(SDA)은 디스플레이 패널(10)의 측면부에 위치하는 표시영역(DA)이다. 측면 표시영역(SDA)에는 측면 화소(PXs)들이 배치될 수 있다. 측면 표시영역(SDA)은 전면 표시영역(FDA)의 일측에서 연장되는 영역일 수 있다. 일 실시예로, 측면 표시영역(SDA)은 전면 표시영역(FDA)의 변들(제1변 내지 제4변) 각각에서 연장되는 제1측면 표시영역(SDA1), 제2측면 표시영역(SDA2), 제3측면 표시영역(SDA3) 및/또는 제4측면 표시영역(SDA4)을 포함할 수 있다.
측면 표시영역(SDA)은 소정의 곡률반지름을 가지며 구부러진 형상을 가질 수 있다. 이와 관련하여 도 2a 및 도 2b에서는 제1측면 표시영역(SDA1) 및 제4측면 표시영역(SDA4)이 서로 동일한 제1곡률반지름(R1)을 갖고, 제2측면 표시영역(SDA2) 및 제3측면 표시영역(SDA3)이 서로 동일한 제2곡률반지름(R2)을 갖는 경우를 도시하고 있으나 이에 제한되는 것은 아니다. 일 실시예로, 제1 내지 제4측면 표시영역(SDA1, SDA2, SDA3, SDA4)은 서로 동일한 곡률반지름을 가질 수 있다. 다른 실시예로, 제1 내지 제4측면 표시영역(SDA1, SDA2, SDA3, SDA4) 중 둘 이상은 서로 상이한 곡률반지름을 가질 수 있다.
코너 표시영역(CDA)은 디스플레이 패널(10)의 코너부에 위치하는 표시영역(DA)이다. 코너 표시영역(CDA)에는 코너 화소(PXc)들이 배치될 수 있다. 코너 표시영역(CDA)은 이웃하는 측면 표시영역(SDA)들 사이에 배치될 수 있다. 예컨대, 도 1에 도시된 바와 같이, 코너 표시영역(CDA)은 제1측면 표시영역(SDA1)과 제2측면 표시영역(SDA2) 사이, 제2측면 표시영역(SDA2)과 제3측면 표시영역(SDA3) 사이, 제3측면 표시영역(SDA3)과 제4측면 표시영역(SDA4) 사이 및/또는 제4측면 표시영역(SDA4)과 제1측면 표시영역(SDA1) 사이에 배치될 수 있다.
도 2c를 참조하면, 코너 표시영역(CDA)은 제3곡률반지름(R3)을 가지며 구부러진 형상을 가질 수 있다. 일 실시예로, 제3곡률반지름(R3)은 위치에 따라 상이할 수 있다. 이때, 제3곡률반지름(R3)의 변화는 인접한 측면 표시영역(SDA)이 갖는 곡률반지름에 의존할 수 있다. 예컨대, 제1측면 표시영역(SDA1)과 제2측면 표시영역(SDA2) 사이의 코너 표시영역(CDA)의 제3곡률반지름(R3)은 제1측면 표시영역(SDA1)의 제1곡률반지름(R1) 및 제2측면 표시영역(SDA2)의 제2곡률반지름(R2)에 의존할 수 있다. 구체적인 예로, 제1곡률반지름(R1)이 제2곡률반지름(R2)보다 작은 경우, 코너 표시영역(CDA)의 곡률반지름은 제1측면 표시영역(SDA1)으로부터 제2측면 표시영역(SDA2) 방향으로 점차 증가할 수 있다. 즉, 코너 표시영역(CDA)의 제3곡률반지름(R3)은 제1곡률반지름(R1) 이상 제2곡률반지름(R2) 이하의 범위에서 변화할 수 있다.
일 실시예로, 코너 표시영역(CDA)의 해상도 및/또는 측면 표시영역(SDA)의 해상도는 전면 표시영역(FDA)의 해상도와 대비하여 상대적으로 낮을 수 있다. 즉, 코너 표시영역(CDA)에 단위 면적당 배치되는 코너 화소(PXc)들의 수 및/또는 측면 표시영역(SDA)에 단위 면적당 배치되는 측면 화소(PXs)들의 수는 전면 표시영역(FDA)에 단위 면적당 배치되는 전면 화소(PXf)들의 수보다 작을 수 있다. 다른 실시예로, 코너 표시영역(CDA)의 해상도 및/또는 측면 표시영역(SDA)의 해상도는 전면 표시영역(FDA)의 해상도와 동일하거나 상대적으로 높을 수 있다.
주변영역(PA)은 이미지를 표시하지 않는 비표시영역일 수 있다. 주변영역(PA)은 표시영역(DA)의 적어도 일부를 둘러쌀 수 있다. 예컨대, 주변영역(PA)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 주변영역(PA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다. 또한, 주변영역(PA)에는 표시영역(DA) 내로 인가되는 전기적 신호를 제어하기 위한 회로부의 일부가 위치할 수 있다.
한편, 도 2a 내지 도 2c를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(1)는 디스플레이 패널(10) 및 디스플레이 패널(10) 상부에 배치된 커버 윈도우(20)를 구비할 수 있다.
커버 윈도우(20)는 디스플레이 패널(10)을 커버하여 보호하는 역할을 할 수 있다. 커버 윈도우(20)는 투명한 물질로 이루어질 수 있다. 커버 윈도우(20)는 예를 들어, 유리나 플라스틱을 포함하여 이루어질 수 있다. 커버 윈도우(20)가 플라스틱을 포함하는 경우, 커버 윈도우(20)는 플렉서블한 성질을 가질 수 있다.
커버 윈도우(20)의 형상은 적용되는 디스플레이 장치(1)의 형상에 상응(대응)할 수 있다. 예를 들어, 디스플레이 장치(1)가 측면 표시영역(SDA) 및 코너 표시영역(CDA)을 포함하는 경우, 커버 윈도우(20)는 측면 표시영역(SDA)에 대응하는 측면 영역 및 코너 표시영역(CDA)에 대응하는 코너 영역을 포함할 수 있다. 커버 윈도우(20)의 측면 영역 및 코너 영역은 소정의 곡률을 가지며 구부러질 수 있다. 또한, 커버 윈도우(20)의 측면 영역의 곡률 및/또는 코너 영역의 곡률은 일정한 곡률이거나 변화하는 곡률일 수 있다.
디스플레이 패널(10)은 커버 윈도우(20)의 하부에 배치될 수 있다. 일 실시예로, 커버 윈도우(20)와 디스플레이 패널(10)은 접착 부재(미도시)를 통해 결합될 수 있다. 접착 부재는 투명 접착 필름(optically cleared adhesive film, OCA) 또는 투명 접착 레진(optically cleared resin, OCR)일 수 있다.
도 3은 도 1의 디스플레이 장치가 구비할 수 있는 디스플레이 패널의 일부를 개략적으로 도시하는 평면도이다.
참고로 도 3은 디스플레이 패널(10)의 측면 표시영역(SDA) 및 코너 표시영역(CDA)이 구부러지기 전의 모습을 도시한 것으로서, 도 1에 도시된 바와 같이 측면 표시영역(SDA) 및 코너 표시영역(CDA)이 구부러질 수 있다.
도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디스플레이 패널(10)은 기판(100) 및 기판(100) 상의 구성 요소들을 구비할 수 있다.
기판(100)은 전면 표시영역(FDA), 측면 표시영역(SDA) 및 코너 표시영역(CDA)을 포함하는 표시영역(DA)과 표시영역(DA) 외측의 주변영역(PA)을 가질 수 있다. 표시영역 상에는 복수의 화소들이 배치될 수 있으며, 화소들 각각은 복수의 부화소들의 집합으로 구성될 수 있다. 일 실시예로, 화소들은 각각 적색, 녹색, 청색 및/또는 백색을 방출하는 발광소자를 갖는 부화소들을 구비할 수 있다.
전면 표시영역(FDA)에는 복수의 전면 화소(PXf)들이 배치된다. 전면 표시영역(FDA)에는 전면 화소(PXf)들에 의하여 전면 이미지가 표시될 수 있다. 전면 화소(PXf)들은 제1방향(예컨대, x방향)으로 연장된 게이트선(GL) 및 제2방향(예컨대, y방향)으로 연장된 데이터선(DL)과 교차하는 지점에 위치할 수 있다. 여기서 게이트선(GL)은 화소들이 구비한 화소회로에 전기적 제어신호를 전달하는 배선이다. 게이트선(GL)은 스캔신호를 전달하는 스캔선 및/또는 발광제어신호를 전달하는 발광제어선을 포함할 수 있다.
측면 표시영역(SDA)은 전면 표시영역(FDA)의 상, 하, 좌, 우에 배치될 수 있다. 측면 표시영역(SDA)은 전면 표시영역(FDA)의 각 변에서 연장될 수 있다. 측면 표시영역(SDA)에는 복수의 측면 화소(PXs)들이 배치된다. 측면 표시영역(SDA)에는 측면 화소(PXs)들에 의하여 측면 이미지가 표시될 수 있다. 측면 이미지는 전면 이미지와 함께 하나의 전체 이미지를 형성할 수도 있고, 측면 이미지는 전면 이미지로부터 독립된 이미지일 수도 있다.
코너 표시영역(CDA)은 전면 표시영역(FDA)의 코너들로부터 연장된 영역에 배치될 수 있다. 코너 표시영역(CDA)은 두 개의 측면 표시영역(SDA) 사이에 배치될 수 있다. 코너 표시영역(CDA)에는 복수의 코너 화소(PXc)들이 배치된다. 코너 표시영역(CDA)에는 코너 화소(PXc)에 의하여 코너 이미지가 표시될 수 있다. 코너 이미지는 전면 이미지 및/또는 측면 이미지와 함께 하나의 전체 이미지를 형성할 수도 있고, 코너 이미지는 전면 이미지 및/또는 측면 이미지로부터 독립된 이미지일 수도 있다.
코너 표시영역(CDA)은 제1코너 표시영역(CDA1) 및 제2코너 표시영역(CDA2)을 포함할 수 있다. 제1코너 표시영역(CDA1)은 제2코너 표시영역(CDA2)보다 기판(100)의 가장자리에 배치되며, 제2코너 표시영역(CDA2)은 제1코너 표시영역(CDA1)과 전면 표시영역(FDA) 사이에 배치될 수 있다.
제2코너 표시영역(CDA2)에는 코너 화소(PXc) 이외에 코너 구동회로(CDRV)가 배치될 수 있다. 일 실시예로, 제2코너 표시영역(CDA2)에 배치된 코너 화소(PXc)들은 코너 구동회로(CDRV)와 중첩할 수 있다.
코너 구동회로(CDRV)는 코너 표시영역(CDA)에 배치된 코너 화소(PXc)를 구동하기 위한 제어신호(예컨대, 스캔신호 및/또는 발광제어신호)를 제공할 수 있다. 또한, 코너 구동회로(CDRV)의 적어도 일부는 전면 표시영역(FDA)에 배치된 전면 화소(PXf)들 및/또는 측면 표시영역(SDA)에 배치된 측면 화소(PXs)들을 구동하기 위한 제어신호를 제공할 수 있다. 코너 구동회로(CDRV)는 제1코너 구동회로(CDRV1)와 제2코너 구동회로(CDRV2)를 포함한다.
제1코너 구동회로(CDRV1)는 코너 화소(PXc)들을 구동하는 화소회로 및 전면 화소(PXf)들을 구동하는 화소회로에 동시에 전기적으로 연결된 코너 구동회로(CDRV)이다. 제1코너 구동회로(CDRV1)에 연결된 게이트선(GL)은 제1코너 구동회로(CDRV1)의 양쪽에서 전면 표시영역(FDA) 방향과 제1코너 표시영역(CDA1) 방향 각각으로 연장될 수 있다.
제2코너 구동회로(CDRV2)는 코너 화소(PXc)들을 구동하는 화소회로와는 전기적으로 연결되었지만, 전면 화소(PXf)들을 구동하는 화소회로와는 전기적으로 연결되지 않은, 코너 구동회로(CDRV)이다. 제2코너 구동회로(CDRV2)에 연결된 게이트선(GL)은 제2코너 구동회로(CDRV2)에서 제1코너 표시영역(CDA1) 방향으로 연장되고, 전면 표시영역(FDA) 방향으로는 연장되지 않는다.
주변영역(PA)은 표시영역(DA)의 외측에 배치될 수 있다. 구체적으로, 주변영역(PA)은 측면 표시영역(SDA)의 외측 및 코너 표시영역(CDA)의 외측에 배치될 수 있다. 주변영역(PA)에는 게이트 구동회로(GDRV) 및 단자부(PDA)가 구비될 수 있다.
게이트 구동회로(GDRV)는 전면 화소(PXf)들 및 측면 화소(PXs)들을 구동하기 위한 제어신호(예컨대, 스캔신호 및/또는 발광제어신호)를 제공할 수 있다. 게이트 구동회로(GDRV)는 제2측면 표시영역(SDA2)의 우측 및/또는 제3측면 표시영역(SDA3)의 좌측에 배치될 수 있다. 게이트 구동회로(GDRV)는 x방향으로 연장된 게이트선(GL)과 연결될 수 있다.
단자부(PDA)는 제1측면 표시영역(SDA1)의 하측에 배치될 수 있다. 단자부(PDA)는 절연층에 의해 덮이지 않고 노출되어 표시 회로 보드(FPCB)와 연결된다. 표시 회로 보드(FPCB)에는 표시구동부(32)가 배치될 수 있다.
표시구동부(32)는 코너 구동회로(CDRV)와 게이트 구동회로(GDRV)에 전달하는 제어신호를 생성할 수 있다. 또한, 표시구동부(32)는 데이터신호를 생성할 수 있다. 생성된 데이터신호는 팬아웃 배선(FW) 및 팬아웃 배선(FW)과 전기적으로 연결된 데이터선(DL)을 통해 화소들(PXf, PXs, PXc)에 전달될 수 있다. 전면 데이터선(DLf)은 y방향으로 연장되어 전면 화소(PXf)들을 구동하는 화소회로들과 전기적으로 연결될 수 있다. 코너 데이터선(DLc)은 전면 표시영역(FDA)에서 절곡되어 코너 표시영역(CDA) 방향으로 연장될 수 있다. 코너 데이터선(DLc)은 코너 화소(PXc)들을 구동하는 화소회로들과 전기적으로 연결될 수 있다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 패널의 일부를 개략적으로 도시하는 단면도이다. 도 4는 도 3의 Ⅱ-Ⅱ' 선을 따라 취한 디스플레이 패널(10)의 단면도에 대응한다.
도 4에 도시된 바와 같이, 디스플레이 패널(10)은 코너 표시영역(CDA) 및 전면 표시영역(FDA)을 포함하며, 코너 표시영역(CDA)은 제1코너 표시영역(CDA1) 및 제2코너 표시영역(CDA2)을 포함할 수 있다. 디스플레이 패널(10)은 기판(100), 기판(100) 상의 표시층(DISL), 터치스크린층(TSL) 및 광학기능층(OFL)을 포함할 수 있다.
표시층(DISL)은 박막트랜지스터들(TFTf, TFTc, TFTd)을 포함하는 회로층, 표시요소인 발광소자(light emitting element, EDf, EDc)를 포함하는 표시요소층, 및 봉지층(TFEL)을 포함할 수 있다. 기판(100)과 표시층(DISL) 사이, 표시층(DISL) 내에는 절연층들(IL, IL')이 배치될 수 있다.
기판(100)은 유리, 금속 또는 유기물과 같이 다양한 소재를 포함할 수 있다. 선택적 실시예로서, 기판(100)은 플렉서블 소재를 포함할 수 있다. 예컨대, 기판(100)은 초박형 플렉서블 유리(예컨대, 수십~수백㎛의 두께) 또는 고분자 수지를 포함할 수 있다. 기판(100)이 고분자 수지를 포함하는 경우, 기판(100)은 폴리이미드(polyimide)를 포함할 수 있다. 또는, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아릴레이트(polyarylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethyelenene napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리아세테이트(cellulose triacetate), 또는/및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등을 포함할 수 있다.
디스플레이 패널(10)의 전면 표시영역(FDA)에는 전면 화소회로(PCf) 및 이와 전기적으로 연결된 전면 표시요소(EDf)가 배치될 수 있다. 전면 화소회로(PCf)는 적어도 하나의 전면 박막트랜지스터(TFTf)를 포함하며, 전면 표시요소(EDf)의 발광을 제어할 수 있다.
디스플레이 패널(10)의 제1코너 표시영역(CDA1) 및 제2코너 표시영역(CDA2)에는 코너 화소회로(PCc) 및 이와 전기적으로 연결된 코너 표시요소(EDc)가 배치될 수 있다. 코너 화소회로(PCc)는 적어도 하나의 코너 박막트랜지스터(TFTc)를 포함하며, 코너 표시요소(EDc)의 발광을 제어할 수 있다.
한편, 제2코너 표시영역(CDA2)에는 코너 구동회로(CDRV)가 더 배치될 수 있다. 코너 구동회로(CDRV)는 적어도 하나의 구동회로 박막트랜지스터(TFTd)를 포함하며, 코너 표시영역(CDA)에 배치된 코너 화소회로(PCc)들에 제어신호(예컨대, 스캔신호 및/또는 발광제어신호)를 제공할 수 있다. 제1코너 표시영역(CDA1)과 제2코너 표시영역(CDA2)에 배치된 코너 표시요소(EDc)는 동일한 화소 배열 또는 서로 상이한 화소 배열로 배치될 수 있다. 또한, 제2코너 표시영역(CDA2)에 배치된 코너 표시요소(EDc)는 코너 구동회로(CDRV)와 중첩하도록 배치될 수 있다.
표시요소인 전면 표시요소(EDf) 및 코너 표시요소(EDc)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있으므로, 봉지층(TFEL)으로 덮어 보호될 수 있다. 봉지층(TFEL)은 적어도 하나의 유기봉지층과 적어도 하나의 무기봉지층을 포함할 수 있다. 예컨대, 봉지층(TFEL)은 제1무기봉지층(131), 유기봉지층(132) 및 제2무기봉지층(133)을 포함할 수 있다.
제1무기봉지층(131) 및 제2무기봉지층(133)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 트라이산질화규소 등을 포함할 수 있다. 제1무기봉지층(131)은 그 하부의 구조물을 따라 형성되기에 상면이 평탄하지 않으므로, 제1무기봉지층(131)을 덮도록 유기봉지층(132)을 형성하여 상면이 평탄하도록 한다. 유기봉지층(132)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다.
터치스크린층(TSL)은 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 터치스크린층(TSL)은 터치전극 및 터치전극과 연결된 터치 배선들을 포함할 수 있다. 터치스크린층(TSL)은 자기 정전 용량 방식 또는 상호 정전 용량 방식으로 외부 입력을 감지할 수 있다.
터치스크린층(TSL)은 봉지층(TFEL) 상에 형성될 수 있다. 또는, 터치스크린층(TSL)은 터치 기판 상에 별도로 형성된 후 광학 투명 접착제(OCA)와 같은 점착층을 통해 봉지층(TFEL) 상에 결합될 수 있다. 일 실시예로서, 터치스크린층(TSL)은 봉지층(TFEL) 바로 위에 직접 형성될 수 있으며, 이 경우 점착층은 터치스크린층(TSL)과 봉지층(TFEL) 사이에 개재되지 않을 수 있다.
광학기능층(OFL)은 반사 방지층을 포함할 수 있다. 반사 방지층은 외부에서 디스플레이 장치(1) 을 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 일 실시예로, 광학기능층(OFL)은 편광 필름일 수 있다. 다른 실시예로, 광학기능층(OFL)은 블랙매트릭스와 컬러필터들을 포함하는 필터 플레이트로 구비될 수 있다.
디스플레이 패널(10)은 발광소자(light emitting element)를 구비하는 디스플레이 패널일 수 있다. 디스플레이 패널(10)이 구비하는 발광소자는 유기발광 다이오드(organic light emitting diode), 무기발광 다이오드(inorganic light emitting diode), 초소형 발광 다이오드(micro LED), 양자점 발광 다이오드(Quantum dot emitting diode)일 수 있다. 이하에서는 설명의 편의를 위하여 디스플레이 패널(10)이 구비하는 화소들 각각이 발광소자로서 유기발광 다이오드를 포함하는 것으로 설명한다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 패널의 일부를 개략적으로 도시하는 단면도이다. 도 5는 도 3의 Ⅲ-Ⅲ' 선을 따라 취한 디스플레이 패널(10)의 단면도에 대응한다.
도 5를 참조하면, 전면 표시영역(FDA)에는 적어도 하나의 박막트랜지스터(TFT)와 스토리지 커패시터(Cst)를 포함하는 전면 화소회로(PCf) 및 전면 화소회로(PCf)와 연결된 표시요소로써 유기발광 다이오드(OLED)가 배치될 수 있다. 상기 유기발광 다이오드(OLED)의 발광영역(EA)으로 하나의 전면 부화소가 구현될 수 있다.
본 발명의 일 실시예에 따른 디스플레이 패널(10)은 기판(100) 및 기판(100) 상에 배치된 적층된 구성들을 구비할 수 있다. 이하, 디스플레이 패널(10)이 구비하는 적층 구조에 대해서 설명하도록 한다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 일부 실시예에서, 기판(100)은 유기층/무기층/유기층이 적층된 구조를 구비할 수 있다.
도 5를 참조하면, 기판(100) 상에는 버퍼층(111)이 위치할 수 있다. 버퍼층(111)은 기판(100)의 하부로부터의 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100)의 상면의 평활성을 높일 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 유기물 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 기판(100)과 버퍼층(111) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다. 일 실시예로, 버퍼층(111)은 실리콘옥사이드 및/또는 실리콘나이트라이드를 포함할 수 있다.
버퍼층(111) 상부에는 박막트랜지스터(TFT)가 배치될 수 있다. 박막트랜지스터(TFT)는 반도체층(Act), 게이트전극(GE), 소스전극(SE), 드레인전극(DE)을 포함한다. 박막트랜지스터(TFT)는 유기발광 다이오드(OLED)와 연결되어 유기발광 다이오드(OLED)를 구동할 수 있다. 본 실시예에서는 게이트전극(GE)이 제1게이트절연층(112)을 가운데 두고 반도체층(Act) 상에 배치된 탑 게이트 타입을 도시하였으나, 선택적 실시예에서, 박막트랜지스터(TFT)는 바텀 게이트 타입일 수 있다.
반도체층(Act)은 버퍼층(111) 상에 위치할 수 있다. 반도체층(Act)은 채널영역과, 채널영역의 양 옆에 불순물이 도핑된 소스영역 및 드레인영역을 포함할 수 있다. 이때, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 일 실시예로, 반도체층(Act)은 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(Act)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 또 다른 실시예로, 반도체층(Act)은 인듐(In), 갈륨(Ga), 스탄눔(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 또한, 반도체층(Act)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등을 포함할 수 있다. 또한, 반도체층(Act)은 ZnO에 인듐(In), 갈륨(Ga), 스탄눔(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체일 수 있다.
반도체층(Act)을 덮도록 제1게이트절연층(112)이 구비될 수 있다. 제1게이트절연층(112)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드 등과 같은 무기 절연물을 포함할 수 있다. 제1게이트절연층(112)은 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
제1게이트절연층(112) 상부에는 상기 반도체층(Act)과 중첩되도록 게이트전극(GE)이 배치된다. 구체적으로, 게이트전극(GE)은 반도체층(Act)의 채널영역과 중첩할 수 있다. 이러한 게이트전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 다양한 도전성 물질을 포함할 수 있으며 다양한 층구조를 가질 수 있다. 예컨대, 게이트전극(GE)은 Mo층과 Al층을 포함하거나, Mo층/Al층/Mo층의 다층구조를 가질 수 있다. 또한, 게이트전극(GE)은 금속 물질을 덮는 ITO층을 포함하는 다층구조를 가질 수 있다.
제2게이트절연층(113)은 상기 게이트전극(GE)을 덮도록 구비될 수 있다. 제2게이트절연층(113)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드 등과 같은 무기 절연물을 포함할 수 있다. 제2게이트절연층(113)은 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
제2게이트절연층(113) 상부에는 스토리지 커패시터(Cst)의 상부전극(CE2)이 배치될 수 있다. 스토리지 커패시터(Cst)의 상부전극(CE2)은 그 아래의 게이트전극(GE)과 중첩할 수 있다. 제2게이트절연층(113)을 사이에 두고 중첩하는 게이트전극(GE) 및 상부전극(CE2)은 스토리지 커패시터(Cst)를 이룰 수 있다. 게이트전극(GE)은 스토리지 커패시터(Cst)의 하부전극(CE1)일 수 있다.
상부전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단층 또는 다층일 수 있다.
층간절연층(115)은 스토리지 커패시터(Cst)의 상부전극(CE2)을 덮도록 구비될 수 있다. 층간절연층(115)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드 등과 같은 무기 절연물을 포함할 수 있다. 층간절연층(115)은 전술한 무기 절연물을 포함하는 단층 또는 다층일 수 있다.
소스전극(SE) 및 드레인전극(DE)은 층간절연층(115) 상에 배치될 수 있다. 소스전극(SE) 및 드레인전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 전술한 재료를 포함하는 단층 또는 다층으로 형성될 수 있다. 예컨대, 소스전극(SE) 및 드레인전극(DE)은 Ti층과 Al층을 포함하거나, Ti층/Al층/Ti층의 다층구조를 가질 수 있다. 또한, 소스전극(SE) 및 드레인전극(D1)은 금속 물질을 덮는 ITO층을 포함하는 다층구조를 가질 수 있다.
박막트랜지스터(TFT)는 제1유기절연층(116)으로 커버될 수 있다. 제1유기절연층(116)은 소스전극(SE) 및 드레인전극(DE)을 덮을 수 있다. 제1유기절연층(116) 상부에는 연결전극(CM) 및 각종 배선(WR), 예컨대, 구동전압선 이나 데이터선 등이 배치될 수 있어, 고집적화에 유리할 수 있다. 제2유기절연층(117)은 제1유기절연층(116) 상에서 연결전극(CM) 및 배선(WR)을 덮도록 배치될 수 있다.
이러한 제1 및 제2유기절연층(116, 117)은 그 상부에 배치되는 구성이 평탄하게 형성될 수 있도록 평탄한 상면을 포함할 수 있다. 제1 및 제2유기절연층(116, 117)은 감광성 폴리이미드, 폴리이미드(polyimide), 폴리스타이렌(Polystyrene, PS), 폴리카보네이트(polycarbonate, PC), BCB(Benzocyclobutene), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일렌계 고분자, 또는 비닐알콜계 고분자 등을 포함할 수 있다. 또한, 제1유기절연층(116)은 광 투과율 및 평탄도가 높은 실록산계 유기물질, 예컨대, 헥사메틸디실록산, 옥타메틸트리실록산, 데카메틸테트라실록산, 도데카메틸펜타실록산 및 폴리디메틸실록산을 포함할 수 있다.
제2유기절연층(117) 상에는 유기발광 다이오드(OLED)가 배치될 수 있다. 유기발광 다이오드(OLED)의 제1전극(121)은 제1유기절연층(116) 상에 배치된 연결전극(CM)을 통해서 전면 화소회로(PCf)와 연결될 수 있다.
제1전극(121)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 또한, 제1전극(121)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 예컨대, 제1전극(121)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막들을 갖는 구조를 가질 수 있다. 이 경우, 제1전극(121)은 ITO층/Ag층/ITO층의 다층 구조를 가질 수 있다.
화소정의막(119)은 제2유기절연층(117) 상에서, 제1전극(121)의 가장자리를 덮으며 배치될 수 있다. 화소정의막(119)은 제1전극(121)의 중앙부를 노출하는 화소개구(OP)를 구비할 수 있다. 화소정의막(119)의 화소개구(OP)에 의해서 유기발광 다이오드(OLED)의 발광영역(EA)의 크기 및 형상이 정의될 수 있다.
화소정의막(119)은 제1전극(121)의 가장자리와 제1전극(121) 상부의 제2전극(123)의 사이의 거리를 증가시킴으로써 제1전극(121)의 가장자리에서 아크(arc) 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(119)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소정의막(119)의 화소개구(OP)의 내부에는 제1전극(121)에 대응되도록 형성된 발광층(122b)이 위치한다. 발광층(122b)은 고분자 물질 또는 저분자 물질을 포함할 수 있으며, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
화소정의막(119) 상에는 중간층(122)이 배치될 수 있으며, 중간층(122)은 화소개구(OP)에 의해 노출된 제1전극(121)의 상면을 덮을 수 있다.
중간층(122)은 발광층(122b)을 포함할 수 있다. 발광층(122b)은 예컨대 유기물을 포함할 수 있다. 발광층(122b)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다. 중간층(122)은 발광층(122b)의 아래에 배치된 제1공통층(122a) 및/또는 발광층(122b)의 위에 배치된 제2공통층(122c)을 포함할 수 있다.
제1공통층(122a)은 단층 또는 다층일 수 있다. 예컨대 제1공통층(122a)이 고분자 물질로 형성되는 경우, 제1공통층(122a)은 단층 구조인 홀 수송층(HTL: Hole Transport Layer)으로서, 폴리에틸렌 디히드록시티오펜(PEDOT: poly-(3,4)-ethylene-dihydroxy thiophene)이나 폴리아닐린(PANI: polyaniline)으로 형성할 수 있다. 제1공통층(122a)이 저분자 물질로 형성되는 경우, 제1공통층(122a)은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다.
제2공통층(122c)은 선택적일 수 있다. 예컨대, 제1공통층(122a)과 발광층(122b)을 고분자 물질로 형성하는 경우, 제2공통층(122c)을 형성할 수 있다. 제2공통층(122c)은 단층 또는 다층일 수 있다. 제2공통층(122c)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
중간층(122) 중 발광층(122b)은 표시영역(DA)에서 각 부화소마다 배치될 수 있다. 발광층(122b)은 화소정의막(119)의 화소개구(OP), 및/또는 제1전극(221)과 중첩하도록 배치될 수 있다. 중간층(122) 중 제1 및 제2공통층(122a, 122c) 각각은 부화소들에 걸쳐서 일체(single body)로 형성될 수 있다.
제2전극(123)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 제2전극(123)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 제2전극(123)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 제2전극(123)은 일체(single body)로서, 표시영역(DA)에서 복수의 제1전극(221)들을 커버하도록 형성될 수 있다. 중간층(122) 및 제2전극(123)은 열 증착법에 의해 형성될 수 있다.
상술한 유기발광 다이오드(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있으므로, 봉지층(TFEL)으로 덮어 보호될 수 있다. 봉지층(TFEL)은 적어도 하나의 유기봉지층과 적어도 하나의 무기봉지층을 포함할 수 있다. 예컨대, 도 5에 도시된 바와 같이, 봉지층(TFEL)은 제1무기봉지층(131), 유기봉지층(132) 및 제2무기봉지층(133)을 포함할 수 있다.
제1무기봉지층(131)은 제2전극(123)을 덮을 수 있다. 제1무기봉지층(131)과 제2전극(123) 사이에는 캡핑층(미도시) 등의 다른 층들이 개재될 수도 있다. 제1무기봉지층(131)은 그 하부의 구조물을 따라 형성되기에 상면이 평탄하지 않으므로, 제1무기봉지층(131)을 덮도록 유기봉지층(132)을 형성하여 상면이 평탄하도록 한다. 제2무기봉지층(133)은 유기봉지층(132)을 덮을 수 있다.
제1 및 제2무기봉지층(131, 133)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 트라이산질화규소 등을 포함할 수 있다. 또한, 유기봉지층(132)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 이러한 유기봉지층(132)은 흐름성을 갖는 모노머를 도포한 후 열이나 자외선과 같은 빛을 이용하여 모노머층을 경화함으로써 형성할 수 있다. 또는, 유기봉지층(132)은 전술한 폴리머 계열을 물질을 도포하여 형성할 수 있다. 한편, 제1무기봉지층(131), 유기봉지층(132) 및 제2무기봉지층(133)은 전면 표시영역(FDA)을 커버하도록 일체로 형성될 수 있다.
한편, 도 5에서는 전면 표시영역(FDA)의 적층 구조를 예로 들어 설명하였으나, 측면 표시영역(SDA) 및 코너 표시영역(CDA)에도 동일한 적층 구조가 적용될 수 있다.
도 6a는 본 발명의 일 실시예에 따른 부화소의 등가회로도이고, 도 6b는 본 발명의 다른 실시예에 따른 부화소의 등가회로도이다.
도 6a를 참조하면, 화소회로(PC)는 발광소자(ED)와 연결되어 부화소들의 발광을 구현할 수 있다. 화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2) 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(T2)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터신호(Dm)를 구동 박막트랜지스터(T1)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 구동전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(T1)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 발광소자(ED)에 흐르는 구동 전류를 제어할 수 있다. 발광소자(ED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 6a에서는 화소회로(PC)가 2개의 박막트랜지스터(T1, T2)와 1개의 스토리지 커패시터(Cst)를 포함하는 것을 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 즉, 화소회로(PC)가 포함하는 박막트랜지스터의 개수 및 커패시터의 개수는 화소회로(PC)의 설계에 따라 다양하게 변형될 수 있다. 예컨대, 화소회로(PC)는 전술한 2개의 박막트랜지스터 외에 4개 또는 5개 또는 그 이상의 박막트랜지스터들을 더 포함할 수 있다. 또한, 전술한 스토리지 커패시터(Cst) 외에 1개 이상의 커패시터를 더 포함할 수 있다.
이와 관련하여 도 6b를 참조하면, 화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
도 6b에서는, 각 화소회로(PC) 마다 신호선들(SL, SL-1, SL+1, EL, DL), 초기화전압선(VL), 및 구동전압선(PL)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(SL, SL-1, SL+1, EL, DL) 중 적어도 어느 하나, 또는/및 초기화전압선(VL)은 이웃하는 화소회로들에서 공유될 수 있다.
구동 박막트랜지스터(T1)의 드레인전극은 발광제어 박막트랜지스터(T6)를 경유하여 발광소자(ED)와 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 발광소자(ED)에 구동 전류를 공급한다.
스위칭 박막트랜지스터(T2)의 게이트전극은 스캔선(SL)과 연결되고, 소스전극은 데이터선(DL)과 연결된다. 스위칭 박막트랜지스터(T2)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극과 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)과 연결될 수 있다.
스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴 온 되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 소스전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 게이트전극은 스캔선(SL)에 연결될 수 있다. 보상 박막트랜지스터(T3)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극과 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 발광소자(ED)의 제1전극(예컨대, 애노드)과 연결될 수 있다. 보상 박막트랜지스터(T3)의 드레인전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 제1초기화 박막트랜지스터(T4)의 소스전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 보상 박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴 온(turn on)되어 구동 박막트랜지스터(T1)의 게이트전극과 드레인전극을 서로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1초기화 박막트랜지스터(T4)의 게이트전극은 이전 스캔선(SL-1)과 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 드레인전극은 초기화전압선(VL)과 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 소스전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 보상 박막트랜지스터(T3)의 드레인전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴 온 되어 초기화 전압(Vint)을 구동 박막트랜지스터(T1)의 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 게이트전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 게이트전극은 발광제어선(EL)과 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 소스전극은 구동전압선(PL)과 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극 및 스위칭 박막트랜지스터(T2)의 드레인전극과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 게이트전극은 발광제어선(EL)과 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극 및 보상 박막트랜지스터(T3)의 소스전극과 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 드레인전극은 발광소자(ED)의 제1전극과 전기적으로 연결될 수 있다. 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴 온 되어 구동전압(ELVDD)이 발광소자(ED)에 전달되며, 발광소자(ED)에 구동 전류가 흐르게 된다.
제2초기화 박막트랜지스터(T7)의 게이트전극은 이후 스캔선(SL+1)에 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 소스전극은 발광소자(ED)의 제1전극과 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 드레인전극은 초기화전압선(VL)과 연결될 수 있다. 제2초기화 박막트랜지스터(T7)는 이후 스캔선(SL+1)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴 온 되어 발광소자(ED)의 제1전극을 초기화시킬 수 있다.
도 6b에서는, 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)가 각각 이전 스캔선(SL-1) 및 이후 스캔선(SL+1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1초기화 박막트랜지스터(T4) 및 제2초기화 박막트랜지스터(T7)는 모두 이전 스캔선(SLn-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동할 수 있다.
스토리지 커패시터(Cst)의 다른 하나의 전극은 구동전압선(PL)과 연결될 수 있다. 스토리지 커패시터(Cst)의 어느 하나의 전극은 구동 박막트랜지스터(T1)의 게이트전극, 보상 박막트랜지스터(T3)의 드레인전극 및, 제1초기화 박막트랜지스터(T4)의 소스전극에 함께 연결될 수 있다.
발광소자(ED)의 제2전극(예컨대, 캐소드)은 공통전압(ELVSS)을 제공받는다. 발광소자(ED)는 구동 박막트랜지스터(T1)로부터 구동 전류를 전달받아 발광한다.
화소회로(PC)는 도 6a 및 도 6b를 참조하여 설명한 박막트랜지스터 및 스토리지 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다.
전면 표시영역(FDA), 측면 표시영역(SDA) 및 코너 표시영역(CDA) 각각에 배치된 부화소를 구동하는 화소회로(PC)는 동일하게 구비될 수도 있고, 서로 다르게 구비될 수도 있다. 일 실시예로, 전면 표시영역(FDA), 측면 표시영역(SDA) 및 코너 표시영역(CDA) 각각에 배치된 부화소를 구동하는 화소회로(PC)는 도 6b에 도시된 화소회로(PC)로 구비될 수 있다. 다른 실시예로, 전면 표시영역(FDA), 측면 표시영역(SDA) 및 코너 표시영역(CDA) 중 적어도 일부에 배치된 부화소를 구동하는 화소회로(PC)는 도 6b에 도시된 화소회로(PC)를 채용하고, 나머지 일부에 배치된 부화소를 구동하는 화소회로(PC)는 도 6a에 도시된 화소회로(PC)를 채용할 수 있다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 패널의 일부를 확대하여 개략적으로 도시하는 평면도이다. 구체적으로, 도 7은 디스플레이 패널의 코너 표시영역(CDA)을 확대한 것으로, 디스플레이 패널이 구부러지지 않고 펼쳐진 상태를 도시한다.
도 7에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디스플레이 패널(10)은 코너 표시영역(CDA)에 대응하여 배치된 복수의 연장부(LP)들 및 복수의 절개부(V)들을 포함할 수 있다. 복수의 연장부(LP)들은 전면 표시영역(FDA)으로부터 멀어지는 방향으로 연장되는 영역들이다. 복수의 절개부(V)들은 복수의 연장부(LP)들 사이 각각에 정의되는 영역으로서 디스플레이 패널(10)을 관통하여 구비된 관통부일 수 있다.
복수의 연장부(LP)들 각각의 일단은 상호 소정의 간격(gp)을 두고 서로 이격될 수 있다. 상기 간격(gp)에 의해 복수의 연장부(LP)들 사이 각각에는 빈 공간이 형성되고, 빈 공간들 각각은 복수의 절개부(V)들에 대응할 수 있다. 이러한 복수의 연장부(LP)들 사이의 간격(gp)은 가변할 수 있다. 일 실시예로, 도 7에 도시된 바와 같이, 전면 표시영역(FDA)에서 복수의 연장부(LP)들 사이의 간격(gp)은 전면 표시영역(FDA)으로부터 멀어지는 방향으로 갈수록 넓어질 수 있다. 즉, 복수의 연장부(LP)들은 방사형으로 배열될 수 있다. 다른 실시예로, 복수의 연장부(LP)들 사이의 간격(gp)은 변하지 않고 일정할 수 있다. 즉, 복수의 연장부(LP)들은 서로 평행하게 배열될 수 있다.
복수의 연장부(LP)들은 전면 표시영역(FDA)에 인접한 부분에서 연결될 수 있다. 일 실시예로, 도 7에 도시된 바와 같이, 복수의 연장부(LP)들은 제2코너 표시영역(CDA2)으로부터 전면 표시영역(FDA)에서 멀어지는 방향으로 연장될 수 있다. 다른 실시예로, 복수의 연장부(LP)들은 전면 표시영역(FDA)으로부터 전면 표시영역(FDA)에서 멀어지는 방향으로 연장될 수 있다. 일 실시예로, 복수의 연장부(LP)들은 주변영역(PA)까지 연장될 수 있다. 즉, 복수의 연장부(LP)들의 일단의 적어도 일부는 주변영역(PA)과 중첩할 수 있다.
복수의 연장부(LP)들 각각이 연장된 길이는 서로 상이할 수 있다. 복수의 연장부(LP)들 각각이 연장된 길이는 복수의 연장부(LP)들 각각이 코너 표시영역(CDA)의 중심부로부터 이격된 거리에 따라 상이할 수 있다. 일 예로, 복수의 연장부(LP)들 중 코너 표시영역(CDA)의 중심부에 위치한 연장부(LP)들은 이외의 연장부(LP)들보다 전면 표시영역(FDA)에서 멀어지는 방향으로 연장된 길이가 더 길 수 있다. 복수의 연장부(LP)들은 코너 표시영역(CDA)의 중심부로부터 멀게 배치될수록 연장된 길이가 감소할 수 있다.
복수의 절개부(V)들 각각은 디스플레이 패널(10)의 전면과 하면을 관통할 수 있다. 복수의 절개부(V)들 각각은 디스플레이 패널(10)의 유연성을 향상시킬 수 있다. 또한, 디스플레이 패널(10)에 대한 외력(휘거나, 구부리거나, 당기는 등의 힘)이 가해지는 경우 절개부(V)들의 형상이 변화함으로써, 디스플레이 패널(10) 변형 시의 응력 발생을 감소시켜 디스플레이 패널(10)의 내구성이 향상될 수 있다.
디스플레이 패널(10)에 대한 외력이 가해지는 경우, 절개부(V)들의 면적 또는 형상이 변경될 수 있으며, 연장부(LP)들의 위치도 변경될 수 있다. 예컨대, 디스플레이 패널(10)의 에지들 및 이들 사이의 코너 측을 구부리는 힘이 작용하는 경우, 복수의 연장부(LP)들 사이의 간격(gp)이 줄어듦에 따라 절개부(V)의 면적도 줄어들 수 있고, 서로 이웃하는 연장부(LP)들은 맞닿을 수 있다.
이처럼, 디스플레이 패널(10)에 외력을 인가하는 경우, 복수의 연장부(LP)들 사이의 간격(gp) 및 절개부(V)들의 면적 등에 변화가 있으며, 복수의 연장부(LP)들의 형상에는 변화가 없을 수 있다. 즉, 복수의 연장부(LP)들 상에는 각각 화소 회로 및 표시요소 등이 배치될 수 있으며, 디스플레이 패널(10)에 외력이 인가되더라도 복수의 연장부(LP)들의 형상은 변하지 않으므로, 복수의 연장부(LP)들 상에 각각 배치되는 화소 회로 및 표시요소 등은 보호될 수 있다.
복수의 연장부(LP)들의 형상은 변하지 않을 수 있으므로, 곡률을 가지는 디스플레이 패널(10)의 코너 표시영역(CDA)에는 코너 화소(PXc)들이 배치될 수 있다. 이를 통해, 이미지가 구현되는 표시 영역을 전면 표시영역(FDA)과 측면 표시영역(SDA)에서 코너 표시영역(CDA)까지 확장할 수 있다. 연장부(LP)들 상에 배치된 코너 화소(PXc)들은 연장부(LP)들의 연장 방향에 따라 상호 이격되어 배열될 수 있다.
도 8은 본 발명의 일 실시예에 따른 디스플레이 패널의 일부를 확대하여 개략적으로 도시하는 평면도이다. 구체적으로, 도 8은 디스플레이 패널의 코너 표시영역(CDA)을 확대한 것으로, 디스플레이 패널(10)이 구부러지지 않고 펼쳐진 상태를 도시한다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 디스플레이 패널은 표시영역 및 주변영역(PA)을 포함할 수 있다. 표시 영역은 전면 표시영역(FDA), 전면 표시영역(FDA)의 하측 방향(예컨대, -y방향)으로 연결된 제1측면 표시영역(SDA1), 전면 표시영역(FDA)의 좌측 방향(예컨대, -x방향)으로 연결된 제3측면 표시영역(SDA3), 및 제1측면 표시영역(SDA1) 및 제3측면 표시영역(SDA3) 사이에 배치되어 전면 표시영역(FDA)의 적어도 일부를 둘러싸는 코너 표시영역(CDA)을 포함할 수 있다. 또한, 코너 표시영역(CDA)은 제1코너 표시영역(CDA1)과 전면 표시영역(FDA) 및 제1코너 표시영역(CDA1) 사이에 배치된 제2코너 표시영역(CDA2)을 포함할 수 있다.
전면 표시영역(FDA) 및 측면 표시영역들(SDA1, SDA3)에는 x방향으로 연장되는 게이트선(GL)들과, y방향으로 연장되는 데이터선(DL)들이 배치된다.
제2코너 표시영역(CDA2)에는 전압배선(VWL)이 배치될 수 있다. 이때, 전압배선(VWL)은 제2코너 표시영역(CDA2)의 연장 방향을 따라 연장될 수 있다. 전압배선(VWL)은 초기화 전압선(VL, 도 6b 참조) 및/또는 공통 전압선일 수 있다. 전압배선(VWL)에는 초기화 전압(Vint, 도 6b 참조) 및/또는 공통 전압(ELVSS, 도 6b 참조) 등이 인가될 수 있다. 전압배선(VWL)은 제1코너 표시영역(CDA1)에 배치된 코너 전압배선(CWLc)과 전기적으로 연결될 수 있다.
제2코너 표시영역(CDA2)에는 데이터 연결 배선(DCL)이 배치될 수 있다. 데이터 연결 배선(DCL)은 전면 표시영역(FDA) 또는 측면 표시영역(SDA)에 배치된 데이터선(DL)과 제1코너 표시영역(CDA1)에 배치된 코너 데이터배선(CWLa)을 전기적으로 연결하는 역할을 할 수 있다. 일 실시예로, 데이터 연결 배선(DCL)은 데이터선(DL) 및 코너 데이터배선(CWLa)과 상이한 층 상에 배치될 수 있다. 이 경우, 데이터 연결 배선(DCL)은 데이터 연결 배선(DCL)과 데이터선(DL) 및 코너 데이터배선(CWLa) 사이에 배치된 절연층에 형성된 컨택홀을 통해 데이터 연결 배선(DCL)과 데이터선(DL) 및 코너 데이터배선(CWLa)과 전기적으로 연결될 수 있다. 다른 실시예로, 데이터 연결 배선(DCL)이 생략되고, 데이터선(DL)과 코너 데이터배선(CWLa)이 일체로 구비되는 것도 가능하다.
제2코너 표시영역(CDA2)에는 코너 구동회로(CDRV)들이 배치될 수 있다. 코너 구동회로(CDRV)들은 제2코너 표시영역(CDA2)이 연장되는 방향을 따라 배열될 수 있다.
제2코너 표시영역(CDA2)에 배치된 코너 구동회로(CDRV)는 제1코너 구동회로(CDRV1) 및 제2코너 구동회로(CDRV2)를 포함할 수 있다. 제1코너 구동회로(CDRV1)는 코너 화소(PXc)들을 구동하는 화소회로 및 전면 화소(PXf)들을 구동하는 화소회로에 동시에 전기적으로 연결된 코너 구동회로(CDRV)이다. 제1코너 구동회로(CDRV1)에 연결된 게이트선(GL)은 제1코너 구동회로(CDRV1)의 양쪽에서 전면 표시영역(FDA) 방향과 제1코너 표시영역(CDA1) 방향 각각으로 연장될 수 있다. 제2코너 구동회로(CDRV2)는 코너 화소(PXc)들을 구동하는 화소회로와는 전기적으로 연결되었지만, 전면 화소(PXf)들을 구동하는 화소회로와는 전기적으로 연결되지 않은, 코너 구동회로(CDRV)이다. 제2코너 구동회로(CDRV2)에 연결된 게이트선(GL)은 제2코너 구동회로(CDRV2)에서 제1코너 표시영역(CDA1) 방향으로 연장되고, 전면 표시영역(FDA) 방향으로는 연장되지 않는다.
한편, 제1코너 구동회로(CDRV1) 및 제2코너 구동회로(CDRV2)의 배치 방법에는 제한이 없다. 이와 관련하여 도 8에는 제1코너 구동회로(CDRV1) 및 제2코너 구동회로(CDRV2)가 서로 교번하며 배치된 경우가 도시되어 있으나 이에 제한되는 것은 아니다. 예컨대, 제1코너 구동회로(CDRV1)들이 게이트선(GL)에 대응하여 배치되고, 제1코너 구동회로(CDRV1)들 사이의 공간에 따라 제2코너 구동회로(CDRV2)들이 배치될 수 있다. 이때, 제1코너 구동회로(CDRV1)들 사이에 배치되는 제2코너 구동회로(CDRV2)들의 개수는 규칙적이지 않을 수 있고, 다양하게 변형될 수 있다.
전술한 제2코너 표시영역(CDA2)에 배치된 전압배선(VWL), 데이터 연결 배선(DCL), 코너 구동회로(CDRV) 및/또는 코너 화소들의 적어도 일부는 서로 중첩하도록 배치될 수 있다.
제1코너 표시영역(CDA1)은 전면 표시영역(FDA)으로부터 멀어지는 방향으로 연장된 복수의 연장부(LP)들을 포함할 수 있다. 이 때, 복수의 연장부(LP)들은 제2코너 표시영역(CDA2)으로부터 주변영역(PA)까지 연장될 수 있으며, 이웃한 복수의 연장부(LP)들 사이에는 절개부(V)를 구비할 수 있다.
복수의 연장부(LP)들 각각에는 코너 화소들이 연장부(LP)가 연장되는 방향을 따라 서로 이격되어 배열될 수 있다. 이때, 코너 화소들은 코너 표시영역(CDA)과 중첩하는 영역에만 배치되고, 주변영역(PA)에는 배치되지 않을 수 있다. 즉, 코너 화소들은 연장부(LP)의 주변영역(PA)과 중첩하는 영역에는 배치되지 않고, 연장부(LP)의 코너 표시영역(CDA)과 중첩하는 영역에만 배치된다.
복수의 연장부(LP)들 각각에는 코너 배선들(CWLa, CWLb, CWLc)이 배치될 수 있다. 코너 배선들(CWLa, CWLb, CWLc) 각각은 연장부(LP)들 각각에 배치되며, 연장부(LP)들 각각이 연장되는 방향을 따라 연장될 수 있다. 코너 배선들(CWLa, CWLb, CWLc)은 코너 데이터배선(CWLa), 코너 게이트배선(CWLb) 및 코너 전압배선(CWLc)을 포함할 수 있다.
코너 데이터배선(CWLa)의 일단은 데이터선(DL)과 전기적으로 연결될 수 있다. 전술한 바와 같이, 코너 데이터배선(CWLa)은 데이터 연결 배선(DCL)을 통해 데이터선(DL)과 전기적으로 연결될 수 있다. 다른 실시예로, 데이터선(DL)과 코너 데이터배선(CWLa)이 일체로 구비되는 것도 가능하다. 코너 데이터배선(CWLa)은 코너 표시영역(CDA)에 배치된 코너 화소들의 적어도 일부와 중첩할 수 있다. 예컨대, 코너 데이터배선(CWLa)은 연장부(LP)를 따라 연장되며, 연장부(LP)의 중심부에 배열된 코너 화소들과 중첩할 수 있다. 또한, 코너 데이터배선(CWLa)은 코너 표시영역(CDA)에 배치된 코너 화소들과 전기적으로 연결되고, 데이터신호를 데이터선(DL)으로부터 코너 화소들로 전달할 수 있다.
코너 게이트배선(CWLb)의 일단은 게이트선(GL)과 전기적으로 연결될 수 있다. 일 실시예로, 코너 게이트배선(CWLb)은 게이트선(GL)과 일체로 구비될 수 있다. 코너 게이트배선(CWLb)은 연장부(LP)의 가장자리에서 연장부(LP)를 따라 연장될 수 있다. 구체적으로, 코너 게이트배선(CWLb)은 연장부(LP)의 중심부에 배열된 코너 화소들의 일측에 배치될 수 있다. 또한, 코너 게이트배선(CWLb)은 코너 신호배선으로서, 코너 표시영역(CDA)에 배치된 코너 화소들과 전기적으로 연결되고, 게이트신호(예컨대, 스캔신호 및/또는 발광제어신호)를 게이트선(GL)으로부터 코너 화소들로 전달할 수 있다.
코너 전압배선(CWLc)의 일단은 전압배선(VWL)과 전기적으로 연결될 수 있다. 일 실시예로, 코너 전압배선(CWLc)은 전압배선(VWL)과 일체로 구비될 수 있다. 코너 전압배선(CWLc)은 연장부(LP)의 가장자리에서 연장부(LP)를 따라 연장될 수 있다. 구체적으로, 코너 전압배선(CWLc)은 연장부(LP)의 중심부에 배열된 코너 화소들의 타측에 배치될 수 있다. 여기서 "타측"은 전술한 코너 게이트배선(CWLb)이 배치된 측과 반대 측을 의미한다. 코너 전압배선(CWLc)은 코너 표시영역(CDA)에 배치된 코너 화소들과 전기적으로 연결되고, 초기화 전압(Vint, 도 6b 참조) 및/또는 공통 전압(ELVSS, 도 6b 참조) 등을 전압배선(VWL)으로부터 코너 화소들로 전달할 수 있다.
부하부(400)는 복수개의 연장부(LP)들의 일부에만 선택적으로 배치될 수 있다. 복수개의 연장부(LP)들은 제1연장부(LP1)들과 제2연장부(LP2)들을 포함할 수 있다. 여기서 제1연장부(LP1)는 복수개의 연장부(LP)들 중 부하부(400)가 배치되지 않은 연장부(LP)들을 의미하고, 제2연장부(LP2)는 복수개의 연장부(LP)들 중 부하부(400)가 배치된 연장부(LP)들을 의미한다.
제1연장부(LP1)들에는 제1코너 구동회로(CDRV1)와 전기적으로 연결된 코너 화소들이 제1연장부(LP1)의 연장방향을 따라 배열된다. 제1연장부(LP1)들에 배치된 코너 게이트배선(CWLb)은 일단이 제1코너 구동회로(CDRV1)와 전기적으로 연결된다. 제1연장부(LP1)들에 배치된 코너 전압배선(CWLc)은 일단이 전압배선(VWL)과 전기적으로 연결된다. 한편, 제1연장부(LP1)에는 부하부(400)가 배치되지 않는 바, 제1연장부(LP1)들에 배치된 코너 게이트배선(CWLb) 및 코너 전압배선(CWLc)은 부하부(400)와 전기적으로 연결되지 않는다.
제2연장부(LP2)들에는 제2코너 구동회로(CDRV2)와 전기적으로 연결된 코너 화소들이 제2연장부(LP2)의 연장방향을 따라 배열된다. 제2연장부(LP2)들에 배치된 코너 게이트배선(CWLb)은 일단이 제2코너 구동회로(CDRV2)와 전기적으로 연결되고, 타단이 부하부(400)와 전기적으로 연결된다. 제2연장부(LP2)들에 배치된 코너 전압배선(CWLc)은 일단이 전압배선(VWL)과 전기적으로 연결되고, 타단이 부하부(400)와 전기적으로 연결된다. 이에 따라 제2연장부(LP2)들에 배치된 부하부(400)는 제2연장부(LP2)들에 배치된 코너 게이트배선(CWLb)을 통해 제2코너 구동회로(CDRV2)와 전기적으로 연결되고, 제2연장부(LP2)들에 배치된 코너 전압배선(CWLc)을 통해 전압배선(VWL)과 전기적으로 연결될 수 있다.
이러한 부하부(400)는 코너 구동회로(CDRV)를 안정화시키는 역할을 할 수 있다. 구체적으로, 코너 화소(PXc)들을 구동하는 화소회로 및 전면 화소(PXf)들을 구동하는 화소회로에 동시에 전기적으로 연결된 제1코너 구동회로(CDRV1)와 달리, 코너 화소(PXc)들을 구동하는 화소회로와는 전기적으로 연결되었지만 전면 화소(PXf)들을 구동하는 화소회로와는 전기적으로 연결되지 않은 제2코너 구동회로(CDRV2)를 안정화시키는 역할을 할 수 있다. 제2코너 구동회로(CDRV2)는 전면 화소(PXf)들을 구동하는 화소회로와는 전기적으로 연결되지 않음에 따라 제1코너 구동회로(CDRV1)와 대비하여 능동 부하(active load)가 상대적으로 작다. 이에 따라 제2코너 구동회로(CDRV2)는 신호 변화 시, 즉, 인가되는 전압 변환 시에 다른 구성에서 발생하는 스위칭의 영향을 상대적으로 크게 받게 되어 리플(ripple)이 발생할 수 있고, 그로 인하여 디스플레이 품질이 저하될 수 있다.
이와 같은 문제점을 해결하기 위해 본 발명의 실시예들에 따른 디스플레이 패널은 제2코너 구동회로(CDRV2)와 전기적으로 연결되어 추가 부하를 제공하는 부하부(400)를 구비한다. 예컨대, 부하부(400)는 제2코너 구동회로(CDRV2)와 전기적으로 연결된 디커플링 커패시터(decoupling capacitor)일 수 있다. 부하부(400)의 상세 구조에 대한 설명은 도 11 내지 도 13을 참조하여 후술한다.
한편, 부하부(400)는 제2연장부(LP2)의 주변영역(PA)과 중첩하는 영역에 배치될 수 있다. 즉, 부하부(400)는 이미지가 표시되지 않는 비표시영역인 주변영역(PA)에 배치되는 바, 부하부(400)의 배치로 인한 추가 데드스페이스를 발생시키지 않을 수 있다.
도 9는 본 발명의 일 실시예에 따른 연장부들의 일부를 개략적으로 도시하는 평면도이고, 도 10은 본 발명의 다른 실시예에 따른 연장부들의 일부를 개략적으로 도시하는 평면도이다. 구체적으로, 도 9 및 도 10은 이웃하여 배치된 제1연장부(LP1) 및 제2연장부(LP2)를 확대하여 개략적으로 도시하는 평면도들이다. 이하, 도면 상 동일한 도면부호는 동일한 구성 요소를 나타내는 바, 전술한 내용과 중복되는 내용에 대한 설명은 생략한다.
도 9에 도시된 바와 같이, 제1연장부(LP1) 및 제2연장부(LP2) 각각의 제1코너 표시영역(CDA1)과 중첩하는 부분에는 코너 화소(PXc)들이 제1연장부(LP1) 및 제2연장부(LP2) 각각의 연장방향을 따라 배열될 수 있다. 또한, 제1연장부(LP1) 및 제2연장부(LP2) 각각에 배치된 코너 화소(PXc)들의 일측에는 코너 게이트배선(CWLb)이 제1연장부(LP1) 및 제2연장부(LP2) 각각을 따라 배치되고, 코너 화소(PXc)들의 타측에는 코너 전압배선(CWLc)이 제1연장부(LP1) 및 제2연장부(LP2) 각각을 따라 배치된다.
제1연장부(LP1) 및 제2연장부(LP2) 각각의 끝단과 인접한 영역에는 접속부(CECNP)가 배치될 수 있다. 접속부(CECNP)는 코너 전압배선(CWLc)과 코너 화소(PXc)들이 갖는 제2전극(123, 도 5 참조)을 전기적으로 연결하는 역할을 할 수 있다. 접속부(CECNP)에 대한 상세한 설명은 도 11 및 도 12를 참조하여 후술한다.
제2연장부(LP2)에 배열된 코너 화소(PXc)들의 어레이 말단에는 부하부(400)가 배치될 수 있다. 한편, 제1연장부(LP1)에는 부하부(400)가 배치되지 않을 수 있다.
제2연장부(LP2)에 배치된 코너 게이트배선(CWLb)의 일단은 제2코너 구동회로(CDRV2)와 전기적으로 연결되고, 타단은 부하부(400)와 전기적으로 연결된다. 일 실시예로, 코너 게이트배선(CWLb)은 부하부(400)가 구비하는 도전층들 중 어느 하나와 일체로 구비될 수 있다. 제2연장부(LP2)에 배치된 코너 전압배선(CWLc)의 일단은 전압배선(VWL)과 전기적으로 연결되고, 타단은 부하부(400)와 전기적으로 연결된다. 일 실시예로, 코너 전압배선(CWLc)과 부하부(400)는 그 사이에 구비된 절연층에 형성된 컨택홀(PCNT)을 통해 전기적으로 연결될 수 있다.
제2연장부(LP2)에 배치되는 부하부(400)의 개수는 제한이 없으며, 설계에 따라 다양하게 변형될 수 있다.
일 실시예로, 도 9에 도시된 바와 같이, 부하부(400)는 제2연장부(LP2)마다 1개씩 배치될 수 있다. 이 경우, 제2코너 구동회로(CDRV2)는 제2연장부(LP2)마다 1개씩 대응하여 배치될 수 있다.
다른 실시예로, 도 10에 도시된 바와 같이, 부하부(400)는 제2연장부(LP2)마다 2개씩 배치될 수 있다. 이 경우, 제2코너 구동회로(CDRV2)는 제2연장부(LP2)마다 2개씩 대응하여 배치되고, 코너 게이트배선(CWLb) 및 코너 전압배선(CWLc)은 코너 화소(PXc)들의 일측과 타측 각각에 배치될 수 있다. 2개의 부하부(400)들 중 어느 하나는 코너 화소(PXc)들의 일측에 배치된 코너 게이트배선(CWLb) 및 코너 전압배선(CWLc)을 통해 제2코너 구동회로(CDRV2) 및 전압배선(VWL) 각각과 전기적으로 연결될 수 있고, 2개의 부하부(400)들 중 나머지 하나는 코너 화소(PXc)들의 타측에 배치된 코너 게이트배선(CWLb) 및 코너 전압배선(CWLc)을 통해 제2코너 구동회로(CDRV2) 및 전압배선(VWL) 각각과 전기적으로 연결될 수 있다. 일부 실시예에서, 코너 화소(PXc)들의 일측과 타측 각각에 배치된 코너 전압배선(CWLc)은 코너 화소(PXc)들의 어레이 말단에서 연결되어 일체로 구비되고, 부하부(400)들 각각의 적어도 일부와 중첩하며 전기적으로 연결될 수 있다.
또 다른 실시예로, 부하부(400)는 제2연장부(LP2)마다 3개 이상씩 배치되는 것도 가능하다.
한편, 제2연장부(LP2)에 배치되는 부하부(400)의 형상 및 면적 또한 설계에 따라 요구되는 부하를 갖도록 다양하게 변형될 수 있다.
일 실시예로, 기판(100, 도 5 참조)에 수직인 방향에서 바라볼 시, 즉, 평면도 상에서 부하부(400)의 형상은 다각형, 적어도 하나의 변이 곡선인 다각형, 원형, 타원형, 부채꼴형 등일 수 있다.
다른 실시예로, 기판(100, 도 5 참조)에 수직인 방향에서 바라볼 시, 즉, 평면도 상에서 부하부(400)의 외측 에지의 형상은 부하부(400)가 배치된 제2연장부(LP2)의 외측 에지의 형상과 동일할 수 있다. 예컨대, 제2연장부(LP2)의 외측 에지가 소정의 곡률을 갖는 곡선인 경우, 부하부(400)의 외측 에지는 제2연장부(LP2)의 외측 에지의 곡률과 동일한 곡률을 갖는 곡선일 수 있다.
도 11은 본 발명의 일 실시예에 따른 연장부의 일부를 개략적으로 도시하는 단면도이고, 도 12는 본 발명의 다른 실시예에 따른 연장부의 일부를 개략적으로 도시하는 단면도이고, 도 13은 본 발명의 일 실시예에 따른 부하부의 일부를 개략적으로 도시하는 단면도이다.
구체적으로, 도 11 및 도 12는 도 9의 Ⅳ-Ⅳ' 선을 따라 취한 디스플레이 패널의 단면도들에 대응하고, 도 13은 도 9의 Ⅴ-Ⅴ' 선을 따라 취한 디스플레이 패널의 단면도에 대응한다. 이하, 도면 상 동일한 도면부호는 동일한 구성 요소를 나타내는 바, 전술한 내용과 중복되는 내용에 대한 설명은 생략한다.
도 11 및 도 12를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 패널은 모퉁이에 배치된 제1코너 표시영역(CDA1) 및 제1코너 표시영역(CDA1) 외측의 주변영역(PA)을 포함하는 기판(100)을 구비한다.
제1코너 표시영역(CDA1)에는 코너 화소회로(PCc) 및 코너 화소회로(PCc) 상부에 배치되며 코너 화소회로(PCc)와 전기적으로 연결된 코너 유기발광 다이오드(COLED)가 위치할 수 있다.
주변영역(PA)에는 제1 및 제2그루브(G1, G2), 접속부(CECNP) 및 부하부(400)가 위치할 수 있다. 도 11 및 도 12에서는 접속부(CECNP)가 부하부(400)보다 외측에 배치된 경우를 도시하고 있으나 이에 제한되는 것은 아니다.
제1코너무기패턴층(CPVX1)은 제2유기절연층(117) 및 코너 유기발광 다이오드(COLED) 사이에 배치될 수 있다. 제2코너무기패턴층(CPVX2)은 제2유기절연층(117) 상에서 제1그루브(G1)를 사이에 두고 제1코너무기패턴층(CPVX1)과 이격될 수 있다. 제2코너무기패턴층(CPVX2)은 서로 이격된 외측무기패턴층(CPVX2-1) 및 내측무기패턴층(CPVX2-2)을 포함할 수 있다. 제1코너무기패턴층(CPVX1) 및 제2코너무기패턴층(CPVX2)은 제1그루브(G1) 및 제2그루브(G2) 각각의 중심 방향으로 돌출된 돌출팁(PT)을 가질 수 있다. 이러한 돌출팁(PT)들은 중간층(122) 및 제2전극(123) 형성 전에 형성될 수 있으며, 중간층(122) 및/또는 제2전극(123)은 돌출팁(PT)들에 의해 단절될 수 있다.
접속부(CECNP)는 패턴전극(211P) 및 연결배선(CL)을 포함할 수 있다. 제2유기절연층(117) 상의 패턴전극(211P)은 제2유기절연층(117)에 형성된 개구를 통해 제1유기절연층(116) 상의 연결배선(CL)과 접촉할 수 있다. 여기서 연결배선(CL)은 전술한 전압배선(VWL, 도 9 참조)과 전기적으로 연결된 배선일 수 있다. 이러한 접속부(CECNP)를 통해 초기화 전압(Vint, 도 6b 참조) 및/또는 공통 전압(ELVSS, 도 6b 참조) 등은 전압배선(VWL)으로부터 제2전극(123)으로 인가될 수 있다.
부하부(400)는 주변영역(PA)에 위치하며, 코너 화소회로(PCc)보다 외측에 배치될 수 있다. 부하부(400)는 서로 중첩하는 복수개의 도전층들을 포함할 수 있다. 서로 중첩하는 복수개의 도전층들은 커패시터로 작용하여 사전 설정된 전기용량을 가질 수 있다. 부하부(400)는 상기 전기용량을 통해 전술한 제2코너 구동회로(CDRV2, 도 9 참조)에 대하여 디커플링 효과를 제공할 수 있다. 한편, 부하부(400)가 갖는 전기용량은 설계에 따라 필요한 부하를 제공할 수 있도록 다양하게 변형될 수 있다.
부하부(400)가 구비하는 복수개의 도전층들의 개수, 층 구조 및 물질에는 제한이 없고, 설계에 따라 요구되는 부하를 갖도록 다양하게 변형될 수 있다. 한편, 전술한 코너 게이트배선(CWLb, 도 9 참조)의 타단은 부하부(400)가 구비하는 복수개의 도전층들 중 최하부 층과 전기적으로 연결되고, 코너 전압배선(CWLc, 도 9 참조)의 타단은 부하부(400)가 구비하는 복수개의 도전층들 중 최상부 층과 전기적으로 연결될 수 있다.
일 실시예로, 도 11에 도시된 바와 같이, 부하부(400)는 제1도전층(400a) 및 제1도전층(400a) 상부에 위치하며 제1도전층(400a)과 중첩하는 제2도전층(400b)을 포함할 수 있다. 이 경우, 코너 게이트배선(CWLb)의 타단은 제1도전층(400a)과 전기적으로 연결되고, 코너 전압배선(CWLc)의 타단은 제2도전층(400b)과 전기적으로 연결될 수 있다.
제1도전층(400a)은 코너 화소회로(PCc)의 어느 하나의 박막트랜지스터(TFT)가 갖는 게이트전극(GE) 및/또는 스토리지 커패시터(Cst)가 갖는 하부전극(CE1)과 동일한 층 구조를 가지며 동일한 물질을 포함할 수 있다. 구체적으로, 제1도전층(400a)은 제1게이트절연층(112) 상에 위치할 수 있다. 제1도전층(400a)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 다양한 도전성 물질을 포함할 수 있으며 다양한 층구조를 가질 수 있다. 예컨대, 제1도전층(400a)은 Mo층과 Al층을 포함하거나, Mo층/Al층/Mo층의 다층구조를 가질 수 있다.
제2도전층(400b)은 코너 화소회로(PCc)의 어느 하나의 스토리지 커패시터(Cst)가 갖는 상부전극(CE2)과 동일한 층 구조를 가지며 동일한 물질을 포함할 수 있다. 구체적으로, 제2도전층(400b)은 제2게이트절연층(113) 상에 위치할 수 있다. 제2도전층(400b)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단층 또는 다층일 수 있다.
다른 실시예로, 부하부(400)가 제1도전층(400a) 및 제2도전층(400b)을 포함하는 경우, 도 11에 도시된 바와 달리, 제1도전층(400a)은 반도체층(Act), 게이트전극(GE), 하부전극(CE1) 및 상부전극(CE2) 중 어느 하나와 동일한 층 구조를 가지며 동일한 물질을 포함하고, 제2도전층(400b)은 게이트전극(GE), 하부전극(CE1), 상부전극(CE2), 소스전극(SE) 및 드레인전극(DE) 중 어느 하나와 동일한 층 구조를 가지며 동일한 물질을 포함하는 것도 가능하다.
또 다른 실시예로, 도 12에 도시된 바와 같이, 부하부(400)는 제1도전층(400a), 제1도전층(400a) 상부에 위치하며 제1도전층(400a)과 중첩하는 제2도전층(400b) 및 제2도전층(400b) 상부에 위치하며 제2도전층(400b)과 중첩하는 제3도전층(400c)을 포함할 수 있다. 이 경우, 코너 게이트배선(CWLb)의 타단은 제1도전층(400a)과 전기적으로 연결되고, 코너 전압배선(CWLc)의 타단은 제3도전층(400c)과 전기적으로 연결될 수 있다.
제1도전층(400a)은 코너 화소회로(PCc)의 어느 하나의 박막트랜지스터(TFT)가 갖는 반도체층(Act)과 동일한 층 구조를 가지며 동일한 물질을 포함할 수 있다. 구체적으로, 제1도전층(400a)은 버퍼층(111) 상에 위치할 수 있다. 제1도전층(400a)은 폴리 실리콘 또는 비정질 실리콘을 포함할 수 있다. 또한, 제1도전층(400a)은 인듐(In), 갈륨(Ga), 스탄눔(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
제2도전층(400b)은 코너 화소회로(PCc)의 어느 하나의 박막트랜지스터(TFT)가 갖는 게이트전극(GE) 및/또는 스토리지 커패시터(Cst)가 갖는 하부전극(CE1)과 동일한 층 구조를 가지며 동일한 물질을 포함할 수 있다. 구체적으로, 제2도전층(400b)은 제1게이트절연층(112) 상에 위치할 수 있다. 제2도전층(400b)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 다양한 도전성 물질을 포함할 수 있으며 다양한 층구조를 가질 수 있다. 예컨대, 제2도전층(400b)은 Mo층과 Al층을 포함하거나, Mo층/Al층/Mo층의 다층구조를 가질 수 있다.
제3도전층(400c)은 코너 화소회로(PCc)의 어느 하나의 스토리지 커패시터(Cst)가 갖는 상부전극(CE2)과 동일한 층 구조를 가지며 동일한 물질을 포함할 수 있다. 구체적으로, 제3도전층(400c)은 제2게이트절연층(113) 상에 위치할 수 있다. 제3도전층(400c)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단층 또는 다층일 수 있다.
또 다른 실시예로, 부하부(400)가 제1도전층(400a), 제2도전층(400b) 및 제3도전층(400c)을 포함하는 경우, 도 12에 도시된 바와 달리, 제1도전층(400a)은 반도체층(Act), 게이트전극(GE) 및 하부전극(CE1) 중 어느 하나와 동일한 층 구조를 가지며 동일한 물질을 포함하고, 제2도전층(400b)은 게이트전극(GE), 하부전극(CE1) 및 상부전극(CE2) 중 어느 하나와 동일한 층 구조를 가지며 동일한 물질을 포함하고, 제3도전층(400c)은 상부전극(CE2), 소스전극(SE) 및 드레인전극(DE) 중 어느 하나와 동일한 층 구조를 가지며 동일한 물질을 포함하는 것도 가능하다.
한편, 부하부(400)가 구비하는 복수개의 도전층들 중 최상부 층은 컨택홀(PCNT)을 통해 코너 전압배선(CWLc)과 전기적으로 연결될 수 있다. 이와 관련하여, 도 13에는 부하부(400)가 제1도전층(400a) 및 제2도전층(400b)을 구비하는 경우, 최상부 층인 제2도전층(400b)이 코너 전압배선(CWLc)과 전기적으로 연결된 경우를 도시하고 있다. 구체적으로, 제2도전층(400b)과 코너 전압배선(CWLc)은 층간절연층(115)에 형성된 컨택홀(PCNT)을 통해 전기적으로 연결될 수 있다. 전술한 다른 실시예들에서도 부하부(400)가 구비하는 복수개의 도전층들 중 최상부 층과 코너 전압배선(CWLc)은 그들 사이에 개재된 절연층(들)에 형성된 컨택홀(PCNT)을 통해 전기적으로 연결될 수 있다.
지금까지는 디스플레이 패널 및 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 패널 및 디스플레이 장치를 제조하기 위한 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 디스플레이 장치
10: 디스플레이 패널
20: 커버 윈도우
100: 기판
400: 부하부
400a, 400b, 400c: 제1 내지 제3도전층
FDA: 전면 표시영역
SDA: 측면 표시영역
CDA: 코너 표시영역
LP: 연장부
LP1, LP2: 제1 및 제2연장부
CDRV: 코너 구동회로
CDRV1. CDRV2: 제1 및 제2코너 구동회로
VWL: 전압배선
CWL: 코너 배선
CWLa: 코너 데이터배선
CWLb: 코너 게이트배선
CWLc: 코너 전압배선

Claims (20)

  1. 전면 표시영역, 상기 전면 표시영역의 모퉁이(corner)에서 연장되며 제1코너 표시영역과 제2코너 표시영역을 포함하는 코너 표시영역 및 상기 코너 표시영역 외측의 주변영역을 갖되, 상기 제1코너 표시영역은 상기 전면 표시영역으로부터 멀어지는 방향으로 연장되는 연장부들과 상기 연장부들 사이 각각에 정의된 절개부들을 포함하는, 기판;
    상기 제2코너 표시영역에 위치하고, 상기 전면 표시영역에 배치된 전면 화소 및 상기 제1코너 표시영역에 배치된 코너 화소 각각과 전기적으로 연결된, 제1코너 구동회로;
    상기 제2코너 표시영역에 위치하고, 상기 제1코너 표시영역에 배치된 코너 화소와 전기적으로 연결되며, 상기 전면 화소와는 전기적으로 연결되지 않는, 제2코너 구동회로; 및
    상기 주변영역에 위치하고, 상기 제2코너 구동회로와 전기적으로 연결된, 부하부;
    를 구비하는, 디스플레이 패널.
  2. 제1항에 있어서,
    상기 연장부들은 상기 부하부가 배치되지 않는 제1연장부와 상기 부하부가 배치된 제2연장부를 포함하고,
    상기 제1연장부에는 상기 제1코너 구동회로와 전기적으로 연결된 코너 화소가 상기 제1연장부를 따라 배열되며,
    상기 제2연장부에는 상기 제2코너 구동회로와 전기적으로 연결된 코너 화소가 상기 제2연장부를 따라 배열되는, 디스플레이 패널.
  3. 제2항에 있어서,
    상기 제2코너 표시영역에 위치하는 전압배선;
    상기 제2연장부에 상기 제2연장부를 따라 연장되며, 일단이 상기 전압배선과 전기적으로 연결되고, 타단이 상기 부하부와 전기적으로 연결된, 코너 전압배선; 및
    상기 제2연장부에 상기 제2연장부를 따라 연장되며, 일단이 상기 제2코너 구동회로와 전기적으로 연결되고, 타단이 상기 부하부와 전기적으로 연결된, 코너 신호배선;
    을 더 구비하는, 디스플레이 패널.
  4. 제3항에 있어서,
    상기 부하부는 제1도전층과, 상기 제1도전층 상부에 위치하며 상기 제1도전층과 중첩하는 제2도전층을 포함하고,
    상기 코너 신호배선의 상기 타단은 상기 제1도전층과 전기적으로 연결되고,
    상기 코너 전압배선의 상기 타단은 상기 제2도전층과 전기적으로 연결된, 디스플레이 패널.
  5. 제4항에 있어서,
    상기 코너 화소는 각각 적어도 하나의 박막트랜지스터 및 적어도 하나의 스토리지 커패시터를 갖는 코너 화소회로와 전기적으로 연결되고,
    상기 적어도 하나의 박막트랜지스터는 반도체층, 상기 반도체층과 중첩하는 게이트전극 및 상기 반도체층과 전기적으로 연결된 소스전극과 드레인전극을 갖고,
    상기 적어도 하나의 스토리지 커패시터는 상기 게이트전극과 동일한 층 상에 배치되는 하부전극 및 상기 하부전극과 중첩하는 상부전극을 갖고,
    상기 제1도전층은, 상기 게이트전극 또는 상기 하부전극과 동일한 층 구조를 가지며 동일한 물질을 포함하고,
    상기 제2도전층은, 상기 상부전극과 동일한 층 구조를 가지며 동일한 물질을 포함하는, 디스플레이 패널.
  6. 제3항에 있어서,
    상기 부하부는 제1도전층과, 상기 제1도전층 상부에 위치하며 상기 제1도전층과 중첩하는 제2도전층과, 상기 제2도전층 상부에 위치하며 상기 제2도전층과 중첩하는 제3도전층을 포함하고,
    상기 코너 신호배선의 상기 타단은 상기 제1도전층과 전기적으로 연결되고,
    상기 코너 전압배선의 상기 타단은 상기 제3도전층과 전기적으로 연결된, 디스플레이 패널.
  7. 제6항에 있어서,
    상기 코너 화소는 각각 적어도 하나의 박막트랜지스터 및 적어도 하나의 스토리지 커패시터를 갖는 코너 화소회로와 전기적으로 연결되고,
    상기 적어도 하나의 박막트랜지스터는 반도체층, 상기 반도체층과 중첩하는 게이트전극 및 상기 반도체층과 전기적으로 연결된 소스전극과 드레인전극을 갖고,
    상기 적어도 하나의 스토리지 커패시터는 상기 게이트전극과 동일한 층 상에 배치되는 하부전극 및 상기 하부전극과 중첩하는 상부전극을 갖고,
    상기 제1도전층은, 상기 반도체층과 동일한 층 구조를 가지며 동일한 물질을 포함하고,
    상기 제2도전층은, 상기 게이트전극 또는 상기 하부전극과 동일한 층 구조를 가지며 동일한 물질을 포함하고,
    상기 제3도전층은, 상기 상부전극과 동일한 층 구조를 가지며 동일한 물질을 포함하는, 디스플레이 패널.
  8. 제2항에 있어서,
    상기 기판의 상면에 수직인 방향에서 바라볼 시, 상기 부하부의 외측 에지의 형상은 상기 부하부가 배치된 연장부의 외측 에지의 형상과 동일한, 디스플레이 패널.
  9. 제2항에 있어서,
    상기 부하부는 상기 제2연장부마다 1개씩 배치된, 디스플레이 패널.
  10. 제2항에 있어서,
    상기 부하부는 상기 제2연장부마다 2개씩 배치된, 디스플레이 패널.
  11. 제1항에 있어서,
    상기 제2코너 표시영역에 위치하는 상기 코너 화소는 상기 제1코너 구동회로 또는 제2코너 구동회로와 중첩하는, 디스플레이 패널.
  12. 제1항에 있어서,
    상기 표시영역은,
    상기 전면 표시영역의 측면에서 연장되고, 측면 화소가 배치된 측면 표시영역을 더 포함하는, 디스플레이 패널.
  13. 전면 표시영역, 상기 전면 표시영역의 모퉁이(corner)에서 연장되며 사전 설정된 곡률 반경으로 구부러진 코너 표시영역 및 상기 코너 표시영역 외측의 주변영역을 갖되, 상기 코너 표시영역은 제1코너 표시영역 및 제2코너 표시영역을 포함하는, 디스플레이 패널; 및
    상기 디스플레이 패널을 덮고, 상기 디스플레이 패널의 형상에 대응하는 형상을 갖는, 커버 윈도우;
    를 구비하고,
    상기 디스플레이 패널은,
    상기 제2코너 표시영역에 위치하고, 상기 전면 표시영역에 배치된 전면 화소 및 상기 제1코너 표시영역에 배치된 코너 화소 각각과 전기적으로 연결된, 제1코너 구동회로;
    상기 제2코너 표시영역에 위치하고, 상기 제1코너 표시영역에 배치된 코너 화소와 전기적으로 연결되며, 상기 전면 화소와는 전기적으로 연결되지 않는, 제2코너 구동회로; 및
    상기 주변영역에 위치하고, 상기 제2코너 구동회로와 전기적으로 연결된, 부하부;
    를 구비하는, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제1코너 표시영역은 상기 전면 표시영역으로부터 멀어지는 방향으로 연장되는 연장부들을 포함하고,
    상기 연장부들은 상기 부하부가 배치되지 않는 제1연장부와 상기 부하부가 배치된 제2연장부를 포함하고,
    상기 제1연장부에는 상기 제1코너 구동회로와 전기적으로 연결된 코너 화소가 상기 제1연장부를 따라 배열되며,
    상기 제2연장부에는 상기 제2코너 구동회로와 전기적으로 연결된 코너 화소가 상기 제2연장부를 따라 배열되는, 디스플레이 장치.
  15. 제14항에 있어서,
    상기 제2코너 표시영역에 위치하는 전압배선;
    상기 제2연장부에 상기 제2연장부를 따라 연장되며, 일단이 상기 전압배선과 전기적으로 연결되고, 타단이 상기 부하부와 전기적으로 연결된, 코너 전압배선; 및
    상기 제2연장부에 상기 제2연장부를 따라 연장되며, 일단이 상기 제2코너 구동회로와 전기적으로 연결되고, 타단이 상기 부하부와 전기적으로 연결된, 코너 신호배선;
    을 더 구비하는, 디스플레이 장치.
  16. 제15항에 있어서,
    상기 부하부는 제1도전층과, 상기 제1도전층 상부에 위치하며 상기 제1도전층과 중첩하는 제2도전층을 포함하고,
    상기 코너 신호배선의 상기 타단은 상기 제1도전층과 전기적으로 연결되고,
    상기 코너 전압배선의 상기 타단은 상기 제2도전층과 전기적으로 연결된, 디스플레이 장치.
  17. 제16항에 있어서,
    상기 코너 화소는 각각 적어도 하나의 박막트랜지스터 및 적어도 하나의 스토리지 커패시터를 갖는 코너 화소회로와 전기적으로 연결되고,
    상기 적어도 하나의 박막트랜지스터는 반도체층, 상기 반도체층과 중첩하는 게이트전극 및 상기 반도체층과 전기적으로 연결된 소스전극과 드레인전극을 갖고,
    상기 적어도 하나의 스토리지 커패시터는 상기 게이트전극과 동일한 층 상에 배치되는 하부전극 및 상기 하부전극과 중첩하는 상부전극을 갖고,
    상기 제1도전층은, 상기 게이트전극 또는 상기 하부전극과 동일한 층 구조를 가지며 동일한 물질을 포함하고,
    상기 제2도전층은, 상기 상부전극과 동일한 층 구조를 가지며 동일한 물질을 포함하는, 디스플레이 장치.
  18. 제15항에 있어서,
    상기 부하부는 제1도전층과, 상기 제1도전층 상부에 위치하며 상기 제1도전층과 중첩하는 제2도전층과, 상기 제2도전층 상부에 위치하며 상기 제2도전층과 중첩하는 제3도전층을 포함하고,
    상기 코너 신호배선의 상기 타단은 상기 제1도전층과 전기적으로 연결되고,
    상기 코너 전압배선의 상기 타단은 상기 제3도전층과 전기적으로 연결된, 디스플레이 장치.
  19. 제18항에 있어서,
    상기 코너 화소는 각각 적어도 하나의 박막트랜지스터 및 적어도 하나의 스토리지 커패시터를 갖는 코너 화소회로와 전기적으로 연결되고,
    상기 적어도 하나의 박막트랜지스터는 반도체층, 상기 반도체층과 중첩하는 게이트전극 및 상기 반도체층과 전기적으로 연결된 소스전극과 드레인전극을 갖고,
    상기 적어도 하나의 스토리지 커패시터는 상기 게이트전극과 동일한 층 상에 배치되는 하부전극 및 상기 하부전극과 중첩하는 상부전극을 갖고,
    상기 제1도전층은, 상기 반도체층과 동일한 층 구조를 가지며 동일한 물질을 포함하고,
    상기 제2도전층은, 상기 게이트전극 또는 상기 하부전극과 동일한 층 구조를 가지며 동일한 물질을 포함하고,
    상기 제3도전층은, 상기 상부전극과 동일한 층 구조를 가지며 동일한 물질을 포함하는, 디스플레이 장치.
  20. 제14항에 있어서,
    평면도 상에서 상기 부하부의 외측 에지의 형상은 상기 부하부가 배치된 연장부의 외측 에지의 형상과 동일한, 디스플레이 장치.
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