KR20230000509A - 표시 패널 및 이를 구비한 전자 기기 - Google Patents
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Abstract
본 발명은 복수의 제1발광다이오드들이 배치된 제1표시영역, 복수의 제2발광다이오드들 및 투과영역이 배치된 제2표시영역, 및 복수의 제3발광다이오드들이 배치된 제3표시영역을 포함하는 표시영역, 표시영역 외측의 주변영역, 복수의 제1발광다이오드들 각각에 전기적으로 연결된 복수의 제1부화소회로들, 복수의 제2발광다이오드들 각각에 전기적으로 연결된 복수의 제2부화소회로들, 및 복수의 제3발광다이오드들 각각에 전기적으로 연결된 복수의 제3부화소회로들,을 포함하되, 복수의 제2부화소회로들은 주변영역에 배치되며, 복수의 제2부화소회로들은 주변영역과 제2표시영역 사이의 제3표시영역을 가로지르는 복수의 도전버스라인들에 의해 복수의 제2발광다이오드들과 전기적으로 연결되는, 표시 패널을 개시한다.
Description
본 발명은 표시 패널 및 이를 구비한 전지 기기에 관한 구조를 제공한다.
표시 패널은 데이터를 시각적으로 표시하는 장치이다. 근래에 표시 패널의 용도가 다양해지고 있다. 표시 패널의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시영역이 차지하는 면적을 확대하면서 동시에 다양한 기능을 추가하기 위한 방안으로서, 표시영역 내측에 이미지 디스플레이 이외의 기능을 부가하기 위한 표시 패널의 연구가 계속되고 있다.
본 발명의 실시예들은, 표시영역 내에 투과영역을 구비한 표시 패널 및 이를제는 포함하는 전자 기기에 관한 구조를 제공한다.
본 발명의 일 관점에 따르면, 복수의 제1발광다이오드들이 배치된 제1표시영역, 복수의 제2발광다이오드들 및 투과영역이 배치된 제2표시영역, 및 복수의 제3발광다이오드들이 배치된 제3표시영역을 포함하는 표시영역; 상기 표시영역 외측의 주변영역; 상기 복수의 제1발광다이오드들 각각에 전기적으로 연결된 복수의 제1부화소회로들; 상기 복수의 제2발광다이오드들 각각에 전기적으로 연결된 복수의 제2부화소회로들; 및 상기 복수의 제3발광다이오드들 각각에 전기적으로 연결된 복수의 제3부화소회로들;을 포함하되, 상기 복수의 제2부화소회로들은 상기 주변영역에 배치되며, 상기 복수의 제2부화소회로들은 상기 주변영역과 상기 제2표시영역 사이의 상기 제3표시영역을 가로지르는 복수의 도전버스라인들에 의해 상기 복수의 제2발광다이오드들과 전기적으로 연결되는, 표시 패널을 개시한다.
상기 복수의 도전버스라인들 각각은, 상기 제2표시영역의 제1부분, 및 상기 제3표시영역을 지나는 제2부분을 포함하며, 상기 제1부분 및 상기 제2부분은 서로 다른 물질을 포함할 수 있다.
상기 제1부분은 상기 제2부분 보다 광 투과율이 높고, 상기 제2부분은 상기 제1부분 보다 도전율이 높을 수 있다.
상기 제1부분은 투명 도전 산화물을 포함하고, 상기 제2부분은 금속층을 포함할 수 있다.
상기 복수의 도전버스라인들 중 이웃하는 두 개의 도전버스라인들의 제2부분들은 서로 다른 층 상에 배치될 수 있다.
상기 복수의 도전버스라인들 중 어느 하나의 도전버스라인의 제1부분 및 제2부분은 동일한 층 상에 배치되고, 상기 어느 하나의 도전버스라인의 상기 제1부분 및 상기 제2부분과 다른 층 상에 배치된 브릿지전극을 통해 전기적으로 연결될 수 있다.
상기 복수의 도전버스라인들 중 어느 하나의 도전버스라인의 제1부분 및 제2부분은 서로 다른 층 상에 배치되며, 상기 어느 하나의 도전버스라인의 상기 제1부분 및 상기 제2부분은 이들 사이에 개재되는 절연층을 통해 접속될 수 있다.
상기 제3표시영역에서 일 방향을 따라 연장된 전극전압라인을 더 포함하며, 상기 전극전압라인은 상기 복수의 제3부화소회로들 각각에 구비된 스토리지 커패시터의 상부전극을 포함하고, 상기 복수의 도전버스라인들 각각은 상기 제3표시영역에서 상기 전극전압라인과 중첩할 수 있다.
상기 복수의 제1부화소회로들은 상기 제1표시영역에 배치되고, 상기 복수의 제3부화소회로들은 상기 제3표시영역에 배치될 수 있다.
상기 복수의 제1부화소회로들에 전기적으로 연결되는 복수의 제1데이터라인들; 상기 제2표시영역을 사이에 두고 상기 복수의 제1데이터라인들과 이격되는 복수의 제2데이터라인들; 및 상기 복수의 제1데이터라인들 및 상기 복수의 제2데이터라인들을 전기적으로 연결하는 복수의 데이터연결라인들;을 더 포함하며, 상기 복수의 제2데이터라인들은 각각, 동일한 열에 배치된 제2부화소회로들 및 제3부화소회로들에 전기적으로 연결될 수 있다.
상기 제3표시영역에 배치되는 더미부화소회로를 더 포함할 수 있다.
상기 더미부화소회로는 상기 복수의 제1부화소회로들 중 일부와 동일한 행에 배치될 수 있다.
상기 복수의 제1부화소회로들 각각에 포함된 구동 트랜지스터의 구동 반도체층은, 상기 복수의 제2부화소회로들 또는 상기 복수의 제3부화소회로들 각각에 포함된 구동 트랜지스터의 구동 반도체층과 다른 형상을 가질 수 있다.
상기 복수의 제2부화소회로들 또는 상기 복수의 제3부화소회로들 각각에 포함된 스토리지 커패시터의 용량은, 상기 복수의 제1부화소회로들 각각에 포함된 스토리지 커패시터의 용량 보다 클 수 있다.
본 발명의 다른 실시예는, 복수의 제1발광다이오드들이 배치된 제1표시영역, 복수의 제2발광다이오드들 및 투과영역이 배치된 제2표시영역, 및 복수의 제3발광다이오드들이 배치된 제3표시영역을 포함하는 표시영역을 포함하는 표시 패널; 및 상기 표시 패널의 상기 투과영역에 중첩하는 컴포넌트;를 포함하는 전자 기기를 개시한다. 전자 기기의 표시 패널은, 상기 제1표시영역에 배치되며, 상기 복수의 제1발광다이오드들 각각에 전기적으로 연결된 복수의 제1부화소회로들; 상기 복수의 제2발광다이오드들 각각에 전기적으로 연결된 복수의 제2부화소회로들; 및 상기 제3표시영역에 배치되며, 상기 복수의 제3발광다이오드들 각각에 전기적으로 연결된 복수의 제3부화소회로들;을 포함하고, 상기 복수의 제2부화소회로들은 상기 표시영역 외측의 주변영역에 배치되며, 상기 복수의 제2부화소회로들은 상기 주변영역과 상기 제2표시영역 사이의 상기 제3표시영역을 가로지르는 복수의 도전버스라인들에 의해 상기 복수의 제2발광다이오드들과 전기적으로 연결될 수 있다.
상기 복수의 도전버스라인들 각각은, 상기 제2표시영역에 위치하며 제2발광다이오드에 전기적으로 연결된 제1부분; 및 상기 제3표시영역에 위치하며, 상기 제1부분 및 상기 제2부화소회로에 전기적으로 연결된 제2부분을 포함하며, 상기 제1부분 및 상기 제2부분은 서로 다른 물질을 포함할 수 있다.
상기 제1부분은 투명 도전성 산화물을 포함할 수 있다.
상기 복수의 도전버스라인들 중 어느 하나의 도전버스라인의 제1부분 및 제2부분은 동일한 층 상에 배치되고, 상기 어느 하나의 도전버스라인의 상기 제1부분 및 상기 제2부분과 다른 층 상에 배치된 브릿지전극을 통해 전기적으로 연결될 수 있다.
상기 복수의 도전버스라인들 중 어느 하나의 도전버스라인의 제1부분 및 제2부분은 서로 다른 층 상에 배치되며, 상기 어느 하나의 도전버스라인의 상기 제1부분 및 상기 제2부분은 이들 사이에 개재되는 절연층을 통해 접속될 수 있다.
상기 표시 패널은 상기 제3표시영역에서 일 방향을 따라 연장된 전극전압라인을 더 포함하고, 상기 전극전압라인은 상기 복수의 제3부화소회로들 각각에 구비된 스토리지 커패시터의 상부전극을 포함하며, 상기 복수의 도전버스라인들 각각은 상기 제3표시영역에서 상기 전극전압라인과 중첩할 수 있다.
상기 복수의 도전버스라인들 중 이웃하는 두 개의 도전버스라인들은, 제3표시영역에서 서로 다른 층 상에 배치될 수 있다.
상기 표시 패널은, 상기 복수의 제1부화소회로들에 전기적으로 연결되는 복수의 제1데이터라인들; 상기 제2표시영역을 사이에 두고 상기 복수의 제1데이터라인들과 이격되는 복수의 제2데이터라인들; 및 상기 복수의 제1데이터라인들 및 상기 복수의 제2데이터라인들을 전기적으로 연결하는 복수의 데이터연결라인들;을 더 포함하며, 상기 복수의 제2데이터라인들은 각각, 동일한 열에 배치된 제2부화소회로들 및 제3부화소회로들에 전기적으로 연결될 수 있다.
상기 표시 패널은, 상기 제3표시영역에 배치되는 더미부화소회로를 더 포함할 수 있다.
상기 더미부화소회로는 상기 복수의 제1부화소회로들 중 일부와 동일한 행에 배치될 수 있다.
상기 복수의 제1부화소회로들 각각에 포함된 구동 트랜지스터의 구동 반도체층은, 상기 복수의 제2부화소회로들 또는 상기 복수의 제3부화소회로들 각각에 포함된 구동 트랜지스터의 구동 반도체층과 다른 형상을 가질 수 있다.
상기 복수의 제2부화소회로들 또는 상기 복수의 제3부화소회로들 각각에 포함된 스토리지 커패시터의 용량은, 상기 복수의 제1부화소회로들 각각에 포함된 스토리지 커패시터의 용량 보다 클 수 있다.
본 발명의 일 실시예에 따르면, 투과영역을 포함하는 제2표시영역을 표시영역의 내측에 배치할 수 있는 것과 컴포넌트와 중첩하는 제2표시영역의 위치를 다양하게 설계할수 있으며, 제1 내지 제3표시영역들 간의 화질의 편차를 방지하는 것과 같이 품질이 우수한 표시 패널 및 이를 구비한 전자 기기를 제공할 수 있다. 이러한 효과는 예시적인 것으로, 전술한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 단면도이다.
도 3은 본 발명의 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 제1발광다이오드에 전기적으로 연결된 제1부화소회로를 개략적으로 나타낸 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 제1부화소회로를 나타낸 평면도이다.
도 6은 본 일 실시예에 따른 표시 패널의 제2부화소회로 및 제3부화소회로의 등가회로도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 제2부화소회로 및 제3부화소회로를 나타낸 평면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도로서, 제1 내지 제3부화소회로들에 연결된 신호라인들을 나타낸다
도 10은 본 발명의 다른 실시예에 따른 표시 패널의 일부를 나타낸 평면도로서, 제1 내지 제3부화소회로들에 연결된 신호라인들을 나타낸다
도 11은 본 발명의 일 실시예에 따른 표시 패널의 제1부화소회로 및 제1발광다이오드, 그리고 제3부화소회로 및 제2발광다이오드를 나타낸 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 패널의 일부를 발췌하여 나타낸 평면도이다.
도 13은 도 12에 도시된 XIII- XIII'선에 따른 단면도이다.
도 14는 도 12에 도시된 XIV- XIV'선에 따른 단면도이다.
도 15는 도 12에 도시된 XV- XV'선에 따른 단면도이다
도 16은 도 12에 도시된 XVI- XVI'선에 따른 단면도이다.
도 17은 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서, 도 12의 XIV- XIV'선에 따른 단면에 해당한다.
도 18은 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서, 도 12의 XV- XV'선에 따른 단면에 해당한다.
도 19는 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서, 도 12에 도시된 XVI- XVI'선에 따른 단면에 해당한다.
도 2는 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 단면도이다.
도 3은 본 발명의 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 제1발광다이오드에 전기적으로 연결된 제1부화소회로를 개략적으로 나타낸 등가회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 제1부화소회로를 나타낸 평면도이다.
도 6은 본 일 실시예에 따른 표시 패널의 제2부화소회로 및 제3부화소회로의 등가회로도이다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 제2부화소회로 및 제3부화소회로를 나타낸 평면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도이다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도로서, 제1 내지 제3부화소회로들에 연결된 신호라인들을 나타낸다
도 10은 본 발명의 다른 실시예에 따른 표시 패널의 일부를 나타낸 평면도로서, 제1 내지 제3부화소회로들에 연결된 신호라인들을 나타낸다
도 11은 본 발명의 일 실시예에 따른 표시 패널의 제1부화소회로 및 제1발광다이오드, 그리고 제3부화소회로 및 제2발광다이오드를 나타낸 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시 패널의 일부를 발췌하여 나타낸 평면도이다.
도 13은 도 12에 도시된 XIII- XIII'선에 따른 단면도이다.
도 14는 도 12에 도시된 XIV- XIV'선에 따른 단면도이다.
도 15는 도 12에 도시된 XV- XV'선에 따른 단면도이다
도 16은 도 12에 도시된 XVI- XVI'선에 따른 단면도이다.
도 17은 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서, 도 12의 XIV- XIV'선에 따른 단면에 해당한다.
도 18은 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서, 도 12의 XV- XV'선에 따른 단면에 해당한다.
도 19는 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서, 도 12에 도시된 XVI- XVI'선에 따른 단면에 해당한다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 사시도이다.
도 1을 참조하면, 전자 기기(1)는 표시영역(DA) 및 표시영역(DA)의 외측에 위치한 주변영역(PA)을 포함할 수 있다. 표시영역(DA)은 부화소들을 통해 이미지를 표시할 수 있다. 주변영역(PA)은 표시영역(DA)의 외측에 배치되며 이미지를 디스플레이하지 않는 비표시영역으로, 표시영역(DA)을 전체적으로 둘러쌀 수 있다. 주변영역(PA)에는 표시영역(DA)에 전기적 신호나 전원을 제공하기 위한 드라이버 등이 배치될 수 있다. 주변영역(PA)에는 전자소자나 인쇄회로기판 등이 전기적으로 연결될 수 있는 영역인 패드가 배치될 수 있다.
이하에서는 설명의 편의를 위해 전자 기기(1)가 스마트 폰인 경우에 대해 설명하지만, 본 발명의 전자 기기(1)는 이에 제한되지 않는다. 전자 기기(1)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품에 적용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 적용될 수 있다. 또한, 일 실시예에 따른 전자 기기(1)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 표시 화면에 적용될 수 있다.
표시영역(DA)은 제1표시영역(DA1), 제2표시영역(DA2), 및 제3표시영역(DA3)을 포함할 수 있다. 제1표시영역(DA1)은 이차원적으로 배열된 제1부화소(P1)들을 이용하여 이미지를 디스플레이할 수 있고, 제2표시영역(DA2)은 제2부화소(P2)들을 이용하여 이미지를 디스플레이할 수 있으며, 제3표시영역(DA3)은 제3부화소(P3)들을 이용하여 이미지를 디스플레이할 수 있다.
일 실시예로, 제1표시영역(DA1)은 복수의 제1부화소(P1)들에서 방출되는 광을 이용하여 제1이미지를 제공할 수 있고, 제2표시영역(DA2)은 제2부화소(P2)들에서 방출되는 광을 이용하여 제2이미지를 제공할 수 있으며, 제3표시영역(DA3)은 제3부화소(P3)들에서 방출되는 광을 이용하여 제3이미지를 제공할 수 있다. 제1이미지, 제2이미지, 및 제3이미지는 전자 기기(1)에서 제공하는 어느 하나의 이미지의 일 부분일 수 있다. 다른 실시예로, 제1이미지, 제2이미지, 및 제3이미지 중 적어도 어느 하나는 나머지와 독립된 별개의 이미지를 제공될 수 있다.
제1표시영역(DA1)은 표시영역(DA)의 대부분의 면적을 차지할 수 있다. 제2표시영역(DA2)은 표시영역(DA)의 내측에 배치될 수 있다. 제3표시영역(DA3)은 제2표시영역(DA2)과 인접하게 배치되되, 주변영역(PA)과 제2표시영역(DA2) 사이에 배치될 수 있다. 일 실시예로, 도 1은 제2표시영역(DA2)이 표시영역(DA)의 상측(+y방향) 중앙에 배치되며, 제3표시영역(DA3)이 일 방향(예, +y방향)을 따라 제2표시영역(DA2)과 주변영역(PA) 사이에 배치된 것을 도시한다.
제2표시영역(DA2)과 제3표시영역(DA3)은 각각 제1표시영역(DA1) 보다 작은 면적을 가질 수 있으며, 제1표시영역(DA1)에 의해 부분적으로 둘러싸인 형상을 가질 수 있다. 예컨대, 제1표시영역(DA1)은 대략 U자형의 노치 형상을 가질 수 있으며, 제1표시영역(DA1)의 노치 부분에 제2표시영역(DA2) 및 제3표시영역(DA3)이 배치되어 표시영역(DA)은 대략 사각형의 형상을 가질 수 있다.
도 1은 전자 기기(1)의 상면에 대략 수직인 방향에서 보았을 시 대략 사각형 형상을 갖는 표시영역(DA)의 상측(+y방향) 중앙에 제2표시영역(DA2)과 제3표시영역(DA3)이 배치된 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 제2표시영역(DA2)은 예컨대 표시영역(DA)의 우상측 또는 좌상측에 배치될 수도 있으며, 이 경우에도 제3표시영역(DA3)은 제2표시영역(DA2)과 주변영역(PA) 사이에 배치될 수 있다.
제2표시영역(DA2)은 투과영역(TA)을 포함할 수 있다. 투과영역(TA)은 제2부화소(P2)들 사이에 위치할 수 있으며, 빛 및/또는 음향이 투과할 수 있는 영역으로, 제2표시영역(DA2)에는 후술할 도 2에 도시된 바와 같이 컴포넌트(20, 도 2)가 배치될 수 있다.
제2표시영역(DA2)은 투과영역(TA)을 포함하므로, 제1표시영역(DA1)의 해상도와 제2표시영역(DA2)의 해상도는 서로 상이할 수 있다. 일 실시예로, 제2표시영역(DA2)은 제1표시영역(DA1)에 비해서 해상도가 낮을 수 있다. 제2표시영역(DA2)에서 동일 면적 당 배치될 수 있는 제2부화소(P2)들의 수는 제1표시영역(DA1)에서 동일 면적 당 배치되는 제1부화소(P1)들의 수에 비해 적을 수 있다. 예컨대, 제2표시영역(DA2)의 해상도는 제1표시영역(DA1)의 해상도의 약 1/2, 3/8, 1/3, 1/4, 2/9, 1/8, 1/9, 1/16 등일 수 있다. 예컨대 제1표시영역(DA1)의 해상도는 약 450ppi 이거나 그 보다 크고, 제2표시영역(DA2)의 해상도는 약 100ppi 내지 약 200ppi 일 수 있다.
제3표시영역(DA3)의 해상도는 제2표시영역(DA2)의 해상도와 동일할 수 있다. 또는, 제3표시영역(DA3)의 해상도는 제2표시영역(DA2)의 해상도 보다 크고 제1표시영역(DA1)의 해상도 보다 작을 수 있다. 예컨대, 제3표시영역(DA3)의 해상도는 약 100ppi 내지 약 200ppi 이거나, 약 200ppi 내지 약 400ppi일 수 있다.
도 2는 본 발명의 일 실시예에 따른 전자 기기를 개략적으로 도시하는 단면도이다.
도 2를 참조하면, 전자 기기(1)는 표시 패널(10) 및 표시 패널(10)에 중첩하게 배치된 컴포넌트(20)를 포함할 수 있다. 컴포넌트(20)는 제2표시영역(DA2)에 배치될 수 있다.
컴포넌트(20)는 빛 또는 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 근접센서와 같이 거리를 측정하는 센서, 사용자의 신체의 일부(예, 지문, 홍채, 얼굴 등)을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 화상을 촬상하는 이미지 센서(예, 카메라) 등일 수 있다. 빛을 이용하는 전자요소는, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있다. 음향을 이용하는 전자요소는, 초음파 또는 다른 주파수 대역의 음향을 이용할 수 있다.
컴포넌트(20)가 원활히 기능할 수 있도록, 제2표시영역(DA2)은 컴포넌트(20)로부터 외부로 출력되거나 외부로부터 컴포넌트(20)를 향해 진행하는 빛 및/또는 음향 등이 투과할 수 있는 투과영역(TA)을 포함할 수 있다. 일 실시예로, 투과영역(TA)은 광이 투과할 수 있는 영역으로, 부화소(P)가 배치되지 않는다. 본 발명의 일 실시예에 따른 전자 기기(1)의 경우, 투과영역(TA)을 포함하는 제2표시영역(DA2)을 통해 광을 투과시킬 때, 광 투과율은 약 10% 이상, 보다 바람직하게 25% 이상이거나, 40% 이상이거나 50% 이상이거나, 85% 이상이거나, 90% 이상일 수 있다.
앞서 도 1을 참조하여 설명한 제1부화소(P1), 제2부화소(P2) 및 제3부화소(P3)는 각각 발광다이오드를 이용하여 빛을 방출할 수 있으며, 각 발광다이오드는 표시 패널(10)의 표시영역(DA. 도 1)에 배치될 수 있다. 이와 관련하여, 도 2는 제1부화소(P1)에 해당하는 제1발광다이오드(ED1), 제2부화소(P2)에 해당하는 제2발광다이오드(ED2), 및 제3부화소(P3)에 해당하는 제3발광다이오드(ED3)가 기판(100) 상에 배치된 것을 도시한다.
기판(100)은 글래스재 또는 고분자 수지와 같은 절연 물질을 포함할 수 있으며, 기판(100)의 배면에는 보호필름(PB)이 배치될 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다. 보호필름(PB)은 투과영역(TA)의 투과율 향상을 위하여 제2표시영역(DA2)에 위치하는 개구(PB-OP)를 포함할 수 있다.
제1발광다이오드(ED1)는 제1표시영역(DA1)에 배치되며, 제1표시영역(DA1)에 배치된 제1부화소회로(PC1)에 전기적으로 연결된다. 제1부화소회로(PC1)는 트랜지스터들 및 트랜지스터들에 전기적으로 연결된 스토리지 커패시터를 포함할 수 있다.
제2발광다이오드(ED2)는 제2표시영역(DA2)에 배치된다. 제2발광다이오드(ED2)는 제2부화소회로(PC2)에 전기적으로 연결되나, 제2표시영역(DA2)에 구비된 투과영역(TA)의 투과율 및 투과면적을 향상시키기 위하여 제2부화소회로(PC2)는 제2표시영역(DA2)에 배치되지 않는다. 제2부화소회로(PC2)는 주변영역(PA)에 배치되며, 제2발광다이오드(ED2)는 도전버스라인(CBL)을 통해 제2부화소회로(PC2)와 전기적으로 연결될 수 있다.
도전버스라인(CBL)은 주변영역(PA)의 제2부화소회로(PC2)와 제2표시영역(DA2)의 제2발광다이오드(ED2)를 연결하도록 연장되되, 제2발광다이오드(ED2)에 연결된 제1부분(CBL1) 및 제2부화소회로(PC2)에 연결된 제2부분(CBL2)을 포함할 수 있다. 제1부분(CBL1) 및 제2부분(CBL2)은 서로 다른 층 상에 배치되며, 표시영역(DA) 상에서 전기적으로 연결될 수 있다. 제1부분(CBL1) 및 제2부분(CBL2)은 서로 다른 물질을 포함할 수 있다. 제1부분(CBL1)은 제2부분(CBL2) 보다 광 투과율이 높고, 제2부분(CBL2)은 제1부분(CBL1) 보다 도전율이 클 수 있다. 투과영역(TA)을 지나는 제1부분(CBL1)은 광투광성 물질, 예컨대 투명도전성산화물(TCO)을 포함할 수 있다. 제1부분(CBL1)은 금속층을 포함할 수 있다.
제3발광다이오드(ED3)는 제3표시영역(DA3)에 배치되며, 제3표시영역(DA3)에 배치된 제3부화소회로(PC3)에 전기적으로 연결된다. 제3부화소회로(PC3)는 트랜지스터들 및 트랜지스터들에 전기적으로 연결된 스토리지 커패시터를 포함할 수 있다.
제1 내지 제3발광다이오드(ED1, ED2, ED3)는 소정의 색상의 빛을 방출하는 발광요소로서, 유기발광다이오드(Organic Light Emitting Diode)를 포함할 수 있다. 다른 실시예로, 제1 내지 제3발광다이오드(ED1, ED2, ED3)는 무기 발광 다이오드를 포함하거나, 양자점을 포함하는 발광 다이오드일 수 있다.
제1 내지 제3발광다이오드(ED1, ED2, ED3)는 봉지층(300)으로 커버될 수 있다. 봉지층(300)은 무기절연물을 포함하는 무기봉지층 및 유기절연물을 포함하는 유기봉지층을 포함할 수 있다. 일 실시예로, 봉지층(300)은 제1 및 제2무기봉지층 및 이들 사이의 유기봉지층을 포함할 수 있다.
봉지층(300)은 글래스재와 같은 봉지 기판일 수 있다. 기판(100)과 봉지 기판 사이에는 프릿 등을 포함하는 실런트가 배치될 수 있다. 실런트는 주변영역(PA)에 위치하되 표시영역(DA, 도 1)을 둘러싸도록 연장되어, 측면을 통해 수분이 제1 내지 제3발광다이오드(ED1, ED2, ED3)를 향해 침투하는 것을 방지할 수 있다. .
입력감지층(400)은 봉지층(300) 상에 형성될 수 있다. 입력감지층(400)은 외부의 입력, 예컨대 손가락 또는 스타일러스펜와 같은 물체의 터치 이벤트에 따른 좌표정보를 획득할 수 있다. 입력감지층(400)은 터치전극 및 터치전극과 연결된 트레이스 라인들을 포함할 수 있다. 입력감지층(400)은 뮤추얼 캡 방식 또는 셀프 캡 방식으로 외부 입력을 감지할 수 있다.
광학 기능층(500)은 반사 방지층을 포함할 수 있다. 반사 방지층은 커버 윈도우(600)를 통해 외부에서 표시 패널(10)을 향해 입사하는 빛(외부광)의 반사율을 감소시킬 수 있다. 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 광학 기능층(500)은 제2표시영역(DA2)에 위치하는 개구(510)를 포함함으로써, 투과영역(TA)의 투과율을 향상시킬 수 있다.
다른 실시예로, 반사 방지층은 블랙매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 제1 내지 제3발광다이오드(ED1, ED2, ED3) 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 또 다른 실시예로, 반사 방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1반사층과 제2반사층을 포함할 있다. 제1반사층 및 제2반사층에서 각각 반사된 제1반사광과 제2반사광은 상쇄 간섭될 수 있고, 그에 따라 외부광 반사율이 감소될 수 있다.
커버 윈도우(600)는 광학 기능층(500) 상에 배치될 수 있다. 커버 윈도우(600)는 광학 기능층(500)과의 사이에 개재된 투명 광학 투명 점착제와 같은 점착층을 통해 결합될 수 있다. 커버 윈도우(600)는 글래스재 또는 플라스틱재를 포함할 수 있다. 플라스틱재는 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이드, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트 또는 셀룰로오스 아세테이트 프로피오네이트 등을 포함할 수 있다.
커버 윈도우(600)는 가요성을 갖는 커버 윈도우를 포함할 수 있다. 예컨대, 커버 윈도우(600)는 폴리이미드 커버 윈도우, 또는 초박형 글래스(ultra-thin glass) 커버 윈도우를 포함할 수 있다.
도 3은 본 발명의 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 3을 참조하면, 제1발광다이오드(ED1)는 제1표시영역(DA1)에 배치된다. 제1발광다이오드(ED1)에서 방출되는 빛은 앞서 도 1을 참조하여 설명한 제1부화소(P1, 도 1)의 빛에 해당하며, 제1발광다이오드(ED1)의 위치가 제1부화소(P1, 도 1)의 위치가 될 수 있다. 제1발광다이오드(ED1)는 예컨대, 적색, 녹색, 또는 청색의 광을 방출할 수 있다. 제1발광다이오드(ED1)를 구동하는 제1부화소회로(PC1)는 제1표시영역(DA1)에 배치되며, 제1발광다이오드(ED1)와 전기적으로 연결될 수 있다.
제1부화소회로(PC1)는 제1방향(예, x방향)을 따라 연장된 스캔라인(SL) 및 제2방향(예, y방향)을 따라 연장된 데이터라인(DL)에 전기적으로 연결된다. 주변영역(PA)에는 각 제1부화소회로(PC1)에 신호를 제공하기 위한 제1스캔구동회로(SDRV1) 및 제2스캔구동회로(SDRV2)가 배치될 수 있다.
제1스캔구동회로(SDRV1)는 스캔라인(SL)을 통해 제1부화소회로(PC1)들 각각에 스캔 신호를 인가할 수 있다. 제2스캔구동회로(SDRV2)는 제1표시영역(DA1)을 중심으로 제1스캔구동회로(SDRV1)의 반대편에 위치할 수 있다. 제1표시영역(DA1)의 제1부화소회로(PC1)들 중 일부는 제1스캔구동회로(SDRV1)와 전기적으로 연결될 수 있고, 나머지는 제2스캔구동회로(SDRV2)에 전기적으로 연결될 수 있다.
패드(PAD)는 기판(100)의 일측에 배치될 수 있다. 패드(PAD)는 절연층에 의해 덮이지 않고 노출되어 회로 보드(1400)와 연결될 수 있다. 회로 보드(1400)에는 데이터구동회로를 포함하는 제어구동부(1420)가 배치될 수 있다.
제어구동부(1420)는 제1스캔구동회로(SDRV1)와 제2스캔구동회로(SDRV2)에 전달하는 제어 신호를 생성할 수 있다. 제어구동부(1420)는 데이터구동회로를 포함할 수 있으며, 데이터구동회로는 데이터 신호를 생성할 수 있다. 생성된 데이터 신호는 표시 패널(10)의 주변영역(PA)에 배치된 팬아웃 배선(FW) 및 팬아웃 배선(FW)과 연결된 데이터라인(DL)을 통해 제1부화소회로(PC1)들에 전달될 수 있다.
제2발광다이오드(ED2)는 제2표시영역(DA2)에 배치된다. 제2발광다이오드(ED2)에서 방출되는 빛은 앞서 도 1을 참조하여 설명한 제2부화소(P2, 도 1)의 빛에 해당하며, 제2발광다이오드(ED2)의 위치가 제2부화소(P2, 도 1)의 위치가 될 수 있다. 제2발광다이오드(ED2)는 예컨대, 적색, 녹색, 또는 청색의 광을 방출할 수 있다. 앞서 도 1을 참조하여 설명한 바와 같이 제2표시영역(DA2)의 해상도는 제1표시영역(DA1)의 해상도 보다 낮을 수 있으며, 따라서 제2표시영역(DA2)에서 동일 면적 당 배치된 제2발광다이오드(ED2)의 수는 제1표시영역(DA1)에서 동일 면적당 배치된 제1발광다이오드(ED1)의 수에 비해 적을 수 있다.
투과영역(TA)은 제2발광다이오드(ED2)들 사이에 위치할 수 있다. 일 실시예로, 제2표시영역(DA2) 중 제2발광다이오드(ED2)들이 배치되지 않은 영역이 투과영역(TA)에 해당할 수 있다. 투과영역(TA)의 면적을 증가시키고 투과율을 향상시키기 위하여, 제2발광다이오드(ED2)를 구동하기 위한 제2부화소회로(PC2)는 표시영역(DA) 외측의 주변영역(PA)에 배치될 수 있다. 이와 관련하여, 도 3은 제2부화소회로(PC2)들이 주변영역(PA) 중 표시영역(DA) 상측에 위치한 영역에 배치된 것을 도시한다.
제2부화소회로(PC2)는 제3스캔구동회로(SDRV3)에 전기적으로 연결될 수 있다. 제3스캔구동회로(SDRV3)에서 생성된 스캔신호는 제2부화소회로(PC2)에 전기적으로 연결된 스캔라인(미도시)을 통해 제2부화소회로(PC2)에 인가될 수 있다. 제2부화소회로(PC2)는 제1표시영역(DA1)에 배치된 제1부화소회로(PC1)에 연결된 데이터라인들 중 어느 하나와 전기적으로 연결될 수 있으며, 이에 대해서는 도 9를 참조하여 후술한다.
제3발광다이오드(ED3)는 제3표시영역(DA3)에 배치된다. 제3발광다이오드(ED3)에서 방출된 빛은 앞서 도 1을 참조하여 설명한 제3부화소(P3, 도 1)의 빛에 해당하고, 제3발광다이오드(ED3)의 위치가 제3부화소(P3, 도 1)의 위치가 될 수 있다. 제3발광다이오드(ED3)는 예컨대, 적색, 녹색, 또는 청색의 광을 방출할 수 있다. 앞서 도 1을 참조하여 설명한 바와 같이 제3표시영역(DA3)의 해상도는 제2표시영역(DA2)의 해상도와 같을 수 있으며, 이 경우 제3표시영역(DA3)에서 동일 면적 당 배치된 제3발광다이오드(ED3)의 수는 제2표시영역(DA2)에서 동일 면적당 배치된 제2발광다이오드(ED2)의 수와 동일할 수 있다. 다른 실시예로서, 제3표시영역(DA3)의 해상도는 제2표시영역(DA2)의 해상도보다 크고 제1표시영역(DA1)의 해상도 보다 작을 수 있으며, 이 경우 제3표시영역(DA3)에서 동일 면적 당 배치된 제3발광다이오드(ED3)의 수는 제2표시영역(DA2)에서 동일 면적당 배치된 제2발광다이오드(ED2)의 수 보다 크고, 제1표시영역(DA1)에서 동일 면적당 배치된 제1발광다이오드(ED1)의 수 보다 작을 수 있다.
제3발광다이오드(ED3)를 구동하기 위한 제3부화소회로(PC3)는 제3표시영역(DA3)에 배치된다. 제3부화소회로(PC3)는 제3발광다이오드(ED3)에 전기적으로 연결되며, 제3발광다이오드(ED3)를 동작시킬 수 있다.
제3부화소회로(PC3)는 제1스캔구동회로(SDRV1) 및/또는 제2스캔구동회로(SDRV2)에 전기적으로 연결될 수 있다. 제3부화소회로(PC3)는 동일한 행에 배치된 제1부화소회로(PC1)들과 스캔라인을 공유할 수 있다. 예컨대, 제1스캔구동회로(SDRV1) 및/또는 제2스캔구동회로(SDRV2)는 스캔라인(SL)을 통해 제1방향을 따라 동일한 행에 배치된 제1부화소회로(PC1)들 및 제3부화소회로(PC3)들 각각에 스캔 신호를 인가할 수 있다. 제3부화소회로(PC3)는 제1표시영역(DA1)에 배치된 제1부화소회로(PC1)에 연결된 데이터라인들 중 어느 하나와 전기적으로 연결될 수 있으며, 이에 대해서는 도 9를 참조하여 후술한다.
제3표시영역(DA3)에는 더미부화소회로(PCd)가 배치될 수 있다. 더미부화소회로(PCd)는 다른 화소회로(예컨대, 제1 및 제2부화소회로, PC1, PC2)에서 공유하는 라인(예컨대, 스캔라인, 데이터라인 등)의 연속성을 유지하면서 제1 내지 제3표시영역(DA1, DA2, DA3)의 화질의 편차를 최소화하기 위하여 형성될 수 있다.
제3표시영역(DA3)이 제2부화소회로(PC2)들이 배치된 주변영역(PA)과 제2표시영역(DA2) 사이에 배치되기에, 제2부화소회로(PC2)와 제2발광다이오드(ED2)를 전기적으로 연결하는 도전버스라인(CBL)은 제3표시영역(DA3)을 지나간다. 도전버스라인(CBL)은 제1방향(예, x방향)을 따라 이웃한 두 개의 제3부화소회로(PC3) 사이 및/또는 제1방향(예, x방향)을 따라 이웃한 두 개의 더미부화소회로(PCd)를 지나 연장될 수 있다.
도전버스라인(CBL)의 적어도 일부는 투명한 물질을 포함할 수 있다. 예컨대, 도전버스라인(CBL)은 제2표시영역(DA2)의 제2발광다이오드(ED2)에 연결되고 제2표시영역(DA2)에 위치하는 제1부분(CBL1), 및 주변영역(PA)의 제2부화소회로(PC2)에 연결되고 제3표시영역(DA3)을 지나는 제2부분(CBL2)을 포함하되, 제1부분(CBL1)은 투명도전성산화물(TCO)을 포함할 수 있다.
주변영역(PA)에는 구동전압공급라인(1100) 및 공통전압공급라인(1300)이 배치될 수 있다. 구동전압공급라인(1100)은 부화소회로, 예컨대 제1 내지 제3부화소회로(PC1, PC2, PC3) 각각에 구동전압을 인가할 수 있고, 공통전압공급라인(1300)은 발광다이오드, 예컨대 제1 내지 제3발광다이오드(ED1, ED2, ED3)의 제2전극(캐소드)에 공통전압을 인가할 수 있다.
구동전압공급라인(1100)은 패드(PAD)와 표시영역(DA)의 일측 사이에 배치될 수 있으며, 공통전압공급라인(1300)은 일측이 개방된 루프형상을 가지며, 평면상에서 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 제1발광다이오드에 전기적으로 연결된 제1부화소회로를 개략적으로 나타낸 등가회로도이다.
도 4를 참조하면, 제1부화소회로(PC1)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
도 4는, 각 제1부화소회로(PC1)가 신호라인들(SL, SL-1, SL+1, EL, DL), 초기화전압라인(VL), 및 구동전압라인(PL)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호라인들(SL, SL-1, SL+1, EL, DL) 중 적어도 어느 하나, 또는/및 초기화전압라인(VL)은 이웃하는 제1부화소회로들에서 공유될 수 있다.
구동 박막트랜지스터(T1)의 드레인전극은 발광제어 박막트랜지스터(T6)를 경유하여 제1발광다이오드(ED1)와 전기적으로 연결될 수 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터 신호(Dm)를 전달받아 제1발광다이오드(ED1)에 구동 전류를 공급한다.
스위칭 박막트랜지스터(T2)의 게이트전극은 스캔라인(SL)과 연결되고, 소스전극은 데이터라인(DL)과 연결된다. 스위칭 박막트랜지스터(T2)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극과 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압라인(PL)과 연결될 수 있다.
스위칭 박막트랜지스터(T2)는 스캔라인(SL)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온 되어 데이터라인(DL)으로 전달된 데이터 신호(Dm)를 구동 박막트랜지스터(T1)의 소스전극으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 게이트전극은 스캔라인(SL)에 연결될 수 있다. 보상 박막트랜지스터(T3)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극과 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 제1발광다이오드(ED1)의 화소전극과 연결될 수 있다. 보상 박막트랜지스터(T3)의 드레인전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 제1초기화 박막트랜지스터(T4)의 소스전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 보상 박막트랜지스터(T3)는 스캔라인(SL)을 통해 전달받은 스캔 신호(Sn)에 따라 턴 온(turn on)되어 구동 박막트랜지스터(T1)의 게이트전극과 드레인전극을 서로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결(diode-connection)시킨다.
제1초기화 박막트랜지스터(T4)의 게이트전극은 이전 스캔라인(SL-1)과 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 드레인전극은 초기화전압라인(VL)과 연결될 수 있다. 제1초기화 박막트랜지스터(T4)의 소스전극은 스토리지 커패시터(Cst)의 어느 하나의 전극, 보상 박막트랜지스터(T3)의 드레인전극 및 구동 박막트랜지스터(T1)의 게이트전극과 함께 연결될 수 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔라인(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴 온 되어 초기화 전압(Vint)을 구동 박막트랜지스터(T1)의 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 게이트전극의 전압을 초기화시키는 초기화 동작을 수행할 수 있다.
동작제어 박막트랜지스터(T5)의 게이트전극은 발광 제어라인(EL)과 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 소스전극은 구동전압라인(PL)과 연결될 수 있다. 동작제어 박막트랜지스터(T5)의 드레인전극은 구동 박막트랜지스터(T1)의 소스전극 및 스위칭 박막트랜지스터(T2)의 드레인전극과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 게이트전극은 발광 제어라인(EL)과 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 소스전극은 구동 박막트랜지스터(T1)의 드레인전극 및 보상 박막트랜지스터(T3)의 소스전극과 연결될 수 있다. 발광제어 박막트랜지스터(T6)의 드레인전극은 제1발광다이오드(ED1)의 화소전극과 전기적으로 연결될 수 있다. 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어라인(EL)을 통해 전달받은 발광 제어 신호(En)에 따라 동시에 턴 온 되어 구동전압(ELVDD)이 제1발광다이오드(ED1)에 전달되며, 제1발광다이오드(ED1)에 구동 전류가 흐르게 된다.
제2초기화 박막트랜지스터(T7)의 게이트전극은 이후 스캔라인(SL+1)에 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 소스전극은 제1발광다이오드(ED1)의 화소전극과 연결될 수 있다. 제2초기화 박막트랜지스터(T7)의 드레인전극은 초기화전압라인(VL)과 연결될 수 있다. 제2초기화 박막트랜지스터(T7)는 이후 스캔라인(SL+1)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴 온 되어 제1발광다이오드(ED1)의 화소전극을 초기화시킬 수 있다.
도 4에서는, 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)가 각각 이전 스캔라인(SL-1) 및 이후 스캔라인(SL+1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1초기화 박막트랜지스터(T4) 및 제2초기화 박막트랜지스터(T7)는 모두 제1 스캔라인(SLn-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동할 수 있다.
스토리지 커패시터(Cst)의 다른 하나의 전극은 구동전압라인(PL)과 연결될 수 있다. 스토리지 커패시터(Cst)의 어느 하나의 전극은 구동 박막트랜지스터(T1)의 게이트전극, 보상 박막트랜지스터(T3)의 드레인전극 및, 제1초기화 박막트랜지스터(T4)의 소스전극에 함께 연결될 수 있다.
제1발광다이오드(ED1)의 제2전극(예컨대, 캐소드)은 공통전압(ELVSS)을 제공받는다. 제1발광다이오드(ED1)는 구동 박막트랜지스터(T1)로부터 구동 전류를 전달받아 발광한다.
제1부화소회로(PC1)는 도 4를 참조하여 설명한 박막트랜지스터 및 스토리지 커패시터의 개수 및 회로 디자인에 한정되지 않으며, 그 개수 및 회로 디자인은 다양하게 변경 가능하다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 제1부화소회로를 나타낸 평면도이다.
도 5를 참조하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)는, 반도체층(1130)을 따라 배치된다. 반도체층(1130)은 무기 절연물질인 버퍼층이 형성된 기판 상에 배치된다.
반도체층(1130)의 일부 영역들은, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)의 반도체층들에 해당한다. 바꾸어 말하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)의 반도체층들은 서로 연결되며 다양한 형상으로 굴곡진 것으로 이해할 수 있다.
반도체층(1130)은 채널영역 및 채널영역 양측의 소스영역 및 드레인영역을 포함하는데, 소스영역 및 드레인영역은 해당하는 박막트랜지스터의 소스전극 및 드레인전극에 해당할 수 있다. 이하는 편의상, 소스영역 및 드레인영역을 각각 소스전극 및 드레인전극으로 설명한다.
구동 박막트랜지스터(T1)는 구동 채널영역에 중첩하는 구동 게이트전극(G1) 및 구동 채널영역 양측의 구동 소스전극(S1) 및 구동 드레인전극(D1)을 포함한다. 구동 반도체층(A1), 예컨대 구동 게이트전극(G1)과 중첩하는 구동 채널영역은 오메가 형상과 같이 절곡된 형상을 가짐으로써 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역의 길이가 긴 경우 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 제1발광다이오드(ED1)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 채널영역에 중첩하는 스위칭 게이트전극(G2) 및 스위칭 채널영역 양측의 스위칭 소스전극(S2) 및 스위칭 드레인전극(D2)을 포함한다. 스위칭 드레인전극(D2)은 구동 소스전극(S1)과 연결될 수 있다.
보상 박막트랜지스터(T3)는 듀얼 박막트랜지스터로, 2개의 보상 채널영역에 중첩하는 보상 게이트전극(G3)들을 구비할 수 있으며, 양 측에 배치된 보상 소스전극(S3) 및 보상 드레인전극(D3)을 포함할 수 있다. 보상 박막트랜지스터(T3)는 후술할 노드연결선(1174)을 통해 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결될 수 있다.
제1초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터로, 2개의 제1초기화 채널영역에 중첩하는 제1초기화 게이트전극(G4)을 구비하며, 양측에 배치된 제1초기화 소스전극(S4) 및 제1초기화 드레인전극(D4)을 포함할 수 있다.
동작제어 박막트랜지스터(T5)는 동작제어 채널영역에 중첩하는 동작제어 게이트전극(G5) 및 양측에 위치하는 동작제어 소스전극(S4) 및 동작제어 드레인전극(D5)을 포함할 수 있다. 동작제어 드레인전극(D5)은 구동 소스전극(S1)과 연결될 수 있다.
발광제어 박막트랜지스터(T6)는 발광제어 채널영역에 중첩하는 발광제어 게이트전극(G6), 및 양측에 위치하는 발광제어 소스전극(S6) 및 발광제어 드레인전극(D6)을 포함할 수 있다. 발광제어 소스전극(S6)은 구동 드레인전극(D1)과 연결될 수 있다.
제2초기화 박막트랜지스터(T7)는 제2초기화 채널영역에 중첩하는 제2초기화 게이트전극(G7), 및 양측에 위치하는 제2초기화 소스전극(S7) 및 제2초기화 드레인전극(D7)을 포함할 수 있다.
전술한 박막트랜지스터들은 신호라인(SL, SL-1, SL+1, EL, DL), 초기화전압라인(VL1, VL2) 및 구동전압라인(PL)에 연결될 수 있다.
전술한 반도체층(1130) 상에는 절연층(들)을 사이에 두고 스캔라인(SL), 이전 스캔라인(SL-1), 발광 제어라인(EL), 및 구동 게이트전극(G1)이 배치될 수 있다.
스캔라인(SL)은 제1방향(예, x방향)을 따라 연장될 수 있다. 스캔라인(SL)의 일 영역들은 스위칭 및 보상 게이트전극(G2, G3)에 해당할 수 있다. 예컨대, 스캔라인(SL) 중 스위칭 및 보상 박막트랜지스터(T2, T3)의 채널영역들과 중첩하는 영역이 각각 스위칭 및 보상 게이트전극(G2, G3)일 수 있다.
이전 스캔라인(SL-1)은 제1방향(예, x방향)을 따라 연장되되, 일부 영역들은 각각 제1초기화 게이트전극(G4)에 해당할 수 있다. 예컨대, 이전 스캔라인(SL-1) 중 제1초기화 박막트랜지스터(T4)의 채널영역들과 중첩하는 영역이 각각 제1초기화 게이트전극(G4)일 수 있다.
이후 스캔라인(SL+1)은 제1방향(예, x방향)을 따라 연장되되, 일부 영역들은 각각 제2초기화 게이트전극(G7)에 해당할 수 있다. 예컨대, 이후 스캔라인(SL+1) 중 제2초기화 박막트랜지스터(T7)의 채널영역들과 중첩하는 영역이 각각 제2초기화 게이트전극(G7)일 수 있다.
발광 제어라인(EL)은 제1방향(예, x방향)을 따라 연장된다. 발광 제어라인(EL)의 일 영역들은 각각 동작제어 및 발광제어 게이트전극(G5, G6)에 해당할 수 있다. 예컨대, 발광 제어라인(EL) 중 동작제어 및 발광제어 구동박막트랜지스터(T6, T7)의 채널영역들과 중첩하는 영역이 각각 동작제어 및 발광제어 게이트전극(G5, G6)일 수 있다.
구동 게이트전극(G1)은 플로팅 전극으로, 전술한 노드연결선(1174)을 통해 보상 박막트랜지스터(T3)와 연결될 수 있다.
전술한 이전 스캔라인(SL-1), 스캔라인(SL), 이후 스캔라인(SL+1), 발광 제어라인(EL), 및 구동 게이트전극(G1) 상에는 절연층(들)을 사이에 두고, 전극전압라인(HL)이 배치될 수 있다.
전극전압라인(HL)은 데이터라인(DL) 및 구동전압라인(PL)과 교차하도록 제1방향(예, x방향)을 따라 연장될 수 있다. 전극전압라인(HL)의 일부는 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다. 예컨대, 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)이 되고 전극전압라인(HL)의 일부는 스토리지 커패시터(Cst)의 상부전극(CE2)이 될 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압라인(PL)과 전기적으로 연결된다. 이와 관련하여, 전극전압라인(HL)은 전극전압라인(HL) 상에 배치된 구동전압라인(PL)과 콘택홀(CNT)을 통해 접속될 수 있다. 따라서, 전극전압라인(HL)은 구동전압라인(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 예컨대, 전극전압라인(HL)은 +5V의 정전압을 가질 수 있다. 전극전압라인(HL)은 횡방향 구동전압라인으로 이해할 수 있다.
구동전압라인(PL)은 제2방향(예, y방향)을 따라 연장되고, 구동전압라인(PL)과 전기적으로 연결된 전극전압라인(HL)은 제2방향(예, y방향)에 교차하는 제1방향(예, x방향)을 따라 연장되므로, 표시영역에서 복수의 구동전압라인(PL)들과 전극전압라인(HL)들은 그물 구조(mesh structure)를 이룰 수 있다.
전극전압라인(HL) 상에는 절연층(들)을 사이에 두고 데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173a, 1173b), 및 노드연결선(1174)이 배치될 수 있다.
데이터라인(DL)은 제2방향(예, y방향)으로 연장되며, 콘택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)에 접속될 수 있다. 데이터라인(DL)의 일부는 스위칭 소스전극으로 이해될 수 있다.
구동전압라인(PL)은 제2방향(예, y방향)으로 연장되며, 전술한 바와 같이 콘택홀(CNT)을 통해 전극전압라인(HL)에 접속된다. 또한, 콘택홀(1155)을 통해 동작제어 박막트랜지스터(T5)에 연결될 수 있다. 구동전압라인(PL)은 콘택홀(1155)을 통해 동작제어 드레인전극(D5)에 접속될 수 있다.
제1 초기화전압라인(VL1)은 제1 초기화연결선(1173a)을 통해 제1초기화 박막트랜지스터(T4)에 연결되고, 제2 초기화전압라인(VL2)은 제2초기화연결선(1173b)을 통해 제2초기화 박막트랜지스터(T7)에 연결될 수 있다. 한편, 제1 초기화전압라인(VL1)과 제2 초기화전압라인(VL2)은 연결부재에 의해 서로 전기적으로 연결되고 정전압(예컨대, -2V 등)을 가질 수 있다.
노드연결선(1174)의 일단은 콘택홀(1156)을 통해 보상 드레인전극(D3)에 연결되고, 타단은 콘택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다. 상부전극(CE2)은 스토리지 개구(SOP)를 구비하며, 상기 콘택홀(1157)은 스토리지 개구(SOP) 내에 배치될 수 있다.
데이터라인(DL), 구동전압라인(PL), 초기화연결선(1173), 및 노드연결선(1174) 상에는 절연층(들)을 사이에 두고 초기화전압라인(VL)이 배치될 수 있다.
초기화전압라인(VL1, VL2)은 제1발광다이오드(ED1)의 화소전극(121, 도 11 참조)과 동일한 층 상에 배치되고, 동일한 물질을 포함할 수 있다. 화소전극은 발광제어 박막트랜지스터(T6)에 연결될 수 있다. 화소전극은 콘택홀(1163)을 통해 연결전극(CM)에 접속되고, 연결전극(CM)은 콘택홀(1153)을 통해 발광제어 드레인전극(D6)에 접속할 수 있다. 다른 실시예에서, 초기화전압라인(VL1, VL2)은 전극전압라인(HL)과 동일한 층 상에 배치될 수 있다.
도 6은 본 일 실시예에 따른 표시 패널의 제2부화소회로 및 제3부화소회로의 등가회로도이다.
도 6을 참조하면, 제2부화소회로(PC2) 및 제3부화소회로(PC3)는 각각 제2발광다이오드(ED2) 및 제3발광다이오드(ED3)에 전기적으로 연결될 수 있다. 제2부화소회로(PC2) 및 제3부화소회로(PC3)는 각각 도 4의 제1부화소회로(PC1)와 마찬가지로, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
제2부화소회로(PC2) 및 제3부화소회로(PC3)는 각각 도 4의 제1부화소회로(PC1)의 스토리지 커패시터(Cst)보다 큰 용량을 가진 스토리지 커패시터(Cst')를 포함할 수 있다. 제2부화소회로(PC2) 및 제3부화소회로(PC3) 각각의 스토리지 커패시터(Cst')는 제1스토리지 커패시터(Cst1) 및 이와 병렬 연결된 제2스토리지 커패시터(Cst2)를 포함할 수 있다. 제2부화소회로(PC2) 및 제3부화소회로(PC3)가 추가로 제2스토리지 커패시터(Cst2)를 더 포함함에 따라, 제2부화소회로(PC2) 및 제3부화소회로(PC3) 각각에 포함된 스토리지 커패시터(Cst')의 용량은 제1부화소회로(PC1)에 포함된 스토리지 커패시터(Cst)의 용량에 비해서 클 수 있다.
제2부화소회로(PC2) 및 제3부화소회로(PC3)에 각각 포함된 박막트랜지스터(T1~T7)들의 연결관계는 제1부화소회로(PC1)에서의 연결관계와 동일하며, 앞서 도 5를 참조하여 설명한 바로 갈음한다.
도 7은 본 발명의 일 실시예에 따른 표시 패널의 제2부화소회로 및 제3부화소회로를 나타낸 평면도이다.
도 7을 참조하면, 제2부화소회로(PC2) 및 제3부화소회로(PC3)는 각각 도 5의 제1부화소회로(PC1)와 마찬가지로, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7)를 포함한다. 제2부화소회로(PC2) 및 제3부화소회로(PC3)의 박막트랜지스터(T1-T7)들은 제1부화소회로(PC1)의 박막트랜지스터(T1-T7)들과 동일한 연결관계 및 특징을 가질 수 있다. 도 7의 구성요소들 중 도 5와 동일한 점은 앞서 설명한 내용으로 대신하고, 이하에서는 차이점을 중심으로 설명한다.
제2부화소회로(PC2) 및 제3부화소회로(PC3) 각각의 구동 박막트랜지스터(T1)의 반도체층의 형상은 제1부화소회로(PC1)의 구동 박막트랜지스터(T1)의 반도체층의 형상과 다를 수 있다. 제1부화소회로(PC1)의 구동 박막트랜지스터(T1)의 반도체층의 형상은 오메가 형상과 같이 한번 또는 그 이상 절곡된 구조를 가질 수 있다. 반면, 도 7에 도시된 바와 같이 제2부화소회로(PC2) 및 제3부화소회로(PC3) 각각의 구동 박막트랜지스터(T1)의 구동 반도체층(A1')의 채널영역, 예컨대 구동 게이트전극(G1)에 중첩하는 구동 반도체층(A1')의 일부 영역은 절곡되지 않은 바(bar) 형상을 가질 수 있다. 다른 실시예로서, 제2부화소회로(PC2) 및 제3부화소회로(PC3)의 구동 박막트랜지스터(T1)의 구동 반도체층(A1')의 채널영역은 제1부화소회로(PC1)와 같이 여러 번 절곡된 형상(예, 오메가 형상)을 가질 수 있다.
제2부화소회로(PC2) 및 제3부화소회로(PC3) 각각은 도 5의 제1부화소회로(PC1)와 비교할 때, 스토리지 커패시터(Cst')의 크기가 클 수 있다. 제2부화소회로(PC2) 및 제3부화소회로(PC3) 각각의 스토리지 커패시터(CSt')는 구동 박막트랜지스터(T1)와 중첩하는 제1스토리지 커패시터(Cst1) 및 제1스토리지 커패시터(Cst1)와 전기적으로 연결된 제2스토리지 커패시터(Cst2)를 포함할 수 있다.
제1스토리지 커패시터(Cst1)는 제1하부전극(CE1a) 및 제1하부전극(CE1a)에 중첩하는 제1상부전극(CE1b)을 포함할 수 있다. 제1하부전극(CE1a)은 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)을 포함할 수 있다.
제2스토리지 커패시터(Cst2)는 연결선(1177)에 의해 제1하부전극(CE1a)과 전기적으로 연결된 제2하부전극(CE2a) 및 제2하부전극(CE2a)에 중첩하는 제2상부전극(CE2b)을 포함할 수 있다. 제2하부전극(CE2a) 및 제2상부전극(CE2b)의 중첩 면적은, 제1하부전극(CE1a) 및 제1상부전극(CE1b)의 중첩 면적 보다 클 수 있다.
제2스토리지 커패시터(Cst2)는 트랜지스터와 중첩하지 않을 수 있다. 예컨대, 제2하부전극(CE2a)이 반도체층(1130')에 중첩하는 경우, 원하지 않는 신호가 발생할 수 있기에, 제2하부전극(CE2a)은 반도체층(1130') 및 반도체층(1130')을 따라 형성된 박막트랜지스터와 중첩하지 않는다.
도 5와 동일하게 도 7에 도시된 구동전압라인(PL)은 제2방향(예, y방향)을 따라 연장되되, 제1방향(예, x방향)으로 연장된 전극전압라인(HL')과 그물 구조(mesh structure)를 이룰 수 있으며, 전극전압라인(HL')은 제1상부전극(CE1b) 및 제2상부전극(CE2b)을 포함할 수 있다. 제1방향(예, x방향)을 따라 표시영역(DA, 도 3)을 가로질러 연장된 전극전압라인(HL')의 제1부분은 제1상부전극(CE1b)을 포함하고, 제2부분은 제2상부전극(CE2b)을 포함할 수 있다. 달리 말하면, 제1상부전극(CE1b) 및 제2상부전극(CE2b)은 일체로 형성될 수 있다.
전극전압라인(HL')은, 단일폐곡선 형상을 가지며 제1하부전극(CE1a) 및 제2하부전극(CE2a)에 각각 중첩하는 두 개의 개구(SOP')를 포함하며, 연결선(1177)의 양단은 각각 두 개의 개구(SOP')를 통해 제1하부전극(CE1a) 및 제2하부전극(CE2a)에 접속할 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도이다. 도 8은 제1 내지 제3부화소회로(PC1, PC2, PC3)들 및 이들에 연결된 제1 내지 제3발광다이오드(ED1, ED2, ED3)의 배치를 보여준다.
도 8을 참조하면, 제1표시영역(DA1)에는 제1발광다이오드(ED1)들이 배치될 수 있으며, 제1발광다이오드(ED1)들은 제1 적색 발광다이오드(ED1r), 제1 녹색 발광다이오드(ED1g), 및 제1 청색 발광다이오드(ED1b)를 포함할 수 있다. 앞서 도 1을 참조하여 설명한 제1부화소(P1, 도 1)는 제1발광다이오드(ED1)에서 빛이 방출하는 방출영역에 해당하므로, 제1 적색 발광다이오드(ED1r)의 발광영역은 제1 적색 부화소에 해당하고, 제1 녹색 발광다이오드(ED1g)의 발광영역은 제1 녹색 부화소에 해당하며, 제1 청색 발광다이오드(ED1b)의 발광영역은 제1 청색 부화소에 해당한다. 제1 적색 발광다이오드(ED1r), 제1 녹색 발광다이오드(ED1g), 및 제1 청색 발광다이오드(ED1b) 각각의 위치는 제1 적색 부화소, 제1 녹색 부화소, 및 제1 청색 부화소에 해당할 수 있다.
제1 적색 부화소, 제1 녹색 부화소, 및 제1 청색 부화소 (예컨대, 제1 적색 발광다이오드(ED1r), 제1 녹색 발광다이오드(ED1g), 및 제1 청색 발광다이오드(ED1b))는 다양한 타입으로 배열될 수 있다. 예컨대, 도 8에 도시된 바와 같이 제1 적색 부화소, 제1 녹색 부화소, 및 제1 청색 부화소 (예컨대, 제1 적색 발광다이오드(ED1r), 제1 녹색 발광다이오드(ED1g), 및 제1 청색 발광다이오드(ED1b))는 펜타일(Pentile®) 타입으로 배열될 수 있다.
예컨대, 제1 녹색 부화소(예, 제1 녹색 발광다이오드(ED1g))를 중심으로 하는 가상의 사각형의 꼭지점 중에 대각선 방향으로 두 개의 제1 적색 부화소(예, 제1 적색 발광다이오드(ED1r))가 배치되고, 나머지 두개의 꼭지점에 제1 청색 부화소(예, 제1 청색 발광다이오드(ED1b))가 배치될 수 있다. 이러한 배열을 통해 고해상도를 구현할 수 있다. 다른 실시예로, 제1 적색 부화소, 제1 녹색 부화소, 및 제1 청색 부화소는 스트라이프(stripe) 타입, 모자이크(mosaic) 배열 타입, 델타(delta) 배열 타입 등 다양한 형상으로 배열될 수 있다.
제1표시영역(DA1)에는 제1부화소회로(PC1)들이 배치될 수 있다. 제1부화소회로(PC1)들은 예컨대 x방향 및 y방향을 따라 행과 열을 이루며 매트릭스 형상으로 배열될 수 있다. 제1부화소회로(PC1)의 구체적 구조는 도 5를 참조하여 설명한 바와 같다.
제2표시영역(DA2)에는 제2발광다이오드(ED2)들이 배치될 수 있으며, 제2발광다이오드(ED2)들은 제2 적색 발광다이오드(ED2r), 제2 녹색 발광다이오드(ED2g), 및 제2 청색 발광다이오드(ED2b)를 포함할 수 있다. 앞서 도 1을 참조하여 설명한 제2부화소(P2, 도 1)는 제2발광다이오드(ED2)에서 빛이 방출하는 방출영역에 해당하므로, 제2 적색 발광다이오드(ED2r)의 발광영역은 제2 적색 부화소에 해당하고, 제2 녹색 발광다이오드(ED2g)의 발광영역은 제2 녹색 부화소에 해당하며, 제2 청색 발광다이오드(ED2b)의 발광영역은 제2 청색 부화소에 해당한다. 제2 적색 발광다이오드(ED2r), 제2 녹색 발광다이오드(ED2g), 및 제2 청색 발광다이오드(ED2b) 각각의 위치는 제2 적색 부화소, 제2 녹색 부화소, 및 제2 청색 부화소에 해당할 수 있다.
제2 적색 부화소, 제2 녹색 부화소, 및 제2 청색 부화소 (예컨대, 제2 적색 발광다이오드(ED2r), 제2 녹색 발광다이오드(ED2g), 및 제2 청색 발광다이오드(ED2b))는 다양한 타입으로 배열될 수 있다. 예컨대, 제2 적색 부화소, 제2 녹색 부화소, 및 제2 청색 부화소 (예컨대, 제2 적색 발광다이오드(ED2r), 제2 녹색 발광다이오드(ED2g), 및 제2 청색 발광다이오드(ED2b))는 펜타일(Pentile®) 타입, 스트라이프(stripe) 타입, 모자이크(mosaic) 배열 타입, 델타(delta) 배열 타입 등 다양한 타입으로 배열될 수 있다.
제2부화소들(예컨대, 제2발광다이오드(ED2))은 제2표시영역(DA2) 내에서 분산되어 배치될 수 있다. 예컨대, 제2부화소들 간의 거리는 제1부화소들 간의 거리에 비해 클 수 있다. 따라서, 이웃한 제2발광다이오드(ED2)들 사이의 거리는 이웃한 제1발광다이오드(ED1)들 사이의 거리 보다 클 수 있으며, 제2표시영역(DA2)에서 제2발광다이오드(ED2)들이 배치되지 않은 영역은 광 투과율이 높은 투과영역(TA)에 해당할 수 있다.
제2 적색 부화소, 제2 녹색 부화소, 및 제2 청색 부화소의 해상도는 제1 적색 부화소, 제1 녹색 부화소, 및 제1 청색 부화소와 다를 수 있다. 예컨대, 제2표시영역(DA2)에서 동일 면적 당 배치된 제2 적색 발광다이오드(ED2r), 제2 녹색 발광다이오드(ED2g), 및 제2 청색 발광다이오드(ED2b)의 수는 제1표시영역(DA1)에서 동일 면적 당 배치된 제1 적색 발광다이오드(ED1r), 제1 녹색 발광다이오드(ED1g), 및 제1 청색 발광다이오드(ED1b)의 수 보다 작을 수 있다.
제2부화소회로(PC2)들은 주변영역(PA)에 배치될 수 있으며, 제2발광다이오드(ED2)들과 중첩하지 않을 수 있다. 제2부화소회로(PC2)들이 제2표시영역(DA2)에 배치되지 않는 바, 제2표시영역(DA2)은 보다 넓은 투과영역(TA)을 확보할 수 있다. 또한, 제2부화소회로(PC2)에 전압 및/또는 신호들을 인가하는 라인들(예컨대, 스캔라인, 데이터라인, 구동전압라인, 초기화전압라인 등)도 제2표시영역(DA2)에 배치되지 않는 바, 제2부화소들, 예컨대 제2발광다이오드(ED2)들은 자유롭게 배치될 수 있다.
주변영역(PA)에 배치된 제2부화소회로(PC2)들이 제2표시영역(DA2)에 배치된 제2발광다이오드(ED2)들을 구동하기 위해, 제2부화소회로(PC2)들과 제2발광다이오드(ED2)들은 도전버스라인(CBL)들로 연결될 수 있다. 제2부화소회로(PC2)의 구체적 구조는 도 7을 참조하여 설명한 바와 같다.
도전버스라인(CBL)은 제2부화소회로(PC2)에 전기적으로 연결된 채 제3표시영역(DA3)을 지나 제2표시영역(DA2)을 향해 연장될 수 있다. 도전버스라인(CBL)의 일단은 주변영역(PA, 구체적으로 제3표시영역(DA3)에 인접한 주변영역의 일부)에 위치하고, 타단은 제2표시영역(DA2)에 위치한다.
도전버스라인(CBL)의 적어도 일부는 투명 도전성 물질을 포함할 수 있다. 도전버스라인(CBL) 중 제2표시영역(DA2)에 배치된 부분(이하, 제1부분, CBL1)은 투명 도전성 산화물(Transparent Conducting Oxide, TCO)을 포함할 수 있다. 예컨대, 제1부분(CBL1)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide), 인듐아연갈륨산화물(IZGO; indium zinc gallium oxide), 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 따라서, 투과영역(TA)의 광 투과율의 저하를 최소화할 수 있다.
일 실시예로, 도전버스라인(CBL) 중 주변영역(PA) 및 제3표시영역(DA3)에 배치된 부분(이하, 제2부분, CBL2)은 불투명한 물질을 포함할 수 있다. 예컨대, 제2부분(CBL2)은 전술한 TCO 보다 도전율이 높은 물질을 포함할 수 있다. 제2부분(CBL2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti)과 같은 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제2부분(CBL2)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제3표시영역(DA3)에는 제3발광다이오드(ED3)들이 배치될 수 있으며, 제3발광다이오드(ED3)들은 제3 적색 발광다이오드(ED3r), 제3 녹색 발광다이오드(ED3g), 및 제3 청색 발광다이오드(ED3b)를 포함할 수 있다. 앞서 도 1을 참조하여 설명한 제3부화소(P3, 도 1)는 제3발광다이오드(ED3)에서 빛이 방출하는 방출영역에 해당하므로, 제3 적색 발광다이오드(ED3r)의 발광영역은 제3 적색 부화소에 해당하고, 제3 녹색 발광다이오드(ED3g)의 발광영역은 제3 녹색 부화소에 해당하며, 제3 청색 발광다이오드(ED3b)의 발광영역은 제3 청색 부화소에 해당한다. 제3 적색 발광다이오드(ED3r), 제3 녹색 발광다이오드(ED3g), 및 제3 청색 발광다이오드(ED3b) 각각의 위치는 제3 적색 부화소, 제3 녹색 부화소, 및 제3 청색 부화소에 해당할 수 있다.
제3 적색 부화소, 제3 녹색 부화소, 및 제3 청색 부화소 (예컨대, 제3 적색 발광다이오드(ED3r), 제3 녹색 발광다이오드(ED3g), 및 제3 청색 발광다이오드(ED3b))는 다양한 타입으로 배열될 수 있다. 예컨대, 제3 적색 부화소, 제3 녹색 부화소, 및 제3 청색 부화소 (예컨대, 제3 적색 발광다이오드(ED3r), 제3 녹색 발광다이오드(ED3g), 및 제3 청색 발광다이오드(ED3b))는 대략 펜타일(Pentile®) 타입, 스트라이프(stripe) 타입, 모자이크(mosaic) 배열 타입, 델타(delta) 배열 타입 등 다양한 타입으로 배열될 수 있다.
제3부화소들(예컨대, 제3발광다이오드(ED3))은 제3표시영역(DA3) 내에서 분산되어 배치될 수 있다. 예컨대, 제3부화소들 간의 거리는 제1부화소들 간의 거리에 비해 클 수 있다. 따라서, 이웃한 제3발광다이오드(ED3)들 사이의 거리는 이웃한 제1발광다이오드(ED1)들 사이의 거리 보다 클 수 있다.
도 8은 제3부화소들(예컨대, 제3발광다이오드(ED3))의 배치가 제2부화소들(예컨대, 제2발광다이오드(ED2))의 배치와 실질적으로 동일한 것을 도시하고 있다. 일 실시예로, 제3표시영역(DA3)에서 동일 면적 당 배치된 제3 적색 발광다이오드(ED3r), 제3 녹색 발광다이오드(ED3g), 및 제3 청색 발광다이오드(ED3b)의 수는 제2표시영역(DA2)에서 동일 면적 당 배치된 제2 적색 발광다이오드(ED2r), 제2 녹색 발광다이오드(ED2g), 및 제2 청색 발광다이오드(ED2b)의 수와 실질적으로 동일할 수 있다. 다른 실시예로, 제3표시영역(DA3)에서 동일 면적 당 배치된 제3 적색 발광다이오드(ED3r), 제3 녹색 발광다이오드(ED3g), 및 제3 청색 발광다이오드(ED3b)의 수는 제2표시영역(DA2)에서 동일 면적 당 배치된 제2 적색 발광다이오드(ED2r), 제2 녹색 발광다이오드(ED2g), 및 제2 청색 발광다이오드(ED2b)의 수 보다 클 수 있다.
제3부화소회로(PC3)들은 제3표시영역(DA3)에 배치될 수 있다. 제3표시영역(DA3)에는 더미부화소회로(PCd)들이 더 배치될 수 있다. 제3부화소회로(PC3)들 및 더미부화소회로(PCd)들은 행과 열을 이루도록 배열될 수 있다.
제3부화소회로(PC3)의 구체적 구조는 도 7를 참조하여 설명한 바와 같다. 더미부화소회로(PCd)는 제3부화소회로(PC3)를 형성하는 공정의 연속성 및 신호 또는 전압을 제공하는 라인의 연속성을 유지시킬 수 있으며, 따라서 표시 패널의 영역별 화질의 편차를 최소화할 수 있다. 더미부화소회로(PCd)는 제3부화소회로(PC3)와 동일한 평면 형상을 가질 수 있다. 예컨대, 더미부화소회로(PCd)도 도 7을 참조하여 설명한 바와 같은 구조를 가질 수 있다.
제1방향(예, x방향)을 따라 이웃한 두 개의 제3부화소회로(PC3)들 사이의 이격거리는 제1방향(예, x방향)을 따라 이웃한 제1부화소회로(PC1)들 사이의 이격거리보다 클 수 있다. 도전버스라인(CBL)은 상호 이격된 이웃한 두 개의 제3부화소회로(PC3)들 사이에서 제2방향(예, y방향)을 따라 연장될 수 있다.
제3부화소회로(PC3)는 해당하는 제3부화소회로(PC3)와 전기적으로 연결된 제3발광다이오드(ED3)와 이격될 수 있으며, 제3부화소회로(PC3)와 제3발광다이오드(ED3)는 배선(WL)을 통해 전기적으로 연결될 수 있다. 도 8의 평면상에서, 도전버스라인(CBL)들을 중심으로 양측에 배치된 두 개의 제3부화소회로(PC3) 중 어느 하나의 제3부화소회로(PC3)가 배선(WL)을 통해 어느 하나의 제3발광다이오드(ED3)에 연결되고, 다른 하나의 제3부화소회로(PC3)가 배선(WL)을 통해 다른 하나의 제3발광다이오드(ED3)에 연결될 수 있다. 이 때, 배선(WL)들은 도전버스라인(CBL)들과 나란하게 연장될 수 있으며, 도전버스라인(CBL)과 마찬가지로 상호 이격된 제3부화소회로(PC3)들 사이에 위치할 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도로서, 제1 내지 제3부화소회로(PC1, PC2, PC3)들에 연결된 신호라인들을 나타낸다. 도 9는 설명의 편의상 도 8을 참조하여 설명한 제1 내지 제3발광다이오드(ED1, ED2, ED3, 도 8)을 생략한다.
도 9를 참조하면, 표시영역(DA)에 배치된 스캔라인들은 제1방향(예, x방향)을 따라 연장되며, 동일한 행에 배치된 화소회로들과 전기적으로 연결될 수 있다. 제2표시영역(DA2)은 투과영역(TA)을 포함하기에, 일부 스캔라인들은 제2표시영역(DA2)을 중심으로 분리될 수 있다.
제1표시영역(DA1)에서 제2표시영역(DA2)을 중심으로 양측에 위치하는 제1부화소회로(PC1)들은 서로 다른 스캔라인에 전기적으로 연결될 수 있다. 예컨대, 제2표시영역(DA2)의 좌측에 위치하며 동일한 행에 배치된 제1부화소회로(PC1)들은 제2표시영역(DA2)의 좌측에 위치하는 스캔라인(이하, 제1스캔라인이라 함, SL1a)에 전기적으로 연결될 수 있다. 반면, 제1표시영역(DA1)에서 제2표시영역(DA2)을 중심으로 우측에 위치하며 동일한 행에 배치된 제1부화소회로(PC1)들은 제2표시영역(DA2)의 우측에 위치하는 스캔라인(이하, 제2스캔라인이라 함, SL1b)에 전기적으로 연결될 수 있다.
제1스캔라인(SL1a) 및 제2스캔라인(SL1b)은 제2표시영역(DA2)을 사이에 두고 분리 및 이격된다. 제1스캔라인(SL1a)은 앞서 도 3을 참조하여 설명한 제1스캔구동회로(SDRV1, 도 3)에 전기적으로 연결되고, 제2스캔라인(SL1b)은 제2스캔구동회로(SDRV2, 도 3)에 전기적으로 연결될 수 있다.
동일한 행에 위치하는 제1부화소회로(PC1)들 및 제3부화소회로(PC3)들은 동일한 스캔라인에 연결될 수 있다. 이와 관련하여, 도 8은 동일한 행에 위치하는 제1부화소회로(PC1)들 및 제3부화소회로(PC3)들이 스캔라인(이하, 제3스캔라인이라 함, SL1c)에 전기적으로 연결될 수 있다. 제3스캔라인(SL1c)은 제1표시영역(DA1)과 제3표시영역(DA3)을 지날 수 있다.
유사하게, 동일한 행에 위치하는 제1부화소회로(PC1)들 및 더미부화소회로(PCd)들은 동일한 스캔라인에 연결될 수 있다. 예컨대, 동일한 행에 위치하는 제1부화소회로(PC1)들 및 더미부화소회로(PCd)들은 스캔라인(이하, 제4스캔라인이라 함, SL1d)에 전기적으로 연결될 수 있다. 제4스캔라인(SL1d)은 제1표시영역(DA1)과 제3표시영역(DA3)을 지날 수 있다.
제1표시영역(DA1)만을 지나는 스캔라인(이하, 제5스캔라인이라 함, SL1e)은 동일한 행에 배치된 제1부화소회로(PC1)들과 전기적으로 연결되며, 스캔 신호를 제공할 수 있다. 이와 관련하여, 표시영역(DA) 중 제2표시영역(DA2)의 아래에 위치하며 동일한 행에 배치된 제5스캔라인(SL1e)이 동일한 행을 따라 연속적으로 배치된 제1부화소회로(PC1)들에 전기적으로 연결된 것을 도시한다.
주변영역(PA)에 배치되며 동일한 행에 배치된 제2부화소회로(PC2)들은 동일한 스캔라인에 연결될 수 있다. 이와 관련하여, 도 8은 주변영역(PA)을 지나는 스캔라인(이하, 제6스캔라인이라 함, SL2)을 도시한다. 표시영역(DA)을 지나는 제1 내지 제5스캔라인(SL1a, SL2b, SLc, SLd, SLe)이 제1스캔구동회로(SDRV1) 또는 제2스캔구동회로(SDRV2)으로부터 신호를 전달받는 것과 달리, 제6스캔라인(SL2)은 제3스캔구동회로(SDRV3)로부터 신호를 전달받을 수 있다.
데이터라인들은 제2방향(예, y방향)을 따라 연장되며, 동일한 열에 배치된 화소회로들과 전기적으로 연결될 수 있다. 제2표시영역(DA2)은 투과영역(TA)을 포함하기에, 일부 데이터라인은 제2표시영역(DA2)을 중심으로 분리될 수 있다.
데이터라인들은 제1부화소회로(PC1)들에 연결되는 제1데이터라인(DL1)과 제2부화소회로(PC2)들 및 제3부화소회로(PC3)에 연결되는 제2데이터라인(DL2)을 포함할 수 있다. 제1데이터라인(DL1)은 제1표시영역(DA1)을 지나는데 반해, 제2데이터라인(DL2)은 제3표시영역(DA3) 및 주변영역(PA)을 지날 수 있다.
제1데이터라인(DL1)은 제2방향(예, y방향)으로 연장되며 동일한 열에 배치된 제1부화소회로(PC1)들과 연결될 수 있다. 제2데이터라인(DL2)은 제2방향(예, y방향)으로 연장되어, 동일한 열에 배치된 제2부화소회로(PC2)들, 제3부화소회로(PC3)들 및 더미부화소회로(PCd)들과 연결될 수 있다.
제1데이터라인(DL1)과 제2데이터라인(DL2)은 제2표시영역(DA2)을 사이에 두고 이격 및 분리될 수 있다. 제1데이터라인(DL1)과 제2데이터라인(DL2)은 데이터 연결선(DWL)으로 연결될 수 있다. 따라서, 동일한 열에 배치된 제1부화소회로(PC1), 제2부화소회로(PC2) 및 제3부화소회로(PC3)에 동일한 신호가 인가될 수 있다.
데이터 연결선(DWL)은 제2표시영역(DA2)을 우회하도록 배치될 수 있다. 데이터 연결선(DWL)은 제1표시영역(DA1)에서 제1데이터라인(DL1)과 전기적으로 접속될 수 있으며, 주변영역(PA) 중 제3표시영역(DA3)에 가장 인접한 접속영역(PAC)에서 제2데이터라인(DL2)과 전기적으로 접속될 수 있다. 접속영역(PAC)은 제3표시영역(DA3)에 배치된 제3부화소회로(PC3)와 더미부화소회로(PCd)들의 그룹 및 주변영역(PA)에 배치된 제2부화소회로(PC2)들의 그룹 사이에 위치할 수 있다.
데이터 연결선(DWL)은 제1데이터라인(DL1) 및 제2데이터라인(DL2)과 다른 층에 배치되어, 데이터 연결선(DWL)은 콘택홀을 통해서 제1데이터라인(DL1) 및 제2데이터라인(DL2)과 각각 연결될 수 있다.
도 10은 본 발명의 다른 실시예에 따른 표시 패널의 일부를 나타낸 평면도로서, 제1 내지 제3부화소회로(PC1, PC2, PC3)들에 연결된 신호라인들을 나타낸다. 도 10은 설명의 편의상 도 8을 참조하여 설명한 제1 내지 제3발광다이오드(ED1, ED2, ED3, 도 8)을 생략한다.
도 10을 참조하면, 데이터라인들의 구조는 앞서 도 9를 참조하여 설명한 바와 같다. 스캔라인은 표시영역을 지나는 제1 내지 제5스캔라인(SL1a, SL1b, SL1c, SL1d, SL1e)을 포함하며 이들에 대한 구조는 앞서 도 9를 참조하여 설명한 바와 같다. 앞서 도 9를 참조하여 설명한 실시예에 따르면, 주변영역(PA)을 지나는 제6스캔라인(SL2)에 신호를 전달하는 제3스캔구동회로(SDRV3, 도 9)가 구비되는데 반해, 도 10에 도시된 실시예에 따르면 표시 패널은 제3스캔구동회로를 포함하지 않을 수 있다.
도 10을 참조하면, 주변영역(PA)에서 동일한 행에 배열된 제2부화소회로(PC2)에 연결된 지나는 제6스캔라인(SL2)은 스캔 연결선(SWL)에 의해 표시영역(DA)을 지나는 스캔라인에 전기적으로 연결될 수 있다. 이와 관련하여, 도 10은 제6스캔라인(SL2)이 스캔 연결선(SWL)에 의해 제3스캔라인(SL1c)에 연결된 것을 도시한다. 스캔 연결선(SWL)은 주변영역(PA)에 배치될 수 있다.
도 11은 본 발명의 일 실시예에 따른 표시 패널의 제1부화소회로 및 제1발광다이오드, 그리고 제3부화소회로 및 제2발광다이오드를 나타낸 단면도이다.
도 11의 제1표시영역(DA1)을 참조하면, 기판(100) 상에 제1부화소회로(PC1) 및 제1발광다이오드(ED1)가 배치된다.
기판(100)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(100)은 리지드(rigid) 기판이거나 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
버퍼층(111)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물질이나 습기가 박막트랜지스터(TFT)에 침투하는 것을 방지할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 기판(100)과 버퍼층(111) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다. 일부 실시예에서, 버퍼층(111)은 실리콘 산화물, 실리콘 산질화물, 또는 실리콘 질화물을 포함할 수 있다.
버퍼층(111) 상에는 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst)를 포함하는 제1부화소회로(PC1)가 배치될 수 있다. 박막트랜지스터(TFT)는 반도체층(Act), 게이트전극(GE), 소스전극(SE), 드레인전극(DE)을 포함할 수 있다.
반도체층(Act)은 상기 버퍼층(111) 상에 배치되며, 폴리 실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(Act)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 다른 실시예로, 반도체층(Act)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크롬(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다. 반도체층(Act)은 채널영역과 불순물이 도핑된 소스 영역 및 드레인 영역을 포함할 수 있다.
게이트절연층(113)은 반도체층(Act) 상에 배치될 수 있다. 게이트절연층(113)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물과 같은 무기 절연물을 포함할 수 있다. 게이트절연층(113)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
게이트절연층(113) 상에는 반도체층(Act)과 중첩되도록 게이트전극(GE)이 배치된다. 게이트전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트전극(GE)은 Mo의 단층일 수 있다.
제1층간절연층(115)은 게이트전극(GE) 상에 배치될 수 있다. 제1층간절연층(115)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물과 같은 무기 절연물을 포함할 수 있다. 제1층간절연층(115)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
제1층간절연층(115) 상에는 스토리지 커패시터(Cs)의 상부전극(CE2)이 배치될 수 있다. 스토리지 커패시터(Cst)의 상부전극(CE2)은 그 아래의 하부전극(CE1)과 중첩할 수 있다. 일부 실시예로서, 도 11의 박막트랜지스터(TFT)는 앞서 도 5를 참조하여 설명한 구동 박막트랜지스터일 수 있으며, 이 경우 하부전극(CE1)은 게이트전극(GE)을 포함할 수 있다. 도 11의 제1부화소회로(PC1)의 평면 형상은 앞서 도 5를 참조하여 설명한 바와 같다.
상부전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 몰리브덴(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다.
제2층간절연층(117)은 상부전극(CE2) 상에 배치될 수 있다. 제2층간절연층(117)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물과 같은 무기 절연물을 포함할 수 있다. 제2층간절연층(117)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
소스전극(SE) 및 드레인전극(DE)은 제2층간절연층(117) 상에 배치될 수 있다. 소스전극(SE) 및 드레인전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 소스전극(SE)과 드레인전극(DE)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
제1유기절연층(119)은 소스전극(SE) 및 드레인전극(DE) 상에 배치될 수 있다.
제1유기절연층(119)은 감광성 폴리이미드 또는 실록산계 유기물과 같은 유기 절연물을 포함할 수 있다.
제1콘택메탈(CM1)은 제1유기절연층(119) 상에 배치되며, 제1부화소회로(PC1)에 전기적으로 연결될 수 있다. 제1콘택메탈(CM1)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 금속 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제2유기절연층(121)은 제1유기절연층(119) 상에 배치될 수 있다. 감광성 폴리이미드 또는 실록산계 유기물과 같은 유기 절연물을 포함할 수 있다.
제1발광다이오드(ED1)는 제2유기절연층(118) 상에 배치될 수 있다. 제1발광다이오드(ED1)의 제1전극(210)은 제2유기절연층(118)의 비아홀을 통해 제1콘택메탈(CM1)에 접속할 수 있으며, 제1콘택메탈(CM1)을 매개로 제1부화소회로(PC1)에 전기적으로 연결될 수 있다.
제1발광다이오드(ED1)는 제1전극(210), 발광층(222) 및 제2전극(230)을 포함할 수 있으며, 제1전극(210)과 제2전극(230) 사이에는 기능층이 더 포함될 수 있다.
제1발광다이오드(ED1)의 제1전극(210)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide), 인듐아연갈륨산화물(IZGO; indium zinc gallium oxide), 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 제1전극(210)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 예컨대 제1전극(210)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막들을 갖는 구조를 가질 수 있다. 제1전극(210)은 ITO/Ag/ITO로 적층된 구조를 가질 수 있다.
뱅크층(123)은 제2유기절연층(118) 상에 배치되며, 제1발광다이오드(ED1)의 제1전극(210)의 에지를 덮을 수 있다. 뱅크층(123)은 제1전극(210)의 중앙부를 노출하는 제1개구(OP1)를 구비할 수 있다. 뱅크층(123)의 제1개구(OP1)는 제1발광다이오드(ED1)의 발광영역, 즉 제1부화소(P1)에 해당할 수 있다. 바꾸어 말하면, 제1개구(OP1)의 크기 및 형상에 의해 제1부화소(P1)의 크기 및 형상이 정의될 수 있다.
뱅크층(123)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질을 포함할 수 있다.
발광층(222)은 뱅크층(123) 상에 배치될 수 있다. 발광층(222)은 고분자 물질 또는 저분자 물질을 포함할 수 있으며, 적색, 녹색, 또는 청색의 빛을 방출할 수 있다. 발광층(222)의 아래 또는 위에는 제1 및 제2기능층(221, 223)이 배치될 수 있다. 제1기능층(122a)은 홀 수송층(HTL: Hole Transport Layer) 및/또는 홀 주입층(HIL: Hole Injection Layer)을 포함할 수 있다. 제2기능층(223)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다. 제1 및 제2기능층(221, 223) 각각은 발광층(222)과 달리 표시영역을 전체적으로 커버할 수 있다.
제2전극(230)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 제2전극(230)은 발광층(222)과 달리 표시영역을 전체적으로 커버할 수 있다. 제2전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 제2전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
도 11의 제3표시영역(DA3)을 참조하면, 기판(100) 상에 제3부화소회로(PC3) 및 제3발광다이오드(ED3)가 배치된다. 제3부화소회로(PC3)는 박막트랜지스터 및 스토리지 커패시터를 포함하며, 그 구체적 물질은 도 11의 제1부화소회로(PC1)에 구비된 물질과 동일할 수 있다. 제3부화소회로(PC3)의 평면 형상은 앞서 도 7을 참조하여 설명한 바와 같다.
제3부화소회로(PC3)는 배선(WL)을 통해 제3발광다이오드(ED3)와 전기적으로 연결될 수 있다. 일 실시예로, 도 11에 도시된 바와 같이, 제3부화소회로(PC3)는 제1브릿지라인(BL1)을 통해 배선(WL)에 연결되고, 배선(WL)은 제3콘택메탈(CM3)을 통해 제3발광다이오드(ED3)의 제1전극(210")에 전기적으로 연결될 수 있다.
일 실시예로, 배선(WL)은 제2층간절연층(117) 상에 배치되고, 제1브릿지라인(BL1) 및 제3콘택메탈(CM3)은 제1유기절연층(119) 상에 배치될 수 있다. 배선(WL)은 박막트랜지스터(TFT)의 소스전극(SE) 또는 드레인전극(DE)과 동일한 물질을 포함할 수 있다. 제1브릿지라인(BL1) 및 제3콘택메탈(CM3)은 제1콘택메탈(CM1)과 동일한 물질을 포함할 수 있다.
도 11은 배선(WL)은 제2층간절연층(117) 상에 배치된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 배선(WL)은 제1유기절연층(119) 상에 배치될 수 있다. 이 경우, 제1유기절연층(119)상의 배선(WL), 제1브릿지라인(BL1) 및 제3콘택메탈(CM3)은 일체로 형성될 수 있다. 바꾸어 말하면, 제1유기절연층(119) 상의 배선 일 단부는 제3부화소회로(PC3)의 박막트랜지스터와 접속되고, 타 단부는 제3발광다이오드(ED3)의 제1전극(210")에 접속될 수 있다.
제3발광다이오드(ED3)는 제1전극(210"), 발광층(222") 및 제2전극(230)을 포함할 수 있으며, 제1전극(210")과 제2전극(230) 사이에는 전술한 제1 및 제2기능층(221, 223)이 더 포함될 수 있다.
제3발광다이오드(ED3)의 제1전극(210")은 제1발광다이오드(ED1)의 제1전극(210)과 동일한 물질을 포함할 수 있다. 제3발광다이오드(ED3)의 제1전극(210")의 에지는 뱅크층(123)으로 커버되며, 뱅크층(123)은 제3발광다이오드(ED3)의 제1전극(210")의 중앙부에 중첩하는 제3개구(OP3)를 포함한다. 뱅크층(123)의 제3개구(OP3)는 제3발광다이오드(ED3)의 발광영역, 즉 제3부화소(P3)에 해당할 수 있다. 바꾸어 말하면, 제3개구(OP3)의 크기 및 형상에 의해 제3부화소(P3)의 크기 및 형상이 정의될 수 있다.
제3발광다이오드(ED3)의 발광층(222")은 적색, 녹색 또는 청색의 빛을 방출할 수 있는 고분자 유기물 또는 저분자 유기물을 포함할 수 있다. 제2전극(230)은 표시영역을 전체적으로 커버하도록 일체로 형성될 수 있음은 앞서 설명한 바와 같다.
캡핑층(250)은 제2전극(230) 상에 배치되며, 제2전극(230)을 보호하는 동시에 광추출 효율을 높일 수 있다. 캡핑층(250)은 표시영역을 전체적으로 커버하도록 기판(100) 상에 형성될 수 있다. 캡핑층(250)은 유기물질을 포함할 수 있다. 또는, 캡핑층(250)은 LiF를 포함할 수 있다. 또는, 캡핑층(250)은 실리콘 산화물, 실리콘질화물과 같은 무기절연물을 포함할 수 있다.
봉지층(300)은 적어도 하나의 무기봉지층 및 적어도 하나의 유기봉지층을 포함할 수 있다. 일 실시예로, 봉지층(300)은 제1무기봉지층(131) 및 제2무기봉지층(133)과 이들 사이의 유기봉지층(132)을 포함할 수 있다.
제1무기봉지층(131) 및 제2무기봉지층(133)은 실리콘 산화물, 실리콘 산질화물, 실리콘질화물과 같은 하나 이상의 무기 절연물을 포함할 수 있다. 유기봉지층(132)은 폴리머(polymer)계열의 소재를 포함할 수 있다. 폴리머 계열의 소재로는 실리콘계 수지, 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 제1무기봉지층(131), 유기봉지층(132) 및 제2무기봉지층(133)은 표시영역을 전체적으로 커버할 수 있다.
도 11에 도시되지는 않았으나, 봉지층(300) 상에는 앞서 도 2를 참조하여 설명한 입력감지층, 광학 기능층, 및 커버 윈도우 등이 더 배치될 수 있음은 물론이다.
도 12는 본 발명의 일 실시예에 따른 표시 패널의 일부를 발췌하여 나타낸 평면도이다. 도 12를 참조하면, 앞서 도 8을 참조하여 설명한 바와 마찬가지로 제3표시영역(DA3)에는 제3부화소회로(PC3) 및 더미부화소회로(PCd)가 배치될 수 있으며, 주변영역(PA)에는 제2부화소회로(PC2)가 배치되고, 제1표시영역(DA1)에는 제1부화소회로(PC1)가 배치될 수 있다. 설명의 편의를 위하여 도 12는 제3표시영역(DA3)에 위치하는 제3발광다이오드를 생략하였다.
제3부화소회로(PC3)들은 제1방향(예, x방향)을 따라 동일한 행을 이루도록 배열될 수 있고, 더미부화소회로(PCd)들도 제1방향(예, x방향)을 따라 동일한 행을 이루도록 배열될 수 있다. 제3부화소회로(PC3) 및 더미부화소회로(PCd)는 제2방향(예, y방향)을 따라 동일한 열을 이루도록 배열될 수 있다.
제3부화소회로(PC3) 및 더미부화소회로(PCd)의 N(N은 자연수)번째 열과 제3부화소회로(PC3) 및 더미부화소회로(PCd)의 N+1번째 열 사이의 공간에는 제2부화소회로(PC2)들과 제2발광다이오드(ED2)들을 전기적으로 연결하는 도전버스라인(CBL)들이 지나갈 수 있다.
도전버스라인(CBL)들은 서로 인접하게 배치된 제1도전버스라인(CBLa) 및 제2도전버스라인(CBLb)을 포함할 수 있다. 제1도전버스라인(CBLa) 및 제2도전버스라인(CBLb)은 제1방향(예, x방향)을 따라 교번적으로 배열될 수 있다.
제1도전버스라인(CBLa)은 제2표시영역(DA2)을 지나는 제1부분(CBL1a) 및 제3표시영역(DA3) 및 주변영역(PA)을 지나는 제2부분(CBL2a)을 포함할 수 있다. 제1도전버스라인(CBLa)의 제1부분(CBL1a)과 제2부분(CBL2a)은 제2표시영역(DA2)의 일측, 예컨대 제3표시영역(DA3)에 인접한 제2표시영역(DA2)의 일 부분에서 서로 전기적으로 연결될 수 있다.
제2도전버스라인(CBLb)은 제2표시영역(DA2)을 지나는 제1부분(CBL1b) 및 제3표시영역(DA3) 및 주변영역(PA)을 지나는 제2부분(CBL2b)을 포함할 수 있다. 제2도전버스라인(CBLb)의 제1부분(CBL1b)과 제2부분(CBL2b)은 제2표시영역(DA2)의 일측, 예컨대 제3표시영역(DA3)에 인접한 제2표시영역(DA2)의 일 부분에서 서로 전기적으로 연결될 수 있다.
도 13은 도 12에 도시된 XIII- XIII'선에 따른 단면도이다.
도 12 및 도 13을 참조하면, 서로 이웃한 도전버스라인(CBL, 도 12)들은 제3표시영역(DA3)에서 서로 다른 층 상에 배치될 수 있다. 제1도전버스라인(CBLa)의 제2부분(CBL2a) 및 제2도전버스라인(CBLb)의 제2부분(CBL2b) 사이에는 적어도 하나의 절연층이 배치될 수 있다. 제1도전버스라인(CBLa)의 제2부분(CBL2a)과 제2도전버스라인(CBLb)의 제2부분(CBL2b) 사이에는 제1유기절연층(119)이 개재될 수 있다. 제1도전버스라인(CBLa)의 제2부분(CBL2a)은 제1유기절연층(119)의 아래에 배치될 수 있고, 제2도전버스라인(CBLb)의 제2부분(CBL2b)은 제1유기절연층(119)의 위에 배치될 수 있다. 제1도전버스라인(CBLa)의 제2부분(CBL2a) 및 제2도전버스라인(CBLb)의 제2부분(CBL2b)이 서로 다른 층 상에 배치되되, 서로 중첩하지 않을 수 있다.
제3표시영역(DA3)에서 이웃한 제1도전버스라인(CBLa) 및 제2도전버스라인(CBLb)이 서로 다른 층 상에 배치되기에, 이웃한 제1도전버스라인(CBLa)과 제2도전버스라인(CBLb) 사이의 제1갭(g1)을 비교적 작게 형성할 수 있으며, 따라서 제3표시영역(DA3)에서의 공간을 효율적으로 사용할 수 있다.
제3표시영역(DA3)에서 제1도전버스라인(CBLa) 및 제2도전버스라인(CBLb)은 제1방향(예, x방향)을 따라 배열되되, 제1도전버스라인(CBLa) 및 제2도전버스라인(CBLb)은 그 아래에 배치된 전극전압라인(HL')에 중첩할 수 있다.
앞서 도 7을 참조하여 설명한 전극전압라인(HL')은 제3표시영역(DA3)에서 제1방향(예, x방향)을 따라 연장될 수 있으며, 제2방향(예, y방향)을 따라 연장된 제1도전버스라인(CBLa) 및 제2도전버스라인(CBLb)은 제3표시영역(DA3)에서 각각 전극전압라인(HL')에 중첩할 수 있다.
제1도전버스라인(CBLa)의 제2부분(CBL2a) 및 제2도전버스라인(CBLb)의 제2부분(CBL2b)은 금속을 포함할 수 있다. 예컨대, 제1도전버스라인(CBLa)의 제2부분(CBL2a) 및 제2도전버스라인(CBLb)의 제2부분(CBL2b) 각각은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti)과 같은 금속성 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제1도전버스라인(CBLa)의 제2부분(CBL2a) 및 제2도전버스라인(CBLb)의 제2부분(CBL2b)은 각각 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
도 14는 도 12에 도시된 XIV- XIV'선에 따른 단면도이다.
도 12 및 도 14를 참조하면, 서로 이웃한 도전버스라인(CBL, 도 12)들은 제2표시영역(DA2)에서 동일 층 상에 배치될 수 있다. 제1도전버스라인(CBLa)의 제1부분(CBL1a) 및 제2도전버스라인(CBLb)의 제1부분(CBL1b)은 동일한 층 상에 배치될 수 있다. 이와 관련하여, 도 14는 제1도전버스라인(CBLa)의 제1부분(CBL1a) 및 제2도전버스라인(CBLb)의 제1부분(CBL1b)이 제2층간절연층(117) 상에 배치된 것을 도시한다.
이웃한 제1도전버스라인(CBLa)의 제1부분(CBL1a) 및 제2도전버스라인(CBLb)의 제1부분(CBL1b) 사이의 제2갭(g2)은 전술한 제1갭(g1, 도 13) 보다 클 수 있다.
이웃한 제1도전버스라인(CBLa)의 제1부분(CBL1a) 및 제2도전버스라인(CBLb)의 제1부분(CBL1b)은 제2표시영역(DA2)의 투과영역(TA)을 지나므로 투광성 물질, 예컨대 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide), 인듐아연갈륨산화물(IZGO; indium zinc gallium oxide), 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 투명 도전성 산화물을 포함할 수 있다.
도 15는 도 12에 도시된 XV- XV'선에 따른 단면도이다. 도 15는 주변영역(PA, 도 12)의 제2부화소회로(PC2)가 제1도전버스라인(CBLa)을 통해 제2발광다이오드(ED2)와 전기적으로 연결된 구조를 나타낸다.
도 15를 참조하면, 기판(100) 상에는 제2부화소회로(PC2)가 배치되며, 제2발광다이오드(ED2)가 배치된다. 제2부화소회로(PC2)는 주변영역(PA)에 위치하고, 박막트랜지스터 및 스토리지 커패시터를 포함할 수 있다. 제2부화소회로(PC2)에 구비된 박막트랜지스터 및 스토리지 커패시터의 구체적 물질은 도 11의 제1부화소회로(PC1)에 구비된 물질과 동일할 수 있다. 제2부화소회로(PC2)의 평면 형상은 앞서 도 7을 참조하여 설명한 바와 같다.
제2표시영역(DA2)에 배치된 제2발광다이오드(ED2)는 제1전극(210'), 발광층(222') 및 제2전극(230)을 포함할 수 있다. 제2발광다이오드(ED2)는 제1전극(210')은 앞서 설명한 제1발광다이오드(ED1, 도 11)의 제1전극(210, 도 11)과 동일한 물질을 포함할 수 있다.
제2발광다이오드(ED2)의 제1전극(210')의 에지는 뱅크층(123)으로 커버되며, 뱅크층(123)은 제2발광다이오드(ED2)의 제1전극(210')의 중앙부에 중첩하는 제2개구(OP2)를 포함한다. 뱅크층(123)의 제2개구(OP2)는 제2발광다이오드(ED2)의 발광영역, 즉 제2부화소(P2)에 해당할 수 있다. 바꾸어 말하면, 제2개구(OP2)의 크기 및 형상에 의해 제2부화소(P2)의 크기 및 형상이 정의될 수 있다.
제2발광다이오드(ED2)의 발광층(222')은 적색, 녹색 또는 청색의 빛을 방출할 수 있는 고분자 유기물 또는 저분자 유기물을 포함할 수 있다. 제2전극(230)은 표시영역을 전체적으로 커버하도록 일체로 형성될 수 있다. 제2발광다이오드(ED2)의 제1전극(210')과 제2전극(230) 사이에는 전술한 제1 및 제2기능층(221, 223)이 더 포함될 수 있다.
주변영역(PA)의 제2부화소회로(PC2)는 도전성버스라인, 예컨대 제1도전성버스라인(CBLa)에 의해 전기적으로 연결된다. 제1도전성버스라인(CBLa)은 제2표시영역(DA2)에 위치하는 제1부분(CBL1a) 및 제3표시영역(DA3)에 위치하는 제2부분(CBL2a)을 포함할 수 있으며, 제1부분(CBL1a)과 제2부분(CBL2a)은 서로 다른 물질을 포함할 수 있다. 앞서 도 13 및 도 14를 참조하여 설명한 바와 같이 제1부분(CBL1a)은 투명 도전성 산화물을 포함하고, 제2부분(CBL2a)은 티타늄, 알루미늄과 같은 금속을 포함할 수 있다. 제2부분(CBL2a)이 그 아래에 배치되며 제2부분(CBL2a)과 교차하는 방향으로 연장된 전극전압라인(HL')들에 중첩할 수 있음은 앞서 도 13을 참조하여 설명한 바와 같다.
제1부분(CBL1a)과 제2부분(CBL2a)은 동일한 층, 예컨대 제2층간절연층(117) 상에 배치될 수 있으나, 서로 다른 공정을 통해 형성될 수 있다. 제1부분(CBL1a)과 제2부분(CBL2a)은 브릿지전극(BG)을 통해 전기적으로 연결될 수 있다. 브릿지전극(BG)은 제1유기절연층(119) 상에 배치될 수 있다. 브릿지전극(BG)은 제1유기절연층(119)을 관통하는 콘택홀을 통해 제1부분(CBL1a) 및 제2부분(CBL2a)에 각각 접속할 수 있다. 제1부분(CBL1a)은 제2콘택메탈(CM2)을 통해 제2발광다이오드(ED2)의 제1전극(210')에 전기적으로 연결되고, 제2부분(CBL2a)은 제2브릿지라인(BL2)을 통해 제2부화소회로(PC2)에 전기적으로 연결될 수 있다.
브릿지전극(BG), 제2콘택메탈(CM2), 및 제2브릿지라인(BL2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 금속 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제2발광다이오드(ED2) 상의 캡핑층(250), 및 제1무기봉지층(310), 유기봉지층(320) 및 제2무기봉지층(330)을 포함하는 봉지층(300)의 구성은 앞서 설명한 바와 같다.
도 15는 제1부분(CBL1a)과 제2부분(CBL2a)은 브릿지전극(BG)을 통해 전기적으로 연결된 것을 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 제1부분(CBL1a)과 제2부분(CBL2a)의 단부들은 직접 중첩할 수 있다. 일부 실시예로, 제1부분(CBL1a)이 제2부분(CBL2a) 상에 배치되고 제1부분(CBL1a)의 두께가 얇은 경우, 제2층간절연층(117)의 상면과 제2부분(CBL2a)의 상면 간의 단차를 커버하면서 형성되는 제1부분(CBL1a)의 스텝 커버리지가 좋지 못한 경우, 제1부분(CBL1a)과 제2부분(CBL2a)의 전기적 연결일 어려울 수 있다. 이 경우, 도 15에 도시된 바와 같이 브릿지전극(BG)을 이용하여 형성하는 것이 더 바람직할 수 있다.
도 16은 도 12에 도시된 XVI- XVI'선에 따른 단면도이다. 도 16은 주변영역(PA, 도 12)의 제2부화소회로(PC2)가 제2도전버스라인(CBLb)을 통해 제2발광다이오드(ED2)와 전기적으로 연결된 구조를 나타낸다. 도 16에 도시된 구성요소 중 앞서 도 15에 도시된 구성요소와 동일한 구성은 동일한 부재번호를 사용하고, 이하에서는 차이점을 중심으로 설명한다.
도 16을 참조하면, 기판(100) 상에는 제2부화소회로(PC2)가 배치되며, 제2발광다이오드(ED2)가 배치된다. 제2부화소회로(PC2)는 주변영역(PA)에 위치하고, 제2발광다이오드(ED2)는 제2표시영역(DA2)에 배치되며, 제2발광다이오드(ED2)의 제1전극(210')과 제2부화소회로(PC2)는 도전성버스라인, 예컨대 제2도전성버스라인(CBLb)에 의해 전기적으로 연결된다.
제2도전성버스라인(CBLb)은 제2표시영역(DA2)을 지나는 제1부분(CBL1b) 및 제3표시영역(DA3)을 지나는 제2부분(CBL2b)을 포함할 수 있으며, 제1부분(CBL1b)과 제2부분(CBL2b)은 서로 다른 물질을 포함할 수 있다. 앞서 도 13 및 도 14를 참조하여 설명한 바와 같이 제1부분(CBL1b)은 투명 도전성 산화물을 포함하고, 제2부분(CBL2b)은 티타늄, 알루미늄과 같은 금속을 포함할 수 있다. 제2부분(CBL2b)은 그 아래에 배치되며 제2부분(CBL2a)과 교차하는 방향으로 연장된 전극전압라인(HL')들에 중첩할 수 있음은 앞서 도 13을 참조하여 설명한 바와 같다.
제1부분(CBL1b)과 제2부분(CBL2b)은 서로 다른 층 상에 배치될 수 있다. 제1부분(CBL1a)은 제2층간절연층(117) 상에 배치되고 제2부분(CBL2a)은 제1유기절연층(119) 상에 배치될 수 있다. 제2부분(CBL2a)은 제1유기절연층(119)을 관통하는 콘택홀을 통해 제1부분(CBL1b)에 직접 콘택할 수 있다. 도 16은 제2부분(CBL2a)이 두 개의 콘택홀을 통해 제1부분(CBL1b)에 접속하는 것을 도시하고 있으나, 콘택홀의 개수는 하나 또는 세 개 이상일 수 있다.
제1부분(CBL1b)은 제2콘택메탈(CM2)을 통해 제2발광다이오드(ED2)의 제1전극(210')에 전기적으로 연결되고, 제2부분(CBL2b)은 제2부화소회로(PC2)에 전기적으로 연결될 수 있다.
도 17은 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서, 도 12의 XIV- XIV'선에 따른 단면에 해당한다.
도 12 및 도 17을 참조하면, 서로 이웃한 도전버스라인(CBL, 도 12)들은 제2표시영역(DA2)에서 서로 다른 층 상에 배치될 수 있다. 예컨대, 제1도전버스라인(CBLa)의 제1부분(CBL1a) 및 제2도전버스라인(CBLb)의 제1부분(CBL1b)은 서로 다른 층 상에 배치될 수 있다. 이와 관련하여, 도 14는 제1도전버스라인(CBLa)의 제1부분(CBL1a)이 제2층간절연층(117) 상에 배치되고, 제2도전버스라인(CBLb)의 제1부분(CBL1b)이 제2유기절연층(121) 상에 배치치되며, 제3유기절연층(122)로 커버된 것을 도시한다.
이웃한 제1도전버스라인(CBLa)의 제1부분(CBL1a) 및 제2도전버스라인(CBLb)의 제1부분(CBL1b)은 제2표시영역(DA2)의 투과영역(TA)을 지나므로 투광성 물질, 예컨대 인듐주석산화물(ITO), 인듐아연산화물(IZO), 아연산화물(ZnO), 인듐산화물(In2O3), 인듐갈륨산화물(IGO), 인듐아연갈륨산화물(IZGO), 또는 알루미늄아연산화물(AZO)과 같은 투명 도전성 산화물을 포함할 수 있다.
도 18은 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서, 도 12의 XV- XV'선에 따른 단면에 해당한다. 도 18에 도시된 표시장치의 단면은 앞서 도 15에 도시된 표시장치의 단면과 달리 제3유기절연층(122)을 더 포함할 수 있다.
도 18을 참조하면, 주변영역(PA)의 제2부화소회로(PC2)는 제2표시영역(DA2)의 제2발광다이오드(ED2)에 전기적으로 연결된다. 예컨대, 제2부화소회로(PC2)와 제2발광다이오드(ED2)는 제1도전성버스라인(CBLa)에 의해 전기적으로 연결된다.
제1도전성버스라인(CBLa)은 제2표시영역(DA2)에 위치하는 제1부분(CBL1a) 및 제3표시영역(DA3)에 위치하는 제2부분(CBL2a)을 포함할 수 있으며, 제1부분(CBL1a)과 제2부분(CBL2a)은 서로 다른 물질을 포함할 수 있다. 앞서 도 13 및 도 14를 참조하여 설명한 바와 같이 제1부분(CBL1a)은 투명 도전성 산화물을 포함하고, 제2부분(CBL2a)은 티타늄, 알루미늄과 같은 금속을 포함할 수 있다. 제2부분(CBL2a)이 그 아래에 배치되며 제2부분(CBL2a)과 교차하는 방향으로 연장된 전극전압라인(HL')들에 중첩할 수 있다.
제1부분(CBL1a)과 제2부분(CBL2a)은 동일한 층, 예컨대 제2층간절연층(117) 상에 배치될 수 있으나, 서로 다른 공정을 통해 형성될 수 있다. 제1부분(CBL1a)과 제2부분(CBL2a)은 브릿지전극(BG)을 통해 전기적으로 연결될 수 있다. 브릿지전극(BG)은 제1유기절연층(119) 상에 배치될 수 있다. 브릿지전극(BG)은 제1유기절연층(119)을 관통하는 콘택홀을 통해 제1부분(CBL1a) 및 제2부분(CBL2a)에 각각 접속할 수 있다. 제1부분(CBL1a)은 제2콘택메탈(CM2, CM2')들을 통해 제2발광다이오드(ED2)의 제1전극(210')에 전기적으로 연결되고, 제2부분(CBL2a)은 제2브릿지라인(BL2)을 통해 제2부화소회로(PC2)에 전기적으로 연결될 수 있다. 제2콘택메탈(CM2, CM2')들 중 하나(이하, 제2-1콘택메탈, CM2)는 제1유기절연층(119) 상에 배치되고, 다른 하나(이하, 제2-2콘택메탈, CM2')는 제2유기절연층(121)과 제3유기절연층(122) 사이에 배치될 수 있다.
브릿지전극(BG), 제2-1콘택메탈(CM2), 및 제2브릿지라인(BL2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 금속 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 제2-2콘택메탈(CM2')은 도 17을 참조하여 설명한 제1 및 제2도전버스라인(CBLa, CBLb)의 제1부분(CBL1a, CBL1b)들과 동일한 물질을 포함할 수 있다.
도 19는 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서, 도 12에 도시된 XVI- XVI'선에 따른 단면에 해당한다. 도 19에 도시된 표시장치의 단면은 앞서 도 16에 도시된 표시장치의 단면과 달리 제3유기절연층(122)을 더 포함할 수 있으며, 제2도전버스라인(CBLb)의 제1부분(CBL1b)이 제2유기절연층(121) 상에 배치된 점에서 차이가 있다.
도 16을 참조하면, 제2도전성버스라인(CBLb)은 제2표시영역(DA2)을 지나는 제1부분(CBL1b) 및 제3표시영역(DA3)을 지나는 제2부분(CBL2b)을 포함할 수 있으며, 제1부분(CBL1b)과 제2부분(CBL2b)은 서로 다른 물질을 포함할 수 있다. 앞서 도 13 및 도 14를 참조하여 설명한 바와 같이 제1부분(CBL1b)은 투명 도전성 산화물을 포함하고, 제2부분(CBL2b)은 티타늄, 알루미늄과 같은 금속을 포함할 수 있다. 제2부분(CBL2b)은 그 아래에 배치되며 제2부분(CBL2a)과 교차하는 방향으로 연장된 전극전압라인(HL')들에 중첩할 수 있다.
제1부분(CBL1b)과 제2부분(CBL2b)은 서로 다른 층 상에 배치될 수 있다. 제1부분(CBL1a)은 제2유기절연층(121) 상에 배치되고 제2부분(CBL2a)은 제1유기절연층(119) 상에 배치될 수 있다. 제1부분(CBL1a)은 제2유기절연층(121)을 관통하는 콘택홀을 통해 제2부분(CBL2b)에 직접 콘택할 수 있다. 도 16은 두 개의 콘택홀을 통해 제1부분(CBL1b)과 제2부분(CBL2a)이 접속하는 것을 도시하고 있으나, 콘택홀의 개수는 하나 또는 세 개 이상일 수 있다.
제1부분(CBL1b)은 제3유기절연층(122)을 관통하는 홀을 통해 제2발광다이오드(ED2)의 제1전극(210')에 전기적으로 연결되고, 제2부분(CBL2b)은 제1유기절연층(119)을 관통하는 콘택홀을 통해 제2부화소회로(PC2)에 전기적으로 연결될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
1: 전자 기기
10: 표시 패널
100: 기판
P1, P2, P3: 제1 내지 제3부화소
PC1, PC2, PC3: 제1 내지 제3부화소회로
ED1, ED2, ED3: 제1 내지 제3발광다이오드
DA1, DA2, DA3: 제1 내지 제3표시영역
PA: 주변영역
CBL: 도전버스라인
CBLa: 제1도전버스라인
CBLb: 제2도전버스라인
10: 표시 패널
100: 기판
P1, P2, P3: 제1 내지 제3부화소
PC1, PC2, PC3: 제1 내지 제3부화소회로
ED1, ED2, ED3: 제1 내지 제3발광다이오드
DA1, DA2, DA3: 제1 내지 제3표시영역
PA: 주변영역
CBL: 도전버스라인
CBLa: 제1도전버스라인
CBLb: 제2도전버스라인
Claims (26)
- 복수의 제1발광다이오드들이 배치된 제1표시영역, 복수의 제2발광다이오드들 및 투과영역이 배치된 제2표시영역, 및 복수의 제3발광다이오드들이 배치된 제3표시영역을 포함하는 표시영역;
상기 표시영역 외측의 주변영역;
상기 복수의 제1발광다이오드들 각각에 전기적으로 연결된 복수의 제1부화소회로들;
상기 복수의 제2발광다이오드들 각각에 전기적으로 연결된 복수의 제2부화소회로들; 및
상기 복수의 제3발광다이오드들 각각에 전기적으로 연결된 복수의 제3부화소회로들;을 포함하되,
상기 복수의 제2부화소회로들은 상기 주변영역에 배치되며, 상기 복수의 제2부화소회로들은 상기 주변영역과 상기 제2표시영역 사이의 상기 제3표시영역을 가로지르는 복수의 도전버스라인들에 의해 상기 복수의 제2발광다이오드들과 전기적으로 연결되는, 표시 패널. - 제1항에 있어서,
상기 복수의 도전버스라인들 각각은,
상기 제2표시영역의 제1부분, 및 상기 제3표시영역을 지나는 제2부분을 포함하며, 상기 제1부분 및 상기 제2부분은 서로 다른 물질을 포함하는, 표시 패널. - 제2항에 있어서,
상기 제1부분은 상기 제2부분 보다 광 투과율이 높고,
상기 제2부분은 상기 제1부분 보다 도전율이 높은, 표시 패널. - 제3항에 있어서,
상기 제1부분은 투명 도전 산화물을 포함하고, 상기 제2부분은 금속층을 포함하는, 표시 패널. - 제2항에 있어서,
상기 복수의 도전버스라인들 중 이웃하는 두 개의 도전버스라인들의 제2부분들은 서로 다른 층 상에 배치된, 표시 패널. - 제2항에 있어서,
상기 복수의 도전버스라인들 중 어느 하나의 도전버스라인의 제1부분 및 제2부분은 동일한 층 상에 배치되고,
상기 어느 하나의 도전버스라인의 상기 제1부분 및 상기 제2부분과 다른 층 상에 배치된 브릿지전극을 통해 전기적으로 연결된, 표시 패널. - 상기 복수의 도전버스라인들 중 어느 하나의 도전버스라인의 제1부분 및 제2부분은 서로 다른 층 상에 배치되며,
상기 어느 하나의 도전버스라인의 상기 제1부분 및 상기 제2부분은 이들 사이에 개재되는 절연층을 통해 접속되는, 표시 패널. - 제1항에 있어서,
상기 제3표시영역에서 일 방향을 따라 연장된 전극전압라인을 더 포함하며, 상기 전극전압라인은 상기 복수의 제3부화소회로들 각각에 구비된 스토리지 커패시터의 상부전극을 포함하고,
상기 복수의 도전버스라인들 각각은 상기 제3표시영역에서 상기 전극전압라인과 중첩하는, 표시 패널. - 제1항에 있어서,
상기 복수의 제1부화소회로들은 상기 제1표시영역에 배치되고,
상기 복수의 제3부화소회로들은 상기 제3표시영역에 배치되는, 표시 패널. - 제9항에 있어서,
상기 복수의 제1부화소회로들에 전기적으로 연결되는 복수의 제1데이터라인들;
상기 제2표시영역을 사이에 두고 상기 복수의 제1데이터라인들과 이격되는 복수의 제2데이터라인들; 및
상기 복수의 제1데이터라인들 및 상기 복수의 제2데이터라인들을 전기적으로 연결하는 복수의 데이터연결라인들;을 더 포함하며,
상기 복수의 제2데이터라인들은 각각,
동일한 열에 배치된 제2부화소회로들 및 제3부화소회로들에 전기적으로 연결되는, 표시 패널. - 제9항 또는 제10항에 있어서,
상기 제3표시영역에 배치되는 더미부화소회로를 더 포함하는, 표시 패널. - 제11항에 있어서,
상기 더미부화소회로는 상기 복수의 제1부화소회로들 중 일부와 동일한 행에 배치되는, 표시 패널. - 제1항에 있어서,
상기 복수의 제1부화소회로들 각각에 포함된 구동 트랜지스터의 구동 반도체층은, 상기 복수의 제2부화소회로들 또는 상기 복수의 제3부화소회로들 각각에 포함된 구동 트랜지스터의 구동 반도체층과 다른 형상을 갖는, 표시 패널. - 제1항에 있어서,
상기 복수의 제2부화소회로들 또는 상기 복수의 제3부화소회로들 각각에 포함된 스토리지 커패시터의 용량은, 상기 복수의 제1부화소회로들 각각에 포함된 스토리지 커패시터의 용량 보다 큰, 표시 패널. - 복수의 제1발광다이오드들이 배치된 제1표시영역, 복수의 제2발광다이오드들 및 투과영역이 배치된 제2표시영역, 및 복수의 제3발광다이오드들이 배치된 제3표시영역을 포함하는 표시영역을 포함하는 표시 패널; 및
상기 표시 패널의 상기 투과영역에 중첩하는 컴포넌트;를 포함하되,
상기 표시 패널은,
상기 제1표시영역에 배치되며, 상기 복수의 제1발광다이오드들 각각에 전기적으로 연결된 복수의 제1부화소회로들;
상기 복수의 제2발광다이오드들 각각에 전기적으로 연결된 복수의 제2부화소회로들; 및
상기 제3표시영역에 배치되며, 상기 복수의 제3발광다이오드들 각각에 전기적으로 연결된 복수의 제3부화소회로들;을 포함하고,
상기 복수의 제2부화소회로들은 상기 표시영역 외측의 주변영역에 배치되며, 상기 복수의 제2부화소회로들은 상기 주변영역과 상기 제2표시영역 사이의 상기 제3표시영역을 가로지르는 복수의 도전버스라인들에 의해 상기 복수의 제2발광다이오드들과 전기적으로 연결되는, 전자 기기. - 제15항에 있어서,
상기 복수의 도전버스라인들 각각은,
상기 제2표시영역에 위치하며 제2발광다이오드에 전기적으로 연결된 제1부분; 및
상기 제3표시영역에 위치하며, 상기 제1부분 및 상기 제2부화소회로에 전기적으로 연결된 제2부분을 포함하며,
상기 제1부분 및 상기 제2부분은 서로 다른 물질을 포함하는, 전자 기기. - 제16항에 있어서,
상기 제1부분은 투명 도전성 산화물을 포함하는, 전자 기기. - 제16항에 있어서,
상기 복수의 도전버스라인들 중 어느 하나의 도전버스라인의 제1부분 및 제2부분은 동일한 층 상에 배치되고,
상기 어느 하나의 도전버스라인의 상기 제1부분 및 상기 제2부분과 다른 층 상에 배치된 브릿지전극을 통해 전기적으로 연결된, 전자 기기, - 제16항에 있어서,
상기 복수의 도전버스라인들 중 어느 하나의 도전버스라인의 제1부분 및 제2부분은 서로 다른 층 상에 배치되며,
상기 어느 하나의 도전버스라인의 상기 제1부분 및 상기 제2부분은 이들 사이에 개재되는 절연층을 통해 접속되는, 전자 기기. - 제15항에 있어서,
상기 표시 패널은 상기 제3표시영역에서 일 방향을 따라 연장된 전극전압라인을 더 포함하고, 상기 전극전압라인은 상기 복수의 제3부화소회로들 각각에 구비된 스토리지 커패시터의 상부전극을 포함하며,
상기 복수의 도전버스라인들 각각은 상기 제3표시영역에서 상기 전극전압라인과 중첩하는, 전자 기기. - 제16항에 있어서,
상기 복수의 도전버스라인들 중 이웃하는 두 개의 도전버스라인들은, 제3표시영역에서 서로 다른 층 상에 배치되는, 전자 기기. - 제15항에 있어서,
상기 표시 패널은,
상기 복수의 제1부화소회로들에 전기적으로 연결되는 복수의 제1데이터라인들;
상기 제2표시영역을 사이에 두고 상기 복수의 제1데이터라인들과 이격되는 복수의 제2데이터라인들; 및
상기 복수의 제1데이터라인들 및 상기 복수의 제2데이터라인들을 전기적으로 연결하는 복수의 데이터연결라인들;을 더 포함하며,
상기 복수의 제2데이터라인들은 각각,
동일한 열에 배치된 제2부화소회로들 및 제3부화소회로들에 전기적으로 연결되는, 전자 기기. - 제15항에 있어서,
상기 표시 패널은,
상기 제3표시영역에 배치되는 더미부화소회로를 더 포함하는, 전자 기기. - 제23항에 있어서,
상기 더미부화소회로는 상기 복수의 제1부화소회로들 중 일부와 동일한 행에 배치되는, 전자 기기. - 제15항에 있어서,
상기 복수의 제1부화소회로들 각각에 포함된 구동 트랜지스터의 구동 반도체층은, 상기 복수의 제2부화소회로들 또는 상기 복수의 제3부화소회로들 각각에 포함된 구동 트랜지스터의 구동 반도체층과 다른 형상을 갖는, 전자 기기. - 제15항에 있어서,
상기 복수의 제2부화소회로들 또는 상기 복수의 제3부화소회로들 각각에 포함된 스토리지 커패시터의 용량은, 상기 복수의 제1부화소회로들 각각에 포함된 스토리지 커패시터의 용량 보다 큰, 전자 기기.
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