KR20190108220A - 디스플레이 장치 - Google Patents

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KR20190108220A
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강철규
최상무
곽원규
박진우
이동선
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Abstract

본 발명의 일 실시예는, 디스플레이 영역을 포함하는 기판; 상기 기판의 상기 디스플레이 영역 상에 배치되며, 실리콘 반도체를 포함하는 제1반도체층, 상기 제1반도체층과 제1게이트절연층에 의해서 절연된 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 기판의 상기 디스플레이 영역 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층, 상기 제2반도체층과 절연된 제2게이트전극을 포함하는 제2박막트랜지스터; 및 상기 제1박막트랜지스터와 적어도 일부 중첩되어 배치되며, 하부전극 및 상부전극을 구비한 스토리지 커패시터;를 포함하며, 상기 하부전극 및 상기 상부전극 중 하나는 상기 제2반도체층과 동일층에 배치된, 디스플레이 장치를 개시한다.

Description

디스플레이 장치{Display apparatus}
본 발명의 실시예들은 디스플레이 장치에 관한 것으로서, 더 상세하게는 실리콘 반도체를 포함하는 박막트랜지스터 및 산화물 반도체를 포함하는 박막트랜지스터로 구동되는 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 디스플레이소자 및 디스플레이소자에 인가되는 전기적 신호를 제어하기 위한 구동 회로를 포함한다. 구동 회로는 박막트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 복수의 배선들을 포함한다.
디스플레이소자의 발광 여부 및 발광 정도를 정확하게 제어하기 위해, 하나의 디스플레이소자에 전기적으로 연결되는 박막트랜지스터들의 개수가 증가하였다. 이에 따라, 디스플레이 장치의 고집적화, 소비전력의 문제, 공정비용, 및 공정시간 단축 등에 대한 연구가 활발하게 진행되고 있다.
본 발명의 실시예들은 실리콘 반도체를 포함하는 박막트랜지스터 및 산화물 반도체를 포함하는 박막트랜지스터로 구동되어 디스플레이 장치의 소비전력을 낮출 수 있으면서도 공정시간 단축 및 공정비용이 절감될 수 있는 디스플레이 장치를 제공하고자 한다.
그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 디스플레이 영역을 포함하는 기판; 상기 기판의 상기 디스플레이 영역 상에 배치되며, 실리콘 반도체를 포함하는 제1반도체층, 상기 제1반도체층과 제1게이트절연층에 의해서 절연된 제1게이트전극을 포함하는 제1박막트랜지스터; 상기 기판의 상기 디스플레이 영역 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층, 상기 제2반도체층과 절연된 제2게이트전극을 포함하는 제2박막트랜지스터; 및 상기 제1박막트랜지스터와 적어도 일부 중첩되어 배치되며, 하부전극 및 상부전극을 구비한 스토리지 커패시터;를 포함하며, 상기 하부전극 및 상기 상부전극 중 하나는 상기 제2반도체층과 동일층에 배치된, 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 제1게이트전극과 상기 제2반도체층 사이에 배치된 제2게이트절연층;을 더 포함하며, 상기 하부전극은 상기 제1게이트전극과 일체(一體)로 형성되고, 상기 상부전극은 상기 제2게이트절연층에 배치될 수 있다.
일 실시예에 있어서, 상기 제2반도체층은 제2채널영역과 및 상기 제2채널영역의 양측에 배치된 제2소스영역 및 제2드레인영역을 포함하며, 상기 상부전극은 상기 제2소스영역 또는 제2드레인영역과 동일물질로 구성될 수 있다.
일 실시예에 있어서, 상기 제1박막트랜지스터 및 상기 제2박막트랜지스터에 의해 구동되는 디스플레이소자;를 더 포함하며, 상기 제1박막트랜지스터는 상기 디스플레이소자에 구동 전류를 전달하는 구동 박막트랜지스터일 수 있다.
일 실시예에 있어서, 상기 디스플레이 영역에서, 상기 상부전극과 동일물질로 동일층에 배치된 제1배선;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 디스플레이 영역에서, 상기 제1게이트전극과 동일물질로 동일층에 배치된 제2배선;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 제1게이트전극과 상기 제2반도체층 사이에 배치된 제2게이트절연층; 및상기 제2반도체층과 상기 제2게이트전극 사이에 배치된 제3게이트절연층;을 더 포함하며, 상기 스토리지 커패시터는, 상기 제2반도체층과 동일층에 배치된 하부전극; 상기 제3게이트절연층과 동일층에 배치된 유전체층; 상기 제2게이트전극과 동일층에 배치된 상부전극;을 포함할 수 있다.
일 실시예에 있어서, 상기 제2게이트전극 상에 배치되는 층간절연층; 상기 층간절연층 상에 배치되며 제1반도체층과 상기 층간절연층에 정의된 콘택홀을 통해서 연결된 제1전극; 상기 제1전극 상에 배치된 평탄화층; 상기 평탄화층 상에 배치되며 상기 제1전극과 상기 평탄화층에 정의된 콘택홀을 통해서 연결된 연결전극; 및 상기 연결전극 상에 배치된 상부 평탄화층;을 포함할 수 있다.
일 실시예에 있어서, 상기 상부 평탄화층 상에 배치되며, 화소전극, 유기발광층을 포함하는 중간층, 대향전극이 순차 적층된 유기발광소자;를 더 포함할 수 있다.
본 발명의 다른 실시예는, 제1영역과 제2영역 사이에 위치하는 벤딩영역을 가지며, 벤딩축을 중심으로 벤딩된 기판; 상기 기판 상의 상기 제1영역에 배치된 제1박막트랜지스터, 제2박막트랜지스터, 및 스토리지 커패시터; 상기 제1영역에서 상기 벤딩영역을 거쳐 상기 제2영역으로 연장된 연결배선; 및 상기 연결배선과 연결되며 상기 벤딩영역을 사이에 두고 이격된 내측배선과 외측배선;을 포함하며, 상기 제1박막트랜지스터는, 실리콘 반도체를 포함하는 제1반도체층, 상기 제1반도체층과 제1게이트절연층에 의해서 절연된 제1게이트전극을 포함하고, 상기 제2박막트랜지스터는, 산화물 반도체를 포함하는 제2반도체층, 상기 제2반도체층과 제3게이트절연층에 의해서 절연된 제2게이트전극을 포함하며, 상기 스토리지 커패시터의 하부전극 및 상부전극 중 하나는 상기 제2반도체층과 동일층에 배치된, 디스플레이 장치를 개시한다.
일 실시예에 있어서, 상기 제1박막트랜지스터 및 상기 제2박막트랜지스터에 의해 구동되는 디스플레이소자;를 더 포함하며, 상기 제1박막트랜지스터는 상기 디스플레이소자에 구동 전류를 전달하는 구동 박막트랜지스터일 수 있다.
일 실시예에 있어서, 상기 스토리지 커패시터는 상기 제1박막트랜지스터와 적어도 일부 중첩될 수 있다.
일 실시예에 있어서, 상기 제1게이트전극과 상기 제2반도체층 사이에 배치된 제2게이트절연층;을 더 포함하고, 상기 하부전극은 상기 제1게이트전극과 일체로 형성되며, 상기 상부전극은 상기 제2게이트절연층에 배치될 수 있다.
일 실시예에 있어서, 상기 내측배선 및 상기 외측배선의 일부는 상기 제1게이트전극과 동일한 물질로 동일층에 배치될 수 있다.
일 실시예에 있어서, 상기 내측배선 및 상기 외측배선의 일부는 상기 제2게이트전극과 동일한 물질로 동일층에 배치될 수 있다.
일 실시예에 있어서, 상기 제3게이트절연층은 상기 내측배선의 하부에 배치되며, 상기 내측배선의 하부에 배치된 제3게이트절연층의 폭은 상기 내측배선의 폭과 실질적으로 동일할 수 있다.
일 실시예에 있어서, 상기 기판 상에 배치되며, 상기 제2게이트전극을 덮는 층간절연층; 상기 층간절연층 상에 배치되며, 상기 제1반도체층과 연결된 제1전극; 및 상기 제1전극을 덮는 평탄화층;을 더 포함할 수 있다.
일 실시예에 있어서, 상기 벤딩영역에서 상기 기판과 상기 연결배선 사이에 배치된 유기물층;을 더 포함하며, 상기 유기물층은 상기 평탄화층과 동일물질로 구성될 수 있다.
일 실시예에 있어서, 상기 평탄화층 상에 배치되며, 상기 제1전극과 상기 평탄화층에 정의된 콘택홀을 통해 연결된 연결전극;을 더 포함하며, 상기 연결배선은 상기 연결전극과 동일물질로 구성될 수 있다.
일 실시예에 있어서, 상기 벤딩영역에 대응하는 개구 또는 그루브를 갖는 무기절연층;을 더 포함하며, 상기 유기물층은 상기 개구 또는 그루브를 채울 수 있다.
상기한 바와 같이, 본 발명의 실시예에 의한 디스플레이 장치는 실리콘 반도체를 포함하는 제1박막트랜지스터 및 산화물 반도체를 포함하는 제2박막트랜지스터를 포함하고 있어, 고품질을 유지하면서 소비전력을 줄일 수 있다.
또한, 본 발명의 실시예에 의한 디스플레이 장치는 제1박막트랜지스터과 적어도 일부 중첩 배치된 스토리지 커패시터를 포함하며, 상기 스토리지 커패시터의 전극 중 하나는 제2박막트랜지스터의 제2반도체층과 동일층에 배치되는 바, 고집적화를 구현하는 동시에 공정 비용을 절감하고 공정 시간을 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 나타낸 단면도이다.
도 3 내지 도 11은 도 2의 디스플레이 장치의 제조방법을 순차적으로 나타낸 단면도이다.
도 12는 본 발명의 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 단면도이다.
도 13은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 단면도이다.
도 14는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 사시도이다.
도 16은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 단면도이다.
도 17은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부를 나타낸 단면도이다.
도 18은 본 발명의 일 실시예에 따른 디스플레이 장치에 구비된 하나의 화소의 등가 회로도이다.
도 19는 본 발명의 일 실시예에 따른 디스플레이 장치에 구비된 하나의 화소에 배치된 복수의 박막트랜지스터들, 스토리지 커패시터의 위치를 개략적으로 나타낸 배치도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 면도이다.
기판(110)의 디스플레이영역(DA)에는 유기발광소자(organic light-emitting device, OLED)와 같은 다양한 디스플레이소자를 구비한 화소(PX)들이 배치될 수 있다. 기판(110)의 주변영역(PA)에는 디스플레이영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들이 위치할 수 있다. 이하에서는 편의상 디스플레이소자로서 유기발광소자를 구비하는 디스플레이 장치에 대해 설명한다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 액정표시장치, 전기영동표시장치, 무기 EL 표시장치 등 다양한 방식의 디스플레이 장치에 적용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 나타낸 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(10)는 실리콘 반도체를 포함하는 제1박막트랜지스터(T1), 산화물 반도체를 포함하는 제2박막트랜지스터(T2), 및 상기 제1박막트랜지스터(T1)와 적어도 일부 중첩되어 구비된 스토리지 커패시터(Cst)를 포함하며, 스토리지 커패시터(Cst)의 상부전극 및 하부전극 중 하나는 상기 제2박막트랜지스터(T2)의 제2반도체층(AO2)과 동일층에 배치된다. 도 2에서는 스토리지 커패시터(Cst)의 상부전극(C2)이 상기 제2박막트랜지스터(T2)의 제2반도체층(AO2)과 동일층에 배치되는 경우를 나타내고 있다.
제1박막트랜지스터(T1)는 실리콘 반도체를 포함하는 제1반도체층(AS1), 제1반도체층(AS1)과 절연된 제1게이트전극(G1)을 포함한다. 제1박막트랜지스터(T1)은 제1반도체층(AS1)과 연결된 제1소스전극(SE1) 및/또는 제1드레인전극(DE1)을 포함할 수 있다. 제1박막트랜지스터(T1)는 구동 박막트랜지스터로서 기능할 수 있다.
제2박막트랜지스터(T2)는 산화물 반도체를 포함하는 제2반도체층(AO2), 제2반도체층(AO2)과 절연된 제2게이트전극(G2)을 포함한다. 제2박막트랜지스터(T2)는 제2반도체층(AO2)과 연결된 제2소스전극(SE2) 및/또는 제2드레인전극(DE2)을 포함할 수 있다. 제2박막트랜지스터(220)는 스위칭 박막트랜지스터로서 기능할 수 있다. 그러나, 제2박막트랜지스터(220)는 구동 회로에 포함된 구동 박막트랜지스터가 아닌 다른 어떠한 박막트랜지스터일 수도 있다.
일 실시예에 따르면, 구동 박막트랜지스터로서 기능하는 제1박막트랜지스터(210)의 제1반도체층(211)은 신뢰성이 우수한 다결정 실리콘으로 구성하고, 스위칭 박막트랜지스터에 대응되는 제2박막트랜지스터(220)의 제2반도체층(221)은 누설전류가 적은 산화물 반도체로 구성할 수 있다.
구체적으로, 디스플레이소자의 밝기에 직접적으로 영향을 미치는 구동 박막 트랜지스터의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 표시 장치를 구현할 수 있다.
산화물 반도체를 포함하는 박막트랜지스터는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가져 구동 시간이 길더라도 전압 강하가 크지 않는 특성이 있다. 이는 산화물 반도체를 포함하는 박막트랜지스터는 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능함을 의미한다. 따라서, 구동 회로가 산화물 반도체로 구성된 반도체층을 포함하는 박막 트랜지스터를 포함하는 경우, 구동 회로에 포함된 모든 박막트랜지스터들이 다결정 실리콘으로 구성된 반도체층을 포함하는 경우보다 소비 전력이 낮아질 수 있다.
본 실시예들에 있어서는 구동 박막트랜지스터를 제외한 나머지 박막트랜지스터들 중 적어도 하나가 산화물 반도체로 구성된 활성층을 포함하도록 구성함으로써, 디스플레이 장치의 소비 전력을 감소시킬 수 있다.
또한, 본 실시예들은 제1박막트랜지스터(T1)와 중첩되어 구비된 스토리지 커패시터(Cst)를 포함하고 있어 고집적화를 구현할 수 있으며, 스토리지 커패시터(Cst)의 전극 중 하나가 상기 제2박막트랜지스터(T2)의 제2반도체층(AO2)과 동일층에 배치되도록 하여 공정시간 단축 및 공정 비용의 절감을 실현할 수 있다.
이하, 도 2를 참조하여 디스플레이 장치에 포함된 구성 요소들을 기판(110) 상에 적층된 순서대로 설명한다.
기판(110)은 글라스재, 세라믹재, 금속재, 또는 플렉서블 또는 벤더블 특성을 갖는 물질을 포함할 수 있다. 기판(110)이 플렉서블 또는 벤더블 특성을 갖는 경우, 기판(110)은 폴리에테르술폰(polyethersulphone, PES), 폴리아크릴레이트(polyacrylate, PAR), 폴리에테르 이미드(polyetherimide, PEI), 폴리에틸렌 나프탈레이트(polyethyelenen napthalate, PEN), 폴리에틸렌 테레프탈레이드(polyethyeleneterepthalate, PET), 폴리페닐렌 설파이드(polyphenylene sulfide, PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide, PI), 폴리카보네이트(polycarbonate, PC) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate, CAP)와 같은 고분자 수지를 포함할 수 있다. 기판(110)은 상기 물질의 단층 또는 다층구조를 가질 수 있으며, 다층구조의 경우 무기층을 더 포함할 수 있다. 일부 실시예에서, 기판(110)은 유기물/무기물/유기물의 구조를 가질 수 있다.
버퍼층(111)은 기판(110)의 상면의 평활성을 높이는 역할을 할 수 있으며, 버퍼층(111)은 산화규소(SiOx)와 같은 산화막, 및/또는 질화규소(SiNx)와 같은 질화막으로 형성될 수 있다.
기판(110)과 버퍼층(111) 사이에는 배리어층(미도시)이 더 포함될 수 있다. 배리어층은 기판(110) 등으로부터의 불순물이 제1반도체층(AS1)으로 침투하는 것을 방지하거나 최소화하는 역할을 할 수 있다. 배리어층은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(111) 상에는 실리콘 반도체를 포함하는 제1반도체층(AS1)이 배치되며, 제1반도체층(AS1)은 서로 이격되어 있는 제1소스영역(S1) 및 제1드레인영역(D1)과 이들 사이에 배치된 제1채널영역(A1)을 포함할 수 있다.
제1반도체층(AS1)은 다결정 실리콘을 포함할 수 있으며, 상기 제1소스영역(S1) 및 제1드레인영역(D1)은 불순물이 도핑되어 도전성을 띌 수 있다. 상기 제1소스영역(S1) 및 제1드레인영역(D1)은 각각 제1소스전극(SE1) 및 제1드레인전극(DE1)과 콘택홀(CNT1, CNT2)을 통해 연결될 수 있다. 제1박막트랜지스터(T1)의 제1소스영역(S1) 및 제1드레인영역(D1)은 그 위치가 서로 바뀔 수 있다.
제1반도체층(AS1) 상에는 제1게이트전극(G1)이 배치되고, 제1반도체층(AS1)과 제1게이트전극(G1)의 사이에는 제1게이트절연층(112)이 배치될 수 있다.
제1게이트절연층(112)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1게이트절연층(112)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제1게이트전극(G1)은 제1채널영역(A1)과 중첩하도록 배치되며, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
제1게이트전극(G1) 상에는 스토리지 커패시터(Cst)가 중첩되어 형성될 수 있다. 스토리지 커패시터(Cst)는 하부전극(C1) 및 상부전극(C2)을 포함한다. 하부전극(C1)과 상부전극(C2) 사이에는 제2게이트절연층(113)이 배치될 수 있다. 이 때, 제1게이트전극(G1)은 제1박막트랜지스터(T1)의 게이트전극으로서의 기능뿐만 아니라, 스토리지 커패시터(Cst)의 하부전극(C1)으로서의 기능도 수행할 수 있다. 즉, 제1게이트전극(G1)과 하부전극(C1)은 일체(一體)인 것으로 이해될 수 있다. 제2게이트절연층(113) 상에는 하부전극(C1)과 적어도 일부 중첩되도록 상부전극(C2)이 배치된다. 상기 상부전극(C2)은 구동전압을 전달하는 구동전압선과 전기적으로 연결될 수 있다. 또한 상부전극(C2)은 상기 구동전압선과 교차 배치되는 메쉬(mesh)배선의 일부로 형성되어 구동전압을 전달하는 역할을 할 수 있다.
제2게이트절연층(113)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제2게이트절연층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
한편, 제2게이트절연층(113) 상에는 상기 상부전극(C2)와 이격되어 산화물 반도체를 포함하는 제2반도체층(AO2)이 배치될 수 있다. 제2반도체층(AO2)은 도전성을 가지며 서로 이격되어 있는 제2소스영역(S2)과 제2드레인영역(D2), 및 제2소스영역(S2)과 제2드레인영역(D2) 사이에 배치된 제2채널영역(A2)을 포함할 수 있다. 상기 제2소스영역(S2) 및 제2드레인영역(D2)은 각각 제2소스전극(SE2) 및 제2드레인전극(DE2)과 콘택홀(CNT3, CNT4)을 통해 연결될 수 있다. 제2박막트랜지스터(T2)의 제2소스영역(S2) 및 제2드레인영역(D2)은 그 위치가 서로 바뀔 수 있다.
제2반도체층(AO2)은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 제2반도체층(AO2)은 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체일 수 있다.
제2소스영역(S2) 및 제2드레인영역(D2)은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예컨대, 제2소스영역(S2) 및 제2드레인영역(D2)은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로서 형성될 수 있다.
상부전극(C2)은 상기 제2반도체층(AO2)와 동일층에 동일물질을 포함하여 형성될 수 있다. 상부전극(C2)은 상기 제2소스영역(S2) 또는 제2드레인영역(D2)과 동일물질로 구성될 수 있다. 즉, 상부전극(C2)은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예컨대, 상부전극(C2)은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로서 형성될 수 있다.
한편, 제2게이트절연층(113) 상에는 상기 상부전극(C2) 및 상기 제2반도체층(AO2)와 동일물질을 포함하는 제1배선(W1)이 더 배치될 수 있다. 제1배선(W1)은 초기화 전압 등의 신호를 제2박막트랜지스터(T2) 또는 다른 박막트랜지스터(미도시)를 통해서 제1박막트랜지스터(T1)에 전달하는 역할을 할 수 있다.
제1배선(W1)은 상기 제2반도체층(AO2)와 동일층에 동일물질을 포함하여 형성될 수 있다. 제1배선(W1)은 상기 제2소스영역(S2) 또는 제2드레인영역(D2)과 동일물질로 구성될 수 있다. 즉, 제1배선(W1)은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예컨대, 제1배선(W1)은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로서 형성될 수 있다.
제2반도체층(AO2) 상에는 제2게이트전극(G2)이 배치되며, 제2반도체층(AO2)과 제2게이트전극(G3) 사이에는 제3게이트절연층(115)이 배치될 수 있다. 제2게이트전극(G2)은 제2채널영역(A2)과 중첩되도록 배치되며, 제3게이트절연층(115)에 의해서 제2반도체층(AO2)과 절연된다.
제3게이트절연층(115)은 제2게이트전극(G2)과 동일 마스크 공정을 통해 형성될 수 있으며, 따라서 제3게이트절연층(115)의 측면과 제2게이트전극(G2)의 측면은 동일한 평면상에 배치될 수 있다. 또는, 일 방향에 있어서 제3게이트절연층(115)의 폭과 제2게이트전극(G2)의 폭이 실질적으로 동일하게 형성될 수 있다.
제3게이트절연층(115)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제3게이트절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제2게이트전극(G2)은 제3게이트절연층(115) 상에 배치되며, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 제2게이트전극(G2)은 제2박막트랜지스터(T2)에 스캔신호를 전달하는 스캔선과 연결될 수 있다.
제2게이트전극(G2) 상에는 층간절연층(116)이 배치되며, 층간절연층(116) 상에는 제1반도체층(AS1)과 연결된 제1소스전극(SE1) 및/또는 제1드레인전극(DE1), 제2반도체층(AO2)과 연결된 제2소스전극(SE2) 및/또는 제2드레인전극(DE2)이 배치될 수 있다. 또한, 층간절연층(116) 상에는 데이터신호를 전달하기 위한 데이터선, 구동전압을 전달하기 위한 구동전압선이 배치될 수 있다. 상기 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 또는 제2드레인전극(DE2)은 이러한 데이터선 또는 구동전압선과 직접 또는 다른 박막트랜지스터를 통해서 연결될 수 있다.
층간절연층(116)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 층간절연층(116)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제1소스전극(SE1) 및/또는 제1드레인전극(DE1), 제2소스전극(SE2) 및/또는 제2드레인전극(DE2)은 금속, 전도성 산화물 등 도전성이 높은 물질로 구비될 수 있다. 예컨대, 제1소스전극(SE1) 및/또는 제1드레인전극(DE1), 제2소스전극(SE2) 및/또는 제2드레인전극(DE2)은 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함한 단층 또는 다층으로 이루어질 수 있다. 일부 실시예에서, 제1소스전극(SE1) 및/또는 제1드레인전극(DE1), 제2소스전극(SE2) 및/또는 제2드레인전극(DE2) 순차적으로 배치된 티타늄, 알루미늄, 및 티타늄(Ti/Al/Ti)의 삼중층으로 구비될 수 있다.
상기 제1소스전극(SE1) 및/또는 제1드레인전극(DE1), 제2소스전극(SE2) 및/또는 제2드레인전극(DE2) 상에는 평탄화층(118)이 배치된다. 평탄화층(118)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 평탄화층(118)은 무기물을 포함할 수 있다. 평탄화층(118)은 박막트랜지스터들(T1 내지 T7)을 덮는 보호막 역할을 하며, 평탄화층(118)의 상부는 평탄화되도록 구비된다. 평탄화층(118)은 단층 또는 다층으로 구비될 수 있다.
평탄화층(118) 상에는 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기발광소자(OLED)가 위치할 수 있다.
화소전극(310)은 평탄화층(118)에 정의된 콘택홀을 통해 제1드레인전극(DE1)에 연결될 수 있으며, 제1드레인전극(DE1)에 의해 제1박막트랜지스터(T1)의 제1드레인영역(D1)에 연결될 수 있다. 화소전극(310)은 제1박막트랜지스터(T1)와 직접 연결되거나, 발광을 제어하는 기능을 하는 다른 박막 트랜지스터(미도시)를 경유하여 제1박막트랜지스터(T1)와 간접적으로 연결될 수도 있다.
화소전극(310)은 반사층을 포함하는 반사 전극일 수 있다. 예컨대, 반사층은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir) 및 크롬(Cr)을 포함하는 그룹에서 선택된 적어도 어느 하나를 포함할 수 있으며, 반사층 상에는 인듐틴옥사이드(ITO: indium tin oxide), 인듐징크옥사이드(IZO: indium zinc oxide), 징크옥사이드(ZnO: zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO: indium gallium oxide) 및 알루미늄징크옥사이드(AZO: aluminum zinc oxide)를 포함하는 그룹에서 선택된 적어도 어느 하나로 형성된 투명 또는 반투명 전극층이 더 배치될 수 있다.
일 실시예에 따르면, 화소전극(310)은 ITO/Ag/ITO의 3개의 층으로 구성될 수 있다.
평탄화층(118) 상부에는 화소정의막(120)이 배치될 수 있다. 이 화소정의막(120)은 각 부화소들에 대응하는 개구, 즉 적어도 화소전극(310)의 중앙부가 노출되도록 하는 개구를 가짐으로써 화소를 정의하는 역할을 한다. 또한, 화소정의막(120)은 화소전극(310)의 가장자리와 화소전극(310) 상부의 대향전극(230)과의 사이의 거리를 증가시킴으로써 화소전극(310)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 한다. 이와 같은 화소정의막(120)은 예컨대 폴리이미드 또는 HMDSO(hexamethyldisiloxane) 등과 같은 유기물로 형성될 수 있다.
유기발광소자(OLED)의 중간층(320)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질을 포함할 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
중간층(320)이 고분자 물질을 포함할 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 중간층(320)은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(LITI; Laser induced thermal imaging) 등으로 형성할 수 있다.
물론 중간층(320)은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다. 그리고 중간층(320)은 복수개의 화소전극(310)들에 걸쳐서 일체인 층을 포함할 수도 있고, 복수의 화소전극(310)들 각각에 대응하도록 패터닝된 층을 포함할 수도 있다.
대향전극(330)은 복수개의 유기발광소자들에 있어서 일체(一體)로 형성되어 복수개의 화소전극(310)들에 대응할 수 있다. 대향전극(330)은 (반)투명 전극일 수 있다. 예컨대, 대향전극(330)은 은(Ag), 알루미늄(Al), 마그네슘(Mg), 리튬(Li), 칼슘(Ca), 구리(Cu), LiF/Ca, LiF/Al, MgAg 및 CaAg에서 선택된 하나 이상의 물질을 포함할 수 있으며, 광을 투과시킬 수 있도록 수 내지 수십 nm의 두께를 갖는 박막으로 형성될 수 있다.
이러한 유기발광소자(OLED)는 외부로부터의 수분이나 산소 등에 의해 쉽게 손상될 수 있기에, 그 상부에는 박막봉지층(미도시)이 배치되어 이러한 유기발광소자를 덮어 이들을 보호하도록 할 수 있다. 박막봉지층(미도시)은 디스플레이영역(DA)을 덮으며 디스플레이영역(DA) 외측까지 연장될 수 있다. 이러한 박막봉지층은 적어도 하나의 무기물로 구비된 무기봉지층 및 적어도 하나의 유기물로 구비된 유기봉지층을 포함할 수 있다. 일부 실시예에서, 박막봉지층은 제1무기봉지층/유기봉지층/제2무기봉지층이 적층된 구조로 구비될 수 있다.
또한, 화소정의막(120) 상에는 마스크 찍힘 방지를 위한 스페이서가 더 포함될 수 있으며, 박막봉지층 상에는 외광반사를 줄이기 위한 편광층, 블랙매트릭스, 컬러필터, 및/또는 터치전극을 구비한 터치스크린층 등 다양한 기능층이 구비될 수 있다.
도 3 내지 도 11은 도 2의 디스플레이 장치의 제조 방법의 일 예를 순차적으로 나타낸 단면도들이다. 도시하진 않았지만, 도 3 내지 도 11의 단계들은 캐리어 기판(미도시) 상에 배치된 기판(110) 상에서 수행될 수 있으며, 캐리어 기판은 도 11의 단계를 수행한 후 제거될 수 있다.
도 3을 참조하면, 기판(110) 상의 버퍼층(111) 및 다결정 실리콘층(AS1')을 형성한다. 버퍼층(111)은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등과 같은 무기물을 포함하며, 단층 또는 다층일 수 있다.
다결정 실리콘층(AS1')은 비결정 실리콘을 기판(110) 상의 전면에 형성한 후 이를 어닐링(annealing)함으로써 다결정 실리콘을 형성한 후, 이를 제1마스크(미도시)를 이용하여 패터닝함으로써 형성할 수 있다. 그러나, 이에 한정되지 않으며 다결정 실리콘층(AS1')은 다결정 실리콘을 기판(110) 상에 전면에 직접 형성한 후 이를 패터닝함으로써 형성할 수도 있다.
도 4를 참조하면, 버퍼층(111) 상에 다결정 실리콘층(AS1')을 덮도록 제1게이트절연층(112)을 형성한 후, 제1게이트절연층(112) 상에 제1게이트전극(G1)을 형성할 수 있다.
제1게이트전극(G1)은 제1게이트절연층(112) 상에 도전물질을 도포한 후, 이를 제2마스크(미도시)를 이용하여 패터닝함으로써 형성할 수 있다. 예컨대, 상기 도전물질은 몰리브덴(Mo), 구리(Cu), 및/또는 티타늄(Ti) 을 포함할 수 있다.
제1게이트전극(G1)을 형성한 후, 제1게이트전극(G1)을 차단수단으로 이용하여 다결정 실리콘층(AS1')에 불순물을 도핑함으로써, 불순물이 도핑되어 도전성을 갖는 제1소스영역(S1) 및 제1드레인영역(D1)을 형성할 수 있다. 즉, 제1소스영역(S1), 제1드레인영역(D1), 및 불순물이 도핑되지 않은 제1채널영역(A1)을 포함하는 제1반도체층(AS1)을 형성할 수 있다.
도 5를 참조하면, 제1게이트절연층(112) 상에 제1게이트전극(G1)을 덮도록 제2게이트절연층(113)을 형성한 후, 제2게이트절연층(113) 상에 산화물 반도체를 포함하는 예비-제2반도체층(AO2'), 예비-상부전극(C2'), 예비-제1배선(W1')을 형성할 수 있다.
일 실시예에 따르면, 예비-제2반도체층(AO2'), 예비-상부전극(C2'), 및 예비-제1배선(W1')은 제2게이트절연층(113) 상에 산화물 반도체를 도포한 후, 이를 제3마스크(미도시)를 이용하여 패터닝함으로써 형성할 수 있다.
상기 산화물 반도체는 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 일부 실시예에서, 상기 산화물 반도체는 ZnO에 인듐(In)과 갈륨(Ga)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O) 반도체일 수 있다.
도 6을 참조하면, 예비-제2반도체층(AO2') 상에 제3게이트절연층(115) 및 제2게이트전극(G2)를 형성할 수 있다. 제3게이트절연층(115) 및 제2게이트전극(G2)은 제2게이트절연층(113) 상에 절연물질과 도전물질을 순차적으로 도포한 후, 이를 제4마스크(미도시)를 이용하여 동시에 패터닝함으로써 형성할 수 있다. 제3게이트절연층(115) 및 제2게이트전극(G2)은 하나의 마스크를 이용하여 동시에 형성되므로, 실질적으로 동일한 면적을 가질 수 있다.
도 7을 참조하면, 예비-제2반도체층(AO2')의 일부, 예비-상부전극(C2'), 및 예비-제1배선(W1')에 캐리어 농도를 증가시켜 도전성화하여, 제2소스영역(S2), 제2드레인영역(D2), 상부전극(C2), 및 제1배선(W1)을 형성한다. 이 때, 제2게이트전극(G2)은 차단수단으로 이용될 수 있어, 제2반도체층(AO2)의 제2채널영역(A2)은 반도체 성질을 유지할 수 있다.
일부 실시예에서, 상기 도전성화는 플라즈마 처리(plasma treatment)를 통해서 수행될 수 있다. 상기 플라즈마 처리는 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용하여 수행될 수 있다.
수소(H2) 가스의 경우 산화물 반도체의 두께 방향으로 침투하여 캐리어의 농도를 높여 표면 저항을 감소시킬 수 있다. 또한, 수소 가스에 의한 플라즈마 처리는 표면의 산소를 제거하여 산화 금속을 환원시키는 것으로 표면 저항을 감소시킬 수 있다.
불소(F) 계열의 가스를 이용하여 플라즈마 처리하는 경우, 산화물 반도체 표면에 F 성분이 증가하고 상대적으로 산소 성분은 감소하게 됨으로써 표면에 추가 캐리어가 형성될 수 있다. 이에 따라, 캐리어의 농도가 증가하여 표면 저항이 감소될 수 있다. 상기 불소(F) 계열의 가스는 CF4, C4F8, NF3, SF6, 또는 이들의 조합일 수 있으며, 이에 한정되지 않는다.
또 다른 실시예에서, 상기 플라즈마 처리는 질소 가스에 의해 수행될 수 있다. 질소 가스에 의한 플라즈마 처리시에는 어닐링(annealing)이 동시에 수행될 수 있다. 일부 실시예에서, 어닐링은 약 300도 내지 400도의 온도에서 대략 1시간 내지 2시간 동안 수행될 수 있다.
상기와 같은 플라즈마 처리에 의해서 산화물 반도체의 캐리어 농도는 1.0E+14 내지 1.0E+18 /cm2 범위의 값에서 1.0E+19 /cm2 이상으로 조절될 수 있다.
그 후, 상기 제2게이트절연층(113) 상에 제2반도체층(AO2), 상부전극(C2), 및 제1배선(W1)을 덮도록 층간절연층(116)을 형성한 후, 제5마스크(미도시)를 이용하여 층간절연층(116), 제2게이트절연층(113), 제1게이트절연층(112)의 일부를 동시에 제거함으로써 제1반도체층(AS1)의 제1소스영역(S1) 및/또는 제1드레인영역(D1)을 노출하는 제1콘택홀(CNT1) 및/또는 제2콘택홀(CNT2)을 형성할 수 있다.
제1콘택홀(CNT1) 및/또는 제2콘택홀(CNT2)을 형성한 이후, 어닐링(annealing)을 공정을 수행할 수 있다. 어닐링(annealing) 공정은 제1반도체층(AS1)에 열을 가함으로써 제1반도체층(AS1)의 캐리어 이동도(carrier mobility)를 향상시키기 위한 공정일 수 있다.
상기 어닐링 공정 수행 중 제1콘택홀(CNT1) 또는 제2콘택홀(CNT2)을 통해 노출된 제1소스영역(S1) 및/또는 제1드레인영역(D1)의 표면에 산화막이 형성될 수 있다. 상기 산화막을 제거하기 위해 어닐링 공정 후에 세정 단계를 더 수행할 수 있다. 이때, 세정액으로서 BOE(buffered oxide etchant)를 사용할 수 있다.
BOE는 산화물 반도체를 식각하는 성질을 갖는 바, 도시된 바와 같이 제1콘택홀(CNT1) 및/또는 제2콘택홀(CNT2)을 형성하는 공정에서 산화물 반도체를 포함하는 제2반도체층(AO2)은 층간절연층(116)에 의해 보호될 수 있다.
도 8을 참조하면, 제6마스크(미도시) 공정을 이용하여 층간절연층(116)을 식각함으로써 제2반도체층(AO2)의 제2소스영역(S2) 및/또는 제2드레인영역(D2)을 노출하는 제3콘택홀(CNT3) 및/또는 제4콘택홀(CNT4)을 형성할 수 있다.
도 9를 참조하면, 층간절연층(116) 상에 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 형성할 수 있다. 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 층간절연층(116) 상에 도전물질을 형성한 후 제7마스크(미도시)를 이용하여 도전물질을 패터닝함으로써 동시에 형성될 수 있다. 즉, 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 동일층에 배치되며, 동일물질로 구성될 수 있다. 예컨대, 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)은 순차적으로 적층된 티타늄, 알루미늄 및 티타늄(Ti/Al/Ti)을 포함하는 삼중의 층으로 구성될 수 있다.
제1소스전극(SE1)은 제1콘택홀(CNT1)에 매립되어 제1반도체층(AS1)의 제1소스영역(S1)에 접하며, 제1드레인전극(DE1)은 제2콘택홀(CNT2)에 매립되어 제1반도체층(AS1)의 제1드레인영역(D1)에 접할 수 있다.
제2소스전극(SE2)은 제3콘택홀(CNT3)에 매립되어 제2반도체층(AO2)의 제2소스영역(S2)에 접하며, 제2드레인전극(DE2)은 제4콘택홀(CNT4)에 매립되어 제2반도체층(AO2)의 제2드레인영역(D2)에 접할 수 있다.
도 10을 참조하면, 층간절연층(116) 상에 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 덮도록 평탄화층(118)을 형성할 수 있다. 평탄화층(118)은 제1드레인전극(DE1)을 노출하는 비아홀(VIA)을 포함한다. 평탄화층(118)은 제1소스전극(SE1), 제1드레인전극(DE1), 제2소스전극(SE2), 및 제2드레인전극(DE2)을 덮도록 유기물질을 형성한 후, 이를 제8마스크(미도시)를 이용하여 비아홀(VIA)을 패터닝함으로써 형성될 수 있다. 예컨대, 상기 유기물질은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등을 포함할 수 있다.
도 11을 참조하면, 평탄화층(118) 상에 제9마스크(미도시)를 이용하여 화소전극(310)을 형성한 후, 제10마스크(미도시)를 이용하여 화소전극(310)의 일부를 노출하는 개구를 포함하는 화소정의막(120)을 형성할 수 있다.
화소전극(310)은 비아홀(VIA)에 매립되어 제1드레인전극(DE1)과 접할 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 제1드레인전극(DE1)과 화소전극(310)이 연결되는 영역은 제1박막트랜지스터(T1)의 바로 상부 영역이 아닐 수 있다. 전술한 바와 같이, 제1박막트랜지스터(T1)와 화소전극(310)은 다른 박막 트랜지스터를 경유하여 연결될 수도 있으며, 제1드레인전극(DE1)은 다른 박막 트랜지스터에 인접한 영역에 배치될 수도 있다.
그 후, 화소전극(310) 상에 유기발광층을 포함하는 중간층(320)을 형성하고, 중간층(320) 상에 대향전극(330)을 형성함으로써 유기발광소자(400)를 형성할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 디스플레이 장치(20)의 일부를 개략적으로 도시한 단면도이다. 도 12에 있어서, 도 2에서와 동일한 참조부호는 동일 부재를 나타내는 바, 이들에 대한 중복 설명은 생략한다.
도 12를 참조하면, 디스플레이 장치(20)는 실리콘 반도체로 구비된 제1박막트랜지스터(T1), 산화물 반도체로 구비된 제2박막트랜지스터(T2), 및 상기 제1박막트랜지스터(T1)과 적어도 일부 중첩된 스토리지 커패시터(Cst)를 구비한다. 스토리지 커패시터(Cst)의 상부전극(C2)은 제2박막트랜지스터(T2)의 제2반도체층(AO2)와 동일 물질을 포함하며, 동일 층에 배치된다.
스토리지 커패시터(Cst)는 하부전극(C1) 및 상부전극(C2)를 포함하며, 하부전극(C1)과 상부전극(C2) 사이에는 제2게이트절연층(113)이 배치된다. 하부전극(C1)은 제1게이트전극(G1)과 일체(一體)를 이루고 있다. 즉, 제1게이트전극(G1)은 제1박막트랜지스터(T1)의 게이트전극의 기능 뿐만 아니라 스토리지 커패시터(Cst)의 하부전극(C1)의 기능을 수행한다.
본 실시예에서, 디스플레이 장치(20)는 제1박막트랜지스터(T1)의 제1게이트전극(G1)과 동일한 층에 동일한 물질로 형성된 제2배선(W2)을 더 포함할 수 있다. 즉, 제2배선(W2)은 제1게이트절연층(112) 상에 배치될 수 있으며, 제2배선(W2)는 몰리브덴(Mo), 구리(Cu), 및/또는 티타늄(Ti)을 포함할 수 있다. 제2배선(W2)은 초기화 전압 등의 신호를 제2박막트랜지스터(T2) 또는 다른 박막트랜지스터(미도시)를 통해서 제1박막트랜지스터(T1)에 전달하는 역할을 할 수 있다.
도 13는 본 발명의 또 다른 실시예에 따른 디스플레이 장치(30)의 일부를 개략적으로 도시한 단면도이다. 도 13에 있어서, 도 2에서와 동일한 참조부호는 동일 부재를 나타내는 바, 이들에 대한 중복 설명은 생략한다.
도 13을 참조하면, 디스플레이 장치(30)는 실리콘 반도체로 구비된 제1박막트랜지스터(T1), 산화물 반도체로 구비된 제2박막트랜지스터(T2), 및 상기 제1박막트랜지스터(T1)과 적어도 일부 중첩된 스토리지 커패시터(Cst)를 구비한다. 도 13에 있어서, 스토리지 커패시터(Cst)의 하부전극(C1'')은 제2박막트랜지스터(T2)의 제2반도체층(AO2)와 동일 물질을 포함하며, 동일층에 배치된다.
스토리지 커패시터(Cst)는 하부전극(C1'') 및 상부전극(C2'')를 포함하며, 하부전극(C1'')과 상부전극(C2'') 사이에는 유전체층(115')이 배치된다. 하부전극(C1'')은 제2박막트랜지스터(T2)의 제2반도체층(AO2)을 형성할 때 동시에 형성될 수 있다. 예컨대, 하부전극(C1'')은 산화물 반도체 물질을 포함하며, 그 후 플라즈마 처리 등을 통해서 캐리어 농도가 증가되어 도전성화될 수 있다. 예컨대, 하부전극(C1'')은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있으며, 상기 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로써 형성될 수 있다.
상부전극(C2'')은 제2박막트랜지스터(T2)의 제2게이트전극(G2)과 동일한 물질로 동일층에 배치될 수 있으며, 유전체층(115'')은 제3게이트절연층(115)과 동일한 물질로 동일층에 배치될 수 있다. 상부전극(C2'')과 유전체층(115'')는 동일한 마스크 공정에 의해서 형성될 수 있는 바, 상부전극(C2'')과 유전체층(115'')은 실질적으로 동일한 면적을 구비할 수 있다.
본 실시예에서, 스토리지 커패시터(Cst)의 하부전극(C1'')은 제2박막트랜지스터(T2)의 제2반도체층(AO2)이 형성될 때 동일한 공정에서 수행되고, 상부전극(C2'')은 제2박막트랜지스터(T2)의 제2게이트전극(G2)이 형성될 때 동일한 공정에서 수행되는 바, 공정 시간 단축 및 공정 비용의 절감이 가능할 수 있다.
도 14는 본 발명의 또 다른 실시예에 따른 디스플레이 장치(40)의 일부를 개략적으로 도시한 단면도이다. 도 14에 있어서, 도 2에서와 동일한 참조부호는 동일 부재를 나타내는 바, 이들에 대한 중복 설명은 생략한다.
도 14를 참조하면, 디스플레이 장치(40)는 실리콘 반도체로 구비된 제1박막트랜지스터(T1), 산화물 반도체로 구비된 제2박막트랜지스터(T2), 및 상기 제1박막트랜지스터(T1)과 적어도 일부 중첩된 스토리지 커패시터(Cst)를 구비한다. 스토리지 커패시터(Cst)의 상부전극(C2)은 제2박막트랜지스터(T2)의 제2반도체층(AO2)와 동일 물질을 포함하며, 동일 층에 배치된다.
스토리지 커패시터(Cst)는 하부전극(C1) 및 상부전극(C2)를 포함하며, 하부전극(C1)과 상부전극(C2) 사이에는 제2게이트절연층(113)이 배치된다. 하부전극(C1)은 제1게이트전극(G1)과 일체(一體)를 이루고 있다. 즉, 제1게이트전극(G1)은 제1박막트랜지스터(T1)의 게이트전극의 기능뿐만 아니라 스토리지 커패시터(Cst)의 하부전극(C1)의 기능을 수행한다.
본 실시예에서, 디스플레이 장치(40)는 평탄화층(118) 상에 연결전극(CM) 및/또는 제3배선(W3)을 포함하고, 상기 연결전극(CM) 및/또는 제3배선(W3)을 덮는 상부 평탄화층(119)를 더 포함할 수 있다.
제3배선(W3)은 구동전압을 전달하는 구동전압선의 역할, 또는 데이터신호를 전달하는 데이터선의 역할을 할 수 있다. 연결전극(CM)은 평탄화층(118)에 정의된 콘택홀을 통해서 제1드레인전극(DE1)과 연결될 수 있다. 제3배선(W3) 및 연결전극(CM)은 금속 및 도전성 물질로 구비될 수 있다. 예컨대, 제3배선(W3) 및 연결전극(CM)은 알루미늄(Al), 구리(Cu), 티타늄(Ti)을 포함하며, 단층 또는 다층으로 구비될 수 있다. 제3배선(W3)을 구비함에 따라, 다양한 루트로 데이터신호나 구동전압을 전달할 수 있으며, 배선들간의 간섭을 최소화할 수 있다.
상부 평탄화층(119)은 상기 제3배선(W3) 및 연결전극(CM)을 덮으며 배치될 수 있다. 상부 평탄화층(119)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 상부 평탄화층(119)의 상부는 평탄화되도록 구비된다. 상부 평탄화층(119)은 단층 또는 다층으로 구비될 수 있다. 상부 평탄화층(119) 상에는 화소전극(310), 대향전극(330) 및 그 사이에 개재되며 발광층을 포함하는 중간층(320)을 갖는 유기발광소자(OLED)가 위치할 수 있다. 화소전극(310)은 상부 평탄화층(119)에 구비된 비아홀을 통해서 연결전극(CM)과 컨택될 수 있다.
한편, 본 실시예와 구성되는 경우, 연결전극(CM) 및 제3배선(W3)을 패터닝하기 위한 제11마스크 공정 및 비아홀을 포함하는 상부 평탄화층(119)을 패터닝하기 위한 제12마스크 공정이 추가로 필요할 수 있다.
도 15는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 사시도이다. 본 발명의 실시예들에 따른 디스플레이 장치들은 도 15에 도시된 것과 같이 디스플레이 장치의 일부인 기판(110)의 일부가 벤딩되어, 디스플레이 장치의 일부분이 기판(110)과 마찬가지로 벤딩된 형상을 가질 수 있다. 다만, 도시의 편의상 도 16 및 도 17에서는 디스플레이 장치가 벤딩되지 않은 상태로 도시하고 있다.
도 15에 도시된 것과 같이, 본 실시예에 따른 디스플레이 장치가 구비하는 기판(110)은 제1방향(+y 방향)으로 연장된 벤딩영역(BA)을 갖는다. 이 벤딩영역(BA)은 제1방향과 교차하는 제2방향(+x 방향)에 있어서, 제1영역(1A)과 제2영역(2A) 사이에 위치한다. 예컨대, 기판(110)은 도 1에 도시된 것과 같이 제1방향(+y 방향)으로 연장된 벤딩축(BAX)을 중심으로 벤딩되어 있을 수 있다. 도 1에 있어서는 벤딩축(BAX)을 기준으로 동일한 곡률 반경으로 기판(110)이 벤딩되어 있는 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 기판(110)은 벤딩축(BAX)을 중심으로 곡률반경이 일정하지 않게 벤딩될 수도 있다.
도 16은 본 실시예들에 따른 디스플레이 장치가 벤딩영역을 포함하는 경우를 도시하고 있다. 도 16의 디스플레이 장치(50)의 디스플레이영역(DA)에는 도 14의 디스플레이 장치(40)와 동일한 구조를 포함하고 있으나, 본 발명은 이에 한정되지 않는다. 디스플레이영역(DA)은 앞서 설명한 디스플레이 장치(10, 20, 30)와 동일한 구조를 포함할 수 있다. 도 16에 있어서, 도 15와 동일한 참조부호는 동일한 부재를 나타내는 바, 중복 설명은 생략한다.
제1영역(1A)은 디스플레이영역(DA)을 포함한다. 물론 제1영역(1A)은 디스플레이영역(DA) 외에도 디스플레이영역(DA) 외측의 비디스플레이영역(NDA)의 일부를 포함한다. 제2영역(2A) 역시 비디스플레이영역(NDA)을 포함한다.
제1영역(1A)과 제2영역(2A) 사이에는 벤딩영역(BA)이 배치되며, 벤딩영역(BA)에는 유기물층(160)이 배치될 수 있다. 한편, 무기물을 포함하는 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(116)을 통칭하여 무기절연층(125)이라 할 수 있다. 이러한 무기절연층(125)은 도 16에 도시된 것과 같이 벤딩영역(BA)에 대응하는 개구(OP)를 가질 수 있다. 즉, 버퍼층(111), 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(116) 각각이 벤딩영역(BA)에 대응하는 개구들을 가질 수 있다. 이러한 개구(OP)가 벤딩영역(BA)에 대응한다는 것은, 개구(OP)가 벤딩영역(BA)과 중첩하는 것으로 이해될 수 있다. 이때 개구(OP)의 면적은 벤딩영역(BA)의 면적보다 넓을 수 있다.
참고로 도 16에서는 버퍼층(111)의 개구(110a)의 내측면과 제1게이트절연층(112)의 개구(112a)의 내측면이 일치하는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 버퍼층(111)의 개구(111a)의 면적보다 제1게이트절연층(112)의 개구(112a)의 면적이 더 넓을 수도 있다.
이러한 개구(OP)는 제1콘택홀(CNT1) 및 제2콘택홀(CNT2)을 형성할 때, 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(116)의 개구들(112a, 113a, 116a)도 동시에 형성된 후, 제1소스전극(SE1) 등을 형성한 후에 버퍼층(111)의 개구(111a)를 형성하는 추가 마스크 공정을 통해서 형성될 수 있다. 따라서, 본 실시예의 경우 총 13개의 마스크 공정이 수행될 수 있다.
한편, 무기절연층(125)은 벤딩영역에 대응하여 개구(OP)가 아닌 그루브가 형성될 수도 있다. 예컨대, 벤딩영역에 대응하여 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(116)은 개구를 형성하고, 버퍼층(111)은 벤딩영역에서 제거되지 않고 연속적으로 형성되거나 일부만 제거되어 개구를 형성하지 않을 수 있다.
본 실시예에 따른 디스플레이 장치(50)는 이러한 무기절연층(125)의 개구(OP) 또는 그루브를 채우는 유기물층(160)을 구비할 수 있다. 즉, 유기물층(160)은 벤딩영역(BA)과 중첩되어 배치된다. 물론, 유기물층(160)은 벤딩영역(BA)을 중심으로 비벤딩영역의 일부까지 연장되어 배치될 수 있다.
유기물층(160)은 아크릴, 메타아크릴(metacrylic), 폴리에스터, 폴리에틸렌(polyethylene), 폴리프로필렌(polypropylene), 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산으로 이루어지는 군으로부터 선택된 하나 이상의 재료를 포함할 수 있다. 이러한, 유기물층(160)은 디스플레이영역(DA)의 평탄화층(118)과 동일한 물질로 동시에 형성될 수 있다. 그러나, 이에 한정되지 않는다. 예컨대, 유기물층(160)은 상부 평탄화층(119) 또는 화소정의막(120)을 형성할 때 동시에 동일 물질로 형성할 수 있는 등 다양한 변형이 가능하다.
그리고 본 실시예에 따른 디스플레이 장치는 연결배선(215)를 구비하는데, 연결배선(215)은 제1영역(1A)에서 벤딩영역(BA)을 거쳐 제2영역(2A)으로 연장되며, 유기물층(160) 상에 위치한다. 물론 유기물층(160)이 존재하지 않는 곳에서, 연결배선(215)은 층간절연층(116) 등의 무기절연층(125) 상에 위치할 수 있다. 이러한 연결배선(215)은 디스플레이영역(DA)에 전기적 신호를 전달하는 배선으로 기능할 수 있으며, 연결배선(215)은 연결전극(CM)과 동일한 물질로 동시에 형성될 수 있다.
전술한 것과 같이, 도 16에서는 편의상 디스플레이 장치가 벤딩되지 않은 상태로 도시하고 있지만, 본 실시예에 따른 디스플레이 장치는 실제로는 도 15에 도시된 것과 같이 벤딩영역(BA)에서 기판(110) 등이 벤딩된 상태일 수 있다. 이를 위해 제조과정에서 도 16에 도시된 것과 같이 기판(110)이 대략 평탄한 상태로 디스플레이 장치를 제조하며, 이후 벤딩영역(BA)에서 기판(110) 등을 벤딩하여 디스플레이 장치가 대략 도 15에 도시된 것과 같은 형상을 갖도록 한다. 이때 기판(110) 등이 벤딩영역(BA)에서 벤딩되는 과정에서 연결배선(215)에는 인장 스트레스가 인가될 수 있지만, 본 실시예에 따른 디스플레이 장치의 경우 그러한 벤딩 과정 중 연결배선(215)에서 불량이 발생하는 것을 방지하거나 최소화할 수 있다.
만일 무기절연층(125)이 벤딩영역(BA)에서 개구(OP) 또는 그루브를 갖지 않아 제1영역(1A)에서 제2영역(2A)에 이르기까지 연속적인 형상을 갖고, 연결배선(215)이 그러한 무기절연층(125) 상에 위치한다면, 기판(100) 등이 벤딩되는 과정에서 연결배선(215)에 큰 인장 스트레스가 인가된다. 특히, 무기절연층(125)은 그 경도가 유기물층(160)보다 높기에 벤딩영역(BA)에서 무기절연층(125)에 크랙 등이 발생할 확률이 매우 높으며, 무기절연층(125)에 크랙이 발생할 경우 무기절연층(125) 상의 연결배선(215)에도 크랙 등이 발생하여 연결배선(215)의 단선 등의 불량이 발생할 확률이 매우 높게 된다.
하지만 본 실시예에 따른 디스플레이 장치(50)의 경우 전술한 것과 같이 무기절연층(125)이 벤딩영역(BA)에서 개구(OP)를 가지며, 연결배선(215)은 상기 개구(OP)를 채우는 유기물층(160) 상에 위치한다. 무기절연층(125)는 벤딩영역(BA)에서 개구(OP)를 갖기에 무기절연층(125)에 크랙 등이 발생할 확률이 극히 낮게 되며, 유기물층(160)의 경우 유기물을 포함하는 특성상 크랙이 발생할 확률이 낮다. 따라서 유기물층(160) 상에 위치하는 연결배선(215)의 크랙 등이 발생하는 것을 방지하거나 발생확률을 최소화할 수 있다.
본 실시예에 따른 디스플레이 장치(50)는 연결배선(215) 외에 연결배선(215)과 연결되는 내부배선(213i) 및 외부배선(213o)을 구비할 수 있다. 이러한 내부배선(213i) 및 외부배선(213o)은 연결배선(215)이 위치한 층과 상이한 층에 위치하도록 제1영역(1A) 또는 제2영역(2A)에 배치되며, 연결배선(215)에 전기적으로 연결될 수 있다.
도 16에서는 내부배선(213i)은 제1영역(1A)에 위치하고, 외부배선(213o)은 제2영역(2A)에 위치하는 것으로 도시하고 있다. 또한, 내부배선(213i) 및 외부배선(213o)이 제1게이트전극(G1)과 동일한 물질로 동일층에, 즉 제1게이트절연층(112) 상에 위치하는 것으로 도시하고 있다.
연결배선(215)은 층간절연층(116) 및 제2게이트절연층(113)을 관통하는 콘택홀(CNT5, CNT6)을 통해서 내부배선(213i) 및 외부배선(213o)와 연결될 수 있다.
제1영역(1A)에 위치하는 내부배선(213i)은 디스플레이영역(DA) 내의 제1, 제2박막트랜지스터(T1, T2) 등에 전기적으로 연결된 것일 수 있으며, 이에 따라 연결배선(215)이 내부배선(213i)을 통해 디스플레이영역(DA) 내의 제1, 제2박막트랜지스터(T1, T2), 및/또는 제1배선(W1) 등에 전기적으로 연결되도록 할 수 있다. 내부배선(213i)은 디스플레이영역(DA)에서 다른층에 배치된 도전층, 예컨대, 층간절연층(116) 상에 배치된 도전층 또는 제2게이트절연층(113) 상에 배치된 도전층 등과 콘택홀을 통해서 연결될 수 있다.
물론 연결배선(215)에 의해 제2영역(2A)에 위치하는 외부배선(213o) 역시 디스플레이영역(DA) 내의 제1, 제2박막트랜지스터(T1, T2), 및/또는 제1배선(W1) 등에 전기적으로 연결되도록 할 수 있다. 외부배선(213o)은 제2영역(2A)에서 다른층에 배치된 도전층, 예컨대, 층간절연층(116) 상에 배치된 도전층 또는 제2게이트절연층(113)상에 배치된 도전층 등과 콘택홀을 통해서 연결될 수 있다.
이처럼 내부배선(213i) 및 외부배선(213o)은 디스플레이영역(DA) 외측에 위치하면서 디스플레이영역(DA) 내에 위치하는 구성요소들에 전기적으로 연결될 수도 있고, 디스플레이영역(DA) 외측에 위치하면서 디스플레이영역(DA) 방향으로 연장되어 적어도 일부가 디스플레이영역(DA) 내에 위치할 수도 있다.
한편, 벤딩영역(BA)을 가로지르는 연결배선(215)의 경우 연신율이 높은 물질을 포함하도록 함으로써, 연결배선(215)에 크랙이 발생하거나 연결배선(215)이 단선되는 등의 불량이 발생하지 않도록 할 수 있다. 아울러 제1영역(1A)이나 제2영역(2A) 등에서는 연결배선(215)보다는 연신율이 낮지만 연결배선(215)과 상이한 전기적/물리적 특성을 갖는 물질로 내부배선(213i) 및 외부배선(213o)을 형성함으로써, 디스플레이 장치에 있어서 전기적 신호 전달의 효율성이 높아지거나 제조 과정에서의 불량 발생률이 낮아지도록 할 수 있다.
예컨대 내부배선(213i) 및 외부배선(213o)이 몰리브덴을 포함할 수 있고, 연결배선(215)은 알루미늄을 포함할 수 있다. 물론 연결배선(215)이나 내부배선(213i) 및 외부배선(213o)은 필요에 따라 다층구조를 가질 수 있다. 한편, 제2영역(2A)에 위치하는 외부배선(213o)의 끝단은 외부로 노출되도록 하여, 각종 전자소자나 인쇄회로기판 등에 전기적으로 연결되도록 할 수 있다.
연결배선(215)과 내부배선(213i), 연결배선(215)과 외부배선(213o) 사이에 배치되는 무기절연층(125)은 다양하게 변형될 수 있다. 예컨대, 연결배선(215)과 내부배선(213i) 사이, 연결배선(215)과 외부배선(213o) 사이에 모두 층간절연층(116)만이 존재할 수도 있고, 연결배선(215)과 내부배선(213i) 사이에는 층간절연층(116)만이 존재하고, 연결배선(215)과 외부배선(213o) 사이에는 층간절연층(116) 및 제2게이트절연층(113)이 존재할 수 있는 등 다양한 변형이 가능하다.
도 17은 본 발명의 또 다른 실시예에 따른 디스플레이 장치의 일부분을 도시하는 단면도이다. 도 17에 있어서, 도 16과 동일한 참조부호는 동일한 부재를 나타내는 바, 그 중복설명은 생략하도록 한다.
도 17을 참조하면, 디스플레이 장치(60)는 제1영역(1A)과 제2영역(2A) 사이에 위치하는 벤딩영역(BA)를 가진다. 상기 제1영역(1A)에는 실리콘 반도체를 포함하는 제1박막트랜지스터(T1), 산화물 반도체를 포함하는 제2박막트랜지스터(T2), 및 상기 제1박막트랜지스터(T1)와 중첩 배치된 스토리지 커패시터(Cst)를 포함한다. 이 때, 스토리지 커패시터(Cst)의 전극 중 하나는 제2박막트랜지스터(T2)의 제2반도체층(AO2)와 동일층에 배치된다.
상기 벤딩영역(BA)에 대응하여 무기절연층(125)은 개구(OP) 또는 그루브를 가지며, 유기물층(160)은 상기 개구(OP) 또는 그루브를 채우며 배치된다. 상기 유기물층(160) 상에는 연결배선(215)이 배치될 수 있다. 연결배선(215)은 제1영역(1A)와 제2영역(2A)를 가로지르며 배치될 수 있다.
연결배선(215)은 층간절연층(116)을 관통하는 콘택홀(CNT5', CNT6')을 통해서 내부배선(213i) 및 외부배선(213o)과 연결될 수 있다.
내부배선(213i)은 제1영역(1A)에 위치하고, 외부배선(213o)은 제2영역(2A)에 위치하는 할 수 있다. 또한, 내부배선(213i) 및 외부배선(213o)이 제2게이트전극(G2)과 동일한 물질로 동일층에, 즉 제3게이트절연층(115) 상에 위치하는 것으로 도시하고 있다. 이 경우, 내부배선(213i) 및 제3게이트절연층(115)은 동일한 마스크 공정에 의해서 형성될 수 있는 바, 내부배선(213i)과 그 하부에 배치된 제3게이트절연층(115)의 폭은 실질적으로 동일할 수 있다. 또한, 외부배선(213o)과 그 하부에 배치된 제3게이트절연층(115)의 폭은 실질적으로 동일할 수 있다.
제1영역(1A)에 위치하는 내부배선(213i)은 디스플레이영역(DA) 내의 제1, 제2박막트랜지스터(T1, T2) 등에 전기적으로 연결된 것일 수 있으며, 이에 따라 연결배선(215)이 내부배선(213i)을 통해 디스플레이영역(DA) 내의 제1, 제2박막트랜지스터(T1, T2), 및/또는 제1배선(W1) 등에 전기적으로 연결되도록 할 수 있다. 내부배선(213i)은 디스플레이영역(DA)에서 다른층에 배치된 도전층, 예컨대, 층간절연층(116) 상에 배치된 도전층 또는 제2게이트절연층(113) 상에 배치된 도전층 등과 콘택홀을 통해서 연결될 수 있다.
물론 연결배선(215)에 의해 제2영역(2A)에 위치하는 외부배선(213o) 역시 디스플레이영역(DA) 내의 제1, 제2박막트랜지스터(T1, T2), 및/또는 제1배선(W1) 등에 전기적으로 연결되도록 할 수 있다. 외부배선(213o)은 제2영역(2A)에서 다른층에 배치된 도전층, 예컨대, 층간절연층(116) 상에 배치된 도전층 또는 제2게이트절연층(113)상에 배치된 도전층 등과 컨택홀을 통해서 연결될 수 있다.
이처럼 내부배선(213i) 및 외부배선(213o)은 디스플레이영역(DA) 외측에 위치하면서 디스플레이영역(DA) 내에 위치하는 구성요소들에 전기적으로 연결될 수도 있고, 디스플레이영역(DA) 외측에 위치하면서 디스플레이영역(DA) 방향으로 연장되어 적어도 일부가 디스플레이영역(DA) 내에 위치할 수도 있다.
도 17에서는 내부배선(213i) 및 외부배선(213o)가 모두 제2게이트전극(G2)과 동일한 물질로 동일층에 배치되는 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 예컨대, 내부배선(213i)은 제1게이트전극(G1)과 동일한 물질로 동일층에 배치되고, 외부배선(213o)는 제2게이트전극(G2)과 동일한 물질로 동일층에 배치될 수 있다. 또한, 내부배선(213i) 및 외부배선(213o) 중 일부는 제1게이트전극(G1)과 동일한 물질로 동일층에 배치되고, 다른 일부는 제2게이트전극(G2)과 동일한 물질로 동일층에 배치될 수 있다.
도 18은 본 발명의 일 실시예에 따른 디스플레이 장치에 구비된 하나의 화소의 등가 회로도이다.
도 18을 참조하면, 화소(PX)는 신호선들(131, 133, 151, 153, 155, 161), 신호선들에 연결되어 있는 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(storage capacitor, Cst), 초기화전압선(141), 구동전압선(165) 및 유기발광소자(OLED)를 포함한다.
도 18에서는 하나의 화소(PX) 마다 신호선들(131, 133, 151, 153, 155, 161), 초기화전압선(141) 및 구동전압선(165)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(131, 133, 151, 153, 155, 161) 중 적어도 어느 하나, 초기화전압선(141) 또는/및 구동전압선(165)은 이웃하는 화소들에서 공유될 수 있다.
박막트랜지스터는 구동 박막트랜지스터(driving TFT, T1), 스위칭 박막트랜지스터(switching TFT, T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
도 18에서는 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 및 제2초기화 박막트랜지스터(T7)은 NMOS(n-channel MOSFET)로 구비되며, 나머지는 PMOS(p-channel MOSFET)으로 구비되는 것으로 도시하고 있다. 그러나, 본 발명은 이에 한정되지 않는다. 예컨대, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 하나만 NMOS로 구비되고 나머지는 PMOS로 구비되거나, 복수의 박막트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 모두 NMOS로 구비될 수 있는 등 다양한 변형이 가능하다.
신호선은 제1스캔신호(Sn)를 전달하는 제1스캔선(131), 제2스캔신호(Sn')을 전달하는 제2스캔선(153), 제1초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(151), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(133), 제2초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔선(155), 및 제1스캔선(131)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(161)을 포함한다.
구동전압선(165)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(141)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(C1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(152)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광소자(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 제1스캔선(131)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터선(161)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(152)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 제1스캔선(131)을 통해 전달받은 제1스캔신호(Sn)에 따라 턴-온되어 데이터선(161)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 제2스캔선(153)에 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광소자(OLED)의 화소전극과 연결되어 있다. 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 스토리지 커패시터(Cst)의 하부전극(C1), 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 제2스캔선(153)을 통해 전달받은 제2스캔신호(Sn')에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)은 이전 스캔선(151)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극(S4)은 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7)과 초기화전압선(141)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 하부전극(C1), 보상 박막트랜지스터(T3)의 보상 소스전극(S3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(151)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어선(133)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 구동전압선(165)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어선(133)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극(D7) 및 유기발광소자(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(133)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광소자(OLED)에 전달되어 유기발광소자(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극(G7)은 이후 스캔선(155)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인전극(D7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광소자(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 제2초기화 소스전극(S7)은 제1초기화 박막트랜지스터(T4)의 제1초기화 소스전극(S4) 및 초기화전압선(141)에 연결되어 있다. 제2초기화 박막트랜지스터(T7)는 이후 스캔선(155)을 통해 전달받은 이후 스캔신호(Sn+1)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시킨다.
도 18에서는 제2초기화 박막트랜지스터(T7)가 이후 스캔선(155)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제2초기화 박막트랜지스터(T7)는 발광제어선(133)에 연결되어 발광제어신호(En)에 따라 구동될 수 있다. 한편, 도 2의 소스전극들(S1~S7) 및 드레인전극들(D1~D4)은 트랜지스터의 종류(p-type or n-type)에 따라 그 위치가 서로 바뀔 수 있다.
도 19는 본 발명의 일 실시예에 따른 디스플레이 장치에 구비된 하나의 화소에 배치된 복수의 박막트랜지스터들, 스토리지 커패시터의 위치를 개략적으로 나타낸 배치도이다.
도 19를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치의 화소는 제1방향을 따라 연장된 제1스캔선(131), 제2스캔선(153), 이전 스캔선(151), 이후 스캔선(155), 발광제어선(133), 및 초기화 전압선(141)을 포함하고, 상기 제1스캔선(131), 제2스캔선(153), 이전 스캔선(151), 이후 스캔선(155), 발광제어선(133), 및 초기화 전압선(141)과 교차되도록 제2방향을 따라 연장된 데이터선(161) 및 구동전압선(165)를 포함한다. 본 실시예에서, 데이터선(161)은 하나의 화소에 서로 이격된 두 개의 배선이 배치되는 것으로 도시하고 있으나, 이에 한정되지 않는다. 데이터선(161)은 하나의 화소에 하나만 구비될 수 있다.
또한, 화소에는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7), 스토리지 커패시터(Cst)를 포함할 수 있다.
본 실시예에서, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 및 발광제어 박막트랜지스터(T6)는 실리콘 반도체를 포함하는 박막트랜지스터로 구비되어 있다.
그리고, 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 제2초기화 박막트랜지스터(T7)는 산화물 반도체를 포함하는 박막트랜지스터로 구비되어 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 및 발광제어 박막트랜지스터(T6)의 반도체층은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 다결정 실리콘으로 형성될 수 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 및 발광제어 박막트랜지스터(T6)의 반도체층은 기판(110) 상에 배치된 버퍼층(111, 도 2 참조) 상에 배치될 수 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 및 발광제어 박막트랜지스터(T6)의 반도체층은 서로 연결되며 다양한 형상으로 굴곡질 수 있다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 동작제어 박막트랜지스터(T5), 및 발광제어 박막트랜지스터(T6)의 반도체층은 각각 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당한다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
구동 박막트랜지스터(T1)는 구동 반도체층 및 구동 게이트전극을 포함한다. 구동 반도체층은 굴곡된 형상을 가져, 구동 채널영역은 다른 채널영역보다 길게 형성될 수 있다. 예컨대, 구동 반도체층이 오메가 또는 알파벳 "S"와 같이 복수 회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역이 길게 형성되므로, 구동 게이트전극에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광소자(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다. 구동 게이트전극은 아일랜드 타입으로, 상기 구동 채널영역과 제1게이트절연층(112, 도 2참조)을 사이에 두고 중첩되도록 구비될 수 있다.
스토리지 커패시터(Cst)는 상기 구동 박막트랜지스터(T1)와 중첩되도록 배치된다. 스토리키 커패시터(Cst)는 하부전극(C1) 및 상부전극(C2)를 포함한다. 상기 구동 게이트전극은 구동 박막트랜지스터(T1)의 게이트전극으로서의 기능뿐만 아니라, 스토리지 커패시터(Cst)의 하부전극(C1)으로서의 기능도 수행할 수 있다. 즉, 구동 게이트전극과 하부전극(C1)은 일체(一體)인 것으로 이해될 수 있다. 스토리지 커패시터(Cst)의 상부전극(C2)은 상기 하부전극(C1)과 제2게이트절연층(113, 도 2참조)을 사이에 두고 중첩되도록 구비된다.
스위칭 박막트랜지스터(T2)는 스위칭 반도체층 및 스위칭 게이트전극을 포함한다. 스위칭 반도체층의 일측은 콘택홀을 통해 데이터선(161)과 연결되며, 스위칭 반도체층의 타측은 구동 반도체층과 연결된다. 스위칭 게이트전극은 제1스캔선(131)의 일부로 구비된다.
동작제어 박막트랜지스터(T5)는 동작제어 반도체층 및 동작제어 게이트전극을 포함한다. 동작제어 반도체층의 일측은 구동전압선(165)과 콘택홀을 통해 연결되며, 동작제어 반도체층의 타측은 구동 반도체층과 연결될 수 있다. 동작제어 게이트전극은 발광제어선(133)의 일부로 구비된다.
발광제어 박막트랜지스터(T6)은 발광제어 반도체층 및 발광제어 게이트전극(G6)를 포함한다. 발광제어 반도체층의 일측은 구동 반도체층과 연결되며, 발광제어 반도체층의 타측은 콘택홀을 통해 연결전극(167)과 연결될 수 있다. 연결전극(167)은 유기발광소자(OLED)의 화소전극(310, 도 2참조)과 연결될 수 있다. 발광제어 게이트전극(G6)은 발광제어선(133)의 일부로 구비된다.
보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 및 제2초기화 박막트랜지스터(T7)의 반도체층은 동일 층에 배치되며, 동일 물질을 포함한다. 예컨대, 상기 반도체층은 산화물 반도체로 형성될 수 있다.
반도체층은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 플라즈마 처리에 의해서 캐리어 농도가 높아진 영역일 수 있다. 소스영역 및 드레인영역은, 각각 소스전극 및 드레인전극에 해당한다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
보상 박막트랜지스터(T3)는 산화물 반도체를 포함하는 보상 반도체층 및 보상 게이트전극을 포함한다. 보상 반도체층의 일측은 노드연결선(166)을 통해서 구동 게이트전극과 브릿지 연결될 수 있다. 또한, 보상 반도체층은 같은 층에 배치된 제1초기화 반도체층과 연결된다. 보상 반도체층의 타측은 구동 반도체층 및 발광제어 반도체층과 연결될 수 있다. 보상 게이트전극은 제2스캔선(153)의 일부로 구비된다.
제1초기화 박막트랜지스터(T4)는 산화물 반도체를 포함하는 제1초기화 반도체층 및 제1초기화 게이트전극을 포함한다. 제1초기화 반도체층의 일측은 초기화전압선(141)과 연결될 수 있으며, 제1초기화 반도체층의 타측은 노드연결선(166)을 통해서 구동 게이트전극과 브릿지 연결될 수 있다. 제1초기화 게이트전극은 이전 스캔선(151)의 일부로 구비된다.
제2초기화 박막트랜지스터(T7)는 산화물 반도체를 포함하는 제2초기화 반도체층 및 제1초기화 게이트전극을 포함한다. 제2초기화 반도체층의 일측은 초기화전압선(141)과 연결될 수 있으며, 제2초기화 반도체층의 타측은 콘택홀(CNT3)을 통해서 발광제어 반도체층과 연결될 수 있다. 제2초기화 게이트전극은 이후 스캔선(155)의 일부로 구비된다.
상기 보상 반도체층과 보상 게이트전극(G3), 제1초기화 반도체층과 제1초기화 게이트전극(G4),및 제2초기화 반도체층과 제2초기화 게이트전극(G7) 사이에는 각각의 채널영역과 대응되도록 제3게이트절연층(115, 도 2 참조)이 배치된다.
상기 산화물 반도체를 포함하는 박막트랜지스터들(T3, T4, T7) 상에는 층간절연층(116, 도 2 참조)이 배치될 수 있으며, 층간절연층(116) 상부에는 데이터선(163) 및 구동전압선(165)이 배치될 수 있다.
본 실시예에 있어서, 초기화 전압선(141)은 산화물 반도체층과 동일층에 동일물질로 구비되는 것으로 도시하고 있으나, 이에 한정되지 않는다. 초기화 전압선(141)은 구동 게이트전극과 동일층에 배치되거나, 스토리지 커패시터(Cst)의 상부전극(C2)과 동일층에 동일물질로 구비될 수 있다
또한, 일 실시예에 있어서, 제1스캔선(131) 및 발광제어선(133)은 구동 게이트전극과 동일층에 동일물질로 구비될 수 있으며, 데이터선(163), 구동전압선(165), 노드연결선(166), 및 연결전극(167)은 동일층에 동일물질로 구비될 수 있다.
본 발명의 실시예들에 의한 디스플레이 장치(10, 20, 30, 40, 50)는 실리콘 반도체를 포함하는 제1박막트랜지스터(T1) 및 산화물 반도체를 포함하는 제2박막트랜지스터(T2)를 포함하고 있어, 고품질을 유지하면서 소비전력을 줄일 수 있다.
또한, 본 발명의 실시예들에 의한 디스플레이 장치(10, 20, 30, 40, 50)는 제1박막트랜지스터(T1)과 적어도 일부 중첩배치된 스토리지 커패시터(Cst)를 포함하며, 상기 스토리지 커패시터(Cst)의 전극 중 하나는 제2박막트랜지스터(T2)의 제2반도체층(AO2)과 동일층에 배치되는 바, 고집적화를 구현하는 동시에 공정 비용을 절감하고 공정 시간을 줄일 수 있다.
이상에서는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
T1: 제1박막트랜지스터
T2: 제2박막트랜지스터
Cst: 스토리지 커패시터
110: 기판
111: 버퍼층
112: 제1게이트절연층
113: 제2게이트절연층
115: 제3게이트절연층
116: 층간절연층
118: 평탄화층
120: 화소정의막
300: 유기발광소자

Claims (20)

  1. 디스플레이 영역을 포함하는 기판;
    상기 기판의 상기 디스플레이 영역 상에 배치되며, 실리콘 반도체를 포함하는 제1반도체층, 상기 제1반도체층과 제1게이트절연층에 의해서 절연된 제1게이트전극을 포함하는 제1박막트랜지스터;
    상기 기판의 상기 디스플레이 영역 상에 배치되며, 산화물 반도체를 포함하는 제2반도체층, 상기 제2반도체층과 절연된 제2게이트전극을 포함하는 제2박막트랜지스터; 및
    상기 제1박막트랜지스터와 적어도 일부 중첩되어 배치되며, 하부전극 및 상부전극을 구비한 스토리지 커패시터;를 포함하며,
    상기 하부전극 및 상기 상부전극 중 하나는 상기 제2반도체층과 동일층에 배치된, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1게이트전극과 상기 제2반도체층 사이에 배치된 제2게이트절연층;을 더 포함하며,
    상기 하부전극은 상기 제1게이트전극과 일체(一體)로 형성되고, 상기 상부전극은 상기 제2게이트절연층 상에 배치된, 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제2반도체층은 제2채널영역과 및 상기 제2채널영역의 양측에 배치된 제2소스영역 및 제2드레인영역을 포함하며, 상기 상부전극은 상기 제2소스영역 또는 제2드레인영역과 동일물질로 구성된, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제1박막트랜지스터 및 상기 제2박막트랜지스터에 의해 구동되는 디스플레이소자;를 더 포함하며,
    상기 제1박막트랜지스터는 상기 디스플레이소자에 구동 전류를 전달하는 구동 박막트랜지스터인, 디스플레이 장치.
  5. 제1항에 있어서,
    상기 디스플레이 영역에서, 상기 상부전극과 동일물질로 동일층에 배치된 제1배선;을 더 포함하는, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 디스플레이 영역에서, 상기 제1게이트전극과 동일물질로 동일층에 배치된 제2배선;을 더 포함하는, 디스플레이 장치.
  7. 제1항에 있어서,
    상기 제1게이트전극과 상기 제2반도체층 사이에 배치된 제2게이트절연층; 및
    상기 제2반도체층과 상기 제2게이트전극 사이에 배치된 제3게이트절연층;을 더 포함하며,
    상기 스토리지 커패시터는,
    상기 제2반도체층과 동일층에 배치된 하부전극;
    상기 제3게이트절연층과 동일층에 배치된 유전체층;
    상기 제2게이트전극과 동일층에 배치된 상부전극;을 포함하는, 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제2게이트전극 상에 배치되는 층간절연층;
    상기 층간절연층 상에 배치되며 제1반도체층과 상기 층간절연층에 정의된 콘택홀을 통해서 연결된 제1전극;
    상기 제1전극 상에 배치된 평탄화층;
    상기 평탄화층 상에 배치되며 상기 제1전극과 상기 평탄화층에 정의된 콘택홀을 통해서 연결된 연결전극; 및
    상기 연결전극 상에 배치된 상부 평탄화층;을 포함하는, 디스플레이 장치.
  9. 제8항에 있어서,
    상기 상부 평탄화층 상에 배치되며, 화소전극, 유기발광층을 포함하는 중간층, 대향전극이 순차 적층된 유기발광소자;를 더 포함하는, 디스플레이 장치.
  10. 제1영역과 제2영역 사이에 위치하는 벤딩영역을 가지며, 벤딩축을 중심으로 벤딩된 기판;
    상기 기판 상의 상기 제1영역에 배치된 제1박막트랜지스터, 제2박막트랜지스터, 및 스토리지 커패시터;
    상기 제1영역에서 상기 벤딩영역을 거쳐 상기 제2영역으로 연장된 연결배선; 및
    상기 연결배선과 연결되며 상기 벤딩영역을 사이에 두고 이격된 내측배선과 외측배선;을 포함하며,
    상기 제1박막트랜지스터는, 실리콘 반도체를 포함하는 제1반도체층, 상기 제1반도체층과 제1게이트절연층에 의해서 절연된 제1게이트전극을 포함하고,
    상기 제2박막트랜지스터는, 산화물 반도체를 포함하는 제2반도체층, 상기 제2반도체층과 제3게이트절연층에 의해서 절연된 제2게이트전극을 포함하며,
    상기 스토리지 커패시터의 하부전극 및 상부전극 중 하나는 상기 제2반도체층과 동일층에 배치된, 디스플레이 장치.
  11. 제10항에 있어서,
    상기 제1박막트랜지스터 및 상기 제2박막트랜지스터에 의해 구동되는 디스플레이소자;를 더 포함하며,
    상기 제1박막트랜지스터는 상기 디스플레이소자에 구동 전류를 전달하는 구동 박막트랜지스터인, 디스플레이 장치.
  12. 제10항에 있어서,
    상기 스토리지 커패시터는 상기 제1박막트랜지스터와 적어도 일부 중첩된, 디스플레이 장치.
  13. 제10항에 있어서,
    상기 제1게이트전극과 상기 제2반도체층 사이에 배치된 제2게이트절연층;을 더 포함하고,
    상기 하부전극은 상기 제1게이트전극과 일체로 형성되며, 상기 상부전극은 상기 제2게이트절연층에 배치된, 디스플레이 장치.
  14. 제10항에 있어서,
    상기 내측배선 및 상기 외측배선의 일부는 상기 제1게이트전극과 동일한 물질로 동일층에 배치된, 디스플레이 장치.
  15. 제10항에 있어서,
    상기 내측배선 및 상기 외측배선의 일부는 상기 제2게이트전극과 동일한 물질로 동일층에 배치된, 디스플레이 장치.
  16. 제15항에 있어서,
    상기 제3게이트절연층은 상기 내측배선의 하부에 배치되며,
    상기 내측배선의 하부에 배치된 제3게이트절연층의 폭은 상기 내측배선의 폭과 실질적으로 동일한, 디스플레이 장치.
  17. 제10항에 있어서,
    상기 기판 상에 배치되며, 상기 제2게이트전극을 덮는 층간절연층;
    상기 층간절연층 상에 배치되며, 상기 제1반도체층과 연결된 제1전극; 및
    상기 제1전극을 덮는 평탄화층;을 더 포함하는, 디스플레이 장치.
  18. 제17항에 있어서,
    상기 벤딩영역에서 상기 기판과 상기 연결배선 사이에 배치된 유기물층;을 더 포함하며,
    상기 유기물층은 상기 평탄화층과 동일물질로 구성된, 디스플레이 장치.
  19. 제18항에 있어서,
    상기 평탄화층 상에 배치되며, 상기 제1전극과 상기 평탄화층에 정의된 콘택홀을 통해 연결된 연결전극;을 더 포함하며,
    상기 연결배선은 상기 연결전극과 동일물질로 구성된, 디스플레이 장치.
  20. 제18항에 있어서,
    상기 벤딩영역에 대응하는 개구 또는 그루브를 갖는 무기절연층;을 더 포함하며,
    상기 유기물층은 상기 개구 또는 그루브를 채우는, 디스플레이 장치.
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