JP6464368B2 - 薄膜トランジスタ基板 - Google Patents
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Description
本開示は、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を有する薄膜トランジスタ基板に関する。
液晶表示装置や有機ＥＬ表示装置等のアクティブマトリクス方式の表示装置は、マトリクス状に配置された複数の画素を有する。複数の画素の各々には、スイッチングトランジスタ又は駆動トランジスタとして形成されるＴＦＴと、蓄積容量として形成される容量素子とが設けられている。
ＴＦＴは、ゲート電極と、ゲート電極に対向して形成されたチャネル層と、チャネル層に接続されたソース電極及びドレイン電極とによって構成されている。ＴＦＴの構造には、ゲート電極がチャネル層の下方（基板側）に形成されたボトムゲート構造と、ゲート電極がチャネル層の上方に形成されたトップゲート構造とが知られている。例えば、特許文献１には、ボトムゲート構造のＴＦＴが開示されている。また、容量素子は、絶縁膜を挟む一対の電極によって構成されている。
近年、表示装置の高精細化に伴って画素面積が小さくなっている。このため、一画素に、ＴＦＴとともに十分な蓄積容量を有する容量素子を配置することが難しい。
本開示の技術は、一画素あたりの蓄積容量を十分かつ簡単に確保することができる薄膜トランジスタ基板を提供することを目的とする。
上記目的を達成するために、薄膜トランジスタ基板の一態様は、一対の電極からなる容量素子及び薄膜トランジスタを有する薄膜トランジスタ基板であって、基板の上方に位置する第１電極と、前記第１電極の上方に位置する第１絶縁膜と、前記第１絶縁膜の上方に位置する第２電極と、前記第２電極の上方に位置する第２絶縁膜と、前記第２絶縁膜の上方に位置する半導体層とを有し、前記容量素子は、前記第１電極を前記一対の電極の一方とし、前記第２電極を前記一対の電極の他方としており、前記薄膜トランジスタは、前記第２電極をゲート電極とし、前記第２絶縁膜をゲート絶縁膜とし、前記半導体層をチャネル層としていることを特徴とする。
一画素あたりの蓄積容量を十分かつ簡単に確保することができる
以下、本開示の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示の好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態等は、一例であって本開示を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本開示の最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
（実施の形態）
まず、薄膜トランジスタ基板（ＴＦＴ基板）が用いられる表示装置の一例として、有機ＥＬ表示装置の構成について説明する。
まず、薄膜トランジスタ基板（ＴＦＴ基板）が用いられる表示装置の一例として、有機ＥＬ表示装置の構成について説明する。
［有機ＥＬ表示装置］
図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。また、図２は、図１に示す有機ＥＬ表示装置における画素回路の電気回路図である。なお、図２に示す画素回路は、一例であって、図２に示される構成に限定されるものではない。
図１は、実施の形態に係る有機ＥＬ表示装置の一部切り欠き斜視図である。また、図２は、図１に示す有機ＥＬ表示装置における画素回路の電気回路図である。なお、図２に示す画素回路は、一例であって、図２に示される構成に限定されるものではない。
図１に示すように、有機ＥＬ表示装置１００は、ＴＦＴが形成されたＴＦＴ基板１１０と、ＴＦＴ基板１１０の上方に形成された有機ＥＬ素子１３０（発光部）とを有する。
有機ＥＬ素子１３０は、下部電極である陽極１３１と、有機ＥＬ層（発光層）１３２と、上部電極である陰極１３３との積層構造である。
本実施の形態におけるＴＦＴ基板１１０は、複数のＴＦＴを有するＴＦＴアレイ基板である。有機ＥＬ素子１３０は、複数のＴＦＴを覆うように形成された層間絶縁膜（平坦化層）の上に形成されている。
有機ＥＬ表示装置１００は、有機ＥＬ素子１３０の光をＴＦＴ基板１１０側とは反対側から出射させるトップエミッション型である。この場合、下部電極である陽極１３１は、金属等からなる反射電極であり、また、上部電極である陰極１３３は、ＩＴＯ等からなる透明電極である。なお、有機ＥＬ表示装置１００は、トップエミッション型に限るものではなく、有機ＥＬ素子１３０の光をＴＦＴ基板１１０側から出射させるボトムエミッション型であってもよい。
ＴＦＴ基板１１０は、マトリクス状の複数の画素１２０を有している。複数の画素１２０の各々には、１つ以上のＴＦＴや容量素子等の回路素子によって構成された画素回路が設けられている。複数の画素１２０の各々は、画素１２０毎に設けられた画素回路によって駆動制御される。
有機ＥＬ素子１３０は、複数の画素１２０の各々に対応して形成されており、各画素１２０に設けられた画素回路によって各有機ＥＬ素子１３０の発光の制御が行われる。有機ＥＬ素子１３０は、陽極１３１と陰極１３３との間に有機ＥＬ層１３２が配置された構成となっている。陽極１３１と有機ＥＬ層１３２との間にはさらに正孔輸送層が設けられ、有機ＥＬ層１３２と陰極１３３との間にはさらに電子輸送層が設けられている。なお、陽極１３１と陰極１３３との間には、その他の機能層が設けられていてもよい。
また、ＴＦＴ基板１１０には、画素１２０の行方向に沿って配置された複数のゲート配線（走査線）１４０と、ゲート配線１４０と交差するように画素１２０の列方向に沿って配置された複数のソース配線（信号配線）１５０と、ソース配線１５０と平行に配置された複数の電源配線１６０（図１では省略）とが形成されている。各画素１２０は、例えば直交するゲート配線１４０とソース配線１５０とによって区画されている。
ゲート配線１４０は、各画素回路に含まれるスイッチングトランジスタＳｗＴｒのゲート電極Ｇ２と行毎に接続されている。ソース配線１５０は、各画素回路に含まれるスイッチングトランジスタＳｗＴｒのソース電極Ｓ２と列毎に接続されている。電源配線１６０は、各画素回路に含まれる駆動トランジスタＤｒＴｒのドレイン電極Ｄ１と列毎に接続されている。
図２に示すように、各画素回路は、駆動トランジスタＤｒＴｒとして形成されたＴＦＴと、スイッチングトランジスタＳｗＴｒとして形成されたＴＦＴと、データ電圧を記憶する蓄積容量（保持容量）として形成された容量素子Ｃｓ（キャパシタ）とで構成される。本実施の形態において、駆動トランジスタＤｒＴｒは、有機ＥＬ素子１３０を駆動するためのＴＦＴであり、スイッチングトランジスタＳｗＴｒは、発光させる画素１２０を選択するためのＴＦＴである。
スイッチングトランジスタＳｗＴｒは、ゲート配線１４０に接続されるゲート電極Ｇ２と、ソース配線１５０に接続されるソース電極Ｓ２と、容量素子Ｃｓの一方の電極及び駆動トランジスタＤｒＴｒのゲート電極Ｇ１に接続されるドレイン電極Ｄ２と、チャネル層として機能する半導体層（図示せず）とを備える。スイッチングトランジスタＳｗＴｒは、接続されるゲート配線１４０及びソース配線１５０に所定の電圧が印加されると、当該ソース配線１５０に印加された電圧がデータ電圧として容量素子Ｃｓに保持される。
駆動トランジスタＤｒＴｒは、スイッチングトランジスタＳｗＴｒのドレイン電極Ｄ２及び容量素子Ｃｓの他方の電極に接続されるゲート電極Ｇ１と、電源配線１６０に接続されるドレイン電極Ｄ１と、有機ＥＬ素子１３０の陽極１３１及び容量素子Ｃｓの他方の電極に接続されるソース電極Ｓ１と、チャネル層として機能する半導体層（図示せず）とを備える。駆動トランジスタＤｒＴｒは、容量素子Ｃｓが保持しているデータ電圧に対応する電流を電源配線１６０からソース電極Ｓ１を通じて有機ＥＬ素子１３０の陽極１３１に供給する。これにより、有機ＥＬ素子１３０では、陽極１３１から陰極１３３へと駆動電流が流れて有機ＥＬ層が発光する。
なお、上記構成の有機ＥＬ表示装置１００では、ゲート配線１４０とソース配線１５０との交差点に位置する画素１２０毎に表示制御を行うアクティブマトリクス方式が採用されている。これにより、各画素１２０におけるスイッチングトランジスタＳｗＴｒ及び駆動トランジスタＤｒＴｒによって、対応する有機ＥＬ素子１３０が選択的に発光し、所望の画像が表示される。
［ＴＦＴ基板］
次に、実施の形態に係るＴＦＴ基板１１０の断面構成について、図３を用いて説明する。図３は、実施の形態に係るＴＦＴ基板１１０の部分断面図である。
次に、実施の形態に係るＴＦＴ基板１１０の断面構成について、図３を用いて説明する。図３は、実施の形態に係るＴＦＴ基板１１０の部分断面図である。
ＴＦＴ基板１１０は、上述のとおり、マトリクス状に区画された複数の画素を有している。図３に示すように、複数の画素の各々は、ＴＦＴが形成された領域であるＴＦＴ部と、一対の電極からなる容量素子Ｃｓが形成された領域である蓄積容量部とを有する。なお、図３では、ＴＦＴとして駆動トランジスタＤｒＴｒが図示されている。
図３に示すように、ＴＦＴ基板１１０は、基板１０の上方に位置する第１電極２１と、第１電極２１の上方に位置する第１絶縁膜３１と、第１絶縁膜３１の上方に位置する第２電極２２と、第２電極２２の上方に位置する第２絶縁膜３２と、第２絶縁膜３２の上方に位置する半導体層４０と、半導体層４０の上方に位置する第３絶縁膜３３と、第３絶縁膜３３の上方に位置する、ソース電極２３Ｓ、ドレイン電極２３Ｄ、第１配線２３Ｌ１及び第２配線２３Ｌ２と、ソース電極２３Ｓ、ドレイン電極２３Ｄ、第１配線２３Ｌ及び第２配線２３Ｌ２の上方に位置する第４絶縁膜３４とを有する。
また、ＴＦＴ基板１１０は、配線層（導電層）と絶縁層との積層構造であり、図３に示すように、本実施の形態では、第１配線層ＷＬ２１、第１絶縁層ＩＬ３１、第２配線層ＷＬ２２、第２絶縁層ＩＬ３２、第３絶縁層ＩＬ３３、第３配線層ＷＬ２３、及び、第４絶縁層ＩＬ３４を有する。なお、第２絶縁層ＩＬ３２と第３絶縁層ＩＬ３３との間には、半導体層４０が形成されている。
第１配線層ＷＬ２１、第２配線層ＷＬ２２及び第３配線層ＷＬ２３には、ＴＦＴの電極、容量素子Ｃｓの電極及び各種配線等の導電部材が同一の導電膜をパターニングすることで形成される。第１絶縁層ＩＬ３１、第２絶縁層ＩＬ３２、第３絶縁層ＩＬ３３及び第４絶縁層ＩＬ３４は、層間絶縁膜又はパッシベーション膜である。
容量素子Ｃｓは、第１電極２１を一方の電極とし、第２電極２２を他方の電極としている。第１電極２１と第２電極２２とは、断面視において、第１絶縁膜３１を介して対向して配置されている。また、第２電極２２と第１電極２１とは、平面視において、重なっている重なり領域を有しており、この重なり領域が蓄積容量として機能する。
駆動トランジスタＤｒＴｒは、ボトムゲート構造のＴＦＴであり、第２電極２２をゲート電極とし、第２絶縁膜３２をゲート絶縁膜とし、半導体層４０をチャネル層としている。本実施の形態において、駆動トランジスタＤｒＴｒは、チャネル保護型（チャネルエッチングストッパ型）のＴＦＴである。また、駆動トランジスタＤｒＴｒでは、ソース電極２３Ｓ及びドレイン電極２３Ｄがトップコンタクト構造となっている。
以下、ＴＦＴ基板１１０における各層の構成部材について詳細に説明する。
［基板］
基板１０は、例えば、ガラス基板であるが、ガラス基板に限らず、樹脂基板等であってもよい。また、基板１０は、リジッド基板ではなく、フレキシブル基板であってもよい。なお、基板１０の表面には、窒化シリコン又は酸化シリコンによって構成されたアンダーコート層が形成されていてもよい。
基板１０は、例えば、ガラス基板であるが、ガラス基板に限らず、樹脂基板等であってもよい。また、基板１０は、リジッド基板ではなく、フレキシブル基板であってもよい。なお、基板１０の表面には、窒化シリコン又は酸化シリコンによって構成されたアンダーコート層が形成されていてもよい。
［第１配線層］
第１配線層ＷＬ２１は、複数の配線層のうちの最下層の配線層であり、基板１０上の層に位置する。第１配線層ＷＬ２１には、第１電極２１が形成されている。
第１配線層ＷＬ２１は、複数の配線層のうちの最下層の配線層であり、基板１０上の層に位置する。第１配線層ＷＬ２１には、第１電極２１が形成されている。
第１配線層ＷＬ２１を構成する導電部材は、金属等の導電性材料又はその合金等からなる導電膜の単層構造又は多層構造であり、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、銀（Ａｇ）、金（Ａｕ）、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）、インジウム（Ｉｎ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）等の金属、又は、これらの中から選ばれる金属の合金（モリブデンタングステン（ＭｏＷ）等）によって構成されている。なお、第１配線層ＷＬ２１を構成する導電部材の材料は、これらの材料に限るものではなく、酸化インジウムスズ（ＩＴＯ）等の導電性金属酸化物、又は、導電性高分子材料等によって構成されていてもよい。
本実施の形態において、第１配線層ＷＬ２１を構成する導電部材は、モリブデン膜と銅膜との積層構造である。つまり、第１電極２１は、モリブデン膜と銅膜との積層構造である。
第１電極２１は、基板１０上に所定形状で形成されている。例えば、基板１０上に導電膜をスパッタ法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて導電膜を加工することにより、所定形状の第１電極２１を形成することができる。
上述のとおり、第１電極２１は、容量素子Ｃｓを構成する一対の電極のうちの一方の電極である。具体的には、第１電極２１は、容量素子Ｃｓの下部電極である。
また、第１電極２１とソース電極２３Ｓとを第１配線２３Ｌ１を介して接続するために、第１電極２１の幅は、第２電極２２の幅よりも大きくしている。つまり、第１電極２１は、第１配線２３Ｌ１とのコンタクト部を確保するために、第２電極２２よりも幅を大きくしている。
なお、本実施の形態において、第１配線層ＷＬ２１には、第１電極２１のみが形成されているが、他の電極や配線が形成されていてもよい。
［第１絶縁層］
第１絶縁層ＩＬ３１は、複数の絶縁層のうちの最下層の絶縁層である。第１絶縁層ＩＬ３１は、第１配線層ＷＬ２１と第２配線層ＷＬ２２（第２電極２２）との間の層であり、第１配線層ＷＬ２１上に位置する。
第１絶縁層ＩＬ３１は、複数の絶縁層のうちの最下層の絶縁層である。第１絶縁層ＩＬ３１は、第１配線層ＷＬ２１と第２配線層ＷＬ２２（第２電極２２）との間の層であり、第１配線層ＷＬ２１上に位置する。
第１絶縁層ＩＬ３１には、第１絶縁膜３１が形成されている。第１絶縁膜３１は、第１電極２１と第２電極２２との間に形成されている。なお、第１絶縁膜３１は、第１電極２１と第２絶縁膜３２との間、及び、基板１０と第２絶縁膜３２との間にも形成されている。
例えば、第１絶縁膜３１は、第１配線層ＷＬ２１を構成する導電部材を覆うように基板１０上に形成されている。具体的には、第１絶縁膜３１は、第１電極２１を覆うように基板１０上に形成されている。
第１絶縁膜３１（第１絶縁層ＩＬ３１）は、電気絶縁性を有する材料によって構成されており、一例として、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、酸化アルミニウム膜、酸化タンタル膜又は酸化ハフニウム膜等の単層膜、あるいは、これらの膜を複数積層した積層膜からなる絶縁膜である。
第１絶縁膜３１としてシリコン酸化膜を形成する場合、例えば、シランガス（ＳｉＨ４）及び亜酸化窒素ガス（Ｎ２Ｏ）を導入ガスに用いて、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によってシリコン酸化膜を成膜することができる。なお、シリコン窒化膜は、例えば、シランガス（ＳｉＨ４）、アンモニアガス（ＮＨ３）及び窒素ガス（Ｎ２）を導入ガスに用いて、プラズマＣＶＤ法によって成膜することができる。
第１絶縁膜３１は、少なくとも第１電極２１と第２電極２２との間に形成されている。つまり、第１絶縁膜３１は、容量素子Ｃｓにおける第１電極２１と第２電極２２との間の誘電体（誘電体膜）である。したがって、第１絶縁膜３１の材料は、要求される容量素子Ｃｓの容量に応じて適宜選択してもよい。
［第２配線層］
第２配線層ＷＬ２２は、複数の配線層のうちの下から２番目の配線層である。第２配線層ＷＬ２２は、第１絶縁層ＩＬ３１と第２絶縁層ＩＬ３２との間の層であり、第１絶縁層ＩＬ３１上に位置する。第２配線層ＷＬ２２には、第２電極２２が形成されている。
第２配線層ＷＬ２２は、複数の配線層のうちの下から２番目の配線層である。第２配線層ＷＬ２２は、第１絶縁層ＩＬ３１と第２絶縁層ＩＬ３２との間の層であり、第１絶縁層ＩＬ３１上に位置する。第２配線層ＷＬ２２には、第２電極２２が形成されている。
第２配線層ＷＬ２２を構成する導電部材は、金属等の導電性材料又はその合金等からなる導電膜の単層構造又は多層構造であり、第１配線層ＷＬ２１と同様の材料を用いることができる。
本実施の形態において、第２配線層ＷＬ２２を構成する導電部材の材料は、第１配線層ＷＬ２１を構成する導電部材の材料と同じである。つまり、第２配線層ＷＬ２２の部材は、モリブデン膜と銅膜との積層構造である。したがって、第２電極２２は、モリブデン膜と銅膜との積層構造である。
第２電極２２は、第１絶縁層ＩＬ３１上に所定形状で形成されている。例えば、第１絶縁層ＩＬ３１上に導電膜をスパッタ法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて導電膜を加工することにより、所定形状の第２電極２２を形成することができる。
第２電極２２は、駆動トランジスタＤｒＴｒのゲート電極（図２のＧ２）である。つまり、第２配線層ＷＬ２２は、ゲートメタル層である。
また、第２電極２２は、容量素子Ｃｓを構成する一対の電極のうちの他方の電極でもある。具体的には、第２電極２２は、容量素子Ｃｓの下部電極である。
このように、第２電極２２は、駆動トランジスタＤｒＴｒのゲート電極（図２のＧ２）であり、かつ、容量素子Ｃｓを構成する一対の電極のうちの他方の電極である。つまり、第２電極２２は、容量素子Ｃｓの容量電極と駆動トランジスタＤｒＴｒのゲート電極とを兼用する電極である。
また、第２電極２２の幅は、第１電極２１の幅よりも小さくなっている。つまり、蓄積容量部において、容量素子Ｃｓの上部電極（第２電極２２）の幅が容量素子Ｃｓの下部電極（第１電極２１）の幅よりも小さくなっている。これにより、蓄積容量部におけるショートの発生を抑制することができる。
なお、第２配線層ＷＬ２２（ゲートメタル層）には、スイッチングトランジスタＳｗＴｒのゲート電極（図２のＧ２）及びゲート配線（図１、図２の１４０）も形成されている。さらに、第２配線層ＷＬ２２（ゲートメタル層）には、その他の電極や配線が形成されていてもよい。
［第２絶縁層］
第２絶縁層ＩＬ３２は、複数の絶縁層のうちの下から２番目の絶縁層である。第２絶縁層ＩＬ３２は、第２配線層ＷＬ２２と半導体層４０との間の層であり、第２配線層ＷＬ２２上に位置する。
第２絶縁層ＩＬ３２は、複数の絶縁層のうちの下から２番目の絶縁層である。第２絶縁層ＩＬ３２は、第２配線層ＷＬ２２と半導体層４０との間の層であり、第２配線層ＷＬ２２上に位置する。
第２絶縁層ＩＬ３２には、第２絶縁膜３２が形成されている。第２絶縁膜３２は、第２電極２２と半導体層４０との間に形成されている。なお、第２絶縁膜３２は、第１絶縁膜３１と第３絶縁膜３３との間にも形成されている。
第２絶縁膜３２は、駆動トランジスタＤｒＴｒのゲート電極として機能する第２電極２２と、駆動トランジスタＤｒＴｒのチャネル層として機能する半導体層４０との間に形成されている。つまり、第２電極２２と半導体層４０との間の第２絶縁膜３２は、駆動トランジスタＤｒＴｒのゲート絶縁膜として機能する。
例えば、第２絶縁膜３２は、第２配線層ＷＬ２２を構成する導電部材を覆うように第１絶縁膜３１上に形成されている。具体的には、第２絶縁膜３２は、第２電極２２を覆うように第１絶縁膜３１上に形成されている。
第２絶縁膜３２（第２絶縁層ＩＬ３２）は、電気絶縁性を有する材料によって構成されており、第１絶縁膜３１（第１絶縁層ＩＬ３１）と同様の材料を用いて、第１絶縁膜３１（第１絶縁層ＩＬ３１）と同様の方法で形成することができる。
［半導体層］
半導体層４０は、第２絶縁層ＩＬ３２の上に所定形状で形成されている。例えば、半導体層４０は、ゲート絶縁膜である第２絶縁膜３２上に島状に形成されている。半導体層４０は、駆動トランジスタＤｒＴｒのチャネル層であり、第２絶縁膜３２を介して第２電極２２（ゲート電極）と対向するように形成されている。
半導体層４０は、第２絶縁層ＩＬ３２の上に所定形状で形成されている。例えば、半導体層４０は、ゲート絶縁膜である第２絶縁膜３２上に島状に形成されている。半導体層４０は、駆動トランジスタＤｒＴｒのチャネル層であり、第２絶縁膜３２を介して第２電極２２（ゲート電極）と対向するように形成されている。
半導体層４０は、例えば、ＩｎＧａＺｎＯＸ（ＩＧＺＯ）等の透明アモルファス酸化物半導体（ＴＡＯＳ：Ｔｒａｎｓｐａｒｅｎｔ Ａｍｏｒｐｈｏｕｓ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）によって構成された酸化物半導体層である。酸化物半導体層の材料は、ＩＧＺＯに限らず、ＩｎＷＺｎＯＸやＩｎＳｉＯＸ等であってもよい。また、半導体層４０は、酸化物半導体層に限らず、結晶質シリコン又は非晶質シリコンによって構成されたシリコン半導体層等であってもよい。
半導体層４０がＩＧＺＯによって構成されている場合、例えば、第２絶縁層ＩＬ３２上にＩＧＺＯ膜をスパッタ法等によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いてＩＧＺＯ膜を加工することにより、所定形状の半導体層４０を形成することができる。
［第３絶縁層］
第３絶縁層ＩＬ３３は、複数の絶縁層のうちの下から３番目の絶縁層である。第３絶縁層ＩＬ３３は、半導体層４０と第３配線層ＷＬ２３との間の層であり、半導体層４０上に位置する。
第３絶縁層ＩＬ３３は、複数の絶縁層のうちの下から３番目の絶縁層である。第３絶縁層ＩＬ３３は、半導体層４０と第３配線層ＷＬ２３との間の層であり、半導体層４０上に位置する。
第３絶縁層ＩＬ３３には、第３絶縁膜３３が形成されている。第３絶縁膜３３は、半導体層４０と第３配線層ＷＬ２３を構成する導電部材との間に形成されている。なお、第３絶縁膜３３は、第２絶縁膜３２と第４絶縁膜３４との間にも形成されている。例えば、第３絶縁膜３３は、半導体層４０を覆うように第２絶縁膜３２上に形成されている。
半導体層４０上の第３絶縁膜３３は、半導体層４０のチャネル領域を保護するチャネル保護膜（チャネルエッチングストッパ）として機能する。具体的には、半導体層４０上の第３絶縁膜３３は、半導体層４０の上方にソース電極２３Ｓ及びドレイン電極２３Ｄをエッチングによってパターン形成する際に半導体層４０がエッチングされることを防止する。
第３絶縁膜３３（第３絶縁層ＩＬ３３）は、電気絶縁性を有する材料によって構成されており、第１絶縁膜３１（第１絶縁層ＩＬ３１）と同様の材料を用いて、第１絶縁膜３１（第１絶縁層ＩＬ３１）と同様の方法で形成することができる。
なお、シリコン酸化膜は、シリコン窒化膜と比べて成膜時における水素の発生量が少ない。したがって、半導体層４０の材料として水素ダメージを受けやすい酸化物半導体を用いる場合、第３絶縁膜３３としてシリコン酸化膜を用いることによって、半導体層４０の性能劣化を抑制できる。さらに、第３絶縁膜３３として酸化アルミニウム膜を形成することによって、上層で発生する水素や酸素を酸化アルミニウム膜によってブロックすることができる。これらのことから、第３絶縁膜３３としては、例えば、シリコン酸化膜、酸化アルミニウム膜及びシリコン酸化膜の３層構造の積層膜を用いるとよい。
また、第３絶縁膜３３には、当該第３絶縁膜３３を貫通するように形成された第１貫通孔（コンタクトホール）が形成されている。この第１貫通孔を介して、半導体層４０とソース電極２３Ｓ及びドレイン電極２３Ｄとが接続されている。なお、半導体層４０とソース電極２３Ｓ及びドレイン電極２３Ｄとは、直接接続されている場合に限るものではなく、導電性材料又は半導体材料を介して間接的に接続されていてもよい。
［第３配線層］
第３配線層ＷＬ２３は、複数の配線層のうちの下から３番目の配線層である。第３配線層ＷＬ２３は、第３絶縁層ＩＬ３３と第４絶縁層ＩＬ３４との間の層であり、第３絶縁層ＩＬ３３上に位置する。第３配線層ＷＬ２３には、ソース電極２３Ｓ（図２のＳ１）、ドレイン電極２３Ｄ（図２のＤ１）、第１配線２３Ｌ１及び第２配線２３Ｌ２が形成されている。
第３配線層ＷＬ２３は、複数の配線層のうちの下から３番目の配線層である。第３配線層ＷＬ２３は、第３絶縁層ＩＬ３３と第４絶縁層ＩＬ３４との間の層であり、第３絶縁層ＩＬ３３上に位置する。第３配線層ＷＬ２３には、ソース電極２３Ｓ（図２のＳ１）、ドレイン電極２３Ｄ（図２のＤ１）、第１配線２３Ｌ１及び第２配線２３Ｌ２が形成されている。
ソース電極２３Ｓは、駆動トランジスタＤｒＴｒのソース電極（図２のＳ１）であり、ドレイン電極２３Ｄは、駆動トランジスタＤｒＴｒのドレイン電極（図２のＤ１）である。つまり、第３配線層ＷＬ２３は、駆動トランジスタＤｒＴｒのソースドレインメタル層である。また、ソース電極２３Ｓ及びドレイン電極２３Ｄは、第３絶縁層ＩＬ３３に設けられた第１貫通孔（コンタクトホール）を介して半導体層４０に接続されている。なお、ソース電極２３Ｓ及びドレイン電極２３Ｄは、半導体層４０に直接接続されていなくてもよく、導電性材料又は半導体材料を介して間接的に半導体層４０に接続されていてもよい。
第１配線２３Ｌ１は、ソース電極２３Ｓと第１電極２１とを接続するための配線である。第１配線２３Ｌ１は、第１絶縁層ＩＬ３１、第２絶縁層ＩＬ３２及び第３絶縁層ＩＬ３３の３層分の絶縁層を貫通する第２貫通孔（コンタクトホール）を介して第１電極２１と接続されている。
第２配線２３Ｌ２は、第２配線層ＷＬ２２における第２電極２２と図示しないスイッチングトランジスタのドレイン電極（図２のＤ２）とを接続するための配線である。第２配線２３Ｌ２は、第２絶縁層ＩＬ３２及び第３絶縁層ＩＬ３３の２層分の絶縁層を貫通する第３貫通孔（コンタクトホール）を介して第２電極２２と接続されている。
第３配線層ＷＬ２３を構成する導電部材は、金属等の導電性材料又はその合金等からなる導電膜の単層構造又は多層構造であり、第１配線層ＷＬ２１と同様の材料を用いることができる。
本実施の形態において、第３配線層ＷＬ２３を構成する導電部材の材料は、第１配線層ＷＬ２１を構成する導電部材の材料と同じである。つまり、第３配線層ＷＬ２３の部材は、モリブデン膜と銅膜との積層構造である。したがって、ソース電極２３Ｓ、ドレイン電極２３Ｄ、第１配線２３Ｌ１及び第２配線２３Ｌ２は、モリブデン膜と銅膜との積層構造である。
ソース電極２３Ｓ、ドレイン電極２３Ｄ、第１配線２３Ｌ１及び第２配線２３Ｌ２は、第３絶縁層ＩＬ３３上に所定形状で形成されている。例えば、第３絶縁層ＩＬ３３上に導電膜をスパッタ法によって成膜し、フォトリソグラフィ法及びウェットエッチング法を用いて導電膜を加工することにより、ソース電極２３Ｓ、ドレイン電極２３Ｄ、第１配線２３Ｌ１及び第２配線Ｌ２等を所定形状で形成することができる。
この場合、導電膜を成膜する前に、ソース電極２３Ｓ及びドレイン電極２３Ｄと半導体層４０とを接続するための第１貫通孔と、第１配線２３Ｌ１と第１電極２１とを接続するための第２貫通孔と、第２配線２３Ｌ２と第２電極２２とを接続するための第３貫通孔を形成している。
なお、第３配線層ＷＬ２３（ソースドレインメタル層）には、スイッチングトランジスタＳｗＴｒのソース電極（図２のＳ２）及びドレイン電極（図２のＤ２）、並びに、ソース配線（図１、図２の１５０）及び電源配線（図２の１６０）も形成されている。さらに、第３配線層ＷＬ２３（ソースドレインメタル層）には、その他の電極や配線が形成されていてもよい。
［第４絶縁層］
第４絶縁層ＩＬ３４は、複数の絶縁層のうちの下から４番目の絶縁層である。
第４絶縁層ＩＬ３４は、複数の絶縁層のうちの下から４番目の絶縁層である。
第４絶縁層ＩＬ３４には、第４絶縁膜３４が形成されている。第４絶縁膜３４は、第３配線層ＷＬ２３を構成する導電部材を覆うように第３絶縁膜３３上に形成されている。具体的には、第４絶縁膜３４は、パッシベーション層であり、ソース電極２３Ｓ、ドレイン電極２３Ｄ、第１配線２３Ｌ１及び第２配線２３Ｌ２を覆うように、第３絶縁膜３３上に形成されている。
第４絶縁膜３４（第４絶縁層ＩＬ３４）は、電気絶縁性を有する材料によって構成されており、第１絶縁膜３１（第１絶縁層ＩＬ３１）と同様の材料を用いて、第１絶縁膜３１（第１絶縁層ＩＬ３１）と同様の方法で形成することができる。
［作用効果等］
以下、本実施の形態に係るＴＦＴ基板１１０の作用効果について、本開示の技術に至った経緯も含めて説明する。
以下、本実施の形態に係るＴＦＴ基板１１０の作用効果について、本開示の技術に至った経緯も含めて説明する。
近年、表示装置の高精細化に伴って画素面積が小さくなっている。このため、一画素に、ＴＦＴとともに十分な蓄積容量を有する容量素子を配置することが難しい。
例えば、図４に示される比較例１のＴＦＴ基板２１０では、容量素子Ｃｓが形成された領域（蓄積容量部）と駆動トランジスタＤｒＴｒが形成された領域（ＴＦＴ部）とが平面的に分離して配置されている。
具体的には、図４において、駆動トランジスタＤｒＴｒは、基板１０上に形成された第１電極２２１をゲート電極とし、第１電極２２１上に形成された第１絶縁膜２３１をゲート絶縁膜とし、第１絶縁膜２３１上に形成された半導体層２４０をチャネル層とし、半導体層２４０を覆うように形成された第２絶縁膜２３２を介して形成された電極をソース電極２２２Ｓ及び２２２Ｄとしている。
また、容量素子Ｃｓは、駆動トランジスタＤｒＴｒのゲート電極と同層（ゲートメタル層）の第１電極２２１を下部電極とし、駆動トランジスタＤｒＴｒのソース電極及びドレイン電極と同層（ソースドレインメタル層）の電極２２２Ｃを上部電極としている。
しかしながら、比較例１のＴＦＴ基板２１０では、容量素子Ｃｓを構成する一対の電極（第１電極２２１、電極２２２Ｃ）の各々が、駆動トランジスタＤｒＴｒのゲートメタル層及びソースドレインメタル層の各々に形成されている。このため、限られた一画素では、容量素子Ｃｓを構成する一対の電極のパターンの十分な大きさにすることが難しい。また、容量素子Ｃｓを構成する一対の電極のレイアウトの自由度も小さい。
そこで、図５に示される構成のＴＦＴ基板３１０も検討されている。図５に示される比較例２のＴＦＴ基板３１０では、容量素子Ｃｓの一方の電極である下部電極（電極３２２Ｃ）が駆動トランジスタＤｒＴｒのソースドレインメタル層に形成されているが、容量素子Ｃｓの他方の電極である上部電極（電極３２３Ｃ）は駆動トランジスタＤｒＴｒのソースドレインメタル層よりも上層の配線層に形成されている。
なお、比較例２の駆動トランジスタＤｒＴｒは、比較例１の駆動トランジスタＤｒＴｒと同様に、基板１０上に形成された第１電極３２１をゲート電極とし、第１電極３２１上に形成された第１絶縁膜３３１をゲート絶縁膜とし、第１絶縁膜３３１上に形成された半導体層３４０をチャネル層とし、半導体層３４０を覆うように形成された第２絶縁膜３３２を介して形成された電極をソース電極３２２Ｓ及び３２２Ｄとしている。
しかしながら、比較例１のＴＦＴ基板２１０及び比較例２のＴＦＴ基板３１０では、蓄積容量部とＴＦＴ部とが平面的に分離して配置されているので、一画素あたりの蓄積容量を大きくすることができない。
しかも、比較例２では、容量素子Ｃｓの一方の電極３２２Ｃ（下部電極）が駆動トランジスタのソースドレインメタル層で形成されおり、かつ、容量素子Ｃｓの他方の電極３２３Ｃ（上部電極）が駆動トランジスタのソースドレインメタル層よりも上層の配線層で形成されている。このため、蓄積容量部には、配線と電極とを接続するためのコンタクト部や下層配線の乗り上げ部が存在することとなり、図５の領域Ｓで示されるように、ソースドレインメタル層における配線や電極の段差によって容量素子Ｃを構成する電極３２２Ｃ及び３２３Ｃに段差が生じる。このため、容量素子を構成する電極３２２Ｃ及び３２３Ｃの耐圧が低下し、ショート不良等が発生するおそれがある。
これに対して、本実施の形態におけるＴＦＴ基板１１０では、図３に示すように、容量素子Ｃｓを構成する一方の電極が第１電極２１であり、容量素子Ｃｓを構成する他方の電極が駆動トランジスタＤｒＴｒのゲート電極でもある第２電極２２である。つまり、第２電極２２は、駆動トランジスタＤｒＴｒのゲートメタル層に形成されており、容量素子Ｃｓの上部電極と駆動トランジスタＤｒＴｒのゲート電極とを兼用する電極である。
さらに、第２電極２２をゲート電極とする駆動トランジスタＤｒＴｒは、ボトムゲート構造であり、容量素子Ｃｓの上方に形成されている。
したがって、本実施の形態におけるＴＦＴ基板１１０では、駆動トランジスタＤｒＴｒが形成された領域であるＴＦＴ部が、容量素子Ｃｓが形成された領域である蓄積容量部の上方に配置されている。つまり、蓄積容量部は、ＴＦＴ部の下方に形成されており、平面視において、ＴＦＴ部と蓄積容量部とが重なっている。
この構成により、容量素子Ｃｓの下部電極である第１電極２１の大きさ（面積）や形状の自由度が大きくなる。したがって、本実施の形態におけるＴＦＴ基板１１０によれば、比較例１及び比較例２と比べて、容量素子Ｃｓの電極パターンの面積を簡単に大きくすることができるので、一画素あたりの蓄積容量を十分かつ簡単に確保することができる。
また、本実施の形態では、第２電極２２が、駆動トランジスタＤｒＴｒのゲート電極と容量素子Ｃｓの上部電極とを兼用しているので、駆動トランジスタＤｒＴｒのゲート電極と容量素子Ｃｓの上部電極とを別々に形成する場合と比べて、フォトリソ工程（マスク数）を少なくすることができる。
また、本実施の形態では、容量素子Ｃｓの下部電極である第１電極２１を最下層の第１配線層ＷＬ２１に形成しているので、第１電極２１の面積を大きくしたとしても第１電極２１に段差を生じさせることなく第１電極２１を形成することができる。さらに、容量素子Ｃｓの上部電極である第２電極２２を下から２番目目の配線層（第２配線層ＷＬ２２）に形成しているので、第２電極２２の表面形状の影響を受ける下地となる層は、表面が平坦な第１電極２１上に形成された第１絶縁膜３１のみとなる。このため、第１絶縁膜３１を厚膜化しなくても、段差を生じさせることなく大きな面積の第２電極２２を容易に形成することができる。
しかも、本実施の形態では、第１配線層ＷＬ２１には、容量素子Ｃｓの下部電極である第１電極２１のみが形成されている。これにより、第１電極２１の形状や大きさを容量素子Ｃｓのみを考慮して決定することができる。
また、本実施の形態では、第１絶縁層ＩＬ３１（第１絶縁膜３１）は、容量素子Ｃｓにおける誘電体（誘電体膜）としてのみ機能させることができる。したがって、第１絶縁膜３１の材料は、要求される容量素子Ｃｓの容量に応じて自由に選択することができる。
また、本実施の形態におけるＴＦＴ基板１１０では、ソース電極２３Ｓ及びドレイン電極２３Ｄは、第１絶縁膜３１のみを貫通する第１貫通孔を介して半導体層４０に接続されている。さらに、ソース電極２３Ｓについては、ゲートメタル層よりも下層の配線層に形成された第１電極２１に接続されている。具体的には、ソース電極２３Ｄは、第１配線２３Ｌ１によって、第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３の３つの積層膜を貫通する第２貫通孔を介して第１電極２１に接続されている。
この場合、第１貫通孔は、第３絶縁膜３３の１層のみをエッチングすることで形成されるが、第２貫通孔は、第１絶縁膜３１、第２絶縁膜３２及び第３絶縁膜３３の３層をエッチングすることで形成される。この場合、１回のエッチングで第２貫通孔を形成すると、第２貫通孔は、第１貫通孔よりも深くなるために孔径が大きくなる。そこで、第１貫通孔及び第２貫通孔を複数回（２段階又は３段階）のエッチングに分けて形成することによって、寸法広がりを抑制して第２貫通孔の孔径を小さくすることができるとともに、コンタクト部における導電材料（メタル）のカバレッジを良化させることができる。
また、本実施の形態におけるＴＦＴ基板１１０では、第２電極２２の幅は、第１電極２１の幅よりも小さい。
これにより、容量素子Ｃｓが形成された領域（蓄積容量部）においてショートが発生することを抑制できる。
（変形例等）
以上、薄膜トランジスタ基板及び有機ＥＬ表示装置について、実施の形態に基づいて説明したが、本開示の技術は、上記実施の形態に限定されるものではない。
以上、薄膜トランジスタ基板及び有機ＥＬ表示装置について、実施の形態に基づいて説明したが、本開示の技術は、上記実施の形態に限定されるものではない。
例えば、上記実施の形態において、ＴＦＴ部に形成されるＴＦＴは駆動トランジスタＤｒＴｒとしたが、ＴＦＴ部に形成されるＴＦＴはスイッチングトランジスタＳｗＴｒであってもよい。つまり、本開示の技術は、スイッチングトランジスタＳｗＴｒと容量素子Ｃｓとの組み合わせにも適用することができる。なお、スイッチングトランジスタＳｗＴｒの構成は、駆動トランジスタＤｒＴｒの構成と同じである。
また、上記実施の形態において、第１電極２１に接続される駆動トランジスタＤｒＴｒの電極はソース電極２３Ｓとしたが、画素回路の構成や駆動トランジスタＤｒＴｒの種類によっては、ドレイン電極２３Ｄが第１電極２１に接続される場合もある。
また、上記実施の形態において、駆動トランジスタＤｒＴｒ及びスイッチングトランジスタＳｗＴｒは、チャネルエッチングストッパ型（チャネル保護型）としたが、チャネルエッチング型としても構わない。
また、上記実施の形態において、一画素における画素回路は、２つのＴＦＴ（駆動トランジスタＤｒＴｒ、スイッチングトランジスタＳｗＴｒ）と１つの容量素子Ｃｓとで構成された２Ｔｒ１Ｃの構成としたが、これに限らない。例えば、一画素に、３つ以上のＴＦＴが設けられていてもよいし、２つ以上の容量素子が形成されていてもよい。
また、上記実施の形態では、薄膜トランジスタ基板を用いた表示装置として有機ＥＬ表示装置について説明したが、上記実施の形態における薄膜トランジスタ基板は、液晶表示装置等、アクティブマトリクス基板が用いられる他の表示装置にも適用することもできる。
また、以上説明した有機ＥＬ表示装置等の表示装置（表示パネル）については、例えば、テレビジョンセット、パーソナルコンピュータ、携帯電話又は携帯端末等、表示パネルを有するあらゆる電子機器に適用することができる。
その他、上記の実施の形態に対して当業者が思いつく各種変形を施して得られる形態や、本開示の趣旨を逸脱しない範囲で実施の形態における構成要素及び機能を任意に組み合わせることで実現される形態も本開示に含まれる。
本開示の技術は、ＴＦＴ基板を用いた有機ＥＬ表示装置等の表示装置等において広く利用することができる。
１００ 有機ＥＬ表示装置
１０ 基板
２１、２２１、３２１ 第１電極
２２ 第２電極
２３Ｓ、Ｓ１、Ｓ２、２２２Ｓ、３２２Ｓ ソース電極
２３Ｄ、Ｄ１、Ｄ２、２２２Ｄ、３２２Ｄ ドレイン電極
２３Ｌ１ 第１配線
２３Ｌ２ 第２配線
３１、２３１、３３１ 第１絶縁膜
３２、２３２、３３２ 第２絶縁膜
３３ 第３絶縁膜
３４ 第４絶縁膜
４０、２４０、３４０ 半導体層
１１０、２１０、３１０ ＴＦＴ基板
１２０ 画素
１３０ 有機ＥＬ素子
１３１ 陽極
１３２ 有機ＥＬ層
１３３ 陰極
１４０ ゲート配線
１５０ ソース配線
１６０ 電源配線
２２２Ｃ、３２２Ｃ、３２３Ｃ 電極
ＤｒＴｒ 駆動トランジスタ
ＳｗＴｒ スイッチングトランジスタ
Ｃｓ 容量素子
Ｇ１、Ｇ２ ゲート電極
ＷＬ２１ 第１配線層
ＷＬ２２ 第２配線層
ＷＬ２３ 第３配線層
ＩＬ３１ 第１絶縁層
ＩＬ３２ 第２絶縁層
ＩＬ３３ 第３絶縁層
ＩＬ３４ 第４絶縁層
１０ 基板
２１、２２１、３２１ 第１電極
２２ 第２電極
２３Ｓ、Ｓ１、Ｓ２、２２２Ｓ、３２２Ｓ ソース電極
２３Ｄ、Ｄ１、Ｄ２、２２２Ｄ、３２２Ｄ ドレイン電極
２３Ｌ１ 第１配線
２３Ｌ２ 第２配線
３１、２３１、３３１ 第１絶縁膜
３２、２３２、３３２ 第２絶縁膜
３３ 第３絶縁膜
３４ 第４絶縁膜
４０、２４０、３４０ 半導体層
１１０、２１０、３１０ ＴＦＴ基板
１２０ 画素
１３０ 有機ＥＬ素子
１３１ 陽極
１３２ 有機ＥＬ層
１３３ 陰極
１４０ ゲート配線
１５０ ソース配線
１６０ 電源配線
２２２Ｃ、３２２Ｃ、３２３Ｃ 電極
ＤｒＴｒ 駆動トランジスタ
ＳｗＴｒ スイッチングトランジスタ
Ｃｓ 容量素子
Ｇ１、Ｇ２ ゲート電極
ＷＬ２１ 第１配線層
ＷＬ２２ 第２配線層
ＷＬ２３ 第３配線層
ＩＬ３１ 第１絶縁層
ＩＬ３２ 第２絶縁層
ＩＬ３３ 第３絶縁層
ＩＬ３４ 第４絶縁層
Claims (4)
- 一対の電極からなる容量素子及び薄膜トランジスタを有する薄膜トランジスタ基板であって、
基板の上方に位置する第１配線層に形成された第１電極と、
前記第１電極の上方に位置する第１絶縁膜と、
前記第１絶縁膜の上方に位置する第２配線層に形成された第２電極と、
前記第２電極の上方に位置する第２絶縁膜と、
前記第２絶縁膜の上方に位置する半導体層とを有し、
前記容量素子は、前記第１電極を前記一対の電極の一方とし、前記第２電極を前記一対の電極の他方としており、
前記薄膜トランジスタは、前記第２電極をゲート電極とし、前記第２絶縁膜をゲート絶縁膜とし、前記半導体層をチャネル層としており、
前記薄膜トランジスタは、さらに、前記半導体層の上方に位置するソース電極及びドレイン電極を有し、
前記ソース電極及び前記ドレイン電極の一方は、前記第１電極に直接接続されており、
前記第１配線層には、前記第１電極のみが含まれている
薄膜トランジスタ基板。 - 一対の電極からなる容量素子及び薄膜トランジスタを有する薄膜トランジスタ基板であって、
基板の上方に位置する第１電極と、
前記第１電極の上方に位置する第１絶縁膜と、
前記第１絶縁膜の上方に位置する第２電極と、
前記第２電極の上方に位置する第２絶縁膜と、
前記第２絶縁膜の上方に位置する半導体層と、
前記半導体層の上方に位置する第３絶縁膜とを有し、
前記容量素子は、前記第１電極を前記一対の電極の一方とし、前記第２電極を前記一対の電極の他方としており、
前記薄膜トランジスタは、前記第２電極をゲート電極とし、前記第２絶縁膜をゲート絶縁膜とし、前記半導体層をチャネル層としており、
前記薄膜トランジスタは、さらに、前記半導体層の上方に位置するソース電極及びドレイン電極を有し、
前記ソース電極及び前記ドレイン電極は、前記第３絶縁膜を貫通する第１貫通孔を介して前記半導体層に直接接続されており、
前記ソース電極及び前記ドレイン電極の一方は、前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜を貫通する第２貫通孔を介して前記第１電極に直接接続されており、
前記第２貫通孔の孔径は、前記１貫通孔の孔径よりも大きい
薄膜トランジスタ基板。 - 一対の電極からなる容量素子及び薄膜トランジスタを有する薄膜トランジスタ基板であって、
基板の上方に位置する第１電極と、
前記第１電極の上方に位置する第１絶縁膜と、
前記第１絶縁膜の上方に位置する第２電極と、
前記第２電極の上方に位置する第２絶縁膜と、
前記第２絶縁膜の上方に位置する半導体層とを有し、
前記容量素子は、前記第１電極を前記一対の電極の一方とし、前記第２電極を前記一対の電極の他方としており、
前記薄膜トランジスタは、前記第２電極をゲート電極とし、前記第２絶縁膜をゲート絶縁膜とし、前記半導体層をチャネル層としており、
前記薄膜トランジスタは、さらに、前記半導体層の上方に位置するソース電極及びドレイン電極を有し、
前記ソース電極及び前記ドレイン電極の一方は、前記第１電極に直接接続されており、
前記第２電極の幅は、前記第１電極の幅よりも小さい
薄膜トランジスタ基板。 - 前記薄膜トランジスタ基板は、マトリクス状に配置された複数の画素を有し、
前記複数の画素の各々は、前記容量素子と、駆動トランジスタとして前記薄膜トランジスタとを有する
請求項１〜３のいずれか１項に記載の薄膜トランジスタ基板。
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