KR20210031583A - 디스플레이 장치 - Google Patents

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KR20210031583A
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layer
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thin film
film transistor
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송화영
가지현
우종석
이원세
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삼성디스플레이 주식회사
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Abstract

본 발명은 제품의 신뢰성이 향상된 디스플레이 장치를 위하여, 표시소자가 배치된 표시영역을 포함하는, 기판; 평면 상에서 제1 방향으로 연장되며 상기 표시영역 상에 배치되되, 상기 제1 방향과 교차하는 제2 방향으로 돌출된 돌출부를 갖는, 제1 도전층; 상기 제1 도전층 상에 배치되는, 제1 절연층; 평면 상에서 상기 제1 방향으로 연장되며 상기 제1 절연층 상에 배치되되, 상기 제1 도전층의 상기 돌출부에 대응하는 홈부를 갖는, 제2 도전층; 상기 제2 도전층 상에 배치되는, 제2 절연층; 및 평면 상에서 상기 제2 방향으로 연장되며 상기 제2 절연층 상에 배치되되, 상기 제1 도전층의 상기 돌출부와 중첩하는, 제3 도전층;을 구비하는, 디스플레이 장치를 제공한다.

Description

디스플레이 장치{Display apparatus}
본 발명은 디스플레이 장치에 관한 것으로서, 더 상세하게는 제품의 신뢰성이 향상된 디스플레이 장치에 관한 것이다.
디스플레이 장치들 중, 유기발광 디스플레이 장치는 시야각이 넓고 컨트라스트가 우수할 뿐만 아니라 응답속도가 빠르다는 장점을 가지고 있어 차세대 디스플레이 장치로서 주목을 받고 있다.
유기발광 디스플레이 장치는 표시소자 및 표시소자에 인가되는 전기적 신호를 제어하기 위한 구동회로를 포함한다. 구동회로는 박막트랜지스터, 스토리지 커패시터 및 복수의 배선들을 포함한다.
유기발광 디스플레이 장치는 점차 고해상도화 되고 있으며, 고해상도의 유기발광 디스플레이 장치를 빠르게 구동하기 위한 고속구동에 관한 연구가 활발히 진행되고 있다.
그러나 종래의 디스플레이 장치에서 고속구동 시 배선들 간에 형성되는 커패시터로 인해 크로스토크가 시인되는 문제점이 존재하였다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 고속구동 시 크로스토크가 시인되는 것을 개선하고 제품의 신뢰성이 향상된 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 표시소자가 배치된 표시영역을 포함하는, 기판; 평면 상에서 제1 방향으로 연장되며 상기 표시영역 상에 배치되되, 상기 제1 방향과 교차하는 제2 방향으로 돌출된 돌출부를 갖는, 제1 도전층; 상기 제1 도전층 상에 배치되는, 제1 절연층; 평면 상에서 상기 제1 방향으로 연장되며 상기 제1 절연층 상에 배치되되, 상기 제1 도전층의 상기 돌출부에 대응하는 홈부를 갖는, 제2 도전층; 상기 제2 도전층 상에 배치되는, 제2 절연층; 및 평면 상에서 상기 제2 방향으로 연장되며 상기 제2 절연층 상에 배치되되, 상기 제1 도전층의 상기 돌출부와 중첩하는, 제3 도전층;을 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 있어서, 상기 제1 방향에서 상기 제1 도전층의 상기 돌출부와 상기 제2 도전층의 상기 홈부는 상호 이격될 수 있다.
본 실시예에 있어서, 상기 제2 방향에서 상기 제1 도전층의 상기 돌출부와 상기 제2 도전층의 상기 홈부는 상호 이격될 수 있다.
본 실시예에 있어서, 상기 제1 도전층의 상기 돌출부의 상기 제1 방향을 따르는 폭은 상기 제2 도전층의 상기 홈부의 상기 제1 방향을 따르는 폭보다 클 수 있다.
본 실시예에 있어서, 상기 제1 방향에서 상기 제1 도전층의 상기 돌출부는 상기 제2 도전층의 상기 홈부와 적어도 일부 중첩할 수 있다.
본 실시예에 있어서, 상기 제1 도전층의 상기 돌출부의 상기 제2 방향을 따르는 폭은 상기 제2 도전층의 상기 홈부의 상기 제2 방향을 따르는 폭보다 클 수 있다.
본 실시예에 있어서, 상기 제2 방향에서 상기 제1 도전층의 상기 돌출부는 상기 제2 도전층의 상기 홈부와 적어도 일부 중첩할 수 있다.
본 실시예에 있어서, 상기 제3 도전층은 상기 제2 도전층과 적어도 일부 중첩할 수 있다.
본 실시예에 있어서, 상기 표시영역에 배치되며, 제1 반도체층 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는, 제1 박막트랜지스터를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 게이트전극은 상기 제1 도전층과 동일층에 배치될 수 있다.
본 실시예에 있어서, 하부전극 및 상기 하부전극 상에 배치된 상부전극을 포함하는, 스토리지 커패시터를 더 포함하고, 상기 하부전극은 상기 제1 게이트전극과 동일 물질을 포함하고, 상기 상부전극은 상기 제2 도전층과 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 제3 도전층과 동일층에 배치된 구동전압선을 더 포함하고, 상기 구동전압선은 상기 제2 도전층과 제1 콘택홀을 통해서 연결될 수 있다.
본 실시예에 있어서, 상기 표시영역에 배치되며, 제2 반도체층 및 상기 제2 반도체층과 절연된 제2 게이트전극을 포함하는, 제2 박막트랜지스터를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제2 절연층 상에 배치된 접속메탈을 더 포함하고, 상기 접속메탈은 상기 제3 도전층과 동일층에 배치될 수 있다.
본 발명의 다른 관점에 따르면, 표시소자가 배치된 표시영역을 포함하는, 기판; 평면 상에서 제1 방향으로 연장되며 상기 표시영역 상에 배치되되, 상기 제1 방향과 교차하는 제2 방향으로 돌출된 돌출부를 갖는, 제1 도전층; 상기 제1 도전층 상에 배치되는, 제1 절연층; 평면 상에서 상기 제1 방향으로 연장되며 상기 제1 절연층 상에 배치되되, 상기 제1 도전층의 상기 돌출부와 상기 제1 방향 및 상기 제2 방향으로 이격된 홈부를 갖는, 제2 도전층; 평면 상에서 상기 제2 방향으로 연장되며 상기 제2 도전층 상에 배치되되, 상기 제1 도전층의 상기 돌출부에 의해 차폐되는, 제3 도전층; 및 상기 제2 도전층 및 상기 제3 도전층 사이에 개재되는, 제2 절연층;을 구비하는, 디스플레이 장치가 제공된다.
본 실시예에 있어서, 상기 제3 도전층은 상기 제2 도전층과 적어도 일부 중첩할 수 있다.
본 실시예에 있어서, 상기 표시영역에 배치되며, 제1 반도체층 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는, 제1 박막트랜지스터를 더 포함할 수 있다.
본 실시예에 있어서, 상기 제1 게이트전극은 상기 제1 도전층과 동일층에 배치될 수 있다.
본 실시예에 있어서, 하부전극 및 상기 하부전극 상에 배치된 상부전극을 포함하는, 스토리지 커패시터를 더 포함하고, 상기 하부전극은 상기 제1 게이트전극과 동일 물질을 포함하고, 상기 상부전극은 상기 제2 도전층과 동일 물질을 포함할 수 있다.
본 실시예에 있어서, 상기 표시영역에 배치되며, 제2 반도체층 및 상기 제2 반도체층과 절연된 제2 게이트전극을 포함하는, 제2 박막트랜지스터를 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 제2 도전층과 제3 도전층이 중첩하는 구간을 줄이고 제1 도전층과 제3 도전층을 중첩시킴으로써, 고속구동 시 크로스토크가 시인되는 것을 개선하고 동시에 신뢰성이 향상된 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 나타낸 평면도이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 디스플레이 장치에 포함될 수 있는 화소의 등가회로도들이다.
도 5는 본 발명의 일 실시예에 따른 화소의 화소회로를 개략적으로 나타낸 배치도이다.
도 6은 도 5의 I-I' 선 및 II-II' 선을 따라 취한 단면도이다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치에 있어서 도 5의 구성 중 일부 구성만 발췌하여 도시한 배치도이다.
도 8은 도 7의 III-III' 선을 따라 취한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 디스플레이 장치에 있어서 도 5의 구성 중 일부 구성만 발췌하여 도시한 배치도이다.
도 10은 도 9의 IV-IV' 선을 따라 취한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 디스플레이 장치에 있어서 도 5의 구성 중 일부 구성만 발췌하여 도시한 배치도이다.
도 12는 도 11의 V-V' 선을 따라 취한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. 또한, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
한편, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. 또한, 막, 영역, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 다른 부분의 "바로 위에" 또는 "바로 상에" 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 디스플레이 장치(1)는 이미지를 구현하는 표시영역(DA)과 이미지를 구현하지 않는 비표시영역(NDA)을 포함한다. 디스플레이 장치(1)는 표시영역(DA)에 배치된 복수의 화소(P)들에서 방출되는 빛을 이용하여 이미지를 제공할 수 있으며, 비표시영역(NDA)은 이미지가 표시되지 않는 영역이다.
이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 일 실시예로서, 본 발명의 디스플레이 장치(1)는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL Display)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 1에서는 플랫한 표시면을 구비한 디스플레이 장치(1)를 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 일 실시예로, 디스플레이 장치(1)는 입체형 표시면 또는 커브드 표시면을 포함할 수도 있다.
디스플레이 장치(1)가 입체형 표시면을 포함하는 경우, 디스플레이 장치(1)는 서로 다른 방향을 지시하는 복수 개의 표시영역들을 포함하고, 예컨대, 다각 기둥형 표시면을 포함할 수도 있다. 일 실시예로, 디스플레이 장치(1)가 커브드 표시면을 포함하는 경우, 디스플레이 장치(1)는 플렉서블, 폴더블, 롤러블 디스플레이 장치 등 다양한 형태로 구현될 수 있음은 물론이다.
또한, 일 실시예로, 도 1에서는 핸드폰 단말기에 적용될 수 있는 디스플레이 장치(1)를 도시하였다. 도시하지는 않았으나, 메인보드에 실장된 전자모듈들, 카메라모듈, 전원모듈 등이 디스플레이 장치(1)와 함께 브라켓/케이스 등에 배치됨으로써 핸드폰 단말기를 구성할 수 있다. 본 발명에 따른 디스플레이 장치(1)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 태블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 1에서는 디스플레이 장치(1)의 표시영역(DA)이 사각형인 경우를 도시하였으나, 일 실시예로, 표시영역(DA)의 형상은 원형, 타원, 또는 삼각형이나 오각형 등과 같은 다각형일 수 있다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치(1)의 일부를 개략적으로 나타낸 평면도이다.
도 2를 참조하면, 디스플레이 장치(1)는 표시영역(DA)에 배치된 복수의 화소(P)들을 포함한다. 복수의 화소(P)들은 각각 유기발광다이오드(OLED)와 같은 표시소자를 포함할 수 있다. 각 화소(P)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 화소(P)라 함은 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 화소로 이해할 수 있다. 표시영역(DA)은 박막봉지층(미도시)로 커버되어 외기 또는 수분 등으로부터 보호될 수 있다.
각 화소(P)는 비표시영역(NDA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 비표시영역(NDA)에는 제1 스캔 구동회로(110), 제2 스캔 구동회로(120), 패드부(140), 데이터 구동회로(150), 제1 전원공급배선(160) 및 제2 전원공급배선(170)이 배치될 수 있다.
제1 스캔 구동회로(110)는 스캔선(SL)을 통해 각 화소(P)에 스캔신호를 제공할 수 있다. 제1 스캔 구동회로(110)는 발광제어선(EL)을 통해 각 화소에 발광제어신호를 제공할 수 있다. 제2 스캔 구동회로(120)는 표시영역(DA)을 사이에 두고 제1 스캔 구동회로(110)와 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 화소(P)들 중 일부는 제1 스캔 구동회로(110)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(120)에 연결될 수 있다. 일 실시예로, 발광제어신호를 제공하기 위해 별도로 발광 구동회로를 더 구비할 수 있다.
패드부(140)는 기판(100)의 일 측에 배치될 수 있다. 패드부(140)는 절연층에 의해 덮이지 않고 노출되어 인쇄회로기판(PCB)과 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)의 패드부(PCB-P)는 디스플레이 장치(1)의 패드부(140)와 전기적으로 연결될 수 있다. 인쇄회로기판(PCB)은 제어부(미도시)의 신호 또는 전원을 디스플레이 장치(1)로 전달한다.
제어부에서 생성된 제어신호는 인쇄회로기판(PCB)을 통해 제1 스캔 구동회로(110) 및 제2 스캔 구동회로(120)에 각각 전달될 수 있다. 제어부는 제1 연결배선(161) 및 제2 연결배선(171)을 통해 제1 전원공급배선(160) 및 제2 전원공급배선(170)에 각각 제1 전원전압(ELVDD, 도 3) 및 제2 전원전압(ELVSS, 도 3)을 제공할 수 있다. 제1 전원전압(ELVDD)은 제1 전원공급배선(160)과 연결된 구동전압선(PL)을 통해 각 화소(P)에 제공되고, 제2 전원전압(ELVSS)은 제2 전원공급배선(170)과 연결된 각 화소(P)의 대향전극에 제공될 수 있다. 구동전압선(PL)은 제1 방향과 수직으로 교차하는 제1 방향으로 연장되어 배치되고, 구동전압선(PL)과 콘택홀로 연결된 전극전압선(HL)은 제1 방향으로 연장되어 배치된다. 제1 방향으로 연장되어 배치된 전극전압선(HL)과 제2 방향으로 연장되어 배치된 구동전압선(PL)은 메쉬(Mesh) 구조를 가진다.
데이터 구동회로(150)는 데이터선(DL) 전기적으로 연결된다. 데이터 구동회로(150)의 데이터신호는 패드부(140)에 연결된 연결배선(151) 및 연결배선(151)과 연결된 데이터선(DL)을 통해 각 화소(P)에 제공될 수 있다. 도 2는 데이터 구동회로(150)가 인쇄회로기판(PCB)에 배치된 것을 도시하지만, 일 실시예로, 데이터 구동회로(150)는 기판(100) 상에 배치될 수 있다. 예컨대, 데이터 구동회로(150)는 패드부(140)와 제1 전원공급배선(160) 사이에 배치될 수 있다.
제1 전원공급배선(160)은 표시영역(DA)을 사이에 두고 제1 방향을 따라 나란하게 연장된 제1 서브배선(162) 및 제2 서브배선(163)을 포함할 수 있다. 제2 전원공급배선(170)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 디스플레이 장치에 포함될 수 있는 화소의 등가회로도들이다.
도 3을 참조하면, 각 화소(P)는 스캔선(SL) 및 데이터선(DL)에 연결된 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다.
화소회로(PC)는 구동 박막트랜지스터(Td), 스위칭 박막트랜지스터(Ts) 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 박막트랜지스터(Ts)는 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)을 통해 입력되는 스캔신호(Sn)에 따라 데이터선(DL)을 통해 입력된 데이터신호(Dm)를 구동 박막트랜지스터(Td)로 전달한다.
스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(Ts) 및 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(Ts)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1 전원전압(ELVDD)의 차이에 해당하는 전압을 저장한다.
구동 박막트랜지스터(Td)는 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다.
도 3에서는 화소회로(PC)가 2개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함하는 경우를 설명하였으나, 본 발명은 이에 한정되지 않는다. 도 4에 도시된 바와 같이, 화소회로(PC)는 7개의 박막트랜지스터 및 1개의 스토리지 커패시터를 포함할 수 있다. 도 4에서는 1개의 스토리지 커패시터를 포함한 것으로 도시하였으나, 화소회로(PC)는 2개 이상의 스토리지 커패시터를 포함할 수도 있다.
도 4를 참조하면, 화소(P)는 화소회로(PC) 및 화소회로(PC)에 연결된 유기발광다이오드(OLED)를 포함한다. 화소회로(PC)는 복수의 박막트랜지스터들 및 스토리지 커패시터를 포함할 수 있다. 박막트랜지스터들 및 스토리지 커패시터는 신호선(SL, SL-1, EL, DL), 초기화전압선(VL) 및 구동전압선(PL)에 연결될 수 있다.
도 4에서는 화소(P)가 신호선(SL, SL-1, EL, DL), 초기화전압선(VL) 및 구동전압선(PL)에 연결된 것을 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 일 실시예로서, 신호선(SL, SL-1, EL, DL) 중 적어도 어느 하나, 초기화전압선(VL)과 구동전압선(PL) 등은 이웃하는 화소들에서 공유될 수 있다.
신호선은 스캔신호(Sn)를 전달하는 스캔선(SL), 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SL-1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(EL), 스캔선(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함한다. 구동전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 초기화전압선(VL)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(Cst1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스전극(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 후술할 화소전극(210, 도 6)과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(IOLED)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔선(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스전극(S1)으로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔선(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스전극(S3)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인전극(D3)은 스토리지 커패시터(Cst)의 하부전극(Cst1), 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인전극(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1 초기화 박막트랜지스터(T4)의 제1 초기화 게이트전극(G4)은 이전 스캔선(SL-1)에 연결되어 있고, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)과 초기화전압선(VL)에 연결되어 있으며, 제1 초기화 박막트랜지스터(T4)의 제1 초기화 드레인전극(D4)은 스토리지 커패시터(Cst)의 하부전극(Cst1), 보상 박막트랜지스터(T3)의 보상 드레인전극(D3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화 동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스전극(S5)은 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인전극(D5)은 구동 박막트랜지스터(T1)의 구동 소스전극(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인전극(D2)과 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스전극(S6)은 구동 박막트랜지스터(T1)의 구동 드레인전극(D1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6)은 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7) 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제2 초기화 박막트랜지스터(T7)의 제2 초기화 게이트전극(G7)은 이전 스캔선(SL-1)에 연결되어 있고, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 소스전극(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인전극(D6) 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2 초기화 박막트랜지스터(T7)의 제2 초기화 드레인전극(D7)은 제1 초기화 박막트랜지스터(T4)의 제1 초기화 소스전극(S4) 및 초기화전압선(VL)에 연결되어 있다. 제2 초기화 박막트랜지스터(T7)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극(210)을 초기화시킨다.
도 4에서는 제1 초기화 박막트랜지스터(T4)와 제2 초기화 박막트랜지스터(T7)가 이전 스캔선(SL-1)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 일 실시예로서, 제1 초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)에 연결되어 이전 스캔신호(Sn-1)에 따라 구동하고, 제2 초기화 박막트랜지스터(T7)는 별도의 신호선(예컨대, 이후 스캔선)에 연결되어 상기 신호선에 전달되는 신호에 따라 구동될 수 있다.
스토리지 커패시터(Cst)의 상부전극(Cst2)은 구동전압선(PL)에 연결되어 있으며, 후술할 유기발광다이오드(OLED)의 대향전극(230, 도 6)은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 4에서는 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 보상 박막트랜지스터(T3)와 제1 초기화 박막트랜지스터(T4)는 한 개의 게이트전극을 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 화소의 화소회로를 개략적으로 나타낸 배치도이고, 도 6은 도 5의 I-I' 선 및 II-II' 선을 따라 취한 단면도이다. 여기서, 제1 도전층(104)은 발광제어선(EL)일 수 있고, 제2 도전층(106)은 전극전압선(HL)일 수 있으며, 제3 도전층(108)은 데이터선(DL)일 수 있다.
도 5를 참조하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)는, 반도체층(1130)을 따라 배치된다.
반도체층(1130)은 무기 절연물질인 버퍼층이 형성된 기판 상에 배치된다. 본 실시예에서, 반도체층(1130)은 저온 폴리 실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리 실리콘 물질은 전자이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하므로,　디스플레이 장치에서 박막 트랜지스터의　반도체층으로 이용될 수 있다. 다만 본 발명이 이에 한정되는 것은 아니며, 일 실시예로, 반도체층(1130)은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체로 형성될 수도 있으며, 복수의 박막트랜지스터들 중 일부 반도체층은 저온 폴리 실리콘(LTPS)으로 형성되고, 다른 일부 반도체층은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체로 형성될 수도 있다.
반도체층(1130)의 일부 영역들은, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들에 해당한다. 바꾸어 말하면, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2 초기화 박막트랜지스터(T7)의 반도체층들은 서로 연결되며 다양한 형상으로 굴곡진 것으로 이해할 수 있다.
반도체층(1130)은 채널영역 및 채널영역 양측의 소스영역 및 드레인영역을 포함하는데, 소스영역 및 드레인영역은 해당하는 박막트랜지스터의 소스전극 및 드레인전극으로 이해될 수 있다. 이하는 편의상, 소스영역 및 드레인영역을 각각 소스전극 및 드레인전극으로 부른다.
구동 박막트랜지스터(T1)는 구동 채널영역에 중첩하는 구동 게이트전극(G1) 및 구동 채널영역 양측의 구동 소스전극(S1) 및 구동 드레인전극(D1)을 포함한다. 구동 게이트전극(G1)과 중첩하는 구동 채널영역은 오메가 형상과 같이 절곡된 형상을 가짐으로써 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 채널영역의 길이가 긴 경우 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광다이오드(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 채널영역에 중첩하는 스위칭 게이트전극(G2) 및 스위칭 채널영역 양측의 스위칭 소스전극(S2) 및 스위칭 드레인전극(D2)을 포함한다. 스위칭 드레인전극(D2)은 구동 소스전극(S1)과 연결될 수 있다.
보상 박막트랜지스터(T3)는 듀얼 박막트랜지스터로, 2개의 보상 채널영역에 중첩하는 보상 게이트전극(G3)들을 구비할 수 있으며, 양 측에 배치된 보상 소스전극(S3) 및 보상 드레인전극(D3)을 포함할 수 있다. 보상 박막트랜지스터(T3)는 후술할 노드연결선(1174)을 통해 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결될 수 있다.
제1 초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터로, 2개의 제1 초기화 채널영역에 중첩하는 제1 초기화 게이트전극(G4)을 구비하며, 양측에 배치된 제1 초기화 소스전극(S4) 및 제1 초기화 드레인전극(D4)을 포함할 수 있다.
동작제어 박막트랜지스터(T5)는 동작제어 채널영역에 중첩하는 동작제어 게이트전극(G5) 및 양측에 위치하는 동작제어 소스전극(S4) 및 동작제어 드레인전극(D5)을 포함할 수 있다. 동작제어 드레인전극(D5)은 구동 소스전극(S1)과 연결될 수 있다.
발광제어 박막트랜지스터(T6)는 발광제어 채널영역에 중첩하는 발광제어 게이트전극(G6) 및 양측에 위치하는 발광제어 소스전극(S6) 및 발광제어 드레인전극(D6)을 포함할 수 있다. 발광제어 소스전극(S6)은 구동 드레인전극(D1)과 연결될 수 있다.
제2 초기화 박막트랜지스터(T7)는 제2 초기화 채널영역에 중첩하는 제2 초기화 게이트전극(G7), 및 양측에 위치하는 제2 초기화 소스전극(S7) 및 제2 초기화 드레인전극(D7)을 포함할 수 있다.
전술한 박막트랜지스터들은 신호선(SL, SL-1), 제1 도전층(104), 제3 도전층(108), 초기화전압선(VL) 및 구동전압선(PL)에 연결될 수 있다.
전술한 반도체층(1130) 상에는 절연층(들)을 사이에 두고 스캔선(SL), 이전 스캔선(SL-1), 제1 도전층(104) 및 구동 게이트전극(G1)이 배치될 수 있다.
스캔선(SL)은 제1 방향을 따라 연장될 수 있다. 스캔선(SL)의 일 영역들은 스위칭 및 보상 게이트전극(G2, G3)에 해당할 수 있다. 예컨대, 스캔선(SL) 중 스위칭 및 보상 박막트랜지스터(T2, T3)의 채널영역들과 중첩하는 영역이 각각 스위칭 및 보상 게이트전극(G2, G3)일 수 있다.
이전 스캔선(SL-1)은 제1 방향을 따라 연장되되, 일부 영역들은 각각 제1 및 제2 초기화 게이트전극(G4, G7)에 해당할 수 있다. 예컨대, 이전 스캔선(SL-1) 중 제1 및 제2 초기화 구동 박막트랜지스터(T4, T7)의 채널영역들과 중첩하는 영역이 각각 제1 및 제2 초기화 게이트전극(G4, G7)일 수 있다.
제1 도전층(104)은 제1 방향을 따라 연장되되, 제1 방향과 수직으로 교차하는 제2 방향으로 돌출된 돌출부(104a)를 가질 수 있다. 제1 도전층(104)의 일 영역들은 각각 동작제어 및 발광제어 게이트전극(G5, G6)에 해당할 수 있다. 예컨대, 제1 도전층(104) 중 동작제어 및 발광제어 구동박막트랜지스터(T6, T7)의 채널영역들과 중첩하는 영역이 각각 동작제어 및 발광제어 게이트전극(G5, G6)일 수 있다.
구동 게이트전극(G1)은 플로팅 전극으로, 전술한 노드연결선(1174)을 통해 보상 박막트랜지스터(T3)와 연결될 수 있다.
전술한 스캔선(SL), 이전 스캔선(SL-1), 제1 도전층(104) 및 구동 게이트전극(G1) 상에는 절연층(들)을 사이에 두고, 제2 도전층(106)이 배치될 수 있다.
구동 게이트전극(G1)은 플로팅 전극으로, 전술한 노드연결선(1174)을 통해 보상 박막트랜지스터(T3)와 연결될 수 있다.
제2 도전층(106)은 후술할 제3 도전층(108) 및 구동전압선(PL)과 교차하도록 제1 방향을 따라 연장되되, 제1 도전층(104)의 돌출부(104a)에 대응하는 홈부(106a)를 가질 수 있다. 제2 도전층(106)의 일부는 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다. 예컨대, 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)이 되고 제2 도전층(106)의 일부는 스토리지 커패시터(Cst)의 상부전극(CE2)이 될 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압선(PL)과 전기적으로 연결된다. 이와 관련하여, 제2 도전층(106)은 제2 도전층(106) 상에 배치된 구동전압선(PL)과 제1 콘택홀(CNT1)을 통해 접속될 수 있다. 따라서, 제2 도전층(106)은 구동전압선(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 예컨대, 제2 도전층(106)은 +5V의 정전압을 가질 수 있다. 제2 도전층(106)은 횡방향 구동전압선으로 이해할 수 있다.
구동전압선(PL)은 제2 방향을 따라 연장되고, 구동전압선(PL)과 전기적으로 연결된 제2 도전층(106)은 제2 방향에 교차하는 제1 방향을 따라 연장되므로, 표시영역에서 복수의 구동전압선(PL)들과 제2 도전층(106)들은 그물 구조(mesh structure)를 이룰 수 있다.
제2 도전층(106) 상에는 절연층(들)을 사이에 두고 제3 도전층(108), 구동전압선(PL), 초기화연결선(1173) 및 노드연결선(1174)이 배치될 수 있다.
제3 도전층(108)은 제2 방향으로 연장되며, 제1 도전층(104)의 돌출부(104a)와 중첩할 수 있다. 보다 구체적으로, 제2 방향으로 돌출된 제1 도전층(104)의 돌출부(104a)는 제3 도전층(108)과 중첩하여, 제3 도전층(108)이 다른 배선에 영향을 주는 것을 막는 차폐전극의 역할을 할 수 있다. 제3 도전층(108)은 콘택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스전극(S2)에 접속될 수 있다. 제3 도전층(108)의 일부는 스위칭 소스전극으로 이해될 수 있다.
구동전압선(PL)은 제2 방향으로 연장되며, 전술한 바와 같이 제1 콘택홀(CNT1)을 통해 제2 도전층(106)에 접속된다. 또한, 콘택홀(1155)을 통해 동작제어 박막트랜지스터(T5)에 연결될 수 있다. 구동전압선(PL)은 콘택홀(1155)을 통해 동작제어 드레인전극(D5)에 접속될 수 있다.
초기화연결선(1173)의 일단은 콘택홀(1152)을 통해 제1 및 제2 초기화 박막트랜지스터(T4, T7)에 연결되고, 타단은 콘택홀(1151)을 통해 후술할 초기화전압선(VL)과 연결될 수 있다.
노드연결선(1174)의 일단은 콘택홀(1156)을 통해 보상 드레인전극(D3)에 연결되고, 타단은 콘택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다.
제3 도전층(108), 구동전압선(PL), 초기화연결선(1173), 및 노드연결선(1174) 상에는 절연층(들)을 사이에 두고 초기화전압선(VL)이 배치될 수 있다.
초기화전압선(VL)은 제1 방향으로 연장되며, 초기화연결선(1173)을 통해 제1 및 제2 초기화 구동 박막트랜지스터(T4, T7)에 연결될 수 있다. 초기화전압선(VL)은 정전압(예컨대, -2V 등)을 가질 수 있다.
초기화전압선(VL)은 유기발광다이오드(OLED, 도 6)의 화소전극(210)과 동일한 층 상에 배치되고, 동일한 물질을 포함할 수 있다. 화소전극(210)은 발광제어 박막트랜지스터(T6)에 연결될 수 있다. 화소전극(210)은 제3 콘택홀(CNT3)을 통해 접속메탈(1175)에 접속되고, 접속메탈(1175)은 제2 콘택홀(CNT2)을 통해 발광제어 드레인전극(D6)에 접속할 수 있다.
도 5에서는 초기화전압선(VL)이 화소전극(210)과 동일한 층 상에 배치된 것을 설명하였으나, 일 실시예에서 초기화전압선(VL)은 제2 도전층(106)과 동일한 층 상에 배치될 수 있다.
이하, 도 6을 참조하여, 본 발명의 일 실시예에 따른 디스플레이 장치의 구조의 적층 순서에 따라 구체적으로 설명한다. 도 6에서는 구동 박막트랜지스터(T1), 발광제어 박막트랜지스터(T6) 및 스토리지 커패시터(Cst)의 구조를 중심으로 도시되어 있으며, 일부 부재가 생략되어 있을 수 있다.
일 실시예에 따른 디스플레이 장치는 기판(100), 제1 반도체층과 제1 게이트전극을 포함하는 제1 박막트랜지스터, 제2 반도체층과 제2 게이트전극을 포함하는 제2 박막트랜지스터, 하부전극과 상부전극을 포함하는 스토리지 커패시터, 제1 도전층(104), 제2 도전층(106) 및 제3 도전층(108)을 포함한다. 제1 박막트랜지스터는 구동 박막트랜지스터(T1), 제2 박막트랜지스터는 발광제어 박막트랜지스터(T6), 제1 반도체층은 구동 박막트랜지스터(T1)의 반도체층(A1), 제2 반도체층은 발광제어 박막트랜지스터(T6)의 반도체층(A6), 제1 게이트전극은 구동 박막트랜지스터(T1)의 게이트전극(G1) 및 제2 게이트전극은 발광제어 박막트랜지스터(T6)의 게이트전극(G6)일 수 있다.
또한, 디스플레이 장치는 버퍼층(101), 게이트절연층(103), 제1 절연층(105), 제2 절연층(107) 및 평탄화층(113) 등 다양한 절연층을 더 포함할 수 있다.
기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 고분자 수지는 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyether imide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
버퍼층(101)은 기판(100) 상에 위치하여, 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(101)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 기판(100)과 버퍼층(101) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다.
버퍼층(101) 상에는 반도체층(A1, A6)이 배치되고, 반도체층(A1, A6) 상에는 게이트절연층(103)을 사이에 두고 게이트전극(G1, G6)이 배치된다. 게이트전극(G1, G6)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다. 일 예로, 게이트전극(G1, G6)은 Mo의 단층일 수 있다. 스캔선(SL, 도 5 참조), 이전 스캔선(SL-1) 및 제1 도전층(104)은 게이트전극(G1, G6)과 동일층에 배치될 수 있다. 즉, 게이트전극(G1, G6), 스캔선(SL, 도 5 참조), 이전 스캔선(SL-1) 및 제1 도전층(104)은 게이트절연층(103) 상에 배치될 수 있다. 일 실시예로, 제1 도전층(104)은 제1 게이트전극 또는 제2 게이트전극으로 형성될 수 있다. 보다 구체적으로, 제1 도전층(104)은 구동 박막트랜지스터(T1)의 게이트전극(G1) 또는 발광제어 박막트랜지스터(T6)의 게이트전극(G6)으로 형성될 수 있다.
게이트절연층(103)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2) 등을 포함할 수 있다.
게이트전극(G1, G6)을 덮도록 제1 절연층(105)이 구비될 수 있다. 제1 절연층(105)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)등을 포함할 수 있다.
스토리지 커패시터(Cst)의 하부전극(CE1)은 구동 박막트랜지스터(T1)의 게이트전극(G1)과 일체(一體)로 형성될 수 있다. 예컨대, 구동 박막트랜지스터(T1)의 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)으로의 기능을 수행할 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 제1 절연층(105)을 사이에 두고 하부전극(CE1)과 중첩한다. 이 경우, 제1 절연층(105)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다. 상부전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 상부전극(CE2)은 Mo의 단층이거나 또는 Mo/Al/Mo의 다층일 수 있다. 예컨대, 상부전극(CE2)은 제2 도전층(106)과 동일 물질을 포함할 수 있다.
도 6에서, 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)와 중첩하는 것으로 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 스토리지 커패시터(Cst)는 구동 박막트랜지스터(T1)와 비중첩되도록 배치될 수 있는 등 다양한 변형이 가능하다.
상부전극(CE2)은 제2 도전층(106)으로 기능할 수 있다. 예컨대, 제2 도전층(106)의 일부는 스토리지 커패시터(Cst)의 상부전극(CE2)이 될 수 있다.
상부전극(CE2)을 덮도록 제2 절연층(107)이 구비될 수 있다. 제2 절연층(107)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2)등을 포함할 수 있다. 도 6에서 제2 절연층(107)이 단층인 것으로 도시되나, 일 실시예에서 제2 절연층(107)은 다층 구조로 형성될 수도 있다.
제2 절연층(107) 상에는 제3 도전층(108), 구동전압선(PL) 및 접속메탈(1175)이 배치될 수 있다. 제3 도전층(108), 구동전압선(PL) 및 접속메탈(1175)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 제3 도전층(108), 구동전압선(PL) 및 접속메탈(1175)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 구동전압선(PL)과 제2 절연층(107)에 정의된 제1 콘택홀(CNT1)을 통해서 접속될 수 있다. 이는, 제2 도전층(106)이 구동전압선(PL)과 제1 콘택홀(CNT1)을 통해서 접속됨을 의미할 수 있다. 따라서, 제2 도전층(106)은 구동전압선(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다.
접속메탈(1175)은 제2 절연층(107), 제1 절연층(105) 및 게이트절연층(103)을 관통하는 제2 콘택홀(CNT2)을 통해서 발광제어 박막트랜지스터(T6)의 반도체층(A6)과 접속된다. 접속메탈(1175)을 통해서 발광제어 박막트랜지스터(T6)는 유기발광다이오드(OLED)의 화소전극(210)과 전기적으로 연결될 수 있다.
제3 도전층(108), 구동전압선(PL) 및 접속메탈(1175) 상에는 평탄화층(113)이 위치하며, 평탄화층(113) 상에 유기발광다이오드(OLED)가 위치할 수 있다.
제2 절연층(107) 상에는 평탄화층(113)이 배치될 수 있다. 평탄화층(113)은 화소회로(PC)의 상면을 평탄화하게 하여, 유기발광다이오드(OLED)가 위치할 면을 평탄화하게 할 수 있다.
평탄화층(113)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA) 나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 평탄화층(113)은 무기물질을 포함할 수 있다. 이러한, 평탄화층(113)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2) 또는 아연산화물(ZnO2) 등을 포함할 수 있다. 평탄화층(113)이 무기물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 한편, 평탄화층(113)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
평탄화층(113) 상에는 화소전극(210)이 배치될 수 있다. 화소전극(210)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 화소전극(210)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등으로 형성된 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(indium tin oxide), 인듐아연산화물(indium zinc oxide), 아연산화물(zinc oxide), 인듐산화물(indium oxide), 인듐갈륨산화물(indium gallium oxide) 및 알루미늄아연산화물(aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
평탄화층(113) 상에는 화소정의막(180)이 배치될 수 있으며, 화소정의막(180)은 화소전극(210)의 중앙부가 노출되도록 하는 개구를 가짐으로써, 화소의 발광영역을 정의하는 역할을 할 수 있다. 또한, 화소정의막(180)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230) 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지할 수 있다. 화소정의막(180)은 예컨대, 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소정의막(180) 상에는 스페이서(미도시)가 배치될 수 있다. 스페이서는 마스크를 사용하는 제조공정에서 마스크의 처짐에 의해 유기발광다이오드(OLED)가 손상되는 것을 방지할 수 있다. 스페이서는 예컨대, 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있으며, 단층 또는 다층으로 형성될 수 있다.
화소정의막(180)에 의해 노출된 화소전극(210) 상에는 중간층(220)이 배치될 수 있다. 중간층(220)은 발광층을 포함할 수 있으며, 발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층을 선택적으로 더 포함할 수 있다.
발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 발광층은 저분자 유기물 또는 고분자 유기물일 수 있다.
발광층이 저분자 물질을 포함할 경우, 중간층(220)은 홀 주입층(HIL; hole injection layer), 홀 수송층(HTL; hole transport layer), 발광층(EML, Emission Layer), 전자 수송층(ETL; electron transport layer), 전자 주입층(EIL; electron injection layer) 등이 단일 혹은 복합의 구조로 적층된 구조를 가질 수 있으며, 저분자 유기물로 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N'-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘 (N,N'-Di(napthalene-1-yl)-N,N'-diphenyl-benzidine: NPB) , 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 유기물질을 포함할 수 있다. 이러한 층들은 진공증착의 방법으로 형성될 수 있다.
발광층이 고분자 물질을 포함할 경우에는 중간층(220)은 대개 홀 수송층(HTL) 및 발광층(EML)을 포함하는 구조를 가질 수 있다. 이 때, 홀 수송층은 PEDOT을 포함하고, 발광층은 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 포함할 수 있다. 이러한 발광층은 스크린 인쇄나 잉크젯 인쇄방법, 레이저열전사방법(Laser induced thermal imaging) 등으로 형성할 수 있다.
화소전극(210)은 복수 개 구비될 수 있는데, 중간층(220)은 복수의 화소전극(210) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않는다. 중간층(220)은 복수의 화소전극(210)에 걸쳐서 일체(一體)인 층을 포함할 수 있는 등 다양한 변형이 가능하다. 일 실시예로, 중간층(220)은 복수의 화소전극(210) 각각에 대응하여 배치되며, 중간층(220)을 제외한 기능층(들)은 복수의 화소전극(210)에 걸쳐서 일체로 형성될 수 있다.
중간층(220) 상에는 대향전극(230)이 배치될 수 있다. 대향전극(230)은 중간층(220) 상에 배치되되, 중간층(220)의 전부 덮는 형태로 배치될 수 있다.
대향전극(230)은 표시영역(DA) 상부에 배치되며, 표시영역(DA)을 전면에 배치될 수 있다. 즉, 대향전극(230)은 복수의 화소들을 커버하도록 일체(一體)로 형성될 수 있다.
대향전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 대향전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막이 더 배치될 수 있다.
화소전극(210)이 반사전극, 대향전극(230)이 투광성 전극으로 구비되는 경우, 중간층(220)에서 방출되는 광은 대향전극(230) 측으로 방출되어, 디스플레이 장치(1)는 전면(全面) 발광형이 될 수 있다.
일 실시예로, 화소전극(210)이 투명 또는 반투명 전극으로 구성되고, 대향전극(230)이 반사 전극으로 구성되는 경우, 중간층(220)에서 방출된 광은 기판(100) 측으로 방출되어, 디스플레이 장치(1)는 배면 발광형이 될 수 있다. 그러나, 본 실시예는 이에 한정되지 않으며, 본 실시예의 디스플레이 장치(1)는 전면 및 배면 양 방향으로 광을 방출하는 양면 발광형일 수도 있다.
도 7은 본 발명의 일 실시예에 따른 디스플레이 장치에 있어서 도 5의 구성 중 일부 구성만 발췌하여 도시한 배치도, 도 8은 도 7의 III-III' 선을 따라 취한 단면도, 도 9는 본 발명의 일 실시예에 따른 디스플레이 장치에 있어서 도 5의 구성 중 일부 구성만 발췌하여 도시한 배치도 및 도 10은 도 9의 IV-IV' 선을 따라 취한 단면도이다.
도 7 및 도 9에는 도 5와 같이 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2 초기화 박막트랜지스터(T7), 스캔선(SL), 이전 스캔선(SL-1), 스토리지 커패시터(Cst), 구동전압선(PL), 초기화연결선(1173), 노드연결선(1174) 및 초기화전압선(VL)이 배치될 수 있다. 다만, 도 7 및 도 9에는 설명의 편의를 위해 간단하게 도시하였다.
도 7 내지 도 10을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치의 게이트절연층(103) 상에는 제1 도전층(104)이 배치될 수 있다. 제1 도전층(104)은 평면 상에서 제1 방향으로 연장되며 표시영역(DA) 상에 배치되되, 제1 방향과 수직으로 교차하는 제2 방향으로 돌출된 돌출부(104a)를 가질 수 있다.
제1 도전층(104) 상에는 제1 절연층(105)이 배치될 수 있고, 제1 절연층(105) 상에는 제2 도전층(106)이 배치될 수 있다. 제2 도전층(106)은 평면 상에서 제1 방향으로 연장되며 제1 절연층(105) 상에 배치되되, 제1 도전층(104)의 돌출부(104a)에 대응하는 홈부(106a)를 가질 수 있다. 제2 도전층(106)의 홈부(106a)와 제1 도전층(104)의 돌출부(104a)는 제1 방향 및 제2 방향으로 상호 이격되어 배치될 수 있다.
제2 도전층(106) 상에는 제2 절연층(107)이 배치될 수 있고, 제2 절연층(107) 상에는 제3 도전층(108)이 배치될 수 있다. 제3 도전층(108)은 평면 상에서 제2 방향으로 연장되며 제2 절연층(107) 상에 배치되되, 제1 도전층(104)의 돌출부(104a)와 중첩할 수 있다. 또한, 제3 도전층(108)은 제2 도전층(106)과 적어도 일부 중첩할 수 있다.
제2 도전층(106)과 제3 도전층(108)이 중첩하는 구간을 줄임으로써, 제2 도전층(106)과 제3 도전층(108) 사이에 형성되는 커패시터의 커패시턴스를 감소시켜 고속구동 시 선 크로스토크가 시인되는 것을 개선할 수 있으며, 제1 도전층(104)과 제3 도전층(108)을 중첩시킴으로써, 제1 도전층(104)이 차폐전극 역할을 하여 면 크로스토크가 시인되는 것을 개선할 수 있다.
도 11은 본 발명의 일 실시예에 따른 디스플레이 장치에 있어서 도 5의 구성 중 일부 구성만 발췌하여 도시한 배치도이고, 도 12는 도 11의 V-V' 선을 따라 취한 단면도이다.
도 11에는 도 5와 같이 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1 초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2 초기화 박막트랜지스터(T7), 스캔선(SL), 이전 스캔선(SL-1), 스토리지 커패시터(Cst), 구동전압선(PL), 초기화연결선(1173), 노드연결선(1174) 및 초기화전압선(VL)이 배치될 수 있다. 다만, 도 11에는 설명의 편의를 위해 간단하게 도시하였다.
도 11 및 도 12를 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치의 제1 도전층(104)의 돌출부(104a)의 제1 방향을 따르는 폭은 제2 도전층(106)의 홈부(106a)의 제1 방향을 따르는 폭보다 클 수 있다. 보다 구체적으로는, 제1 도전층(104)의 돌출부(104a)는 제1 방향을 따르는 제1 폭(w1)을 가질 수 있고, 제2 도전층(106)의 홈부(106a)는 제1 방향을 따르고 제1 폭(w1) 보다 작은 제2 폭(w2)을 가질 수 있어, 제1 방향에서 제1 도전층(104)의 돌출부(104a)는 제2 도전층(106)의 홈부(106a)와 적어도 일부 중첩할 수 있다.
제1 도전층(104)의 돌출부(104a)의 제2 방향을 따르는 폭은 제2 도전층(106)의 홈부(106a)의 제2 방향을 따르는 폭보다 클 수 있다. 보다 구체적으로는, 제1 도전층(104)의 돌출부(104a)는 제2 방향을 따르는 제3 폭(w3)을 가질 수 있고, 제2 도전층(106)의 홈부(106a)는 제2 방향을 따르고 제3 폭(w3) 보다 작은 제4 폭(w4)을 가질 수 있어, 제2 방향에서 제1 도전층(104)의 돌출부(104a)는 제2 도전층(106)의 홈부(106a)와 적어도 일부 중첩할 수 있다.
제1 도전층(104)의 돌출부(104a)와 제2 도전층(106)의 홈부(106a)가 적어도 일부 중첩함으로써, 제1 도전층(104)의 돌출부(104a)가 제2 도전층(106)의 홈부(106a)를 사이에 두고 서로 이격된 제2 도전층(106)을 전기적으로 연결시키는 브릿지 전극 역할을 할 수 있다.
일 실시예로, 제2 도전층(106)은 홈부(106a)를 가지지 않고, 평면 상에서 제3 도전층(108)을 경계로 서로 이격되어 배치되되, 제3 도전층(108)을 사이에 두고 서로 이격된 각각의 제2 도전층(106)은 제1 도전층(104)과 적어도 일부 중첩할 수 있다. 제3 도전층(108)을 사이에 두고 서로 이격된 각각의 제2 도전층(106)과 제1 도전층(104)의 적어도 일부 중첩함으로써, 제1 도전층(104)이 서로 이격된 제2 도전층(106)을 전기적으로 연결시키는 브릿지 전극 역할을 할 수 있다.
본 발명의 일 실시예에 따른 디스플레이 장치는, 표시소자가 배치된 표시영역(DA)을 포함하는 기판(100), 평면 상에서 제1 방향으로 연장되며 표시영역(DA) 상에 배치되되, 제1 방향과 교차하는 제2 방향으로 돌출된 돌출부(104a)를 갖는 발광제어선(104), 발광제어선(104) 상에 배치되는 제1 절연층(105), 평면 상에서 제1 방향으로 연장되며 제1 절연층(105) 상에 배치되되, 발광제어선(104)의 상기 돌출부(104a)와 제1 방향 및 제2 방향으로 이격된 홈부(106a)를 갖는 전극전압선(106), 평면 상에서 제2 방향으로 연장되며 전극전압선(106) 상에 배치되되, 발광제어선(104)의 돌출부(104a)에 의해 차폐되는 데이터선(108) 및 전극전압선(106)과 데이터선(108) 사이에 개재되는 제2 절연층(107)을 구비한다.
기존의 디스플레이 장치에서 고속구동을 하는 경우, 전극전압선(106)과 데이터선(108) 사이에 형성되는 커패시터로 인해 선 크로스토크가 시인되는 문제가 존재하였다. 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 전극전압선(106)과 데이터선(108)이 중첩하는 구간을 줄여, 전극전압선(106)과 데이터선(108) 사이에 형성되는 커패시터로 인해 시인되는 선 크로스토크를 개선할 수 있다. 일 실시예로, 전극전압선(106)과 데이터선(108)은 적어도 일부 중첩할 수 있다.
또한, 전극전압선(106)과 데이터선(108)이 중첩하는 구간을 줄이는 경우, 플로팅된 데이터선(108)으로 인해 면 크로스토크가 시인되는 문제가 존재하였다. 따라서, 본 발명은 전극전압선(106)과 데이터선(108)이 중첩하는 구간을 줄이고 발광제어선(104)으로 데이터선(108)을 차폐함으로써, 면 크로스토크가 시인되는 것을 개선할 수 있다.
일 실시예로, 표시영역에 배치되며, 제1 반도체층 및 제1 반도체층과 절연된 제1 게이트전극을 포함하는, 제1 박막트랜지스터 및 표시영역에 배치되며, 제2 반도체층 및 제2 반도체층과 절연된 제2 게이트전극을 포함하는, 제2 박막트랜지스터를 더 포함할 수 있으며, 제1 박막트랜지스터는 구동 박막트랜지스터(T1), 제2 박막트랜지스터는 발광제어 박막트랜지스터(T6), 제1 반도체층은 구동 박막트랜지스터(T1)의 반도체층(A1), 제2 반도체층은 발광제어 박막트랜지스터(T6)의 반도체층(A6), 제1 게이트전극은 구동 박막트랜지스터(T1)의 게이트전극(G1) 및 제2 게이트전극은 발광제어 박막트랜지스터(T6)의 게이트전극(G6)일 수 있다.
제1 게이트전극 및 제2 게이트전극은 발광제어선(104)과 동일층에 배치될 수 있다. 일 실시예로, 발광제어선(104)은 제1 게이트전극 또는 제2 게이트전극으로 형성될 수 있다. 제1 도전층(104)은 제1 게이트 전극 또는 제2 게이트 전극으로 형성될 수 있다. 보다 구체적으로, 제1 도전층(104)은 구동 박막트랜지스터(T1)의 게이트전극(G1) 또는 발광제어 박막트랜지스터(T6)의 게이트전극(G6)으로 형성될 수 있다.
하부전극 및 하부전극 상에 배치된 상부전극을 포함하는, 스토리지 커패시터를 더 포함하고, 하부전극은 제1 게이트전극과 동일 물질을 포함하고, 상부전극은 전극전압선(106)과 동일 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 종래의 디스플레이 장치에서, 고속구동 시 크로스토크가 시인되는 문제점을 해결하기 위하여, 전극전압선과 데이터선이 중첩하는 구간을 줄이고 발광제어선과 데이터선을 중첩시킴으로써, 크로스토크가 시인되는 것을 개선하고 동시에 신뢰성이 향상된 디스플레이 장치를 제공할 수 있다.
지금까지는 디스플레이 장치에 대해서만 주로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 이러한 디스플레이 장치를 제조하기 위한 디스플레이 장치의 제조방법 역시 본 발명의 범위에 속한다고 할 것이다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
T1 ~ T7: 박막트랜지스터
Cst: 스토리지 커패시터
1: 디스플레이 장치
100: 기판
104: 제1 도전층
104a: 제1 도전층의 돌출부
106: 제2 도전층
106a: 제2 도전층의 홈부
108: 제3 도전층

Claims (20)

  1. 표시소자가 배치된 표시영역을 포함하는, 기판;
    평면 상에서 제1 방향으로 연장되며 상기 표시영역 상에 배치되되, 상기 제1 방향과 교차하는 제2 방향으로 돌출된 돌출부를 갖는, 제1 도전층;
    상기 제1 도전층 상에 배치되는, 제1 절연층;
    평면 상에서 상기 제1 방향으로 연장되며 상기 제1 절연층 상에 배치되되, 상기 제1 도전층의 상기 돌출부에 대응하는 홈부를 갖는, 제2 도전층;
    상기 제2 도전층 상에 배치되는, 제2 절연층; 및
    평면 상에서 상기 제2 방향으로 연장되며 상기 제2 절연층 상에 배치되되, 상기 제1 도전층의 상기 돌출부와 중첩하는, 제3 도전층;
    을 구비하는, 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 방향에서 상기 제1 도전층의 상기 돌출부와 상기 제2 도전층의 상기 홈부는 상호 이격된, 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제2 방향에서 상기 제1 도전층의 상기 돌출부와 상기 제2 도전층의 상기 홈부는 상호 이격된, 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제1 도전층의 상기 돌출부의 상기 제1 방향을 따르는 폭은 상기 제2 도전층의 상기 홈부의 상기 제1 방향을 따르는 폭보다 큰, 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제1 방향에서 상기 제1 도전층의 상기 돌출부는 상기 제2 도전층의 상기 홈부와 적어도 일부 중첩하는, 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1 도전층의 상기 돌출부의 상기 제2 방향을 따르는 폭은 상기 제2 도전층의 상기 홈부의 상기 제2 방향을 따르는 폭보다 큰, 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제2 방향에서 상기 제1 도전층의 상기 돌출부는 상기 제2 도전층의 상기 홈부와 적어도 일부 중첩하는, 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제3 도전층은 상기 제2 도전층과 적어도 일부 중첩하는, 디스플레이 장치.
  9. 제1항에 있어서,
    상기 표시영역에 배치되며, 제1 반도체층 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는, 제1 박막트랜지스터를 더 포함하는, 디스플레이 장치.
  10. 제9항에 있어서,
    상기 제1 게이트전극은 상기 제1 도전층과 동일층에 배치되는, 디스플레이 장치.
  11. 제9항에 있어서,
    하부전극 및 상기 하부전극 상에 배치된 상부전극을 포함하는, 스토리지 커패시터를 더 포함하고,
    상기 하부전극은 상기 제1 게이트전극과 동일 물질을 포함하고, 상기 상부전극은 상기 제2 도전층과 동일 물질을 포함하는, 디스플레이 장치.
  12. 제1항에 있어서,
    상기 제3 도전층과 동일층에 배치된 구동전압선을 더 포함하고,
    상기 구동전압선은 상기 제2 도전층과 제1 콘택홀을 통해서 연결된, 디스플레이 장치.
  13. 제1항에 있어서,
    상기 표시영역에 배치되며, 제2 반도체층 및 상기 제2 반도체층과 절연된 제2 게이트전극을 포함하는, 제2 박막트랜지스터를 더 포함하는, 디스플레이 장치.
  14. 제13항에 있어서,
    상기 제2 절연층 상에 배치된 접속메탈을 더 포함하고,
    상기 접속메탈은 상기 제3 도전층과 동일층에 배치된, 디스플레이 장치.
  15. 표시소자가 배치된 표시영역을 포함하는, 기판;
    평면 상에서 제1 방향으로 연장되며 상기 표시영역 상에 배치되되, 상기 제1 방향과 교차하는 제2 방향으로 돌출된 돌출부를 갖는, 발광제어선;
    상기 발광제어선 상에 배치되는, 제1 절연층;
    평면 상에서 상기 제1 방향으로 연장되며 상기 제1 절연층 상에 배치되되, 상기 발광제어선의 상기 돌출부와 상기 제1 방향 및 상기 제2 방향으로 이격된 홈부를 갖는, 전극전압선;
    평면 상에서 상기 제2 방향으로 연장되며 상기 전극전압선 상에 배치되되, 상기 발광제어선의 상기 돌출부에 의해 차폐되는, 데이터선; 및
    상기 전극전압선 및 상기 데이터선 사이에 개재되는, 제2 절연층;
    을 구비하는, 디스플레이 장치.
  16. 제15항에 있어서,
    상기 데이터선은 상기 전극전압선과 적어도 일부 중첩하는, 디스플레이 장치.
  17. 제15항에 있어서,
    상기 표시영역에 배치되며, 제1 반도체층 및 상기 제1 반도체층과 절연된 제1 게이트전극을 포함하는, 제1 박막트랜지스터를 더 포함하는, 디스플레이 장치.
  18. 제17항에 있어서,
    상기 제1 게이트전극은 상기 발광제어선과 동일층에 배치되는, 디스플레이 장치.
  19. 제17항에 있어서,
    하부전극 및 상기 하부전극 상에 배치된 상부전극을 포함하는, 스토리지 커패시터를 더 포함하고,
    상기 하부전극은 상기 제1 게이트전극과 동일 물질을 포함하고, 상기 상부전극은 상기 전극전압선과 동일 물질을 포함하는, 디스플레이 장치.
  20. 제15항에 있어서,
    상기 표시영역에 배치되며, 제2 반도체층 및 상기 제2 반도체층과 절연된 제2 게이트전극을 포함하는, 제2 박막트랜지스터를 더 포함하는, 디스플레이 장치.
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