JP6320782B2 - アレイ基板 - Google Patents

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Description

本発明は、周縁部にダミー画素が設けられた平面表示装置用のアレイ基板に関する。
平面表示装置（フラットパネル・ディスプレイ）は、一般に、アレイ基板などからなる表示パネルと、その駆動系統とからなる。
最も典型的な平面表示装置である液晶表示装置は、パソコンやテレビ、各種コンピューター端末用の表示装置（ディスプレイ）として、また、カーナビなどのための車載用表示装置、及び、スマートフォンなどの携帯電話や各種情報端末などといった各種モバイル機器の表示装置として広く用いられている。液晶表示装置の表示パネルは、アレイ基板及び対向基板が、シール材を介して貼り合わされ、この中に液晶材料の層が保持されてなる。一方、有機ＥＬ表示装置の表示パネルは、一般に、アレイ基板上に有機ＥＬ膜を配置し、樹脂などにより被覆・封止することで得られている。
アレイ基板上、表示領域（表示画素の配列領域）には、一般に、走査線及び信号線が格子状に交差して配列され、これらの交点ごとにスイッチング素子及び画素電極が配置される。表示領域を囲む周縁非表示領域（「額縁領域」）には、通常、接続端子部などが設けられ、また、必要に応じて、ダミー画素が配置される。ダミー画素は、典型的には、アレイ基板の製造時、特には、ラビング処理工程などに起因して静電破壊が生じるのを防止する目的で設けられる。
他方、近年、アレイ基板のスイッチング素子に低温ポリシリコン（LT-p-Si）の膜を用いた平面表示装置も実用化されている。低温ポリシリコンの膜を用いる平面表示装置では、高精細化が容易に実現でき、また、ドライバー回路などをアレイ基板上に設けることができる他、タッチパネル機能を表示パネル内部に設けることも可能である。
特開平11-052427 特開2010-97024
平面表示装置の軽量化及び小型化の要求に対応して、周縁非表示領域の幅をなるべく狭くすることが求められるとともに、製造歩留まり及び信頼性を高く維持するべく、静電破壊を確実に防止することが求められる。
本発明は、上記課題に鑑みなされたものであり、特には低温ポリシリコン膜などを備えた平面表示装置用のアレイ基板において、ダミー画素を配置する領域の幅を小さく保ちつつ、静電破壊に対する保護機能を向上させることができるものを提供しようとするものである。
本発明のアレイ基板は、互いに交差して配列される複数の走査線及び複数の信号線と、この交点ごとに設けられるスイッチング素子部及び画素電極とを備え、平面表示装置の画像表示領域に対応して表示画素ドットが配列された表示領域と、これを囲む周縁非表示領域中にあってダミー画素ドットが配列されたダミー画素領域とを備えるアレイ基板であって、前記スイッチング素子部は、前記走査線と半導体膜とが重なって第１スイッチング素子部と第２スイッチング素子部とを形成し、各表示画素ドット及び各ダミー画素ドットには、スイッチング素子部の一方の前記第１スイッチング素子部及び他方の前記第２スイッチング素子部からそれぞれ延びる第１接続配線パターン及び第２接続配線パターンと、前記第１スイッチング素子部と前記第２スイッチング素子部とを接続する第３接続配線パターンが備えられ、前記第１接続配線パターンは、前記第１スイッチング素子部を挟んで、前記第３接続配線パターンと対向する側に形成され、表示領域中の各表示画素ドット中では、第１接続配線パターンがコンタクトホールを介して画素電極に接続され、第２接続配線パターンがコンタクトホールを介して信号線に接続されており、各ダミー画素ドット中では、第１接続配線パターンと画素電極とが互いに非導通となっており、周縁非表示領域中にあって、信号線に沿った方向に延びる領域では、前記ダミー画素ドットの前記第１接続配線パターンが、前記第１スイッチング素子部から離れる方向に前記走査線に沿って延び、前記第１スイッチング素子部から離間した箇所にて、走査線から遠ざかる方向へと延びるとともに、先端に、他の部分より幅の大きいパッド状部をなしていることを特徴する。
本発明の実施形態になるアレイ基板の要部を示す平面図である。 図１のアレイ基板について、全体の領域区分を示すための模式的な平面図である。 図１の部分拡大図である。 図３の箇所の積層断面図である。
本発明の一実施形態になるアレイ基板について、図１〜４を用いて説明する。液晶表示装置の表示パネルを構成するアレイ基板について具体的に説明するが、有機ＥＬ表示装置の表示パネルを構成するアレイ基板であっても後述するようにほぼ同一である。なお、ここでは、低温ポリシリコン膜によるＴＦＴをスイッチング素子とするアレイ基板を例にとる。また、具体的には、画像表示領域の対角寸法が7インチでＷＶＧＡ表示（800×480）を行う平面表示装置のためのアレイ基板を例にとることとする。
図１〜２に示すように、アレイ基板１０は、大部分の領域が、平面表示装置の画像表示領域に対応する矩形状の表示領域４１であり、この表示領域４１を囲む矩形額縁状の周縁部が、周縁非表示領域４２である。周縁非表示領域４２のうち、表示領域４１の四周の縁に隣接した比較的狭小な領域が、ダミー画素領域４３となっている。すなわち、矩形状のアレイ基板１０の両短辺（信号線方向(Y方向)の辺）に沿った２つのＹ側周縁領域４２Ａ，４２Ｂに、それぞれＹ側ダミー画素領域４３Ａ，４３Ｂが設けられ、両長辺（走査線方向(X方向)の辺）に沿った２つのＸ側周縁領域４２Ｃ，４２Ｄに、それぞれ、Ｘ側ダミー画素領域４３Ｃ，４３Ｄが設けられている。なお、アレイ基板１０の少なくとも一長辺及び一短辺に沿って、ダミー画素領域４３の外側に、ドライバー回路部４４が設けられている。一具体例においては、図２のように、一長辺に沿ったＸ側ダミー画素領域４３Ｃの外側、及び、一短辺に沿ったＹ側ダミー画素領域４３Ａの外側に、ドライバー回路部４４が設けられている。
表示領域４１及びダミー画素領域４３には、複数の走査線２１と複数の信号線３１とが互いにほぼ直行するように格子状に配置されており、これらの交点ごとに、スイッチング素子部１５及び画素電極４１が配置されている。このようにして、スイッチング素子部１５及び画素電極４１からなる表示画素ドット２７及びダミー画素ドット２６がマトリクス状に配列されている。なお、各表示画素ドット２７は、信号線方向及び走査線方向の寸法（X方向及びY方向の寸法）が、いずれも同一であり、基本的に同一構成である。
好ましい実施形態において、Ｙ側ダミー画素領域４３Ａ，４３Ｂ中のダミー画素ドット２６の幅（X方向寸法）は、表示画素ドット２７の幅（X方向寸法）の50〜90％、特には60〜80％である。また、好ましい実施形態において、Ｘ側ダミー画素領域中のダミー画素ドット２６の長さ（Y方向寸法）は、表示画素ドット２７の長さ（Y方向寸法）の20〜80％、特には30〜60％である。
一具体例においては、表示領域４１中に800×3本の信号線３１と480本の走査線２１とが延びており、左右のＹ側ダミー画素領域４３Ａ，４３Ｂに、それぞれ、6本の信号線３１が延び、手前側及び奥側のＸ側ダミー画素領域４３Ｃ，４３Ｄに、それぞれ、7本の走査線２１が延びている。したがって、Ｙ側ダミー画素領域４３Ａ，４３Ｂには、各6列のダミー画素ドット２６が配列され、Ｘ側ダミー画素領域４３Ｃ，４３Ｄには、各7列のダミー画素ドット２６が配列されている。一具体例において、表示画素ドット２７は、幅（X方向寸法）が75μm、長さ（Y方向寸法）が200μmであり、Ｙ側ダミー画素領域４３Ａ，４３Ｂにおけるダミー画素ドット２６のX方向寸法が60μmであって、Ｘ側ダミー画素領域４３Ｃ，４３Ｄにおけるダミー画素ドット２６のY方向寸法が80μmである。
図１及び３〜４に示すように、各表示画素ドット２７及び各ダミー画素ドット２６には、半導体膜・配線兼用パターン１が備えられる。この兼用パターン１は、図示の例で、一つの連続パターンからなり、特には、３つの直線部が直角に組み合わさった略Ｚ字状（ダミー画素ドット２６中）または略Ｌ字状（表示画素ドット２７中）の、一筆書状のパターンをなす。この兼用パターン１は、後述のように、具体例において、低温ポリシリコン膜のパターンであり、半導体膜部分、及び、配線箇所について、それぞれに適宜のドーピングがなされている。図示の例において、兼用パターン１が走査線２１及びその枝状延在部２２と交差する箇所に、それぞれ第1及び第2ＴＦＴ１５Ａ，１５Ｂが形成されている。そして、このように直列配置された一対のＴＦＴ１５Ａ，１５Ｂにより、一つのスイッチング素子部１５が形成されている。
また、図示の例で、スイッチング素子部１５における、走査線２１をゲート電極とする第1ＴＦＴ１５Ａの側から、これに重なるか、または近接する信号線３１に沿って第2接続配線パターン１３が延びており、第2ＴＦＴ１５Ｂの側から、第1接続配線パターン１２，１１が延びている。枝状延在部２２は、具体例において、信号線方向へと直線状に延びる。したがって、兼用パターン１は、スイッチング素子部１５のところで、信号線方向と走査線方向との間で、向きを変える。すなわち、スイッチング素子部１５に部分的に重なるかまたは近接する走査線２１に沿って延びる直線部１１Ｄ，１２Ｄと、信号線３１に沿って延びる直線部１３Ｂとを含んでいる。図示の具体例において、これら直線部の幅１１Ｄ，１２Ｄ，１３Ｂは、走査線２１の幅より狭く、走査線２１の幅の25〜70%、特には30〜60%である。
また、第2接続配線パターン１３は、信号線３１に沿って延びる直線状部分１３Ｂと、その先端のパッド状部１３Ａとからなる。図示の具体例において、このパッド状部１３Ａは、ほぼ正方形であり、その一辺の寸法が、信号線３１の幅にほぼ等しい。すなわち、信号線３１の幅の80〜130%である。
各表示画素ドット２７において、第2接続配線パターン１３は、先端のパッド状部１３Ａに設けられた第1コンタクトホールを通じて信号線３１に電気的に接続されている。また、第1接続配線パターン１２は、枝状延在部２２の箇所の第2ＴＦＴ１５Ｂから、屈曲することなく、走査線２１に平行に延びている。すなわち、全体が、走査線２１に沿って延びる直線状部分からなる。特には、図示の具体例において、先端にパッド状部を有しておらず、全体が、一定幅の直線状である。また、この第1接続配線パターン１２は、信号線３１と同時に形成された島状金属パターン３２並びに第2コンタクトホール３５及び第3コンタクトホール２８を介して、ＩＴＯなどの透明導電材料からなる画素電極４に電気的に接続されている。
なお、画素電極４が、アルミニウムなどの金属からなる場合、島状金属パターン３２を省いて、１つのコンタクトホールにより、第1接続配線パターン１２に接続させることもできる。
各ダミー画素ドット２６においては、一筆書状の兼用パターン１と画素電極４とが、互いに非導通状態となっている。すなわち、第1接続配線パターン１１と画素電極４とを接続させるためのコンタクトホール及び島状金属パターンは設けられていない。また、第1接続配線パターン１１は、スイッチング素子部１５から走査線２１に平行に少し延びた後、直角に折れ曲がって、走査線２１から遠ざかる方向、すなわち信号線３１の方向に直線状に延びている。そして、その先端部に、幅広のパッド状部１１Ａが形成されている。詳しくは、パッド状部１１Ａは、第1接続配線パターン１１における信号線方向に延びる部分１１Ｃから、信号線方向に図の上方へとさらに延びてから、スイッチング素子部１５の側へと走査線方向に拡張された形状となっている。すなわち、パッド状部１１Ａと、信号線方向に延びる直線部１１Ｃとは、表示領域４１の側の辺が連続している。このパッド状部１１Ａの寸法は、第2接続配線パターン１３のパッド状部１３Ａの寸法とほぼ等しい。すなわち、信号線３１の幅の80〜130%である。
静電気による高電圧が走査線２１加えられた場合、パッド状部１１Ａなどを通じて、画素電極４へと電荷を逃がすことが可能である。また、このように電荷を逃がす部分を設けるにあたり、信号線方向へと延ばしてからパッド状部１１Ａを設ける構成であるので、ダミー画素ドット２６の幅を、表示画素ドット２７の幅よりも小さくすることができる。
具体例において、枝状延在部２２の幅（走査線方向寸法）の0.6〜1.5倍、特には0.7〜1.3倍だけ走査線２１に沿って延びた後、折れ曲り部１１Ｂをなし、走査線２１から遠ざかる方向、特には信号線３１に沿った方向へと延びている。なお、多くの場合、枝状延在部２２の幅（走査線方向寸法）は、走査線２１の幅にほぼ等しい。一方、折れ曲り部１１Ｂからさらに同じ幅で延びる寸法は、例えば、枝状延在部２２と、折れ曲り部１１Ｂとの間の寸法の1〜3倍、特には1.3〜2倍である。また、一具体例において、パッド状部１１Ａは矩形状、特には正方形であり、この走査線方向及び信号線方向の寸法は、パッド状部以外の箇所における兼用パターン１の幅の1.5〜4倍、特には1.8〜3倍である。
なお、図示のような実施形態において、ダミー画素ドット２６では、信号線３１と第2接続配線パターン１３との間も、非導通となっている。すなわち、一筆書状の兼用パターン１は、フロートパターンとなっている。但し、第2接続配線パターン１３の先端部には、第1接続配線パターンのパッド状部１１Ａと全く同様のパッド状部１３Ａが設けられており、寸法もほぼ同一である。すなわち、また、ダミー画素ドット２６の第2接続配線パターン１３の信号線方向の直線部１３Ｂ中には、画素ドットの内部へと斜めに延びることにより、走査線方向の位置をずらす位置ズレ部１３Ｃが設けられている。すなわち、この位置ズレ部１３Ｃのところで、平面図にて、直線部が段差状をなしている。言い換えると、スイッチング素子部１５から、これに接続された信号線３１に沿って延びた後、わずかに斜めに延びてから、再度信号線３１に沿った方向へと、走査線２１から遠ざかるように延びる。そして、表示画素ドット２７の場合と全く同様で同一寸法の、先端のパッド部１３Ａを備えている。
また、図示の例において、左右のＹ側ダミー画素領域４３Ａ，４３Ｂには、走査線２１と同時に形成されて、走査線２１に平行に延びる飛び石状の金属パターン２３が設けられている。この飛び石状の金属パターン２３は、図示の具体例において、隣り合う走査線２１間の中央部に、走査線方向に破線状に配列される第1のべたパターン２３Ａと、この列を両側から挟むよう破線状に配列される、より小さい第2のべたパターン２３Ｂとからなる。
第2のべたパターン２３Ｂは、図示の具体例において、第1接続配線１１及び第2接続配線１３のパッド状部１１Ａ，１３Ａとほぼ等しい寸法の正方形をなしている。隣り合う２つの第2のべたパターン２３Ｂとの間隔、第1のべたパターン２３Ａとの間隔、及び、パッド状部１１Ａとの間隔が、いずれも、第2のべたパターン２３Ｂの寸法とほぼ等しいか、または、これより、やや小さい。一方、第1のべたパターン２３Ａは、走査線方向の寸法が、ダミー画素ドット２６の幅より大きく、第2のべたパターン２３Ｂの寸法の４〜８倍である。また、信号線方向の寸法が、第2のべたパターン２３Ｂの寸法の1.5〜５倍である。図示の例で、第2のべたパターン２３Ｂは、長方形べたパターンであって、長辺が走査線方向を向いている。
一方、図４の積層断面図に示す例において、信号線３１を含む金属配線パターン３と、画素電極４との間には、厚みが0.6〜1.5μｍの厚型樹脂膜（平坦化膜）３３が設けられている。この厚型樹脂膜５により、遮光膜（ブラックマトリクス）やカラーフィルタ層を設けることができる。遮光膜（ブラックマトリクス）及びカラーフィルタ層は、アレイ基板１０と、シール材及び液晶層を介して組み合わされる対向基板上に設けることもできる。
一方、画素電極４は、図示の例で、配向膜５または適当な保護膜により覆われる。
有機ＥＬ表示装置の表示パネルのためのアレイ基板である場合には、画素電極４が、有機ＥＬ膜により覆われる。また、この場合の画素電極は、通常、金属からなる。
次に、実施例の液晶表示装置の製造工程について具体例により説明する。まず、アレイ基板の製造工程について詳細に説明する。
(1) 第１のパターニング： まず、ガラス基板１８上（図４）上に、プラズマＣＶＤ法により、酸化シリコン膜及び窒化シリコン膜からなる２層膜を堆積する。または、ＴＥＯＳ（TetraEthyl Ortho Silicate: Si(C2H5)4）を用いて成膜を行う。これにより、不純物の拡散を防ぐためのアンダーコート層を形成する。続いて、プラズマＣＶＤ法により、非晶質シリコン膜を５０ｎｍの膜厚で堆積する。そして、ガラス基板１８ごと炉中に入れてアニールすることで非晶質シリコン膜に脱水素処理を施した後、非晶質シリコン膜の全面に、例えばエキシマレーザー光を照射して、溶融・結晶化を達成する。
このように得られたポリシリコン膜をパターニングすることにより、各画素ドットの第1及び第2ＴＦＴ１５Ａ，１５Ｂを含む半導体膜・配線兼用パターン１、及び、ドライバー回路部４４におけるＴＦＴの半導体膜のパターン、及びナンバリング１７などを設ける。ナンバリング１７は、裏面側から読み取り可能に、製造ロット番号などを表示するためのものであり、Ｙ側ダミー画素ドット領域４３Ａ，４３Ｂ中に設けられる。
(2) 第２のパターニング： プラズマＣＶＤ法により、酸化シリコン膜の一層膜からなる１００ｎｍ厚のゲート絶縁膜１６を形成する。引き続き、スパッタ法により、例えば３００ｎｍ厚のモリブデン−タングステン合金膜（ＭｏＷ膜）を堆積させた後、パターニングにより、480本の走査線２１、その枝状延在部２２、及び、飛び石状の金属パターン２３を形成する。
(3) 第３のパターニング： 走査線２１及び枝状延在部２２をマスクとし、非晶質分離型のイオン注入装置を用いて、半導体膜・配線兼用パターン１の所定領域に不純物をドーピングする。これにより、半導体膜・配線兼用パターン１がゲート電極としての信号線２１及び枝状延在部２２に重なる個所にチャネル領域を形成する。このようなコプラナ型のＴＦＴの作製は、詳細には、例えば特開2001-339070に記載の方法にしたがって行うことができる。
続いて、プラズマＣＶＤ法により、６００ｎｍ厚の酸化シリコン膜からなる層間絶縁膜２４を堆積した後、パターニングにより、兼用パターン１に、信号線３１及び島状金属パターン３２をそれぞれ導通させるための、第1コンタクトホール２５、及び、第3コンタクトホール２８を作成する。
(4) 第４のパターニング： スパッタリングにより、例えばアルミニウム金属層が上下のモリブデン（Mo）層によりサンドイッチ状となった三層金属膜（Mo／Al／Mo）を堆積する。例えば、２５ｎｍ厚のＭｏ層、２５０ｎｍのアルミニウム（Ａｌ）層、及び５０ｎｍ厚のＭｏ層をこの順に堆積させる。この三層金属膜をパターニングすることにより、１０２４×３本の信号線３１と、島状金属パターン３２とを作成する。
(5) 第５のパターニング： アクリル系樹脂等からなる厚さ１μｍの感光性の硬化性樹脂液を均一に塗布した後、マスクパターンによる露光、現像等の一連の操作を行うことで、透光性の厚型樹脂膜（平坦化膜）３３を形成するとともに、画素電極４と島状金属パターン３２とを導通させるための第2コンタクトーホール３５を設ける。厚型樹脂膜３３により、遮光膜及びカラーフィルタ層を設ける場合には、インクジェット法による染料の塗布及び定着等の一連の操作を行う。なお、厚型樹脂膜５を設ける前に、必要に応じて、窒化シリコン膜等からなる無機の層間絶縁膜を設けておく。
(6) 第６のパターニング： 透明導電層として、例えば１５０ｎｍ厚のＩＴＯ層を堆積した後、パターニングにより、画素電極６を作成する。
このようにしてアレイ基板１０が完成する。
(7) 画素電極被覆膜５形成： 一般的な液晶表示装置に用いられるアレイ基板である場合、アレイ基板１０の表面にポリイミドからなる樹脂膜が形成され、次いでラビング処理などを施すことにより、配向膜としての画素電極被覆膜５が形成される。なお、有機ＥＬ表示装置用である場合、有機ＥＬ膜としての画素電極被覆膜５が形成される。
この後、液晶表示装置の表示パネルを組み立てるには、表示領域４１を囲むようにシール材を塗布し液晶材料を滴下させてから、対向基板を組み合わせて、圧締、及び、シール材の硬化を行う。有機ＥＬ表示装置を組み立てるためには、例えば、有機ＥＬ膜を被覆する封止膜を形成した後、ダム−フィル方式により、液晶表示パネルのシール材に相当するダム材を、描画式に塗布してから、フィル材を滴下し、対向基板と組み合わせてから、圧締及び硬化を行う。
１…半導体膜・配線兼用パターン； １０…アレイ基板；
１１…ダミー画素ドットの第1接続配線パターン； １１Ａ…パッド状部；
１１Ｂ…折れ曲り部； １１Ｃ…信号線方向直線部； １１Ｄ…走査線方向直線部；
１２…表示画素ドットの第1接続配線パターン； １２Ｄ…走査線方向直線部；
１３…第2接続配線パターン； １３Ａ…パッド状部；
１３Ｂ…信号線方向の直線部； １３Ｃ…位置ズレ部； １４…半導体膜；
１５…スイッチング素子部； １５Ａ，１５Ｂ…第1及び第2ＴＦＴ；
１６…ゲート絶縁膜； １７…ナンバリング； １８…ガラス基板；
１９…アンダーコート層； ２…第1金属層パターン； ２１…走査線；
２２…枝状延在部； ２３…飛び石状の金属パターン；
２３Ａ…第1のべたパターン； ２３Ｂ…第2のべたパターン；
２４…層間絶縁膜； ２５…第1コンタクトホール； ２６…ダミー画素ドット；
２７…表示画素ドット； ２８…第3コンタクトホール；
３…第2金属層パターン； ３１…信号線； ３２…島状金属パターン；
３３…厚型樹脂膜（平坦化膜）； ３５…第2コンタクトホール；
４…画素電極； ４１…表示領域； ４２…周縁非表示領域；
４２Ａ，４２Ｂ…Ｙ側周縁領域； ４２Ｃ，４２Ｄ…Ｘ側周縁領域；
４３…ダミー画素領域； ４３Ａ，４３Ｂ…Ｙ側ダミー画素領域；
４３Ｃ，４３Ｄ…Ｘ側ダミー画素領域； ４４…ドライバー回路部；
５…画素電極被覆膜（配向膜、有機ＥＬ膜または保護膜）

Claims (5)

  1. 互いに交差して配列される複数の走査線及び複数の信号線と、
    この交点ごとに設けられるスイッチング素子部及び画素電極とを備え、
    平面表示装置の画像表示領域に対応して表示画素ドットが配列された表示領域と、
    これを囲む周縁非表示領域中にあってダミー画素ドットが配列されたダミー画素領域とを備えるアレイ基板であって、
    前記スイッチング素子部は、前記走査線と半導体膜とが重なって第１スイッチング素子部と第２スイッチング素子部とを形成し、
    各表示画素ドット及び各ダミー画素ドットには、スイッチング素子部の一方の前記第１スイッチング素子部及び他方の前記第２スイッチング素子部からそれぞれ延びる第１接続配線パターン及び第２接続配線パターンと、
    前記第１スイッチング素子部と前記第２スイッチング素子部とを接続する第３接続配線パターンが備えられ、
    前記第１接続配線パターンは、前記第１スイッチング素子部を挟んで、前記第３接続配線パターンと対向する側に形成され、
    表示領域中の各表示画素ドット中では、第１接続配線パターンがコンタクトホールを介して画素電極に接続され、第２接続配線パターンがコンタクトホールを介して信号線に接続されており、各ダミー画素ドット中では、第１接続配線パターンと画素電極とが互いに非導通となっており、
    周縁非表示領域中にあって、信号線に沿った方向に延びる領域では、前記ダミー画素ドットの前記第１接続配線パターンが、前記第１スイッチング素子部から離れる方向に前記走査線に沿って延び、前記第１スイッチング素子部から離間した箇所にて、走査線から遠ざかる方向へと延びるとともに、先端に、他の部分より幅の大きいパッド状部をなしている、
    ことを特徴とするアレイ基板。
  2. 各表示画素ドット中、及び各ダミー画素ドット中における、スイッチング素子部の半導体膜、及び、第１及び第２接続配線パターンが、ポリシリコン膜またはその他の、半導体膜及び配線を形成可能な材料による一つの連続パターンからなる、
    ことを特徴とする請求項１に記載のアレイ基板。
  3. 各ダミー画素ドット中、前記第２接続配線パターンは、信号線と非導通となっており、信号線方向の直線部中に、ダミー画素ドット内部へと向かって走査線方向の位置をずらすための位置ズレ部が備えられた、
    ことを特徴とする請求項１または２に記載のアレイ基板。
  4. 前記ダミー画素ドットの前記走査線に沿った方向の幅は、前記表示画素ドットの前記走査線に沿った方向の幅よりも狭い、
    ことを特徴とする請求項１に記載のアレイ基板。
  5. 前記ダミー画素ドットの前記信号線に沿った方向の長さは、前記表示画素ドットの前記信号線に沿った方向の長さよりも短い、
    ことを特徴とする請求項１に記載のアレイ基板。
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