KR20210148505A - 유기발광 디스플레이 장치 - Google Patents

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KR20210148505A
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Abstract

본 발명은 충분한 개구율을 확보할 수 있는 유기발광 디스플레이 장치를 위하여, 제1영역을 갖는 기판과, 상기 기판 상에 위치하고 상기 제1영역 내에서 제1화소 드레인영역을 갖는 제1화소 반도체층과, 상기 제1화소 반도체층을 덮는 층간절연층과, 상기 층간절연층 상에 위치하고 상기 층간절연층이 갖는 제1화소 층간컨택홀을 통해 상기 제1화소 드레인영역에 컨택하는 제1화소 접속메탈과, 상기 제1화소 접속메탈을 덮는 보호절연막과, 상기 보호절연막 상에 위치하고 상기 보호절연막이 갖는 제1화소 보호컨택홀을 통해 상기 제1화소 접속메탈에 컨택하는 제1화소 브릿지전극과, 상기 제1화소 브릿지전극을 덮는 평탄화층과, 상기 평탄화층 상에 위치하고 상기 평탄화층이 갖는 제1화소 컨택홀을 통해 상기 제1화소 브릿지전극에 접속하는 제1화소전극을 구비하며, 상기 기판에 수직인 방향에서 바라볼 시 상기 제1화소 컨택홀은 상기 제1화소 보호컨택홀 외측에 위치하는, 유기발광 디스플레이 장치를 제공한다.

Description

유기발광 디스플레이 장치{Organic light-emitting display apparatus}
본 발명의 실시예들은 유기발광 디스플레이 장치에 관한 것으로서, 더 상세하게는 충분한 개구율을 확보할 수 있는 유기발광 디스플레이 장치에 관한 것이다.
일반적으로 디스플레이 장치는 복수개의 화소들을 포함하며, 복수개의 화소들 각각은 디스플레이 소자 및 이 디스플레이 소자를 제어하기 위한 화소회로를 포함한다. 화소회로는 박막트랜지스터(TFT; Thin Film Transistor), 스토리지 커패시터 및 배선들을 포함한다.
이러한 화소들 각각의 화소전극을 덮는 화소정의막이 갖는 개구의 크기에 따라, 해당 화소에서의 휘도가 달라질 수 있다.
그러나 이러한 종래의 유기발광 디스플레이 장치에는 화소의 면적에 대한 화소정의막의 개구의 면적의 비율인 개구율이 낮다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 충분한 개구율을 확보할 수 있는 유기발광 디스플레이 장치를 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 제1영역을 갖는 기판과, 상기 기판 상에 위치하고 상기 제1영역 내에서 제1화소 드레인영역을 갖는 제1화소 반도체층과, 상기 제1화소 반도체층을 덮는 층간절연층과, 상기 층간절연층 상에 위치하고 상기 층간절연층이 갖는 제1화소 층간컨택홀을 통해 상기 제1화소 드레인영역에 컨택하는 제1화소 접속메탈과, 상기 제1화소 접속메탈을 덮는 보호절연막과, 상기 보호절연막 상에 위치하고 상기 보호절연막이 갖는 제1화소 보호컨택홀을 통해 상기 제1화소 접속메탈에 컨택하는 제1화소 브릿지전극과, 상기 제1화소 브릿지전극을 덮는 평탄화층과, 상기 평탄화층 상에 위치하고 상기 평탄화층이 갖는 제1화소 컨택홀을 통해 상기 제1화소 브릿지전극에 접속하는 제1화소전극을 구비하며, 상기 기판에 수직인 방향에서 바라볼 시 상기 제1화소 컨택홀은 상기 제1화소 보호컨택홀 외측에 위치하는, 유기발광 디스플레이 장치가 제공된다.
상기 기판에 수직인 방향에서 바라볼 시 상기 제1화소 컨택홀은 상기 제1화소 접속메탈 외측에 위치할 수 있다.
상기 보호절연막은 무기물을 포함할 수 있다.
상기 기판은 제2영역을 갖고, 상기 기판 상에 위치하고 상기 제2영역 내에서 제2화소 드레인영역을 갖는 제2화소 반도체층과, 상기 제2화소 반도체층을 덮는 상기 층간절연층 상에 위치하고 상기 층간절연층이 갖는 제2화소 층간컨택홀을 통해 상기 제2화소 드레인영역에 컨택하는 제2화소 접속메탈과, 상기 제2화소 접속메탈을 덮는 상기 보호절연막 상에 위치하고 상기 보호절연막이 갖는 제2화소 보호컨택홀을 통해 상기 제2화소 접속메탈에 컨택하는 제2화소 브릿지전극과, 상기 제2화소 브릿지전극을 덮는 상기 평탄화층 상에 위치하고 상기 평탄화층이 갖는 제2화소 컨택홀을 통해 상기 제2화소 브릿지전극에 접속하는 제2화소전극을 더 구비하며, 상기 기판에 수직인 방향에서 바라볼 시 상기 제2화소 컨택홀은 상기 제2화소 보호컨택홀 외측에 위치할 수 있다.
상기 기판에 수직인 방향에서 바라볼 시 상기 제2화소 컨택홀은 상기 제2화소 접속메탈 외측에 위치할 수 있다.
상기 제2화소 컨택홀은 상기 제1영역 내에 위치할 수 있다.
상기 제2화소전극의 면적은 상기 제1화소전극의 면적보다 넓을 수 있다.
상기 기판은 제3영역을 갖고, 상기 기판 상에 위치하고 상기 제3영역 내에서 제3화소 드레인영역을 갖는 제3화소 반도체층과, 상기 제3화소 반도체층을 덮는 상기 층간절연층 상에 위치하고 상기 층간절연층이 갖는 제3화소 층간컨택홀을 통해 상기 제3화소 드레인영역에 컨택하는 제3화소 접속메탈과, 상기 제3화소 접속메탈을 덮는 상기 보호절연막 상에 위치하고 상기 보호절연막이 갖는 제3화소 보호컨택홀을 통해 상기 제3화소 접속메탈에 컨택하는 제3화소 브릿지전극과, 상기 제3화소 브릿지전극을 덮는 상기 평탄화층 상에 위치하고 상기 평탄화층이 갖는 제3화소 컨택홀을 통해 상기 제3화소 브릿지전극에 접속하는 제3화소전극을 더 구비하며, 상기 기판에 수직인 방향에서 바라볼 시 상기 제3화소 컨택홀은 상기 제3화소 보호컨택홀 외측에 위치할 수 있다.
상기 기판에 수직인 방향에서 바라볼 시 상기 제3화소 컨택홀은 상기 제3화소 접속메탈 외측에 위치할 수 있다.
상기 제2화소 컨택홀과 상기 제3화소 컨택홀은 상기 제1영역 내에 위치할 수 있다.
상기 제2화소 컨택홀은 상기 제1영역 내에 위치하고, 상기 제3화소 컨택홀은 상기 제2영역 내에 위치할 수 있다.
상기 제2화소전극의 면적은 상기 제1화소전극의 면적보다 넓고, 상기 제3화소전극의 면적은 상기 제2화소전극의 면적보다 넓을 수 있다.
본 발명의 다른 일 관점에 따르면, 제1영역과 제2영역을 갖는 기판과, 상기 기판 상에 위치하고 상기 제1영역 내에서 제1화소 드레인영역을 갖는 제1화소 반도체층과, 상기 기판 상에 위치하고 상기 제2영역 내에서 제2화소 드레인영역을 갖는 제2화소 반도체층과, 상기 제1화소 반도체층과 상기 제2화소 반도체층을 덮는 층간절연층과, 상기 층간절연층 상에 위치하고 상기 층간절연층이 갖는 제1화소 층간컨택홀을 통해 상기 제1화소 드레인영역에 컨택하는 제1화소 접속메탈과, 상기 층간절연층 상에 위치하고 상기 층간절연층이 갖는 제2화소 층간컨택홀을 통해 상기 제2화소 드레인영역에 컨택하는 제2화소 접속메탈과, 상기 제1화소 접속메탈 및 상기 제2화소 접속메탈을 덮는 보호절연막과, 상기 보호절연막 상에 위치하고 상기 보호절연막이 갖는 제2화소 보호컨택홀을 통해 상기 제2화소 접속메탈에 컨택하는 제2화소 브릿지전극과, 상기 제2화소 브릿지전극을 덮는 평탄화층과, 상기 평탄화층 상에 위치하고 상기 평탄화층이 갖는 제1화소 컨택홀과 상기 보호절연막이 갖는 제1화소 보호컨택홀을 통해 상기 제1화소 접속메탈에 접속하는 제1화소전극과, 상기 평탄화층 상에 위치하고 상기 평탄화층이 갖는 제2화소 컨택홀을 통해 상기 제2화소 브릿지전극에 접속하는 제2화소전극을 구비하는, 유기발광 디스플레이 장치가 제공된다.
상기 기판에 수직인 방향에서 바라볼 시 상기 제2화소 컨택홀은 상기 제2화소 접속메탈 외측에 위치할 수 있다.
상기 제2화소 컨택홀은 상기 제1영역 내에 위치할 수 있다.
상기 제2화소전극의 면적은 상기 제1화소전극의 면적보다 넓을 수 있다.
상기 기판은 제3영역을 갖고, 상기 기판 상에 위치하고 상기 제3영역 내에서 제3화소 드레인영역을 갖는 제3화소 반도체층과, 상기 제3화소 반도체층을 덮는 상기 층간절연층 상에 위치하고 상기 층간절연층이 갖는 제3화소 층간컨택홀을 통해 상기 제3화소 드레인영역에 컨택하는 제3화소 접속메탈과, 상기 제3화소 접속메탈을 덮는 상기 보호절연막 상에 위치하고 상기 보호절연막이 갖는 제3화소 보호컨택홀을 통해 상기 제3화소 접속메탈에 컨택하는 제3화소 브릿지전극과, 상기 제3화소 브릿지전극을 덮는 상기 평탄화층 상에 위치하고 상기 평탄화층이 갖는 제3화소 컨택홀을 통해 상기 제3화소 브릿지전극에 접속하는 제3화소전극을 더 구비할 수 있다.
상기 기판에 수직인 방향에서 바라볼 시 상기 제3화소 컨택홀은 상기 제3화소 보호컨택홀 외측에 위치할 수 있다.
상기 기판에 수직인 방향에서 바라볼 시 상기 제3화소 컨택홀은 상기 제3화소 접속메탈 외측에 위치할 수 있다.
상기 제2화소 컨택홀과 상기 제3화소 컨택홀은 상기 제1영역 내에 위치할 수 있다.
상기 제2화소 컨택홀은 상기 제1영역 내에 위치하고, 상기 제3화소 컨택홀은 상기 제2영역 내에 위치할 수 있다.
상기 제2화소전극의 면적은 상기 제1화소전극의 면적보다 넓고, 상기 제3화소전극의 면적은 상기 제2화소전극의 면적보다 넓을 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 충분한 개구율을 확보할 수 있는 유기발광 디스플레이 장치를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치를 개략적으로 도시하는 개념도이다.
도 2는 도 1의 디스플레이 장치가 포함하는 화소의 등가회로도이다.
도 3은 도 2의 화소회로를 갖는 영역에 있어서의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이다.
도 4는 도 3의 반도체층을 개략적으로 도시하는 배치도이다.
도 5는 도 3의 일부분을 개략적으로 도시하는 단면도이다.
도 6은 도 1의 디스플레이 장치가 포함하는 화소들의 일부 구성요소들을 개략적으로 도시하는 배치도이다.
도 7은 본 발명의 다른 일 실시예에 따른 디스플레이 장치가 포함하는 화소들의 일부 구성요소들을 개략적으로 도시하는 배치도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치가 포함하는 화소들의 일부 구성요소들을 개략적으로 도시하는 배치도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치가 포함하는 화소에 있어서의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이다.
도 10은 도 9의 일부분을 개략적으로 도시하는 단면도이다.
도 11은 도 9의 화소를 포함하여 복수개의 화소들의 일부 구성요소들을 개략적으로 도시하는 배치도이다.
도 12는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치가 포함하는 화소들의 일부 구성요소들을 개략적으로 도시하는 배치도이다.
도 13은 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치가 포함하는 화소들의 일부 구성요소들을 개략적으로 도시하는 배치도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치(1)를 개략적으로 도시하는 개념도이다.
본 실시예에 따른 디스플레이 장치는 스마트폰, 휴대폰, 내비게이션 장치, 게임기, TV, 차량용 헤드 유닛, 노트북 컴퓨터, 랩탑 컴퓨터, 태블릿(Tablet) 컴퓨터, PMP(Personal Media Player), PDA(Personal Digital Assistants) 등의 전자장치로 구현될 수도 있다. 또한, 전자장치는 플렉서블 장치일 수 있다.
도 1에 도시된 것과 같이, 본 실시예에 따른 디스플레이 장치(1)는 디스플레이영역(DA)과 주변영역(PA)을 가질 수 있다. 이러한 디스플레이 장치(1)는 기판(101, 도 5 참조)을 구비할 수 있는데, 기판(101)의 형상은 도 1에 도시된 것과 같은 (xy평면 상에서의) 직사각형 형상에 국한되지 않고, 원형 등의 다양한 형상을 가질 수 있다. 또한 기판(101)은 벤딩영역을 가져 해당 벤딩영역에서 벤딩될 수도 있다.
이러한 기판(101)은 글라스나 메탈을 포함할 수 있다. 또한, 기판(101)은 플렉서블 또는 벤더블 특성을 갖는 다양한 물질을 포함할 수 있는데, 예컨대 폴리에테르술폰(polyethersulphone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethyleneterephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.
물론 기판(101)은 이와 같은 고분자 수지를 포함하는 두 개의 층들과 그 층들 사이에 개재된 무기물을 포함하는 배리어층을 포함하는 다층구조를 가질 수도 있는 등, 다양한 변형이 가능하다. 이 경우 배리어층은 실리콘옥사이드, 실리콘나이트라이드 및/또는 실리콘옥시나이트라이드 등을 포함할 수 있다.
디스플레이영역(DA)에는 복수개의 표시소자들이 위치할 수 있다. 일 예로 표시소자는 유기발광 다이오드(OLED)일 수 있으며, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 도 1의 디스플레이 장치(1)의 디스플레이영역(DA)에 위치하는 일 (부)화소는 그러한 유기발광 다이오드를 포함하며, 또한 유기발광 다이오드의 발광 정도 등을 제어하는 박막트랜지스터 및 커패시터 등을 포함한다.
주변영역(PA)에는 구동부, 전원공급배선 등이 배치될 수 있다. 또한, 주변영역(PA)은 구동 집적 회로와 같은 각종 전자소자나 인쇄회로기판 등이 전기적으로 부착되는 영역인 패드영역을 포함할 수 있다.
도 2는 도 1의 디스플레이 장치(1)의 디스플레이영역(DA)에 위치하는 일 (부)화소의 등가 회로도이다. 하나의 (부)화소에 위치하는 하나의 화소회로(PC)는, 복수개의 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 박막트랜지스터들(T1 내지 T7) 및 스토리지 커패시터(Cst)는 신호선들(SL, SL-1, SL+1, EL, DL), 제1초기화전압선(VL1), 제2초기화전압선(VL2) 및 전원전압선(PL)에 연결될 수 있다.
신호선들(SL, SL-1, SL+1, EL, DL)은 스캔신호(Sn)를 전달하는 스캔선(SL), 제1초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔선(SL-1), 제2초기화 박막트랜지스터(T7)에 스캔신호(Sn)를 전달하는 이후 스캔선(SL+1), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광 제어선(EL), 스캔선(SL)과 교차하며 데이터신호(Dm)를 전달하는 데이터선(DL)을 포함할 수 있다. 전원전압선(PL)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 제1초기화전압선(VL1)은 제1초기화 박막트랜지스터(T4)에 초기화전압(Vint)을 전달하고, 제2초기화전압선(VL2)은 제2초기화 박막트랜지스터(T7)에 초기화전압(Vint)을 전달할 수 있다.
제1트랜지스터인 구동 박막트랜지스터(T1)의 제1게이트전극인 구동 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)에 연결되어 있고, 구동 박막트랜지스터(T1)의 구동 소스영역(S1)은 동작제어 박막트랜지스터(T5)를 경유하여 전원전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 구동 드레인영역(D1)은 발광제어 박막트랜지스터(T6)를 경유하여 메인 유기발광 다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 즉, 구동 박막트랜지스터(T1)는 제1노드(N1)에 인가된 전압, 즉 구동 게이트전극(G1)에 인가된 전압에 대응하여, 전원전압선(PL)과 접속된 제2노드(N2)로부터 유기발광 다이오드(OLED)로 흐르는 전류량을 제어할 수 있다. 이에 따라 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광 다이오드(OLED)에 구동전류(IOLED)를 공급한다. 제2노드(N2)와 전원전압선(PL) 사이에는 동작제어 박막트랜지스터(T5)가 개재될 수 있다.
제2트랜지스터인 스위칭 박막트랜지스터(T2)의 제2게이트전극인 스위칭 게이트전극(G2)은 스캔선(SL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 스위칭 소스영역(S2)은 데이터선(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역(D2)은 제2노드(N2)에 연결되어 구동 박막트랜지스터(T1)의 구동 소스영역(S1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 전원전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터선(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)의 구동 소스영역(S1)으로 전달하는 스위칭 동작을 수행한다.
제3트랜지스터인 보상 박막트랜지스터(T3)는 구동 박막트랜지스터(T1)와 유기발광 다이오드(OLED) 사이의 제3노드(N3) 제1노드(N1) 사이에 접속되어, 제3게이트전극인 보상 게이트전극(G3)에 인가된 전압에 대응하여 구동 박막트랜지스터(T1)를 다이오드 연결시킬 수 있다. 즉, 보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔선(SL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 드레인영역(D3)은 구동 박막트랜지스터(T1)의 구동 드레인영역(D1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 보상 소스영역(S3)은 스토리지 커패시터(Cst)의 하부전극(CE1), 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인영역(D4) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다.
보상 박막트랜지스터(T3)는 스캔선(SL)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 구동 드레인영역(D1)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다. 이러한 보상 박막트랜지스터(T3)는 듀얼 게이트전극을 갖는다. 즉, 보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 제3-1게이트전극(G3-1, 도 3 등 참조)과 제3-2게이트전극(G3-2, 도 3 등 참조)을 갖는다.
제4트랜지스터인 제1초기화 박막트랜지스터(T4)는 제1노드(N1)와 제1초기화전압선(VL1) 사이에 접속되어, 제4게이트전극인 제1초기화 게이트전극(G4)에 인가된 전압에 대응하여 구동 게이트전극(G1)의 전압을 초기화할 수 있다. 즉, 제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)은 이전 스캔선(SL-1)에 연결되어 있고, 제1초기화 박막트랜지스터(T4)의 제1초기화 소스영역(S4)은 제1초기화전압선(VL1)에 연결되어 있으며, 제1초기화 박막트랜지스터(T4)의 제1초기화 드레인영역(D4)은 스토리지 커패시터(Cst)의 하부전극(CE1), 보상 박막트랜지스터(T3)의 보상 소스영역(S3) 및 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔선(SL-1)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
제5트랜지스터인 동작제어 박막트랜지스터(T5)는 제2노드(N2)와 전원전압선(PL) 사이에 접속되어, 제5게이트전극인 동작제어 게이트전극(G5)에 인가된 전압에 대응하여 턴-온될 수 있다. 즉, 동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광 제어선(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 동작제어 소스영역(S5)은 전원전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 동작제어 드레인영역(D5)은 구동 박막트랜지스터(T1)의 구동 소스영역(S1) 및 스위칭 박막트랜지스터(T2)의 스위칭 드레인영역(D2)과 연결되어 있다.
제6트랜지스터인 발광제어 박막트랜지스터(T6)는 제3노드(N3)와 유기발광 다이오드(OLED) 사이에 접속되어, 발광 제어선으로부터 제6게이트전극인 발광제어 게이트전극(G6)에 인가된 전압에 대응하여 턴-온될 수 있다. 즉, 발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광 제어선(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 발광제어 소스영역(S6)은 구동 박막트랜지스터(T1)의 구동 드레인영역(D1) 및 보상 박막트랜지스터(T3)의 보상 드레인영역(D3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(D6)은 제2초기화 박막트랜지스터(T7)의 제2초기화 소스영역(S7) 및 유기발광 다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광 제어선(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 메인 유기발광 다이오드(OLED)에 전달되어 유기발광 다이오드(OLED)에 구동전류(IOLED)가 흐르도록 한다.
제7트랜지스터인 제2초기화 박막트랜지스터(T7)의 제7게이트전극인 제2초기화 게이트전극(G7)은 이후 스캔선(SL+1)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 제2초기화 소스영역(S7)은 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(D6) 및 메인 유기발광 다이오드(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인영역(D7)은 제2초기화전압선(VL2)에 연결되어 있다.
한편, 스캔선(SL)과 이후 스캔선(SL+1)은 서로 전기적으로 연결됨으로써, 스캔선(SL)과 이후 스캔선(SL+1)에는 동일한 스캔신호(Sn)가 인가될 수 있다. 따라서, 제2초기화 박막트랜지스터(T7)는 이후 스캔선(SL+1)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 유기발광 다이오드(OLED)의 화소전극을 초기화시키는 동작을 수행할 수 있다. 필요에 따라 제2초기화 박막트랜지스터(T7)는 생략될 수 있다.
스토리지 커패시터(Cst)의 상부전극(CE2)은 전원전압선(PL)에 연결되어 있으며, 유기발광 다이오드(OLED)의 공통전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광 다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(IOLED)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 2에서는 보상 박막트랜지스터(T3)가 듀얼 게이트전극을 갖는 것으로 도시하고 있으나 본 발명이 이에 한정되는 것은 아니다. 예컨대 보상 박막트랜지스터(T3)는 한 개의 게이트전극을 가질 수도 있다. 아울러 도 2에서는 제1초기화 박막트랜지스터(T4)도 듀얼 게이트전극을 갖는 것으로 도시하고 있으나, 제1초기화 박막트랜지스터(T4)도 한 개의 게이트전극을 가질 수도 있다.
참고로 도 2에서는 화소회로가 보상회로를 포함하여 7개의 박막트랜지스터들과 1개의 커패시터를 구비하는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 화소회로는 3개의 박막트랜지스터들과 1개의 커패시터를 구비할 수도 있다. 이 경우 각 회소회로는 보상회로를 포함하지 않고, 디스플레이영역 외측에 위치한 보상회로를 이용하여 디스플레이영역 내에서 휘도 불균일 등의 문제가 발생하지 않도록 할 수도 있다.
도 3은 도 2에 도시된 것과 같은 화소회로를 갖는 제1영역(PX1)에 있어서의 복수개의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이고, 도 4는 도 3의 디스플레이 장치의 일부분인 반도체층을 개략적으로 도시하는 배치도이며, 도 5는 도 3의 일부분으로서 A-A', B-B', C-C' 및 D-D' 선을 따라 취한 단면도이다. 해당 단면도에서 각 구성요소들의 크기는 편의상 과장 및/또는 축소되었다. 이는 후술하는 단면도들에 있어서도 마찬가지이다.
구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)는 반도체층을 따라 배치된다. 반도체층의 일부 영역들은, 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6) 및 제2초기화 박막트랜지스터(T7)의 반도체층들을 이룰 수 있다. 즉 반도체층의 일부 영역들은, 박막트랜지스터의 액티브영역, 소스영역 또는 드레인영역을 이룰 수 있다.
반도체층은 기판(101) 상에 형성될 수 있다. 물론 기판(101) 상에는 버퍼층(111)이 형성되고, 반도체층은 버퍼층(111) 상에 형성될 수 있다.
버퍼층(111)은 기판(101)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(101) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층구조 또는 다층구조를 가질 수 있다. 일 예로, 버퍼층(111)은 제1버퍼층(111a)과 제2버퍼층(111b)이 적층된 구조를 가질 수 있으며, 이때 제1버퍼층(111a)과 제2버퍼층(111b)은 서로 다른 물질을 포함할 수 있다. 예컨대, 제1버퍼층(111a)은 실리콘나이트라이드를 포함하고, 제2버퍼층(111b)은 실리콘옥사이드를 포함할 수 있다.
이처럼, 제1버퍼층(111a)이 실리콘 질화물을 포함할 경우, 실리콘 질화물 형성 시 수소를 포함하도록 할 수 있다. 이를 통하여 버퍼층(111) 상에 형성되는 반도체층의 캐리어 모빌리티가 향상되어 박막트랜지스터(TFT)의 전기적 특성이 향상될 수 있다. 또한, 반도체층은 실리콘 물질을 포함할 수 있는데, 이 경우 실리콘을 포함하는 반도체층과 실리콘 산화물을 함유하는 제2버퍼층(111b)간의 계면 접합 특성이 향상되어, 박막트랜지스터(TFT)의 전기적 특성이 향상될 수 있다.
반도체층은 저온 폴리실리콘(Low Temperature Poly-Silicon; LTPS)을 포함할 수 있다. 폴리실리콘 물질은 전자이동도가 높아 (100㎠/Vs 이상), 에너지 소비 전력이 낮고 신뢰성이 우수하다. 다른 예로, 반도체층은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체를 포함할 수도 있다. 또는, 복수개의 박막트랜지스터들 중 일부 반도체층은 저온 폴리실리콘(LTPS)을 포함하고, 다른 일부 반도체층은 아모퍼스 실리콘(a-Si) 및/또는 산화물 반도체를 포함할 수도 있다.
이러한 반도체층의 소스영역들 및 드레인영역들은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은 각각 소스전극 및 드레인전극에 해당할 수 있다. 소스영역 및 드레인영역은 박막트랜지스터의 성질에 따라 서로 변경될 수 있다. 이하에서는, 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다. 도 2의 등가회로도에서는 반도체층의 특정 부분들이 P형 불순물로 도핑되어 박막트랜지스터들이 PMOS(p-channel MOSFET)로 구현되는 것으로 도시하고 있다. 물론 반도체층의 다른 부분들도 불순물로 도핑되어, 박막트랜지스터들 및/또는 커패시터 등을 상호 전기적으로 연결하는 배선 역할을 할 수 있다.
반도체층 상에는 제1게이트절연막(112)이 위치하며, 제1게이트절연막(112) 상에는 구동 게이트전극(G1), 스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1) 및 발광 제어라인(EL)이 위치할 수 있다. 제1게이트절연막(112)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2)를 포함할 수 있다.
스캔선(SL) 중 스위칭 및 보상 박막트랜지스터(T2, T3)의 제2,3액티브영역들(A2, A3)과 중첩하는 영역은 각각 스위칭 게이트전극(G2)과 보상 게이트전극(G3)이고, 이전 스캔선(SL-1) 중 제1초기화 박막트랜지스터(T4)의 제4액티브영역(A4)과 중첩하는 영역이 제1초기화 게이트전극(G4)이며, 이후 스캔선(SL+1) 중 제2초기화 박막트랜지스터(T7)의 제7액티브영역(A7)과 중첩하는 영역이 제2초기화 게이트전극(G7)이고, 발광 제어라인(EL) 중 동작제어 및 발광제어 박막트랜지스터(T5, T6)의 제5,6액티브영역들(A5, A6)과 중첩하는 영역이 각각 동작제어 게이트전극(G5) 및 발광제어 게이트전극(G6)일 수 있다.
구동 게이트전극(G1), 스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1) 및 발광 제어라인(EL)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층구조 또는 단층구조를 가질 수 있다. 일 예로, 구동 게이트전극(G1), 스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1) 및 발광 제어라인(EL)은 Mo/Al의 다층구조를 갖거나 Mo/Al/Mo의 다층구조를 가질 수 있다.
구동 게이트전극(G1), 스캔선(SL), 이전 스캔선(SL-1), 이후 스캔선(SL+1) 및 발광 제어라인(EL) 상에는 제2게이트절연막(113)이 위치할 수 있다. 제2게이트절연막(113)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2) 등을 포함할 수 있다.
제2게이트절연막(113) 상에는 전극전압라인(HL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)이 배치될 수 있다. 전극전압라인(HL)은 구동 게이트전극(G1)의 적어도 일부를 커버하며, 구동 게이트전극(G1)과 함께 스토리지 커패시터(Cst)를 형성할 수 있다.
스토리지 커패시터(Cst)의 하부전극(CE1)은 구동 박막트랜지스터(T1)의 게이트전극(G1)과 일체(一體)로 형성될 수 있다. 예컨대, 구동 박막트랜지스터(T1)의 게이트전극(G1)은 스토리지 커패시터(Cst)의 하부전극(CE1)으로의 기능을 수행할 수 있다. 전극전압라인(HL) 중 구동 게이트전극(G1)과 중첩하는 영역은 스토리지 커패시터(Cst)의 상부전극(CE2)이 될 수 있다. 따라서, 제2게이트절연막(113)은 스토리지 커패시터(Cst)의 유전체층의 기능을 할 수 있다.
전극전압라인(HL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층구조 또는 단층구조를 가질 수 있다. 일 예로, 전극전압라인(HL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2)은 Mo/Al의 다층구조를 갖거나 Mo/Al/Mo의 다층구조를 가질 수 있다.
전극전압라인(HL), 제1초기화전압선(VL1) 및 제2초기화전압선(VL2) 상에는 층간절연층(115)이 위치한다. 층간절연층(115)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2) 등을 포함할 수 있다.
층간절연층(115) 상에는 데이터라인(DL), 전원전압선(PL), 제1,2초기화연결선들(1173a, 1173b), 노드연결선(1174) 및 제1화소 접속메탈(11751)이 배치될 수 있다. 데이터라인(DL), 전원전압선(PL), 노드연결선(1174) 및 제1화소 접속메탈(11751)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층구조 또는 단층구조를 가질 수 있다. 일 예로, 데이터라인(DL), 전원전압선(PL), 노드연결선(1174) 및 제1화소 접속메탈(11751)은 Ti/Al/Ti의 다층구조를 가질 수 있다.
데이터라인(DL)은 컨택홀(1154)을 통해 스위칭 박막트랜지스터(T2)의 스위칭 소스영역(S2)에 접속될 수 있다. 필요에 따라 데이터라인(DL)의 일부는 스위칭 소스전극으로 이해될 수도 있다.
전원전압선(PL)은 층간절연층(115)에 형성된 컨택홀(1158)을 통해 커패시터(Cst)의 상부전극(CE2)과 접속될 수 있다. 따라서, 전극전압라인(HL)은 전원전압선(PL)과 동일한 전압 레벨(정전압)을 가질 수 있다. 또한, 전원전압선(PL)은 컨택홀(1155)을 통해 동작제어 드레인영역(D5)에 접속될 수 있다.
제1초기화전압선(VL1)은 제1초기화연결선(1173a)을 통해 제1초기화 박막트랜지스터(T4)에 연결되고, 제2초기화전압선(VL2)은 제2초기화연결선(1173b)을 통해 제2초기화 박막트랜지스터(T7)에 연결될 수 있다. 한편, 제1초기화전압선(VL1)과 제2초기화전압선(VL2)은 동일한 정전압(예컨대, -2V 등)을 가질 수 있다.
노드연결선(1174)의 일단은 컨택홀(1156)을 통해 보상 소스영역(S3)에 연결되고, 타단은 컨택홀(1157)을 통해 구동 게이트전극(G1)에 접속할 수 있다.
제1화소 접속메탈(11751)은 층간절연층(115), 제2게이트절연막(113) 및 제1게이트절연막(112)을 관통하는 제1화소 층간컨택홀(11531)을 통해서 발광제어 박막트랜지스터(T6)의 반도체층과 접속된다. 구체적으로, 제1화소 접속메탈(11751)은 제1화소 층간컨택홀(11531)을 통해서 발광제어 박막트랜지스터(T6)의 발광제어 드레인영역(D6)에 컨택한다. 제1영역(PX1) 내에서 발광제어 드레인영역(D6)을 갖는 반도체층을, 편의상 제1화소 반도체층이라 할 수 있다.
데이터라인(DL), 전원전압선(PL), 제1,2초기화연결선들(1173a 1173b), 노드연결선(1174) 및 제1화소 접속메탈(11751)은 보호절연막(116)으로 덮인다. 보호절연막(116)은 무기물을 포함할 수 있다. 구체적으로, 보호절연막(116)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2)를 포함할 수 있다.
보호절연막(116) 상에는 제1화소 브릿지전극(1181)이 위치한다. 이 제1화소 브릿지전극(1181)은 보호절연막(116)이 갖는 제1화소 보호컨택홀(1161)을 통해 제1화소 접속메탈(11751)에 컨택한다. 또한, 제1화소 브릿지전극(1181)은 그 상부에 위치한 제1화소 컨택홀(11631)을 통해서 유기발광 다이오드(OLED)의 제1화소전극(211)에 접속된다. 따라서 제1영역(PX1) 내의 발광제어 박막트랜지스터(T6)는 제1화소 접속메탈(11751)과 제1화소 브릿지전극(1181)을 통해 유기발광 다이오드(OLED)의 제1화소전극(211)과 전기적으로 연결될 수 있다. 참고로 도 6에서는 편의상 제1화소 보호컨택홀(1161)을 도시하지 않았으나, 제1화소 보호컨택홀(1161)은 평면도 상에서 제1화소 층간컨택홀(11531)과 거의 중첩하도록 위치할 수 있다.
이러한 제1화소 브릿지전극(1181)은 다양한 도전성 물질을 포함할 수 있다. 예컨대 제1화소 브릿지전극(1181)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층구조 또는 단층구조를 가질 수 있다. 일 예로, 제1화소 브릿지전극(1181)은 Ti/Al/Ti의 다층구조를 가질 수 있다.
제1화소 브릿지전극(1181) 상에는 평탄화층(117)이 위치하며, 평탄화층(117) 상에 유기발광 다이오드(OLED)가 위치할 수 있다.
한편, 도 2에서는 하나의 화소회로(PC)를 나타내고 있고 도 3에서는 제1영역(PX1) 내의 하나의 (부)화소의 구조를 설명하고 있지만, 동일한 화소회로(PC)를 가지는 복수개의 부화소들이 제1방향(x축 방향) 및 제2방향(y축 방향)을 따라 배열되며, 이때 제1초기화전압선(VL1), 이전 스캔선(SL-1), 제2초기화전압선(VL2) 및 이후 스캔선(SL+1)은 제2방향(y축 방향)을 따라 인접하게 배치된 두 개의 화소회로(PC)들에서 공유될 수 있다.
즉, 제1초기화전압선(VL1)과 이전 스캔선(SL-1)은, 도면을 기준으로 제2방향(y축 방향)을 따라 도 3에 도시된 제1영역(PX1)의 (+y 방향) 상부에 배치된 다른 영역의 제2초기화 박막트랜지스터에 전기적으로 연결될 수 있다. 따라서, 이전 스캔선(SL-1)에 인가되는 이전 스캔신호는 상기 다른 영역의 제2초기화 박막트랜지스터에 이후 스캔신호로서 전달될 수 있다. 이와 마찬가지로, 제2초기화전압선(VL2)과 이후 스캔선(SL+1)은, 도면을 기준으로 제2방향(y축 방향)을 따라 도 3에 도시된 제1영역(PX1)의 (-y 방향) 하부에 인접하여 배치된 또 다른 영역의 제1초기화 박막트랜지스터에 전기적으로 연결되어 이전 스캔신호와 초기화전압을 전달할 수 있다.
다시 도 5를 참조하면, 평탄화층(117)은 제1화소전극(211)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 평탄화층(117)은 유기물을 포함할 수 있으며, 단층구조 또는 다층구조를 가질 수 있다. 이러한, 평탄화층(117)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PXMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 또는 이들의 블렌드 등을 포함할 수 있다. 평탄화층(117)은 무기물을 포함할 수도 있다. 이러한, 평탄화층(117)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2) 등을 포함할 수 있다. 평탄화층(117)이 무기물을 포함하는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 한편, 평탄화층(117)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
제1영역(PX1) 내의 유기발광 다이오드(OLED)는 제1화소전극(211), 공통전극(230) 및 이들 사이에 위치하고 발광층을 포함하는 제1중간층(221)을 구비할 수 있다.
제1화소전극(211)은 제1화소 컨택홀(11631)을 통해 제1화소 브릿지전극(1181)에 접속되고, 제1화소 브릿지전극(1181)은 제1화소 보호컨택홀(1161)을 통해 제1화소 접속메탈(11751)에 접속되며, 제1화소 접속메탈(11751)은 제1화소 층간컨택홀(11531)을 통해 제1영역(PX1)의 발광제어 드레인영역(D6)에 접속할 수 있다. 제1화소전극(211)은 (반)투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 제1화소전극(211)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr 및 이들의 화합물 등을 포함하는 반사막과, 반사막 상에 형성된 투명 또는 반투명 전극층을 구비할 수 있다. 투명 또는 반투명 전극층은 인듐틴산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3; indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 및 알루미늄아연산화물(AZO; aluminum zinc oxide)을 포함하는 그룹에서 선택된 적어도 하나 이상을 구비할 수 있다. 일부 실시예에서, 제1화소전극(211)은 ITO/Ag/ITO로 적층된 구조를 가질 수 있다.
평탄화층(117) 상에는 화소정의막(119)이 배치될 수 있으며, 화소정의막(119)은 제1화소전극(211)의 중앙부가 노출되도록 하는 개구부를 가짐으로써 화소의 발광영역을 정의하는 역할을 할 수 있다. 또한, 화소정의막(119)은 제1화소전극(211)의 가장자리와 제1화소전극(211) 상부의 공통전극(230)의 사이의 거리를 증가시킴으로써 제1화소전극(211)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(119)은 폴리이미드, 폴리아미드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
제1중간층(221)은 유기발광층을 포함할 수 있다. 유기발광층은 적색, 녹색, 청색, 또는 백색의 빛을 방출하는 형광 또는 인광 물질을 포함하는 유기물을 포함할 수 있다. 유기발광층은 저분자 유기물 또는 고분자 유기물일 수 있으며, 유기발광층의 아래 및 위에는, 홀 수송층(HTL; hole transport layer), 홀 주입층(HIL; hole injection layer), 전자 수송층(ETL; electron transport layer) 및 전자 주입층(EIL; electron injection layer) 등과 같은 기능층이 선택적으로 더 배치될 수 있다. 제1중간층(221)은 제1화소전극(211) 각각에 대응하여 배치될 수 있다. 그러나, 이에 한정되지 않으며, 제1중간층(221)에 포함된 층들 중 홀 수송층, 홀 주입층, 전자 수송층 또는 전자 주입층 등과 같은 층은 제1영역(PX1) 내의 제1화소전극(211)과 다른 영역 내의 화소전극에 걸쳐서 일체(一體)로 형성될 수 있다. 이러한 제1중간층(221)은 잉크젯 프린팅법, 증착법 또는 레이저 열전사법 등의 다양한 방법으로 형성할 수 있다.
공통전극(230)은 투광성 전극 또는 반사 전극일 수 있다. 일부 실시예에서, 공통전극(230)은 투명 또는 반투명 전극일 수 있으며, Li, Ca, LiF/Ca, LiF/Al, Al, Ag, Mg 및 이들의 화합물을 포함하는 일함수가 작은 금속 박막을 포함할 수 있다. 또한, 금속 박막 외에 ITO, IZO, ZnO 또는 In2O3 등의 TCO(transparent conductive oxide)막을 더 포함할 수 있다. 이러한 공통전극(230)은 제1영역(PX1) 내의 제1화소전극(211)과 다른 영역들 내의 화소전극들에 걸쳐서 일체(一體)로 형성될 수 있다.
공통전극(230) 상에는 제1무기봉지층(310), 제2무기봉지층(320) 및 이들 사이에 개재된 유기봉지층(330)을 포함하는 봉지층(300)이 위치할 수 있다.
제1무기봉지층(310)과 제2무기봉지층(320)은 실리콘옥사이드(SiO2), 실리콘나이트라이드(SiNx), 실리콘옥시나이트라이드(SiON), 알루미늄옥사이드(Al2O3), 티타늄옥사이드(TiO2), 탄탈륨옥사이드(Ta2O5), 하프늄옥사이드(HfO2) 또는 징크옥사이드(ZnO2)를 포함할 수 있다. 유기봉지층(330)은 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트, 폴리카보네이트, 폴리이미드, 폴리에틸렌설포네이트, 폴리옥시메틸렌, 폴리아릴레이트, 헥사메틸디실록산, 아크릴계 수지(예를 들면, 폴리메틸메타크릴레이트, 폴리아크릴산 등) 또는 이의 임의의 조합을 포함할 수 있다.
이와 같은 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 제1화소전극(211)이 제1화소 접속메탈(11751)에 직접 컨택하는 것이 아니라, 제1화소 브릿지전극(1181)을 통해 제1화소 접속메탈(11751)에 전기적으로 연결된다. 이에 따라 평탄화층(117) 내에서 제1화소전극(211)이 통과하는 제1화소 컨택홀(11631)의 위치가, 제1화소 접속메탈(11751)의 영역에 의해 제한되지 않도록 할 수 있다.
제1화소 접속메탈(11751)은 층간절연층(115) 상에 위치하는데, 층간절연층(115) 상에는 제1화소 접속메탈(11751) 외에도 데이터라인(DL), 전원전압선(PL), 제1,2초기화연결선들(1173a, 1173b) 및/또는 노드연결선(1174) 등이 위치한다. 따라서 제1영역(PX1) 내에서 제1화소 접속메탈(11751)의 위치에는 제약이 있을 수밖에 없으며, 제1화소전극(211)이 제1화소 접속메탈(11751)에 직접 컨택한다면 제1화소 컨택홀(11631)의 위치에도 제약이 있을 수밖에 없다.
하지만 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 제1화소전극(211)은 제1화소 브릿지전극(1181)을 통해 제1화소 접속메탈(11751)에 전기적으로 연결된다. 이에 따라 평탄화층(117) 내에서 제1화소전극(211)이 통과하는 제1화소 컨택홀(11631)의 위치가, 제1화소 접속메탈(11751)의 영역에 의해 제한되지 않도록 할 수 있다. 이에 따라 기판(101)에 수직인 방향에서 바라볼 시, 제1화소 컨택홀(11631)이 제1화소 보호컨택홀(1161) 외측에 위치하도록 할 수 있다. 물론 나아가 도 3 및 도 5에 도시된 것과, 같이 기판(101)에 수직인 방향에서 바라볼 시, 제1화소 컨택홀(11631)이 제1화소 접속메탈(11751) 외측에 위치하도록 할 수도 있다.
참고로 도 5에 도시된 것과 같이 화소정의막(119)은 제1화소전극(211)의 가장자리를 덮는데, 제1화소전극(211)의 제1화소 컨택홀(11631)에 대응하는 부분도 덮는다. 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 평탄화층(117) 내에서 제1화소전극(211)이 통과하는 제1화소 컨택홀(11631)의 위치가, 제1화소 접속메탈(11751)의 영역에 의해 제한되지 않는다. 따라서 제1화소 컨택홀(11631)의 위치를 용이하게 변경할 수 있으며, 그 결과 화소정의막(119)이 제1화소전극(211)을 노출시키는 개구의 크기를 필요에 따라 용이하게 넓힐 수 있어, 개구율을 높일 수 있다.
한편 제1중간층(221)을 형성할 시, 예컨대 제1중간층(221)이 포함하는 발광층을 형성할 시, 잉크젯 프린팅법으로 발광층을 형성할 수도 있다. 잉크젯 프린팅법으로 제1중간층(221)이 포함하는 층을 형성할 시, 제1화소전극(211)의 상면이 평탄해야 할 필요가 있다. 제1화소전극(211)의 상면이 평탄하지 않으면, 액상 공정인 잉크젯 프린팅법의 특성 상 잉크젯 프린팅법으로 형성된 층의 두께가 균일하지 않게 되기 때문이다. 따라서 제1화소전극(211)이 형성되는 평탄화층(117)의 상면이 평탄할 필요가 있다. 종래에는 이를 위해 평탄화층(117)의 두께를 충분히 두껍게 해야만 했고, 그에 따라 평탄화층(117) 내의 제1화소 컨택홀(11631)의 깊이가 깊어질 수밖에 없었다. 제1화소 컨택홀(11631)의 내측면은 기판(101)에 수직이 아닌 기울어진 형상을 갖기에, 제1화소 컨택홀(11631)의 깊이가 깊어질수록 제1화소전극(211)의 제1화소 컨택홀(11631) 상의 부분의 면적이 증가하게 된다. 화소정의막(119)은 제1화소전극(211)의 제1화소 컨택홀(11631) 상의 부분을 덮기에, 화소정의막(119)이 제1화소전극(211)을 노출시키는 개구의 크기에 제약이 있을 수밖에 없다.
하지만 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 평탄화층(117) 내에서 제1화소전극(211)이 통과하는 제1화소 컨택홀(11631)의 위치가, 제1화소 접속메탈(11751)의 영역에 의해 제한되지 않는다. 따라서 제1화소 컨택홀(11631)의 위치를 용이하게 변경할 수 있으며, 그 결과 화소정의막(119)이 제1화소전극(211)을 노출시키는 개구의 크기를 필요에 따라 용이하게 넓힐 수 있어, 개구율을 높일 수 있다.
참고로 도 3 내지 도 5에서는 화소회로가 보상회로를 포함하여 7개의 박막트랜지스터들과 1개의 커패시터를 구비하는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 화소회로는 3개의 박막트랜지스터들과 1개의 커패시터를 구비할 수도 있다. 이 경우 각 회소회로는 보상회로를 포함하지 않고, 디스플레이영역 외측에 위치한 보상회로를 이용하여 디스플레이영역 내에서 휘도 불균일 등의 문제가 발생하지 않도록 할 수도 있다.
도 6은 도 1의 디스플레이 장치가 포함하는 화소들의 일부 구성요소들을 개략적으로 도시하는 배치도이다. 도 6에서는 제1영역(PX1) 외에 제2영역(PX2)도 도시하고 있다. 도 6에 도시된 제1영역(PX1)은 도 3 및 도 5를 참조하여 전술한 실시예에 따른 유기발광 디스플레이 장치가 갖는 제1영역(PX1)과 동일한 구조를 가질 수 있다.
기판(101)의 제2영역(PX2)에도 제1영역(PX1)과 유사한 구조의 구성요소들이 위치할 수 있다. 예컨대 제2화소 반도체층이 기판(101) 상에 위치하는데, 이러한 제2화소 반도체층은 제2영역(PX2) 내에서 제2화소 드레인영역을 갖는다. 이러한 제2화소 반도체층은 도 5에 도시된 것과 같은 제1영역(PX1) 내에서 제1화소 드레인영역(D6)을 갖는 제1화소 반도체층과 동일한 구조를 취할 수 있다.
제2화소 접속메탈(11752)은 제2화소 반도체층을 덮는 층간절연층(115) 상에 위치하고, 층간절연층(115)이 갖는 제2화소 층간컨택홀(11532)을 통해 제2화소 드레인영역에 컨택한다. 제2화소 브릿지전극(1182)은 제2화소 접속메탈(11752)을 덮는 보호절연막(116) 상에 위치하고, 보호절연막(116)이 갖는 제2화소 보호컨택홀을 통해 제2화소 접속메탈(11752)에 컨택한다. 도 6에서는 편의상 제2화소 보호컨택홀을 표시하지 않았으나, 제2화소 보호컨택홀은 평면도 상에서 제2화소 층간컨택홀(11532)과 거의 중첩하도록 위치할 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다. 이러한 제2화소 접속메탈(11752), 제2화소 층간컨택홀(11532), 제2화소 브릿지전극(1182) 및 제2화소 보호컨택홀의 상호 위치관계는, 도 5에 도시된 제1화소 접속메탈(11751), 제1화소 층간컨택홀(11531), 제1화소 브릿지전극(1181) 및 제1화소 보호컨택홀(1161)의 상호 위치관계와 동일/유사하다.
제2화소전극(212)은 제2화소 브릿지전극(1182)을 덮는 평탄화층(117) 상에 위치하고, 평탄화층(117)이 갖는 제2화소 컨택홀(11632)을 통해 제2화소 브릿지전극(1182)에 접속한다. 이때, 기판(101)에 수직인 방향에서 바라볼 시 제2화소 컨택홀(11632)은 제2화소 보호컨택홀 외측에 위치한다. 구체적으로, 기판(101)에 수직인 방향에서 바라볼 시 제2화소 컨택홀(11632)은 제2화소 접속메탈(11752) 외측에 위치할 수 있다.
이와 같은 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 제2화소전극(212)이 제2화소 접속메탈(11752)에 직접 컨택하는 것이 아니라, 제2화소 브릿지전극(1182)을 통해 제2화소 접속메탈(11752)에 전기적으로 연결된다. 이에 따라 평탄화층(117) 내에서 제2화소전극(212)이 통과하는 제2화소 컨택홀(11632)의 위치가, 제2화소 접속메탈(11752)의 영역에 의해 제한되지 않도록 할 수 있다.
제2화소 접속메탈(11752)은 층간절연층(115) 상에 위치하는데, 층간절연층(115) 상에는 다양한 제2화소 접속메탈(11752) 외에도 다양한 도전층들이 위치한다. 따라서 제2영역(PX2) 내에서 제2화소 접속메탈(11752)의 위치에는 제약이 있을 수밖에 없으며, 제2화소전극(212)이 제2화소 접속메탈(11752)에 직접 컨택한다면 제2화소 컨택홀(11632)의 위치에도 제약이 있을 수밖에 없다.
하지만 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 제2화소전극(212)은 제2화소 브릿지전극(1182)을 통해 제2화소 접속메탈(11752)에 전기적으로 연결된다. 이에 따라 평탄화층(117) 내에서 제2화소전극(212)이 통과하는 제2화소 컨택홀(11632)의 위치가, 제2화소 접속메탈(11752)의 영역에 의해 제한되지 않도록 할 수 있다. 이에 따라 기판(101)에 수직인 방향에서 바라볼 시, 제2화소 컨택홀(11632)이 제2화소 보호컨택홀(1162) 외측에 위치하도록 할 수 있다. 물론 나아가 도 6에 도시된 것과, 같이 기판(101)에 수직인 방향에서 바라볼 시, 제2화소 컨택홀(11632)이 제2화소 접속메탈(11752) 외측에 위치하도록 할 수도 있다.
참고로 화소정의막(119)은 제2화소전극(212)의 가장자리를 덮는데, 제2화소전극(212)의 제2화소 컨택홀(11632)에 대응하는 부분도 덮는다. 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 평탄화층(117) 내에서 제2화소전극(212)이 통과하는 제2화소 컨택홀(11632)의 위치가, 제2화소 접속메탈(11752)의 영역에 의해 제한되지 않는다. 따라서 제2화소 컨택홀(11632)의 위치를 용이하게 변경할 수 있으며, 그 결과 화소정의막(119)이 제2화소전극(212)을 노출시키는 개구의 크기를 필요에 따라 용이하게 넓힐 수 있어, 개구율을 높일 수 있다.
한편, 도 6에 도시된 것과 같이 제2화소 컨택홀(11632)이 제2영역(PX2) 내에 위치하지 않고 제1영역(PX1) 내에 위치하도록 할 수 있다. 이에 따라 제2영역(PX2) 내에서의 제2화소전극(212)의 면적을 획기적으로 넓힐 수 있다. 이 경우, 제2화소전극(212)의 면적은 제1화소전극(211)의 면적보다 넓을 수 있다.
예컨대 제2영역(PX2)의 제2화소전극(212) 상에 위치하는 제2발광층의 발광효율 이 제1영역(PX1)의 제1화소전극(211) 상에 위치하는 제1발광층의 발광효율보다 낮을 경우, 기판(101)에 수직인 방향에서 바라볼 시 제2발광층의 면적이 제1발광층의 면적보다 넓도록 할 필요가 있다. 본 실시예에 따른 유기발광 디스플레이 장치의 경우 제2화소전극(212)의 면적이 제1화소전극(211)의 면적보다 넓도록 할 수 있기에, 제2발광층의 면적이 제1발광층의 면적보다 넓도록 할 수 있다. 제3발광층은 예컨대 녹색파장의 광을 방출하는 발광층이고, 제1발광층은 예컨대 적색파장의 광을 방출하는 발광층일 수 있다.
물론 도 6에 도시된 것과 달리, 제2화소 컨택홀(11632)이 제1영역(PX1) 내에 위치하는 것이 아니라 제2영역(PX2) 내에 위치하되, 제1영역(PX1)에 인접하여 위치하도록 할 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다.
도 6에서는 제1영역(PX1)과 제2영역(PX2) 외에 제3영역(PX3)도 도시하고 있다. 제1영역(PX1) 내지 제3영역(PX3)은 순차로 위치할 수 있다. 도 6에 도시된 제3영역(PX3)은 도 3 및 도 5를 참조하여 전술한 실시예에 따른 유기발광 디스플레이 장치가 갖는 제1영역(PX1)과 동일한 구조를 가질 수 있다.
기판(101)의 제3영역(PX3)에도 제1영역(PX1)과 유사한 구조의 구성요소들이 위치할 수 있다. 예컨대 제3화소 반도체층이 기판(101) 상에 위치하며, 제3영역(PX3) 내에서 제3화소 드레인영역을 갖는다. 이러한 제3화소 반도체층은 도 5에 도시된 것과 같은 제1영역(PX1) 내에서 제1화소 드레인영역(D6)을 갖는 제1화소 반도체층과 동일한 구조를 취할 수 있다.
제3화소 접속메탈(11753)은 제3화소 반도체층을 덮는 층간절연층(115) 상에 위치하고, 층간절연층(115)이 갖는 제3화소 층간컨택홀(11533)을 통해 제3화소 드레인영역에 컨택한다. 제3화소 브릿지전극(1183)은 제3화소 접속메탈(11753)을 덮는 보호절연막(116) 상에 위치하고, 보호절연막(116)이 갖는 제3화소 보호컨택홀을 통해 제3화소 접속메탈(11753)에 컨택한다. 도 6에서는 편의상 제3화소 보호컨택홀을 표시하지 않았으나, 제3화소 보호컨택홀은 평면도 상에서 제3화소 층간컨택홀(11533)과 거의 중첩하도록 위치할 수 있다. 이는 후술하는 실시예들 및 그 변형예들에 있어서도 마찬가지이다. 이러한 제3화소 접속메탈(11753), 제3화소 층간컨택홀(11533), 제3화소 브릿지전극(1183) 및 제3화소 보호컨택홀의 상호 위치관계는, 도 5에 도시된 제1화소 접속메탈(11751), 제1화소 층간컨택홀(11531), 제1화소 브릿지전극(1181) 및 제1화소 보호컨택홀(1161)의 상호 위치관계와 동일/유사하다.
제3화소전극(213)은 제3화소 브릿지전극(1183)을 덮는 평탄화층(117) 상에 위치하고, 평탄화층(117)이 갖는 제3화소 컨택홀(11633)을 통해 제3화소 브릿지전극(1183)에 접속한다. 이때, 기판(101)에 수직인 방향에서 바라볼 시 제3화소 컨택홀(11633)은 제3화소 보호컨택홀 외측에 위치한다. 구체적으로, 기판(101)에 수직인 방향에서 바라볼 시 제3화소 컨택홀(11633)은 제3화소 접속메탈(11753) 외측에 위치할 수 있다.
이와 같은 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 제3화소전극(213)이 제3화소 접속메탈(11753)에 직접 컨택하는 것이 아니라, 제3화소 브릿지전극(1183)을 통해 제3화소 접속메탈(11753)에 전기적으로 연결된다. 이에 따라 평탄화층(117) 내에서 제3화소전극(213)이 통과하는 제3화소 컨택홀(11633)의 위치가, 제3화소 접속메탈(11753)의 영역에 의해 제한되지 않도록 할 수 있다.
제3화소 접속메탈(11753)은 층간절연층(115) 상에 위치하는데, 층간절연층(115) 상에는 다양한 제3화소 접속메탈(11753) 외에도 다양한 도전층들이 위치한다. 따라서 제3영역(PX3) 내에서 제3화소 접속메탈(11753)의 위치에는 제약이 있을 수밖에 없으며, 제3화소전극(213)이 제3화소 접속메탈(11753)에 직접 컨택한다면 제3화소 컨택홀(11633)의 위치에도 제약이 있을 수밖에 없다.
하지만 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 제3화소전극(213)은 제3화소 브릿지전극(1183)을 통해 제3화소 접속메탈(11753)에 전기적으로 연결된다. 이에 따라 평탄화층(117) 내에서 제3화소전극(213)이 통과하는 제3화소 컨택홀(11633)의 위치가, 제3화소 접속메탈(11753)의 영역에 의해 제한되지 않도록 할 수 있다. 이에 따라 기판(101)에 수직인 방향에서 바라볼 시, 제3화소 컨택홀(11633)이 제3화소 보호컨택홀(1163) 외측에 위치하도록 할 수 있다. 물론 나아가 도 6에 도시된 것과, 같이 기판(101)에 수직인 방향에서 바라볼 시, 제3화소 컨택홀(11633)이 제3화소 접속메탈(11753) 외측에 위치하도록 할 수도 있다.
참고로 화소정의막(119)은 제3화소전극(213)의 가장자리를 덮는데, 제3화소전극(213)의 제3화소 컨택홀(11633)에 대응하는 부분도 덮는다. 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 평탄화층(117) 내에서 제3화소전극(213)이 통과하는 제3화소 컨택홀(11633)의 위치가, 제3화소 접속메탈(11753)의 영역에 의해 제한되지 않는다. 따라서 제3화소 컨택홀(11633)의 위치를 용이하게 변경할 수 있으며, 그 결과 화소정의막(119)이 제3화소전극(213)을 노출시키는 개구의 크기를 필요에 따라 용이하게 넓힐 수 있어, 개구율을 높일 수 있다.
한편, 도 6에 도시된 것과 같이 제3화소 컨택홀(11633)이 제3영역(PX3) 내에 위치하지 않고, 제2화소 컨택홀(11632)과 마찬가지로 제1영역(PX1) 내에 위치하도록 할 수 있다. 이에 따라 제3영역(PX3) 내에서의 제3화소전극(213)의 면적을 획기적으로 넓힐 수 있다. 이 경우, 제3화소전극(213)의 면적은 제1화소전극(211)의 면적보다 넓을 수 있다. 물론 제3화소전극(213)의 면적은 제1화소전극(211)의 면적보다 넓은 면적을 갖는 제2화소전극(212)의 면적보다도 넓을 수 있다. 예컨대 제3영역(PX3)의 제3화소전극(213) 상에 위치하는 제3발광층의 발광효율 이 제1영역(PX1)의 제1화소전극(211) 상에 위치하는 제1발광층의 발광효율 및 제2영역(PX2)의 제2화소전극(212) 상에 위치하는 제2발광층의 발광효율보다 낮을 경우, 기판(101)에 수직인 방향에서 바라볼 시 제3발광층의 면적이 제1발광층의 면적 및 제2발광층의 면적보다 넓도록 할 필요가 있다.
본 실시예에 따른 유기발광 디스플레이 장치의 경우 제3화소전극(213)의 면적이 제1화소전극(211)의 면적 및 제2화소전극(212)의 면적보다 넓도록 할 수 있기에, 제3발광층의 면적이 제1발광층의 면적 및 제2발광층의 면적보다 넓도록 할 수 있다. 제3발광층은 예컨대 청색파장의 광을 방출하는 발광층이고, 제1발광층은 예컨대 적색파장의 광을 방출하는 발광층일 수 있다. 이 경우 제2화소전극(212) 상의 제2발광층은 예컨대 녹색파장의 광을 방출하는 발광층일 수 있다.
도 6에서는 제3화소 컨택홀(11633)이 제2화소 컨택홀(11632)과 마찬가지로 제1영역(PX1) 내에 위치하는 경우에 대해 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 본 발명의 다른 일 실시예에 따른 디스플레이 장치가 포함하는 화소들의 일부 구성요소들을 개략적으로 도시하는 배치도인 도 7에 도시된 것과 같이, 제2화소 컨택홀(11632)은 제1영역(PX1) 내에 위치하고, 제3화소 컨택홀(11633)은 제2영역(PX2) 내에 위치하도록 할 수도 있다. 이 경우에도 제3화소전극(213)의 면적은 제1화소전극(211)의 면적보다 넓은 면적을 갖는 제2화소전극(212)의 면적보다도 넓을 수 있다.
한편, 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치가 포함하는 화소들의 일부 구성요소들을 개략적으로 도시하는 배치도인 도 8에 도시된 것과 같이, 제1영역(PX1)의 일측에 제2영역(PX2)이 위치하고, 제1영역(PX1)의 타측에 제3영역(PX3)이 위치할 수도 있다. 이 경우에도, 제2화소 컨택홀(11632)이 제1영역(PX1) 내에 위치하고, 제3화소 컨택홀(11633)도 제1영역(PX1) 내에 위치하도록 할 수 있다. 이를 통해 제2영역(PX2)과 제3영역(PX3)에서의 개구율을 제1영역(PX1)에서의 개구율보다 높일 수 있다.
도 9는 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치가 포함하는 화소에 있어서의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 도시하는 배치도이고, 도 10은 도 9의 일부분을 개략적으로 도시하는 단면도이다. 구체적으로, 도 9는 본 실시예에 따른 유기발광 디스플레이 장치가 포함하는 제1영역(PX1)에서의 각종 구성요소들의 위치를 개략적으로 도시하는 배치도이다. 본 실시예에 따른 유기발광 디스플레이 장치가 갖는 구성요소들 중 전술한 실시예에 따른 유기발광 디스플레이 장치가 갖는 구성요소와 동일/유사한 것들에 대해서는 편의상 설명을 생략한다.
본 실시예에 따른 유기발광 디스플레이 장치가 도 3 등을 참조하여 전술한 실시예에 따른 유기발광 디스플레이 장치와 상이한 점은, 제1영역(PX1) 내에 제1화소 브릿지전극(1181)이 존재하지 않는다는 점이다. 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 제1화소전극(211)은 제1화소 접속메탈(11751)에 직접 접속한다. 즉, 평탄화층(117) 상에 위치한 제1화소전극(211)은 평탄화층(117)이 갖는 제1화소 컨택홀(11631)과 보호절연막(116)이 갖는 제1화소 보호컨택홀(1161)을 통해 제1화소 접속메탈(11751)에 직접 접속한다.
이와 달리, 제2영역(PX2)에서는 평탄화층(117) 상에 위치하는 제2화소전극(212)은 제2화소 브릿지전극(1182)에 접속하여, 제2화소 브릿지전극(1182)을 통해 제2화소 접속메탈(11752)에 전기적으로 연결된다. 즉, 제2화소 브릿지전극(1182)이 제2화소 접속메탈(11752)을 덮는 보호절연막(116) 상에 위치하고, 보호절연막(116)이 갖는 제2화소 보호컨택홀을 통해 제2화소 접속메탈(11752)에 컨택하며, 제2화소 브릿지전극(1182)을 덮는 평탄화층(117) 상에 위치하는 제2화소전극(212)은 평탄화층(117)이 갖는 제2화소 컨택홀(11632)을 통해 제2화소 브릿지전극(1182)에 접속한다. 이때, 기판(101)에 수직인 방향에서 바라볼 시 제2화소 컨택홀(11632)은 제2화소 보호컨택홀 외측에 위치한다. 구체적으로, 기판(101)에 수직인 방향에서 바라볼 시 제2화소 컨택홀(11632)은 제2화소 접속메탈(11752) 외측에 위치할 수 있다.
이와 같은 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 제2화소전극(212)이 제2화소 접속메탈(11752)에 직접 컨택하는 것이 아니라, 제2화소 브릿지전극(1182)을 통해 제2화소 접속메탈(11752)에 전기적으로 연결된다. 이에 따라 평탄화층(117) 내에서 제2화소전극(212)이 통과하는 제2화소 컨택홀(11632)의 위치가, 제2화소 접속메탈(11752)의 영역에 의해 제한되지 않도록 할 수 있다. 이 경우, 기판(101)에 수직인 방향에서 바라볼 시, 제2화소 컨택홀(11632)이 제2화소 보호컨택홀(1162) 외측에 위치하도록 할 수 있다. 물론 나아가 도 11에 도시된 것과, 같이 기판(101)에 수직인 방향에서 바라볼 시, 제2화소 컨택홀(11632)이 제2화소 접속메탈(11752) 외측에 위치하도록 할 수도 있다.
전술한 것과 같이 화소정의막(119)은 제2화소전극(212)의 가장자리를 덮는데, 제2화소전극(212)의 제2화소 컨택홀(11632)에 대응하는 부분도 덮는다. 본 실시예에 따른 유기발광 디스플레이 장치의 경우 제2화소 컨택홀(11632)의 위치를 용이하게 변경할 수 있으며, 그 결과 화소정의막(119)이 제2화소전극(212)을 노출시키는 개구의 크기를 필요에 따라 용이하게 넓힐 수 있어, 개구율을 높일 수 있다.
한편, 도 11에 도시된 것과 같이 제2화소 컨택홀(11632)이 제2영역(PX2) 내에 위치하지 않고 제1영역(PX1) 내에 위치하도록 할 수 있다. 이에 따라 제2영역(PX2) 내에서의 제2화소전극(212)의 면적을 획기적으로 넓힐 수 있다. 이 경우, 제2화소전극(212)의 면적은 제1화소전극(211)의 면적보다 넓을 수 있다. 예컨대 제2영역(PX2)의 제2화소전극(212) 상에 위치하는 제2발광층의 발광효율 이 제1영역(PX1)의 제1화소전극(211) 상에 위치하는 제1발광층의 발광효율보다 낮을 경우, 기판(101)에 수직인 방향에서 바라볼 시 제2발광층의 면적이 제1발광층의 면적보다 넓도록 할 필요가 있다. 본 실시예에 따른 유기발광 디스플레이 장치의 경우 제2화소전극(212)의 면적이 제1화소전극(211)의 면적보다 넓도록 할 수 있기에, 제2발광층의 면적이 제1발광층의 면적보다 넓도록 할 수 있다. 제3발광층은 예컨대 녹색파장의 광을 방출하는 발광층이고, 제1발광층은 예컨대 적색파장의 광을 방출하는 발광층일 수 있다.
도 11에서는 제1영역(PX1)과 제2영역(PX2) 외에 제3영역(PX3)도 도시하고 있다. 제1영역(PX1) 내지 제3영역(PX3)은 순차로 위치할 수 있다. 도 11에 도시된 제3영역(PX3)은 도 3 및 도 5를 참조하여 전술한 실시예에 따른 유기발광 디스플레이 장치가 갖는 제1영역(PX1)과 동일한 구조를 가질 수 있다.
기판(101)의 제3영역(PX3)에도 제1영역(PX1)과 유사한 구조의 구성요소들이 위치할 수 있다. 예컨대 제3화소 반도체층이 기판(101) 상에 위치하며, 제3영역(PX3) 내에서 제3화소 드레인영역을 갖는다. 이러한 제3화소 반도체층은 도 10에 도시된 것과 같은 제1영역(PX1) 내에 위치하는 제1화소 드레인영역(D6)을 갖는 제1화소 반도체층과 동일한 구조를 취할 수 있다.
제3화소 접속메탈(11753)은 제3화소 반도체층을 덮는 층간절연층(115) 상에 위치하고, 층간절연층(115)이 갖는 제3화소 층간컨택홀(11533)을 통해 제3화소 드레인영역에 컨택한다. 제3화소 브릿지전극(1183)은 제3화소 접속메탈(11753)을 덮는 보호절연막(116) 상에 위치하고, 보호절연막(116)이 갖는 제3화소 보호컨택홀을 통해 제3화소 접속메탈(11753)에 컨택한다.
제3화소전극(213)은 제3화소 브릿지전극(1183)을 덮는 평탄화층(117) 상에 위치하고, 평탄화층(117)이 갖는 제3화소 컨택홀(11633)을 통해 제3화소 브릿지전극(1183)에 접속한다. 이때, 기판(101)에 수직인 방향에서 바라볼 시 제3화소 컨택홀(11633)은 제3화소 보호컨택홀 외측에 위치한다. 구체적으로, 기판(101)에 수직인 방향에서 바라볼 시 제3화소 컨택홀(11633)은 제3화소 접속메탈(11753) 외측에 위치할 수 있다.
이와 같은 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 제3화소전극(213)이 제3화소 접속메탈(11753)에 직접 컨택하는 것이 아니라, 제3화소 브릿지전극(1183)을 통해 제3화소 접속메탈(11753)에 전기적으로 연결된다. 이에 따라 평탄화층(117) 내에서 제3화소전극(213)이 통과하는 제3화소 컨택홀(11633)의 위치가, 제3화소 접속메탈(11753)의 영역에 의해 제한되지 않도록 할 수 있다. 이 경우 기판(101)에 수직인 방향에서 바라볼 시, 제3화소 컨택홀(11633)이 제3화소 보호컨택홀(1163) 외측에 위치하도록 할 수 있다. 물론 나아가 도 11에 도시된 것과, 같이 기판(101)에 수직인 방향에서 바라볼 시, 제3화소 컨택홀(11633)이 제3화소 접속메탈(11753) 외측에 위치하도록 할 수도 있다.
참고로 화소정의막(119)은 제3화소전극(213)의 가장자리를 덮는데, 제3화소전극(213)의 제3화소 컨택홀(11633)에 대응하는 부분도 덮는다. 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 평탄화층(117) 내에서 제3화소전극(213)이 통과하는 제3화소 컨택홀(11633)의 위치가, 제3화소 접속메탈(11753)의 영역에 의해 제한되지 않는다. 따라서 제3화소 컨택홀(11633)의 위치를 용이하게 변경할 수 있으며, 그 결과 화소정의막(119)이 제3화소전극(213)을 노출시키는 개구의 크기를 필요에 따라 용이하게 넓힐 수 있어, 개구율을 높일 수 있다.
한편, 도 11에 도시된 것과 같이 제3화소 컨택홀(11633)이 제3영역(PX3) 내에 위치하지 않고, 제2화소 컨택홀(11632)과 마찬가지로 제1영역(PX1) 내에 위치하도록 할 수 있다. 이에 따라 제3영역(PX3) 내에서의 제3화소전극(213)의 면적을 획기적으로 넓힐 수 있다. 이 경우, 제3화소전극(213)의 면적은 제1화소전극(211)의 면적보다 넓을 수 있다. 물론 제3화소전극(213)의 면적은 제1화소전극(211)의 면적보다 넓은 면적을 갖는 제2화소전극(212)의 면적보다도 넓을 수 있다. 이에 따라 제3화소전극(213) 상의 제3발광층의 면적이 제1화소전극(211) 상의 제1발광층의 면적 및 제2화소전극(212) 상의 제2발광층의 면적보다 넓도록 할 수 있다. 제3발광층은 예컨대 청색파장의 광을 방출하는 발광층이고, 제1발광층은 예컨대 적색파장의 광을 방출하는 발광층일 수 있다. 이 경우 제2화소전극(212) 상의 제2발광층은 예컨대 녹색파장의 광을 방출하는 발광층일 수 있다.
도 11에서는 제3화소 컨택홀(11633)이 제2화소 컨택홀(11632)과 마찬가지로 제1영역(PX1) 내에 위치하는 경우에 대해 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 본 발명의 다른 일 실시예에 따른 디스플레이 장치가 포함하는 화소들의 일부 구성요소들을 개략적으로 도시하는 배치도인 도 12에 도시된 것과 같이, 제2화소 컨택홀(11632)은 제1영역(PX1) 내에 위치하고, 제3화소 컨택홀(11633)은 제2영역(PX2) 내에 위치하도록 할 수도 있다. 이 경우에도 제3화소전극(213)의 면적은 제1화소전극(211)의 면적보다 넓은 면적을 갖는 제2화소전극(212)의 면적보다도 넓을 수 있다.
한편, 본 발명의 또 다른 일 실시예에 따른 디스플레이 장치가 포함하는 화소들의 일부 구성요소들을 개략적으로 도시하는 배치도인 도 13에 도시된 것과 같이, 제1영역(PX1)의 일측에 제2영역(PX2)이 위치하고, 제1영역(PX1)의 타측에 제3영역(PX3)이 위치할 수도 있다. 이 경우에도, 제2화소 컨택홀(11632)이 제1영역(PX1) 내에 위치하고, 제3화소 컨택홀(11633)도 제1영역(PX1) 내에 위치하도록 할 수 있다. 이를 통해 제2영역(PX2)과 제3영역(PX3)에서의 개구율을 제1영역(PX1)에서의 개구율보다 높일 수 있다.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
T1: 구동 박막트랜지스터 T2: 스위칭 박막트랜지스터
T3: 보상 박막트랜지스터 T4: 제1초기화 박막트랜지스터
T5: 동작제어 박막트랜지스터 T6: 발광제어 박막트랜지스터
T7: 제2초기화 박막트랜지스터 PX1: 제1영역
PX2: 제2영역 PX3: 제3영역
101: 기판 111: 버퍼층
112: 제1게이트절연막 113: 제2게이트절연막
115: 층간절연층 116: 보호절연막
117: 평탄화층 119: 화소정의막
211: 제1화소전극 212: 제2화소전극
213: 제3화소전극 221: 제1중간층
230: 공통전극 300: 봉지층
1161: 제1화소 보호컨택홀 1162: 제2화소 보호컨택홀
1163: 제3화소 보호컨택홀 1181: 제1화소 브릿지전극
1182: 제2화소 브릿지전극 1183: 제3화소 브릿지전극
11531: 제1화소 층간컨택홀 11532: 제2화소 층간컨택홀
11533: 제3화소 층간컨택홀 11631: 제1화소 컨택홀
11632: 제2화소 컨택홀 11633: 제3화소 컨택홀
11751: 제1화소 접속메탈 11752: 제2화소 접속메탈
11753: 제3화소 접속메탈

Claims (22)

  1. 제1영역을 갖는 기판;
    상기 기판 상에 위치하고, 상기 제1영역 내에서 제1화소 드레인영역을 갖는, 제1화소 반도체층;
    상기 제1화소 반도체층을 덮는 층간절연층;
    상기 층간절연층 상에 위치하고, 상기 층간절연층이 갖는 제1화소 층간컨택홀을 통해 상기 제1화소 드레인영역에 컨택하는, 제1화소 접속메탈;
    상기 제1화소 접속메탈을 덮는 보호절연막;
    상기 보호절연막 상에 위치하고, 상기 보호절연막이 갖는 제1화소 보호컨택홀을 통해 상기 제1화소 접속메탈에 컨택하는, 제1화소 브릿지전극;
    상기 제1화소 브릿지전극을 덮는 평탄화층; 및
    상기 평탄화층 상에 위치하고, 상기 평탄화층이 갖는 제1화소 컨택홀을 통해 상기 제1화소 브릿지전극에 접속하는 제1화소전극;
    을 구비하며, 상기 기판에 수직인 방향에서 바라볼 시 상기 제1화소 컨택홀은 상기 제1화소 보호컨택홀 외측에 위치하는, 유기발광 디스플레이 장치.
  2. 제1항에 있어서,
    상기 기판에 수직인 방향에서 바라볼 시 상기 제1화소 컨택홀은 상기 제1화소 접속메탈 외측에 위치하는, 유기발광 디스플레이 장치.
  3. 제1항에 있어서,
    상기 보호절연막은 무기물을 포함하는, 유기발광 디스플레이 장치.
  4. 제1항에 있어서,
    상기 기판은 제2영역을 갖고,
    상기 기판 상에 위치하고, 상기 제2영역 내에서 제2화소 드레인영역을 갖는, 제2화소 반도체층;
    상기 제2화소 반도체층을 덮는 상기 층간절연층 상에 위치하고, 상기 층간절연층이 갖는 제2화소 층간컨택홀을 통해 상기 제2화소 드레인영역에 컨택하는, 제2화소 접속메탈;
    상기 제2화소 접속메탈을 덮는 상기 보호절연막 상에 위치하고, 상기 보호절연막이 갖는 제2화소 보호컨택홀을 통해 상기 제2화소 접속메탈에 컨택하는, 제2화소 브릿지전극;
    상기 제2화소 브릿지전극을 덮는 상기 평탄화층 상에 위치하고, 상기 평탄화층이 갖는 제2화소 컨택홀을 통해 상기 제2화소 브릿지전극에 접속하는 제2화소전극;
    을 더 구비하며, 상기 기판에 수직인 방향에서 바라볼 시 상기 제2화소 컨택홀은 상기 제2화소 보호컨택홀 외측에 위치하는, 유기발광 디스플레이 장치.
  5. 제4항에 있어서,
    상기 기판에 수직인 방향에서 바라볼 시 상기 제2화소 컨택홀은 상기 제2화소 접속메탈 외측에 위치하는, 유기발광 디스플레이 장치.
  6. 제4항에 있어서,
    상기 제2화소 컨택홀은 상기 제1영역 내에 위치하는, 유기발광 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제2화소전극의 면적은 상기 제1화소전극의 면적보다 넓은, 유기발광 디스플레이 장치.
  8. 제4항에 있어서,
    상기 기판은 제3영역을 갖고,
    상기 기판 상에 위치하고, 상기 제3영역 내에서 제3화소 드레인영역을 갖는, 제3화소 반도체층;
    상기 제3화소 반도체층을 덮는 상기 층간절연층 상에 위치하고, 상기 층간절연층이 갖는 제3화소 층간컨택홀을 통해 상기 제3화소 드레인영역에 컨택하는, 제3화소 접속메탈;
    상기 제3화소 접속메탈을 덮는 상기 보호절연막 상에 위치하고, 상기 보호절연막이 갖는 제3화소 보호컨택홀을 통해 상기 제3화소 접속메탈에 컨택하는, 제3화소 브릿지전극;
    상기 제3화소 브릿지전극을 덮는 상기 평탄화층 상에 위치하고, 상기 평탄화층이 갖는 제3화소 컨택홀을 통해 상기 제3화소 브릿지전극에 접속하는 제3화소전극;
    을 더 구비하며, 상기 기판에 수직인 방향에서 바라볼 시 상기 제3화소 컨택홀은 상기 제3화소 보호컨택홀 외측에 위치하는, 유기발광 디스플레이 장치.
  9. 제8항에 있어서,
    상기 기판에 수직인 방향에서 바라볼 시 상기 제3화소 컨택홀은 상기 제3화소 접속메탈 외측에 위치하는, 유기발광 디스플레이 장치.
  10. 제8항에 있어서,
    상기 제2화소 컨택홀과 상기 제3화소 컨택홀은 상기 제1영역 내에 위치하는, 유기발광 디스플레이 장치.
  11. 제8항에 있어서,
    상기 제2화소 컨택홀은 상기 제1영역 내에 위치하고, 상기 제3화소 컨택홀은 상기 제2영역 내에 위치하는, 유기발광 디스플레이 장치.
  12. 제10항 또는 제11항에 있어서,
    상기 제2화소전극의 면적은 상기 제1화소전극의 면적보다 넓고, 상기 제3화소전극의 면적은 상기 제2화소전극의 면적보다 넓은, 유기발광 디스플레이 장치.
  13. 제1영역과 제2영역을 갖는 기판;
    상기 기판 상에 위치하고, 상기 제1영역 내에서 제1화소 드레인영역을 갖는, 제1화소 반도체층;
    상기 기판 상에 위치하고, 상기 제2영역 내에서 제2화소 드레인영역을 갖는, 제2화소 반도체층;
    상기 제1화소 반도체층과 상기 제2화소 반도체층을 덮는 층간절연층;
    상기 층간절연층 상에 위치하고, 상기 층간절연층이 갖는 제1화소 층간컨택홀을 통해 상기 제1화소 드레인영역에 컨택하는, 제1화소 접속메탈;
    상기 층간절연층 상에 위치하고, 상기 층간절연층이 갖는 제2화소 층간컨택홀을 통해 상기 제2화소 드레인영역에 컨택하는, 제2화소 접속메탈;
    상기 제1화소 접속메탈 및 상기 제2화소 접속메탈을 덮는 보호절연막;
    상기 보호절연막 상에 위치하고, 상기 보호절연막이 갖는 제2화소 보호컨택홀을 통해 상기 제2화소 접속메탈에 컨택하는, 제2화소 브릿지전극;
    상기 제2화소 브릿지전극을 덮는 평탄화층; 및
    상기 평탄화층 상에 위치하고, 상기 평탄화층이 갖는 제1화소 컨택홀과 상기 보호절연막이 갖는 제1화소 보호컨택홀을 통해 상기 제1화소 접속메탈에 접속하는 제1화소전극;
    상기 평탄화층 상에 위치하고, 상기 평탄화층이 갖는 제2화소 컨택홀을 통해 상기 제2화소 브릿지전극에 접속하는 제2화소전극;
    을 구비하는, 유기발광 디스플레이 장치.
  14. 제13항에 있어서,
    상기 기판에 수직인 방향에서 바라볼 시 상기 제2화소 컨택홀은 상기 제2화소 접속메탈 외측에 위치하는, 유기발광 디스플레이 장치.
  15. 제13항에 있어서,
    상기 제2화소 컨택홀은 상기 제1영역 내에 위치하는, 유기발광 디스플레이 장치.
  16. 제15항에 있어서,
    상기 제2화소전극의 면적은 상기 제1화소전극의 면적보다 넓은, 유기발광 디스플레이 장치.
  17. 제13항에 있어서,
    상기 기판은 제3영역을 갖고,
    상기 기판 상에 위치하고, 상기 제3영역 내에서 제3화소 드레인영역을 갖는, 제3화소 반도체층;
    상기 제3화소 반도체층을 덮는 상기 층간절연층 상에 위치하고, 상기 층간절연층이 갖는 제3화소 층간컨택홀을 통해 상기 제3화소 드레인영역에 컨택하는, 제3화소 접속메탈;
    상기 제3화소 접속메탈을 덮는 상기 보호절연막 상에 위치하고, 상기 보호절연막이 갖는 제3화소 보호컨택홀을 통해 상기 제3화소 접속메탈에 컨택하는, 제3화소 브릿지전극; 및
    상기 제3화소 브릿지전극을 덮는 상기 평탄화층 상에 위치하고, 상기 평탄화층이 갖는 제3화소 컨택홀을 통해 상기 제3화소 브릿지전극에 접속하는 제3화소전극;
    을 더 구비하는, 유기발광 디스플레이 장치.
  18. 제17항에 있어서,
    상기 기판에 수직인 방향에서 바라볼 시 상기 제3화소 컨택홀은 상기 제3화소 보호컨택홀 외측에 위치하는, 유기발광 디스플레이 장치.
  19. 제17항에 있어서,
    상기 기판에 수직인 방향에서 바라볼 시 상기 제3화소 컨택홀은 상기 제3화소 접속메탈 외측에 위치하는, 유기발광 디스플레이 장치.
  20. 제17항에 있어서,
    상기 제2화소 컨택홀과 상기 제3화소 컨택홀은 상기 제1영역 내에 위치하는, 유기발광 디스플레이 장치.
  21. 제17항에 있어서,
    상기 제2화소 컨택홀은 상기 제1영역 내에 위치하고, 상기 제3화소 컨택홀은 상기 제2영역 내에 위치하는, 유기발광 디스플레이 장치.
  22. 제20항 또는 제21항에 있어서,
    상기 제2화소전극의 면적은 상기 제1화소전극의 면적보다 넓고, 상기 제3화소전극의 면적은 상기 제2화소전극의 면적보다 넓은, 유기발광 디스플레이 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112020005587T5 (de) * 2020-06-29 2022-09-15 Boe Technology Group Co., Ltd. Anzeigepanel und Anzeigevorrichtung
CN115720468A (zh) * 2022-10-25 2023-02-28 惠科股份有限公司 显示面板和显示设备

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5016831B2 (ja) * 2006-03-17 2012-09-05 キヤノン株式会社 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置
KR102241247B1 (ko) * 2014-09-02 2021-04-16 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102322765B1 (ko) * 2015-06-22 2021-11-08 삼성디스플레이 주식회사 표시 장치
KR20180018960A (ko) * 2016-08-12 2018-02-22 삼성디스플레이 주식회사 표시 장치
KR20180063416A (ko) * 2016-12-01 2018-06-12 삼성디스플레이 주식회사 유기발광 표시장치 및 그 제조방법
KR20180079503A (ko) * 2016-12-30 2018-07-11 삼성디스플레이 주식회사 도전 패턴 및 이를 구비하는 표시 장치
KR102519065B1 (ko) * 2017-03-02 2023-04-07 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102448482B1 (ko) * 2017-12-29 2022-09-27 엘지디스플레이 주식회사 마이크로 칩을 포함하는 표시장치
JP7289681B2 (ja) * 2019-03-20 2023-06-12 株式会社ジャパンディスプレイ 表示装置
CN210516000U (zh) * 2019-09-26 2020-05-12 昆山国显光电有限公司 显示基板及显示装置
CN111326560B (zh) * 2020-01-23 2023-08-22 京东方科技集团股份有限公司 显示基板和显示装置
WO2021189329A1 (zh) * 2020-03-25 2021-09-30 京东方科技集团股份有限公司 显示基板和显示装置
KR20210137823A (ko) * 2020-05-11 2021-11-18 엘지디스플레이 주식회사 표시 장치
EP3996083A4 (en) * 2020-05-27 2022-06-29 BOE Technology Group Co., Ltd. Display panel and display apparatus
CN113972237A (zh) * 2020-07-24 2022-01-25 京东方科技集团股份有限公司 一种显示面板及显示装置

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