JP2006339551A - チップ状電子部品及びその製造方法、並びにその実装構造 - Google Patents

Abstract

【課題】 良好な側面を備えた、マイクロＬＥＤなどのチップ状電子部品及びその製造方法、並びにその実装構造を提供することにある。
【解決手段】 作製しようとするマイクロＬＥＤ１０の半導体層７に対応する、リンを含むIII−Ｖ族化合物半導体構成材料層を基板上に積層して形成する。次に、その上に［１−１０］方向に延伸したライン・アンド・スペース型のレジストマスクを形成した後、低温の塩酸をエッチャントとして上記半導体構成材料層をエッチングして、（１１１）面および（１１−１）面を対向側面とするストライプ状のメサ構造を有する半導体構成材料層を形成する。この半導体構成材料層を加工用基板に固定し、表裏を逆向きにして基板を除去し、裏面側に［１１０］方向に延伸したライン・アンド・スペース型のマスクを形成した後、裏面側から塩酸でエッチングして（１−１１）面および（−１１１）面をもう１つの対向側面とする半導体層７を形成する。
【選択図】 図１

Description

本発明は、チップ状電子部品及びその製造方法、並びにその実装構造に関するものであり、より詳しくは、チップ状電子部品間の素子分離に関するものである。

従来から、基板上に半導体構成材料層を形成した後に、半導体素子間の半導体構成材料層を選択的に除去し、各半導体素子を構成する半導体層を形成するとともに素子間を分離して、一度に多数の半導体素子を作製する方法がよく用いられてきた。

例えば、赤色発光ダイオードや、１．３〜１．５μｍ帯の光通信に用いられる赤外レーザ・ダイオードなどの化合物半導体発光素子の製造工程では、基板上に複数の化合物半導体構成材料層を積層して形成した後に、ウエットエッチングによって各化合物半導体構成材料層を選択的に除去し、各発光素子の半導体層をメサ構造に成形したり、発光素子間を素子分離したりする方法が用いられる。エッチングに用いられるエッチャントは、除去しようとする化合物半導体構成材料層の構成元素に応じて適宜選択される。

後述の特許文献１では、（１００）面を主面とするｎ型ＩnＰ基板の上に、ｎ型ＩnＰバッファ層、ｎｏｎ−ＩnＧaＡsＰ活性層、ｐ型ＩnＰクラッド層、およびｐ型ＩnＧaＡsＰエッチングダミー層を順次積層して形成した後、酸化シリコンからなるエッチングマスクを用いたウエットエッチングによって、［０１１］方向に延在したストライプ状の活性層を形成する半導体発光素子の製造方法が示されている。

この際、臭素と臭化水素を含むエッチャント（ＨＢr−Ｂr₂−Ｈ₂Ｏ）を用い、エッチング時間を制御しながら、ｐ型ＩnＧaＡsＰエッチングダミー層、ｐ型ＩnＰクラッド層、ｎｏｎ−ＩnＧaＡsＰ活性層、ｎ型ＩnＰバッファ層、およびｎ型ＩnＰ基板の一部をエッチングして、上記ストライプ状の活性層を含むメサ構造を形成する。

また、後述の特許文献２では、ＧaＡs基板の上に、ＤＢＲ（Distributed Bragg Reflector）層、ｎ型ＡlＩnＰ下クラッド層、ＡlＧaＩnＰ活性層、ｐ型ＡlＩnＰ上クラッド層、ｐ型ＧaＡs層、ｐ型ＡlＧaＡs窓層、絶縁膜、および電極を順次積層して形成した後、フォトレジストをエッチングマスクとして用いたウエットエッチングによって素子分離する半導体発光素子の製造方法が示されている。

この例では、まずヨウ素系エッチャント（例えば、ヨウ素１５０ｇ、ヨウ化アンモニウム１５００ｇ、エタノール４５０ｍｌおよび水３０００ｍｌの比率で混合して作製されたエッチャント）を用いてｐ型ＡlＧaＡs窓層をエッチング処理し、次に硫酸系エッチャント（例えば硫酸：過酸化水素：水＝１：２：５０の比率で混合された、硫酸、過酸化水素および水の混合物）を用いてｐ型ＧaＡs層のエッチング処理を行い、次にリン酸系エッチャント（６０℃の熱リン酸）を用いてｐ型ＡlＩnＰ上クラッド層をエッチング処理する。

特許文献２には、上記のように適切なエッチャントを使い分けることで、良好なメサ形状を形成することができ、リン酸系エッチャントの代わりに、塩化水素系エッチャント（塩化水素：酢酸：過酸化水素＝３１：６２：７の比率で混合された、塩化水素、酢酸および過酸化水素の混合物）を用いてもよく、また、ヨウ素系エッチャントの代わりに、フッ酸系エッチャント（例えばフッ化水素：水＝１：４の比率で混合された、フッ化水素および水の混合物）を用いてもよいと記されている。

特開平１０−３２１９４４号公報（第４及び５頁、図１−１０） 特開２００３−３１８４３号公報（第５及び６頁、図１−３）

本明細書では、基板上に形成された半導体構成材料層から多数の半導体素子を個別に分離して形成するに際し、半導体構成材料層を選択的に除去して半導体素子間に形成した凹部を、素子分離溝と呼ぶことにする。この素子分離溝を形成するエッチング工程では、半導体素子のサイズを均一にするため、および各半導体素子の表面状態を整えるため、単位時間あたりの半導体層の除去速度であるエッチングレートが大きくなりすぎないように適切に制御することが重要である。エッチングレートが大きすぎると、エッチング時間が短くなりすぎ、わずかなエッチング時間の違いによって半導体層の除去量が大きく変化してしまい、半導体素子のサイズを均一に形成することが困難になる。また、局所的にエッチングの進行が遅い領域が生じて、半導体素子の表面状態が乱れ、半導体素子の性能に悪影響を及ぼすおそれがある。

上記課題を解決するために、本発明者は鋭意検討を重ねた結果、リンを含むIII−Ｖ族化合物半導体層をエッチングするには、塩酸からなるエッチャントを用い、５℃よりも低い温度に冷却したエッチャントにリン系半導体層を浸漬する方法が好適であることを見出し、特願２００３−３６２９６２において提案した。

この方法では、低温でエッチング反応を行わせるので反応速度が遅くなり、小さなエッチングレートで長い時間をかけてエッチングを行うことができ、エッチングによる各半導体層の除去量を簡易かつ良好に制御することができる。また、反応速度が遅いので、エッチング反応によって放出される反応熱による温度上昇と、それにともなうエッチングレートの上昇を抑制することができ、除去量の制御がさらに良好になる。

とくに、リンを含むIII−Ｖ族化合物半導体層は、塩酸をエッチャントとするエッチングにおいて、（１１１）面および（１１−１）面に平行な方向へのエッチングが、（１１１）面および（１１−１）面に交わる方向へのエッチングに比べてはるかに速く進行する。このため、長辺の向きが［１−１０］方向に形成された長方形のレジストマスクを用いて半導体構成材料層のエッチングを行うと、（１１１）面および（１１−１）面方向にエッチング面が形成され、これらの面を側面とするメサ形状の半導体層を確実に形成することができる。

このため、アルミニウムを含有する層と含有しない層が含まれるなど、エッチングレートが異なるリン系半導体層が多層構造を形成している場合でも、エッチング条件によらず、メサ構造の半導体層の側面を、光取り出し面に対し一定の傾きをもった、乱れのない平坦面に形成することができる。また、サイドエッチング量も小さく抑えることができる。

図７および図８は、アルミニウム・ガリウム・インジウム・リン系マイクロ発光ダイオード（以下、発光ダイオードをＬＥＤと略記する。）１００の作製工程において、特願２００３−３６２９６２に示された方法によって、半導体構成材料層を素子分離する工程の概略を示す平面図（Ａ）と断面図（Ｂ）である。なお、断面図（Ｂ）は平面図（Ａ）に６Ｂ−６Ｂ線で示した位置における断面図である。

初めに、図７に示すように、形成しようとする半導体層に対応する各半導体構成材料層１２〜１５と、レジストマスク１０１を形成する。

まず、図７（Ｂ）に示すように、有機金属気相成長法（ＭＯＣＶＤ法）などを用いたエピタキシャル成長法によって、基板であるｎ型ガリウム・ヒ素（ＧaＡs）層１の（００１）面の上に、ｎ型アルミニウム・ガリウム・インジウム・リン（ＡlＧaＩnＰ）構成材料層１２、薄いアルミニウム・ガリウム・インジウム・リン（ＡlＧaＩnＰ）層とガリウム・インジウム・リン（ＧaＩnＰ）層とが多数、交互に積層されて多重量子井戸（ＭＱＷ：Multi Quantum Well）を構成しているＭＱＷ活性層の構成材料層１３、ｐ型アルミニウム・ガリウム・インジウム・リン（ＡlＧaＩnＰ）構成材料層１４、およびｐ型ガリウム・ヒ素（ＧaＡs）構成材料層１５を積層して形成する。

マイクロＬＥＤ１００に加工される各半導体構成材料層１２〜１５は閃亜鉛鉱型結晶構造を有する単結晶で、図７（Ａ）においてａおよびｂの矢印で示した方向が結晶方位のａ軸方向およびｂ軸方向であり、紙面から垂直に立ち上がる方向が結晶方位のｃ軸方向である。各半導体構成材料層１２〜１５は［００１］方向に積層され、発光光は、結晶の（００１）面を光取り出し面として、主として［００−１］方向に取り出される。

次に、図７（Ａ）および（Ｂ）に示すように、ｐ型ガリウム・ヒ素構成材料層１５の上にフォトリソグラフィによってパターニングして、形成しようとするマイクロＬＥＤ１００の形状に対応したレジストマスク１０１を形成する。この際、マイクロＬＥＤ１００の長辺の向きが［１−１０］方向になるようにレジストマスク１０１を形成する。なお、マイクロＬＥＤ１００の長辺の長さは２０μｍ程度である。

続いて、図８（Ａ）および（Ｂ）に示すように、半導体構成材料層１２〜１５をウエットエッチングによって選択的に除去し、メサ形状の半導体層２〜５を形成するとともに、各マイクロＬＥＤ１００の間を素子分離する。下記に詳述するこの工程での加工処理をまとめると、次の表１の通りである。

まず、例えばリン酸と過酸化水素水と水とを体積比で６：２：１００の割合で混合したリン酸混合溶液をエッチャントとして用意し、半導体構成材料層１２〜１５およびレジストマスク１０１を形成した基板１をこのエッチャント中に約９０秒間浸漬する。これによって、図８（Ｂ）の拡大断面図に示すように、ｐ型ガリウム・ヒ素構成材料層１５の非マスク部分をエッチング除去して、ｐ型ガリウム・ヒ素コンタクト層５を形成する。この後、表面を流水で水洗し、続いて窒素ガスで約２分間ブローして乾燥させる。

次に、例えば３５質量％以上の濃度の塩酸を−１０℃以下まで冷却したエッチング溶液をエッチャントとして用意する。半導体構成材料層１２〜１４、ｐ型ガリウム・ヒ素コンタクト層５およびレジストマスク１０１を形成した基板１をこのエッチャント中に約１２０秒間浸漬した後、表面を流水で水洗し、続いて窒素ガスで約２分間ブローして乾燥させる。そして再度基板をこのエッチャント中に約１８０秒間浸漬した後、表面を流水で水洗し、続いて窒素ガスで約２分間ブローして乾燥させる。

上記のエッチング反応によって水素とみられる気泡がエッチング面に付着することがある。これを放置したままエッチング反応を継続すると、気泡が付着した領域ではエッチング反応が進まず、エッチング残渣が発生するなどのエッチングむらが生じ、表面が乱れることがある。上記のようにエッチングを２回にわけて実行し、１度目のエッチングと２度目のエッチングとの合間に基板１をエッチャントから引き上げ、流水で洗浄し、気泡の除去を行うと、気泡の影響によるエッチングむらの発生を抑制して、均一なエッチング面を形成することができる。

なお、塩酸によるエッチングは、厳密には、レジストマスク１０１下に形成されたｐ型ガリウム・ヒ素コンタクト層５を実質的なエッチングマスクとして行われるが、レジストマスク１０１とｐ型ガリウム・ヒ素コンタクト層５とを特に区別する必要がない場合には、「レジストマスク１０１をマスクとしてエッチングする。」というように略記することにする。

前述したように、リンを含有している半導体構成材料層１２〜１４では、塩酸をエッチャントとして用いてエッチングすると、（１１１）面および（１１−１）面に平行な方向へのエッチングが、（１１１）面および（１１−１）面に交わる方向へのエッチングに比べ、はるかに速く進行する。

半導体構成材料層１２〜１４のエッチングは、最上部層であるｐ型ガリウム・インジウム・リン構成材料層１４の表面から始まる。この際、レジストマスク１０１およびｐ型ガリウム・ヒ素コンタクト層５で被覆されていないｐ型ガリウム・インジウム・リン構成材料層１４の表面を形成しているすべての粒子がエッチングの起点となり得る。そして、その後のエッチングは、主として（１１１）面または（１１−１）面方向に進む。

このため、レジストマスク１０１で被覆されていない領域では、エッチング開始直後からエッチング進行中のすべての期間において、微細な（１１１）面や（１１−１）面、あるいはこれらを傾斜面とする微細なＶ字形溝が無数に形成される。しかし、これらの傾斜面の上部はレジストマスク１０１で被覆されていないので、これらの傾斜面を構成する粒子は間もなく、（１１１）面方向または（１１−１）面方向に進む速いエッチングによって除去され、これらの傾斜面が長く保存されることはない。このように、微細な（１１１）面や（１１−１）面の生成と消滅を繰り返しながら、全体としてのエッチングは、半導体構成材料層１２〜１４を下方（［００−１］方向）へ進み、素子分離溝１０２が形成されて行く。ｎ型ガリウム・ヒ素層１は、塩酸からなるエッチャントとは反応しないので、エッチングストップ層として機能し、下方へのエッチングはｎ型ガリウム・ヒ素層１の表面に達したところで停止する。

上記のようにレジストマスク１０１で被覆されていない領域でエッチングが下方へ進行して行くと、レジストマスク１０１で被覆されている領域との境界近傍では、実質的なマスクであるｐ型ガリウム・ヒ素コンタクト層５によって上部が被覆されている（１１１）面または（１１−１）面に、エッチング面が到達する。これらの（１１１）面や（１１−１）面では、上部が被覆されているため（１１１）面方向や（１１−１）面方向に進む速いエッチングが不可能であり、かつ、（１１１）面または（１１−１）面に交わる方向へのエッチングは遅いため、エッチングされにくい。一方、これらの（１１１）面および（１１−１）面よりもエッチャント側にある粒子は、（１１１）面方向または（１１−１）面方向に進む速いエッチングチングによってすみやかに除かれる。このため、これらの（１１１）面および（１１−１）面がサイドエッチングにおける実効的なエッチングストップ面となる。

（１１１）面および（１１−１）面に交わる方向へのエッチングの進行は遅いが、不可能というわけではない。このようなエッチングが生じ、（１１１）面または（１１−１）面を構成する粒子の一部が除去された場合には、この欠落部を起点にして（１１１）面方向または（１１−１）面方向に進む速いエッチングが進行し、上記欠落部を生じた（１１１）面または（１１−１）面全体がすみやかに除去される。そして、上記（１１１）面または（１１−１）面の次の層の（１１１）面または（１１−１）面が、メサ構造の新しい側面１０３または１０４となる。このようにしてサイドエッチングが徐々に進行するが、そのエッチング面は常に欠落部などの乱れのない平坦面に維持される。

この結果、図８（Ｂ）の拡大断面図に示すように、上記境界近傍のｐ型ガリウム・ヒ素コンタクト層５によって最上部が被覆されている（１１１）面および（１１−１）面を側面１０３および１０４とするメサ形状の半導体層、すなわち、ｎ型アルミニウム・ガリウム・インジウム・リン・クラッド層２、薄いアルミニウム・ガリウム・インジウム・リン層とガリウム・インジウム・リン層とが多数、交互に積層されてＭＱＷを構成している活性層３、およびｐ型アルミニウム・ガリウム・インジウム・リン・クラッド層４が形成される。

このようにして、レジストマスク１０１の長辺側では、面方位によってエッチングレートが異なることを利用して、メサ構造の半導体層２〜４の側面１０３および１０４は、（１１１）面および（１１−１）面となる。このため、側面１０３および１０４は、エッチング条件によらず、（００１）面からなる光取り出し面１０５に対し一定の傾き（約５５度）をもって形成されると共に、欠落部などの乱れのない平坦面として形成される。これはエッチングレートの異なる複数の半導体層にまたがってメサ構造を形成する場合に特に効果的である。側面１０３および１０４は、マイクロＬＥＤ１００の内部を循環したり、側面側へ漏れ出そうとしたりする光を光取り出し面１０５方向へ反射し、光取り出し面１０５からの光取り出し効率を向上させるばかりでなく、サイドエッチング量を抑え、面積利用効率（半導体構成材料層の面積のうち、半導体素子の半導体層として利用できる面積の割合）を向上させる働きをする。

しかしながら、レジストマスク１０１の短辺側の領域１０６では、（１１１）面または（１１−１）面に相当する（１−１１）面または（−１１１）面が形成されず、各半導体層に含まれるアルミニウムの割合によって、端面を形成する結晶面が（２−２１）面や（−２２１）面などに変化し、側面はぎざぎざの形状になる。このため、サイドエッチング量は抑えられるものの、マイクロＬＥＤ１００内部の光を光取り出し面１０５側へ反射して、光取り出し効率を向上させる作用を有する良好な傾斜反射面は形成されない。

また、長辺と短辺が交差する長方形のかど（すみ）の領域１０７では、各半導体層に含まれるアルミニウムの割合によって、端面を形成する結晶面が（０１０）面や（０１１）面などなどに変化し、半導体層の積層方向の２倍程度の速度でサイドエッチングが進み、エッチング量はエッチング時間につれて増加する。図８（Ｃ）に示すように、マイクロＬＥＤの素子サイズが小さくなるほど、長方形のかど（すみ）の領域１０７が大きくサイドエッチングされる影響が大きくなり、良好な傾斜反射面である側面１０３および１０４は浸食されて小さくなる。

素子の表面側からの加工のみで素子間を分離する場合、必然的に、面方位の異なる面を同時に加工することになる。この場合、上記のように面方位によって加工速度やサイドエッチング量が異なると、
（１）素子分離溝の幅が大きくなり、素子として利用できる半導体層の面積が小さくな り、半導体構成材料層の面積利用効率が低下する。
（２）素子のサイズや形状の均一性を保つのが困難になる。
（３）素子の形状が非対称となり、素子の特性に影響が生じる（特に、発光デバイスに おいてその光取り出し効率の低下を招く）。
といった問題が生じる。

この結果、微小な素子サイズのマイクロＬＥＤでは、光取り出し効率、電流密度、あるいはペリフェリ効果（端面周辺では、電流が不均一になるため、発光効率が低下する現象）の影響といったデバイス特性のばらつきが大きくなるため、マイクロＬＥＤの微小化が困難になる。

このように、適切なエッチャントを選択し、エッチングレートを制御するだけでは、マイクロＬＥＤの半導体層の周囲すべてに、良好な光反射面として機能し、かつ、サイドエッチングを抑える性質をもつ側面を形成することは難しいことが明らかとなった。

本発明は、このような状況に鑑みてなされたものであって、その目的は、良好な側面を備えた、マイクロＬＥＤなどのチップ状電子部品及びその製造方法、並びにその実装構造を提供することにある。

即ち、本発明は、一対の対向側面と、他の一対の対向側面とを有し、構成材料層の表面側からの加工によって前記一対の対向側面が一対の第１の傾斜面に形成され、前記表面の反対側からの加工によって前記他の一対の対向側面が一対の第２の傾斜面に形成されてなる、チップ状電子部品に係わり、また、一対の対向側面と、他の一対の対向側面とを有するチップ状電子部品の製造方法であって、前記チップ状電子部品の構成材料層を表面側からの加工することによって、前記一対の対向側面を一対の第１の傾斜面に形成する工程と、前記構成材料層を前記表面の反対側から加工することによって前記他の一対の対向側面を一対の第２の傾斜面に形成する工程とを有する、チップ状電子部品の製造方法に係わるものである。

また、一対の対向側面と、他の一対の対向側面とを有するチップ状電子部品の実装構造であって、前記チップ状電子部品が、光透過性の基体上に形成された透明電極上に配置されている、チップ状電子部品の第１の実装構造、また、前記チップ状電子部品が、基体上に形成された凹部と、前記一対の第１の傾斜面又は前記一対の第２の傾斜面との凹凸嵌合によって、前記凹部に配置されている、チップ状電子部品の第２の実装構造実装構造に係わるものである。

本発明のチップ状電子部品は、一対の対向側面と、他の一対の対向側面とを有するチップ状電子部品であって、構成材料層の表面側からの加工によって前記一対の対向側面が一対の第１の傾斜面に形成され、前記表面の反対側からの加工によって前記他の一対の対向側面が一対の第２の傾斜面に形成されることによって、形成されている。

シリコンの単結晶のように前記構成材料層が厚さ方向において均質である場合、例えば、前記表面に対してある一定の角度をもつ傾斜面を形成する加工方法が可能であるとすると、従来の前記表面側からのみの加工であれば、前記表面に対してその一定の角度をもつ傾斜面しか形成することができない。しかし、本発明では、前記表面側からの加工によって前記表面に対してその一定の角度をもつ前記第１の傾斜面を形成すると共に、前記表面の反対側からの加工も行うので、同じ加工方法によって前記表面に対して逆向きの傾斜角度をもつ前記第２の傾斜面を形成することができる。

また、既述した化合物半導体発光素子のように、前記構成材料層が複数の積層された化合物半導体構成材料層からなる場合、前記表面側からみた積層順と、前記表面の反対側からみた積層順は逆順になるから、同じ前記構成材料層の加工であっても、前記表面側からの加工と、前記表面の反対側からの加工とは全く内容の異なる加工になり得る。

上記のように、本発明のチップ状電子部品は、従来の前記表面側からのみの加工であれば形成できない新規の構造と、それに伴う新規な特性とを有するチップ状電子部品であり、本発明のチップ状電子部品の製造方法はそのチップ状電子部品の製造を行う製造方法である。

また、チップ状電子部品の第１の実装構造は、前記チップ状電子部品が、前記光透過性の基体上に形成された透明電極上に配置されているため、前記チップ状電子部品が発光素子などである場合に好適な実装構造である。

また、チップ状電子部品の第２の実装構造は、前記チップ状電子部品が前記凹凸嵌合によって前記基体上の前記凹部にセルフアラインで配置されるため、多数の前記チップ状電子部品を配置する場合に好適な実装構造である。

本発明のチップ状電子部品において、前記第１の傾斜面と前記第２の傾斜面とが隣接し合っているのがよい。また、前記第１の傾斜面と前記表面との交線と、前記第２の傾斜面と前記表面との交線とが直交しているのがよい。これらは前記チップ状電子部品の最も単純な基本的形状である。

また、結晶面の加工特性が面方位によって異なる結晶からなり、前記結晶面が前記第１の傾斜面及び／又は前記第２の傾斜面を形成しているのがよい。前記構成材料層が結晶である場合には、結晶面によって加工特性が異なる場合がある。このような場合、ある結晶面の加工特性が加工目的と適合するのであれば、その結晶面によって前記第１の傾斜面及び／又は前記第２の傾斜面を形成するのがよい。結晶面は前記構成材料層の構造によって決まり、前記表面に対し一定の傾斜角度をもつ面であるから、結晶面を前記第１の傾斜面及び／又は前記第２の傾斜面とすることによって、加工条件の変動に影響されることなく、前記表面に対し一定の傾斜角度をもつ前記第１の傾斜面及び／又は前記第２の傾斜面を容易に形成することができる。

具体的には、前記結晶面が加工精度の高い結晶面であるのがよく、エッチングで形成する場合には、前記結晶面がエッチングされにくい結晶面であるのがよい。結晶面によってエッチングレートが異なる場合、エッチング加工に際し、エッチングレートの速い面は速やかにエッチングされて消失していくのに対し、エッチングレートの遅い面は、安定で平坦なエッチング面を形成し、エッチング速度を規定し、場合によっては実効的なエッチングストップ面として機能する。従って、前記エッチングレートの遅い結晶面を前記第１の傾斜面及び／又は前記第２の傾斜面とすれば、確実に前記エッチングレートの遅い結晶面を前記第１の傾斜面及び／又は前記第２の傾斜面として形成できると共に、サイドエッチングの量が減少し、前記構成材料層のうち、前記チップ状電子部品の材料として利用できる前記構成材料層の割合を向上させることができる。

また、前記結晶中には、多くの場合、結晶学的に等価で、同じ加工特性を有する結晶面が複数存在するので、前記第１の傾斜面と前記第２の傾斜面とを結晶学的に等価な面とするのが好都合である場合が多い。また、前記チップ状電子部品が半導体素子である場合などでは、前記結晶が、ＭＯＣＶＤ法などを用いて基体の上に形成されたエピタキシャル成長層であるのがよい。

また、本発明のチップ状電子部品が、単体又は化合物半導体素子として構成されたのがよい。特に、前記第１の傾斜面及び前記第２の傾斜面が光反射面として用いられる半導体発光素子として構成されたのがよい。

更に具体的には、前記半導体発光素子がリンを含むIII−Ｖ族化合物半導体層からなり、（００１）面に光取り出し面が形成され、前記一対の第１の傾斜面及び前記一対の第２の傾斜面が、それぞれ、（１１１）面と（１１−１）面の対、及び（１−１１）面と（−１１１）面の対からなるのがよい。

リンを含むIII−Ｖ族化合物半導体層からなる半導体発光素子は、例えば、赤色発光ダイオードや、１．３〜１．５μｍ帯の光通信に用いられる赤外レーザ・ダイオードなどとして有用である。これらの半導体層は閃亜鉛鉱型結晶構造をもち、（１１１）面、及びそれと結晶学的に等価な（１１−１）面、（１−１１）面、（−１１１）面は、いずれも、エッチングレートなどの作製条件によらず、前記光取り出し面である（００１）面に対し、一定の傾き（約５５度）を有している。従って、これらの結晶面を前記前記第１の傾斜面及び前記第２の傾斜面とすれば、これらの傾斜面による反射によって、前記半導体発光素子の内部を循環したり側面側へ漏れ出したりする光を前記光取り出し面側へ反射させ、前記光取り出し面からの光取り出し効率を向上させることができる。

また、リンを含むIII−Ｖ族化合物半導体層は、塩酸をエッチャントとするエッチングにおいて、（１１１）面、及びそれと結晶学的に等価な（１１−１）面、（１−１１）面、（−１１１）面に平行な方向へのエッチングが、これらの面に交わる方向へのエッチングに比べてはるかに速く進行する。従って、前記構成材料層がエッチングレートの異なる複数の半導体層で構成されていても、エッチングレートを制御することなしに、（１１１）面と（１１−１）面からなる前記第１の傾斜面、及び（１−１１）面と（−１１１）面からなる前記第２の傾斜面を確実に形成することができ、本発明を最も効果的に適用することができる。

なお、閃亜鉛鉱型結晶構造は立方晶系に属し、結晶方位のａ軸方向、ｂ軸方向およびｃ軸方向が互いに等価であるので、本発明は、ａ軸方向、ｂ軸方向およびｃ軸方向の交換に関して何ら制限されないものである。例えば、本発明は、前記光取り出し面を（００１）面ではなく（１００）面や（０１０）面に形成する場合も含むものである。

本発明のチップ状電子部品の製造方法において、前記チップ状電子部品を複数個製造するに際し、各チップ状電子部品間を分離する分離溝の側面として前記一対の第１の傾斜面及び前記一対の第２の傾斜面を形成するのがよい。このようにして、前記構成材料層から一度に多数の前記チップ状電子部品を効率よく製造することができる。

本発明の半導体発光装置において、前記半導体発光素子間が、前記傾斜面によって素子分離されているのがよい。この半導体発光装置では、前記半導体発光素子のメサを形成する前記傾斜面を素子分離面として用いれば、工程を簡略化できる利点がある。また、ダイシングや劈開などの物理的外力を加えるよりも前記半導体発光素子に与えるダメージを小さくすることができ、前記半導体発光素子の特性悪化を防止することができる。

この際、前記分離溝をライン・アンド・スペース・パターンに形成するのがよい。また、前記第１の傾斜面を側面とする分離溝と、前記第２の傾斜面を側面とする分離溝とをそれぞれ加工するためのマスクパターンを直交させるのがよい。このようにすると、前記分離溝、及び前記第１の傾斜面と前記第２の傾斜面を形成する工程が最も単純になり、結果的に最も効率よく前記チップ状電子部品を製造することができる。

前記加工をウエットエッチング又はドライエッチングによって行うのがよい。これらの方法は、物理的な外力が加わらないので、半導体発光素子などの前記チップ状電子部品に与えるダメージを小さくすることができ、特性悪化を防止することができる、微細加工に最も適した加工方法である。しかしながら、本発明はこれらの加工方法に限定されるものではなく、例えばダイシングなどの精密機械加工などの加工方法も含むものとする。

具体的には、（００１）面に光取り出し面が形成された、リンを含むIII−Ｖ族化合物半導体層からなる半導体発光素子の製造方法であって、（１１１）面と（１１−１）面からなる一対の第１の傾斜面、及び（１−１１）面と（−１１１）面からなる一対の第２の傾斜面を、低温の塩酸をエッチャントとするウエットエッチングによって形成するのがよい。この製造方法は、塩酸によるエッチングでは、（１１１）面、及びそれと結晶学的に等価な（１１−１）面、（１−１１）面、（−１１１）面に平行な方向へのエッチングが、これらの面に交わる方向へのエッチングに比べてはるかに速く進行することを利用しているため、確実に（１１１）面などからなる前記第１の傾斜面及び前記第２の傾斜面を形成することができる。また、低温でエッチング反応を行わせているので、反応速度が遅くなり、低いエッチングレートで長い時間をかけてエッチングを行うことができ、エッチングによる各半導体層の除去量を簡易に、良好に、制御することができる。

そしてこの際、前記構成材料層を支持基体で支持して前記表面側からの加工を行った後に、前記表面側を別の支持体で支持し、前記支持基体を除去して前記表面とは反対側を加工するのがよい。

次に、本発明の好ましい実施の形態を図面参照下に具体的かつ詳細に説明する。

実施の形態１
実施の形態１では、請求項１〜１１に記載したチップ状電子部品の製造方法、及び請求項１２〜１８に記載したチップ状電子部品の製造方法、並びに請求項１９に記載したチップ状電子部品の実装構造に関わる例として、マイクロＬＥＤ及びその製造方法、並びにその実装構造について説明する。

図１は、実施の形態１に基づくマイクロＬＥＤ１０の平面図（Ａ）と、平面図（Ａ）に１Ｂ−１Ｂ線および１Ｃ−１Ｃ線で示した位置における断面図（Ｂ）および（Ｃ）と、平面図（Ａ）に矢印１Ｄで示した方向から見た斜視図（Ｄ）である。

マイクロＬＥＤ１０は、リンを含むIII−Ｖ族化合物半導体層からなるＬＥＤであって、一例を挙げれば、図８（Ｂ）の拡大断面図に示したように、ｎ型アルミニウム・ガリウム・インジウム・リン（ＡlＧaＩnＰ）クラッド層２、薄いアルミニウム・ガリウム・インジウム・リン（ＡlＧaＩnＰ）層とガリウム・インジウム・リン（ＧaＩnＰ）層が、多数交互に積層されて多重量子井戸を構成しているＭＱＷ活性層３、ｐ型アルミニウム・ガリウム・インジウム・リン（ＡlＧaＩnＰ）クラッド層４、およびｐ型ガリウム・ヒ素（ＧaＡs）コンタクト層５が積層された半導体層７からなる赤色の発光ダイオードである。ただし、電極は図示を省略している。

マイクロＬＥＤ１０の対向する２つの主面２１と２２は、半導体層７の積層方向に直交する面で、その形状は例えば長方形である。前記第１の傾斜面である、マイクロＬＥＤ１０の１組の対向側面２３と２４は台形形状の傾斜面に、そして前記第２の傾斜面である、他の１組の対向側面２５と２６は逆台形形状の傾斜面に形成されている。マイクロＬＥＤ１０の大きさは、例えば、主面２１と２２の長辺が２５μｍ、短辺が１５μｍほどで、厚さ（高さ）が２．５μｍほどである。

マイクロＬＥＤ１０の半導体層７を形成する各半導体層２〜５は閃亜鉛鉱型結晶構造を有する単結晶で、図１（Ａ）において、ａおよびｂの矢印で示した方向が結晶方位のａ軸方向およびｂ軸方向であり、紙面から垂直に立ち上がる方向が結晶方位のｃ軸方向である。マイクロＬＥＤ１０の主面２１と２２は、結晶の（００１）面であり、これらの一方の面、例えば主面２２が光取り出し面として用いられ、発光光は主として［００−１］方向に取り出される。

そして、上側主面２１の長辺は［１−１０］方向に形成され、下側主面２２の長辺は［１１０］方向に形成され、両者は直交するように形成されている。また、１組の対向側面２３および２４はそれぞれ（１１１）面および（１１−１）面であり、他の１組の対向側面２５および２６はそれぞれ（１−１１）面および（−１１１）面である。これらの側面は、いずれも、（００１）面である光取り出し面２２に対し、一定の傾き（約５５度）をもって形成される。

マイクロＬＥＤ１０の特徴は、光取り出し面２２に対し一定の傾き（約５５度）をもって形成された側面２３〜２６による反射によって、ＬＥＤ１０の内部を循環したり側面側へ漏れ出したりする光を減少させ、光取り出し面２２からの光取り出し効率を向上させることである。

図２は、マイクロＬＥＤ１０の実装構造を示す断面図である。透明なガラスやプラスチックなどからなる光透過性基板１１の上には、あらかじめｎ電極として、ＩＴＯ（Indium Tin Oxide）などからなる透明電極８を形成しておく。マイクロＬＥＤ１０は、光取り出し面である主面２２がこの透明電極８に密着するように配置する。主面２１の上には、例えばチタン、白金および金がこの順に積層されたＴi／Ｐt／Ａuの３層構造からなるｐ電極９を形成する。ｐ電極９をこのような積層構造にすることで、下地の半導体層に対する密着性とオーミック接触性とを実現することができる。

ただし、チタン層はマイクロＬＥＤ１０の発光光の一部を吸収するので、ｐ電極９を主面２１の全面に設けるのではなく、その一部に設けるようにしてもよい。この場合、ｐ電極９が形成されていない領域から漏えいしようとする光は、別に光反射メタルや凹面鏡などを設け、これらの光反射手段によって反射することによって、全出射光量を向上させる。

図３と図４は、マイクロＬＥＤ１０を作製するフローを示す平面図（Ａ）と断面図とである。但し、図３の断面図（Ｃ）は、図３（１−Ａ）に３Ｃ−３Ｃ線で示した位置における断面図であり、図４の断面図（ＢおよびＣ）は、それぞれ、図４（４−Ａ）に４Ｂ−４Ｂ線および４Ｃ−４Ｃ線で示した位置における断面図である。

マイクロＬＥＤ１０を作製するには、初めに、図３（１）に示すように、ＭＯＣＶＤ法などを用いたエピタキシャル成長法によって、基板であるｎ型ガリウム・ヒ素（ＧaＡs）層１の（００１）面の上に、形成しようとする半導体層７（半導体層２〜５）に対応する各半導体構成材料層１７（図７（Ｂ）の拡大断面図に示した、ｎ型アルミニウム・ガリウム・インジウム・リン（ＡlＧaＩnＰ）構成材料層１２、薄いアルミニウム・ガリウム・インジウム・リン（ＡlＧaＩnＰ）層とガリウム・インジウム・リン（ＧaＩnＰ）層とが多数、交互に積層された活性層構成材料層１３、ｐ型アルミニウム・ガリウム・インジウム・リン（ＡlＧaＩnＰ）構成材料層１４、およびｐ型ガリウム・ヒ素（ＧaＡs）構成材料層１５）を積層して形成する。

そしてその上にフォトリソグラフィによってパターニングして、形成しようとするマイクロＬＥＤ１０の主面２１の位置および形状に対応したレジストマスク５１を形成する。レジストマスク５１は［１−１０］方向に延伸したライン・アンド・スペース型のマスクで、ストライプ状のマスク５１の幅が主面２１の短辺の長さに対応するようにする。

続いて、図３（２）に示すように、半導体構成材料層１２〜１５をウエットエッチングによって選択的に除去して、（１１１）面および（１１−１）面を側面５３および５４とする、ストライプ状のメサ構造を有する半導体構成材料層１８を形成する。この工程での加工処理は、表１に記載した通りである（図８（Ｂ）参照。）。

すなわち、まず、例えばリン酸と過酸化水素水と水とを混合したリン酸混合溶液をエッチャントとして用意し、レジストマスク５１の非マスク部分のｐ型ガリウム・ヒ素構成材料層１５をエッチング除去する。この後、表面を流水で水洗し、続いて窒素ガスで約２分間ブローして乾燥させる。

次に、例えば３５質量％以上の濃度の塩酸を−１０℃以下まで冷却したエッチング溶液をエッチャントとして用意し、半導体構成材料層１２〜１５、およびレジストマスク５１を形成した基板１をこのエッチャント中に２度浸漬した後、表面を流水で水洗し、続いて窒素ガスで約２分間ブローして乾燥させる。

この塩酸によるエッチングでは、低温でエッチング反応を行わせているので、反応速度が遅くなり、低いエッチングレートで長い時間をかけてエッチングを行うことができ、エッチングによる各半導体層の除去量を良好に制御することが容易となる。

既述したように、塩酸による半導体構成材料層１２〜１４のエッチングは、最上部層であるｐ型ガリウム・インジウム・リン構成材料層１４の表面から始まり、半導体構成材料層１２〜１４を下方（［００−１］方向）へ進み、素子分離溝５２が形成されて行く。ｎ型ガリウム・ヒ素層１は、塩酸からなるエッチャントとは反応しないので、エッチングストップ層として機能し、下方へのエッチングはｎ型ガリウム・ヒ素層１の表面に達したところで停止する。

ｐ型ガリウム・ヒ素構成材料層５によって上部が被覆されている（１１１）面または（１１−１）面は、（１１１）面方向または（１１−１）面方向に進む速いエッチングが不可能であり、かつ、（１１１）面または（１１−１）面に交わる方向へのエッチングは遅いため、エッチングされにくく、これらの面がサイドエッチングにおける実効的なエッチングストップ面となる。

（１１１）面および（１１−１）面に交わる方向へのエッチングの進行は遅いが、不可能ではなく、このようなエッチングによってサイドエッチングが徐々に進行する。しかし、（１１１）面または（１１−１）面を構成する粒子の一部が除去された場合には、この欠落部を起点にして（１１１）面方向または（１１−１）面方向に進む速いエッチングが進行し、上記欠落部を生じた（１１１）面または（１１−１）面全体がすみやかに除去され、次の層の（１１１）面または（１１−１）面が新しいエッチング面となる。このようにして、エッチング面は欠落部などの乱れのない平坦面に維持され、エッチング条件によらず、（００１）面である光取り出し面２２に対し一定の傾き（約５５度）をもつ面として形成される。

この結果、図３（２）に示すように、非マスク部との境界近傍のレジストマスク５１によって最上部が被覆されている（１１１）面および（１１−１）面を側面５３および５４とする、［１−１０］方向に延伸したストライプ状のメサ構造を有する半導体構成材料層１８が形成される。

続いて、図３（３）に示すように、半導体構成材料層１８の表面側主面にリフトオフ法によってｐ電極９を形成した後、表面の反対側から加工を行う準備として、前記別の支持体である加工用基板５５に表面側を貼り合わせる。

すなわち、まず、レジストマスク５１を除去した後、フォトグラフィでパターニングして、主面２１上のｐ電極９を形成する位置に開口部を設けたレジストマスク（図示省略）を形成する。

次に、真空蒸着法やスパッタリング法によって全面に、例えばチタン、白金および金がこの順に積層されたＴi／Ｐt／Ａuの３層構造からなる電極材料層（図示省略）を形成する。次に、レジストマスクを除去することにより、その上に堆積した電極材料層を除去して、開口部に堆積した電極材料層のみをｐ電極９として残す。

次に、ｐ電極９が形成された表面全体に接着剤を塗布して接着材層５６を形成し、加工用基板５５に貼り合わせる。

続いて、図４（４）に示すように、表裏を逆向きにし、裏面からの加工ができるように基板１を除去し、露出した半導体構成材料層１８の裏面および接着材層５６の上に、フォトリソグラフィによってパターニングして、形成しようとするマイクロＬＥＤ１０の主面２２の位置および形状に対応したレジストマスク５７を形成する。レジストマスク５７は［１１０］方向に延伸したライン・アンド・スペース型のマスクで、ストライプ状のマスク５７の幅が主面２２の短辺の長さに対応するようにする。

なお、ガリウム・ヒ素基板１の除去は、公知の方法、例えば、ラビング(研磨)と、アンモニア水および過酸化水素水の混合液によるウエットエッチングとを組み合わせた方法などによって行う。また、別の基板の上に犠牲層を介して薄いガリウム砒素層１を設けておき、犠牲層ごと、ガリウム・ヒ素層１を除くこともできる(エピタキシャルリフトオフ法)。この際、犠牲層としてはアルミニウム・ヒ素層が最も適している。

続いて、図４（５）に示すように、図３（２）に示したと同様にして、半導体構成材料層１８を選択的にエッチングして、半導体層７を形成する。ただし、半導体構成材料層１８の半導体構成材料層１２〜１５を逆順にエッチングするので、エッチング工程も逆順に行う。

すなわち、まず、例えば３５質量％以上の濃度の塩酸を−１０℃以下まで冷却したエッチング溶液をエッチャントとするウエットエッチングによって半導体構成材料層１８の半導体構成材料層１２〜１４を選択的に除去して、図４（５）に示すように、（１−１１）面および（−１１１）面を側面２５および２６とする半導体層２〜４を形成する。

次に、リン酸混合溶液をエッチャントとして用意し、半導体層２〜４をマスクとして非マスク部分のｐ型ガリウム・ヒ素構成材料層１５をエッチング除去してｐ型ガリウム・ヒ素層５を形成する（半導体層２〜５については、図８（Ｂ）参照。）。

続いて、図４（６）に示すように、レジストマスク５７を除去する。図示は省略するが、さらに接着材料層５６および加工用基板５５を除去して、個片化した半導体層７を得る。

以上に説明したように、本実施の形態によるマイクロＬＥＤの作製工程では、ライン・アンド・スペース型のレジストマスクの形成と、それを用いた半導体構成材料層のエッチングを、表面側からのエッチングとその反対側からのエッチングとの２回行い、結果的に、１組の対向側面２３および２４はそれぞれ（１１１）面および（１１−１）面であり、他の１組の対向側面２５および２６はそれぞれ（１−１１）面および（−１１１）面である半導体層７を得る。

この方法では、１回のエッチングで形成するパターンは、最も単純なライン・アンド・スペース型のパターンになるので、結果的に最も確実に、最も微細な構造を、最も容易にマイクロＬＥＤ１０を作製することができる。しかも、両面からリソグラフィを行うので、表面側からのリソグラフィでも、反対側からのリソグラフィでも、平坦面上でリソグラフィを行うことができ、高い精度でのレジストパターニングが可能になる。これに対し、同じ面側からリソグラフィを２度繰り返す場合には、２度目のリソグラフィを凹凸のある面上で行うことになり、精度が低下する。

そしてライン・パターンのレジストマスク５１および５７にそって、それぞれ、（１１１）面と（１１−１）面とからなる傾斜面、および（１−１１）面と（−１１１）面とからなる傾斜面が実効的なエッチングストップ面として確実に形成されるため、サイドエッチングの量を最小に抑えることができ、素子の微細化がしやすく、半導体構成材料層の利用面積効率も高くなる。また、エッチングむらによるデバイス特性のばらつきが生じにくい。

この際、特願２００３−３６２９６２において一方の面側から長方形のレジストマスクを用いてエッチングする場合に観察された問題、すなわち、短辺側で傾斜面が形成されず、長方形のかど（すみ）の領域にいてサイドエッチングが著しいという問題は、短辺やかどが存在しないため、生じることがない。

これに対し、同じ面側からリソグラフィを２度繰り返す場合には、同じ効果は得られない。短辺側で同じ面が得られないのは、それに至る途中の面にもエッチストップ面が存在するからである。長辺側では最初のエッチストップ面が（１１１）面になるが、短辺側では（１１１）面に至るまでに他の多くの結晶面が存在する。各層のアルミニウム組成などにもよるが、本実施の形態の結晶構造では途中の面で止まっており、それゆえに両面からの加工が有効である。

図５は、本実施の形態の変形例に基づくマイクロＬＥＤ１０Ｖの断面図である。マイクロＬＥＤ１０Ｖの作製では、透明なｎ型ガリウム・リン（ＧaＰ）基板２０の上に先述した半導体構成材料層１２〜１５を形成し、塩酸をエッチャントとして半導体構成材料層１２〜１４をエッチングして半導体層７（半導体層２〜５）を形成する際、ｎ型ガリウム・リン基板２０も同じ工程でエッチングする。このようにすると、透明なガリウム・リン層２０の厚さを厚くすることで、マイクロＬＥＤ１０Ｖの厚さ（高さ）を増加させ、側面２３〜２６の面積を増加させることができる。これらの面積が増加した側面部に（１１１）面などの精度の高い傾斜反射面を形成することで、マイクロＬＥＤ１０Ｖにおける光取り出し効率を向上させることができる。

実施の形態２
実施の形態２では、請求項２０に記載したチップ状電子部品の実装構造に関わる例として、マイクロＬＥＤ１０の第２の実装構造について説明する。この実装構造は、特開平９−１２０９４３号公報および特表２００２−５３６６９５号公報に提案されている実装方法を、本発明のマイクロＬＥＤ１０に適用したものである。

図６は、マイクロＬＥＤ１０の第２の実装構造を示す部分拡大した平面図（Ａ）と断面図（Ｂ、Ｃ）である。なお、断面図（Ｂ）および（Ｃ）は、それぞれ、平面図（Ａ）に６Ｂ−６Ｂ線および６Ｃ−６Ｃ線で示した位置における断面図である。

基板３１はシリコンなどからなり、表面に多数の凹部３２が形成されている（図６には２個の凹部３２しか示されていないが、これは多数の凹部３２の代表として示したものである）。凹部３２の平面形状は長方形で、断面形状は台形であり、長辺側の傾斜側面の傾きが、マイクロＬＥＤ１０の側面の傾きとほぼ同じかやや小さく形成されている。

基板３１に多数のマイクロＬＥＤ１０を配置するには、多数のマイクロＬＥＤ１０を溶媒に分散させスラリー状にした液体を基板３１に塗布する。あるいは、スラリー状にした液体が基板３１の上をゆっくり循環して流れるようにする。マイクロＬＥＤ１０は液体の流れなどで凹部３２まで運ばれ、形状や大きさや配向が凹部３２と合致するものが凹部３２に落ち込んで固定される。このような液体の流れを利用した微小部材の配置方法を発明者はＦＳＡ（Fluidic Self Assembly）と呼んでいる。

図６に示したマイクロＬＥＤ１０Ｌは、凹部３２に落ち込んで固定されたマイクロＬＥＤ１０を示している。一方、マイクロＬＥＤ１０Ｒは、配向が適合しないので、凹部３２に固定されていないマイクロＬＥＤ１０を示している。この例のように、本発明のマイクロＬＥＤ１０にＦＳＡを適用すると、配向を選別しながらマイクロＬＥＤ１０を凹部３２に固定することができる。

上記のように、本実施の形態に基づくチップ状電子部品の第２の実装構造は、チップ状電子部品が凹凸嵌合によって基板上の凹部にセルフアラインで配置されるため、多数のチップ状電子部品を配置する場合に好適な実装構造である。

以上、本発明を実施の形態に基づいて説明したが、本発明はこれらの例に何ら限定されるものではなく、発明の主旨を逸脱しない範囲で適宜変更可能であることは言うまでもない。

本発明のチップ状電子部品及びその製造方法、並びにその実装構造は、赤色発光ダイオードや、１．３〜１．５μｍ帯の光通信に用いられる赤外レーザ・ダイオードなどとして有用な、リン含有III−Ｖ族化合物半導体発光素子などの出射光量の向上や製造効率の向上に寄与することができる。

本発明の実施の形態１に基づくマイクロＬＥＤの平面図（Ａ）と、断面図（Ｂ、Ｃ）と、斜視図（Ｄ）とである。 同、マイクロＬＥＤの第１の実装構造を示す断面図である。 同、マイクロＬＥＤの作製工程のフローの一部を示す平面図（Ａ）と断面図（Ｃ）とである。 同、マイクロＬＥＤの作製工程のフローの一部を示す平面図（Ａ）と断面図（Ｂ、Ｃ）とである。 同、変形例に基づくマイクロＬＥＤの平面図（Ａ）と、断面図（Ｂ、Ｃ）とである。 本発明の実施の形態２に基づくマイクロＬＥＤの第２の実装構造を示す、部分拡大平面図（Ａ）と部分拡大断面図（Ｂ、Ｃ）である。 特願２００３−３６２９６２に示されている方法によって、マイクロＬＥＤを作製する工程の概略を示す平面図（Ａ）と断面図（Ｂ）とである。 同、マイクロＬＥＤを作製する工程の概略とその問題点を示す平面図（Ａ）と断面図（Ｂ）とである。

符号の説明

１…ｎ型ガリウム・ヒ素（ＧaＡs）層（基板）、
２…ｎ型アルミニウム・ガリウム・インジウム・リン（ＡlＧaＩnＰ）クラッド層、
３…多数のＡlＧaＩnＰ層とＧaＩnＰ層が交互に積層されたＭＱＷ活性層、
４…ｐ型アルミニウム・ガリウム・インジウム・リン（ＡlＧaＩnＰ）クラッド層、
５…ｐ型ガリウム・ヒ素（ＧaＡs）コンタクト層、７…半導体層、
８…ＩＴＯなどからなる透明電極（ｎ電極）、９…ｐ電極、
１０、１０Ｖ、１０Ｌ、１０Ｒ…マイクロ発光ダイオード（マイクロＬＥＤ）、
１１…光透過性基板、
１２…ｎ型アルミニウム・ガリウム・インジウム・リン構成材料層、
１３…ＭＱＷ活性層構成材料層、
１４…ｐ型アルミニウム・ガリウム・インジウム・リン構成材料層、
１５…ｐ型ガリウム・ヒ素構成材料層、１７…半導体構成材料層、
１８…ストライプ状のメサ構造に成形された半導体構成材料層、
２０…ｎ型ガリウム・リン（ＧaＰ）基板、２１…主面、２２…主面（光取り出し面）、
２３…側面（（１１１）面）、２４…側面（（１１−１）面）、
２５…側面（（１−１１）面）、２６…側面（（−１１１）面）、
３０…マイクロＬＥＤ、３１…基板、３２…凹部、５１、５７…レジストマスク、
５２…素子分離溝、５３…側面（（１１１）面）、５４…側面（（１１−１）面、
５５…加工用基板、５６…接着材層、１００…マイクロＬＥＤ、
１０１…レジストマスク、１０２…素子分離溝、
１０３、１０４…メサ構造の良好な側面、１０５…光取り出し面（（００１）面）、
１０６…短辺側の領域、１０７…長方形のかど（すみ）の領域

Claims (20)

1. 一対の対向側面と、他の一対の対向側面とを有し、構成材料層の表面側からの加工によって前記一対の対向側面が一対の第１の傾斜面に形成され、前記表面の反対側からの加工によって前記他の一対の対向側面が一対の第２の傾斜面に形成されてなる、チップ状電子部品。
2. 前記第１の傾斜面と前記第２の傾斜面とが隣接し合っている、請求項１に記載したチップ状電子部品。
3. 前記第１の傾斜面と前記表面との交線と、前記第２の傾斜面と前記表面との交線とが直交している、請求項１に記載したチップ状電子部品。
4. 結晶面の加工特性が面方位によって異なる結晶からなり、前記結晶面が前記第１の傾斜面及び／又は前記第２の傾斜面を形成している、請求項１に記載したチップ状電子部品。
5. 前記結晶が、基体の上に形成されたエピタキシャル成長層である、請求項４に記載したチップ状電子部品。
6. 前記結晶面が加工精度の高い結晶面である、請求項４に記載したチップ状電子部品。
7. 前記結晶面がエッチングされにくい結晶面である、請求項６に記載したチップ状電子部品。
8. 前記第１の傾斜面と前記第２の傾斜面とが結晶学的に等価な面である、請求項４に記載したチップ状電子部品。
9. 単体又は化合物半導体素子として構成された、請求項１に記載したチップ状電子部品。
10. 前記第１の傾斜面及び前記第２の傾斜面が光反射面として用いられる半導体発光素子として構成された、請求項９に記載したチップ状電子部品。
11. 前記半導体発光素子がリンを含むIII−Ｖ族化合物半導体層からなり、（００１）面に光取り出し面が形成され、前記一対の第１の傾斜面及び前記一対の第２の傾斜面が、それぞれ、（１１１）面と（１１−１）面の対、及び（１−１１）面と（−１１１）面の対からなる、請求項１０に記載したチップ状電子部品。
12. 一対の対向側面と、他の一対の対向側面とを有するチップ状電子部品の製造方法であって、前記チップ状電子部品の構成材料層を表面側からの加工することによって、前記一対の対向側面を一対の第１の傾斜面に形成する工程と、前記構成材料層を前記表面の反対側から加工することによって前記他の一対の対向側面を一対の第２の傾斜面に形成する工程とを有する、チップ状電子部品の製造方法。
13. 前記チップ状電子部品を複数個製造するに際し、各チップ状電子部品間を分離する分離溝の側面として前記一対の第１の傾斜面及び前記一対の第２の傾斜面を形成する、請求項１２に記載したチップ状電子部品の製造方法。
14. 前記分離溝をライン・アンド・スペース・パターンに形成する、請求項１３に記載したチップ状電子部品の製造方法。
15. 前記第１の傾斜面を側面とする分離溝と、前記第２の傾斜面を側面とする分離溝とをそれぞれ加工するためのマスクパターンを直交させる、請求項１３に記載したチップ状電子部品の製造方法。
16. 前記加工をウエットエッチング又はドライエッチングによって行う、請求項１５に記載したチップ状電子部品の製造方法。
17. （００１）面に光取り出し面が形成された、リンを含むIII−Ｖ族化合物半導体層からなる半導体発光素子の製造方法であって、（１１１）面と（１１−１）面からなる一対の第１の傾斜面、及び（１−１１）面と（−１１１）面からなる一対の第２の傾斜面を、低温の塩酸をエッチャントとするウエットエッチングによって形成する、請求項１６に記載したチップ状電子部品の製造方法。
18. 前記構成材料層を支持基体で支持して前記表面側からの加工を行った後に、前記表面側を別の支持体で支持し、前記支持基体を除去して前記表面とは反対側を加工する、請求項１６に記載したチップ状電子部品の製造方法。
19. 一対の対向側面と、他の一対の対向側面とを有するチップ状電子部品が、光透過性の基体上に形成された透明電極上に配置されている、チップ状電子部品の実装構造。
20. 一対の対向側面と、他の一対の対向側面とを有するチップ状電子部品が、基体上に形成された凹部と、前記一対の第１の傾斜面又は前記一対の第２の傾斜面との凹凸嵌合によって、前記凹部に配置されている、チップ状電子部品の実装構造。

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