KR20200012541A - 표시 장치 - Google Patents

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Abstract

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는, 복수개의 화소들; 및 상기 복수개의 화소들 각각에 제공된 발광 소자를 포함한다. 상기 발광 소자는, 그의 바닥면 및 그의 측벽 상에 순차적으로 적층된 제1 반도체층, 활성층 및 제2 반도체층을 포함하고, 상기 발광 소자의 상기 측벽은 제1 면 및 상기 제1 면에 인접하는 제2 면을 포함하며, 상기 바닥면과 상기 제1 면이 이루는 제1 각도는 상기 바닥면과 상기 제2 면이 이루는 제2 각도와 다르고, 상기 제1 면과 상기 제2 면은 서로 만나서 모서리를 정의하며, 상기 모서리는 상기 바닥면으로부터 상기 발광 소자의 상면으로 연장된다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 발광 효율이 향상된 표시 장치 및 그의 제조 방법에 관한 것이다.
표시 장치는 발광 소자를 포함할 수 있다. 발광 소자는 전극과 전기적으로 연결되고, 전극에 인가되는 전압에 따라 발광할 수 있다. 발광 소자는 전극 상에 발광 소자를 직접 형성할 수도 있고, 발광 소자를 별도로 형성한 후에 상기 발광 소자를 전극에 배치할 수도 있다.
발광 소자는 엘이디(LED)일 수 있다. 엘이디는, PN 접합 다이오드에 순방향으로 전압을 인가하여 정공과 전자의 재결합으로 생기는 에너지를 빛 에너지로 변환시키는 반도체 소자이다. 엘이디는 무기 엘이디 또는 유기 엘이디로 형성될 수 있다. 엘이디는 핸드폰과 같은 소형 전자기기뿐만 아니라 대형 TV에도 사용될 수 있다.
본 발명이 해결하고자 하는 과제는 발광 효율이 향상된 표시 장치 및 그의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 표시 장치는, 복수개의 화소들; 및 상기 복수개의 화소들 각각에 제공된 발광 소자를 포함할 수 있다. 상기 발광 소자는, 그의 바닥면 및 그의 측벽 상에 순차적으로 적층된 제1 반도체층, 활성층 및 제2 반도체층을 포함하고, 상기 발광 소자의 상기 측벽은 제1 면 및 상기 제1 면에 인접하는 제2 면을 포함하며, 상기 바닥면과 상기 제1 면이 이루는 제1 각도는 상기 바닥면과 상기 제2 면이 이루는 제2 각도와 다르고, 상기 제1 면과 상기 제2 면은 서로 만나서 모서리를 정의하며, 상기 모서리는 상기 바닥면으로부터 상기 발광 소자의 상면으로 연장될 수 있다.
본 발명의 다른 개념에 따른, 표시 장치는, 복수개의 화소들; 상기 복수개의 화소들 각각에 제공된 발광 소자; 및 상기 발광 소자의 측벽 상의 반사 패턴 및 상기 발광 소자의 바닥면 상의 연결 패턴을 포함하는 도전 구조체를 포함할 수 있다. 상기 발광 소자는, 상기 바닥면 및 상기 측벽 상에 순차적으로 적층된 제1 반도체층, 활성층 및 제2 반도체층을 포함하고, 상기 반사 패턴은 상기 측벽과 이격되고, 상기 연결 패턴은, 상기 바닥면 상의 상기 제1 반도체층과 전기적으로 연결될 수 있다.
본 발명의 또 다른 개념에 따른, 표시 장치는, 베이스층 상의 복수개의 화소들; 및 상기 복수개의 화소들 각각에 제공된 발광 소자를 포함할 수 있다. 상기 발광 소자는, 순차적으로 적층된 제1 반도체층, 활성층 및 제2 반도체층을 포함하고, 상기 발광 소자의 제1 방향으로의 폭은 상기 베이스층으로부터 멀어질수록 증가하며, 상기 발광 소자의 상기 제1 방향과 교차하는 제2 방향으로의 폭은, 상기 베이스층으로부터 멀어지더라도 일정하게 유지될 수 있다.
본 발명의 실시예들에 따른 표시 장치는, 발광 소자의 발광 효율이 향상될 수 있다. 본 발명의 실시예들에 따른 표시 장치의 제조 방법은, 씨드 패턴의 형태를 조절하여 목적하는 형태를 갖는 발광 소자를 용이하게 제조할 수 있다.
도 1는 본 발명의 실시예들에 따른 표시 장치의 블록도이다.
도 2은 본 발명의 실시예들에 따른 화소의 등가 회로도이다.
도 3은 본 발명의 실시예들에 따른 표시 장치의 표시 패널의 평면도이다.
도 4a는 도 3의 A-A'선에 따른 단면도이다.
도 4b는 도 3의 B-B'선에 따른 단면도이다.
도 5는 본 발명의 실시예들에 따른 발광 소자의 사시도이다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 표시 장치를 설명하기 위한 것으로, 각각 도 3의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 8a, 도 10a, 도 12a 및 도 14a는 각각 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다.
도 8b, 도 10b, 도 12b 및 도 14b는 각각 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다.
도 15a 내지 도 15d는 본 발명의 실시예에 따른 선택적 에피 성장 공정을 통해 희생 패턴 상에 발광 소자가 성장하는 것을 시계열적으로 나타낸 사시도이다.
도 16 및 도 17은 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 18, 도 19 및 도 20은 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 21a 및 도 21b는 각각 도 20의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 22 및 도 23은 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위한 평면도들이다.
도 24a 및 도 24b는 각각 도 23의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 25는 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위한 평면도이다.
도 26a 및 도 26b는 각각 도 25의 A-A'선 및 B-B'선에 따른 단면도들이다.
도 27 및 도 28은 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위한 평면도이다.
도 29, 도 30 및 도 31은 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 32는 본 발명의 실시예들에 따른 표시 장치의 표시 패널의 평면도이다.
도 33은 도 32의 C-C’선에 따른 단면도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
도 1는 본 발명의 실시예들에 따른 표시 장치의 블록도이다.
도 1를 참조하면, 표시 장치(DD)는 표시 패널(DP), 신호 제어부(TC, 또는 타이밍 컨트롤러), 데이터 구동부(DDV), 및 스캔 구동부(GDV)를 포함할 수 있다. 신호 제어부(TC), 데이터 구동부(DDV) 및 스캔 구동부(GDV) 각각은 회로를 포함할 수 있다.
표시 패널(DP)은 발광 소자를 포함할 수 있다. 예를 들어, 표시 패널(DP)은 마이크로 엘이디를 포함할 수 있다. 표시 패널(DP)은 복수개의 데이터 라인들(DL1-DLm), 복수의 스캔 라인들(SL1-SLn) 및 복수의 화소들(PX)을 포함할 수 있다.
복수개의 데이터 라인들(DL1-DLm)은 제1 방향(D1)으로 연장될 수 있다. 복수개의 데이터 라인들(DL1-DLm)은 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 배열될 수 있다. 복수개의 스캔 라인들(SL1-SLn)은 제2 방향(D2)으로 연장될 수 있다. 복수개의 스캔 라인들(SL1-SLn)은 제1 방향(D1)을 따라 배열될 수 있다.
화소들(PX) 각각은 발광 소자 및 발광 소자와 전기적으로 연결된 화소 회로를 포함할 수 있다. 화소 회로는 복수의 트랜지스터들을 포함할 수 있다. 제1 전원 전압(ELVDD) 및 제2 전원 전압(ELVSS)이 각각의 화소들(PX)에 제공될 수 있다.
화소들(PX)은 표시 패널(DP)의 평면 상에서 일정한 규칙으로 배치될 수 있다. 화소들(PX) 각각은 주요색(primary color) 중 하나 또는 혼합색 중 하나를 표시할 수 있다. 상기 주요색은 레드, 그린, 및 블루를 포함할 수 있다. 상기 혼합색은 옐로우, 시안, 마젠타 및 화이트를 포함할 수 있다. 다만, 화소들(PX)이 표시하는 색상이 이에 제한되는 것은 아니다.
신호 제어부(TC)는 외부로부터 제공되는 영상 데이터(RGB)를 수신할 수 있다. 신호 제어부(TC)는 영상 데이터(RGB)를 표시 패널(DP)의 동작에 부합하도록 변환하여 변환 영상데이터(R'G'B')를 생성하고, 변환 영상데이터(R'G'B')를 데이터 구동부(DDV)로 출력할 수 있다.
신호 제어부(TC)는 외부로부터 제공되는 제어 신호(CS)를 수신할 수 있다. 제어 신호(CS)는 수직동기신호, 수평동기신호, 메인 클럭신호, 및 데이터 인에이블 신호를 포함할 수 있다. 신호 제어부(TC)는 제1 제어 신호(CONT1)를 데이터 구동부(DDV)로 제공하고, 제2 제어 신호(CONT2)를 스캔 구동부(GDV)로 제공할 수 있다. 제1 제어 신호(CONT1)는 데이터 구동부(DDV)를 제어하기 위한 신호일 수 있고, 제2 제어 신호(CONT2)를 스캔 구동부(GDV)를 제어하기 위한 신호일 수 있다.
데이터 구동부(DDV)는 신호 제어부(TC)로부터 수신한 제1 제어 신호(CONT1)에 응답해서 복수의 데이터 라인들(DL1-DLm)을 구동할 수 있다. 데이터 구동부(DDV)는 독립된 집적 회로로 구현되어서 표시 패널(DP)의 일 측에 전기적으로 연결되거나, 표시 패널(DP) 상에 직접 실장될 수 있다. 또한, 데이터 구동부(DDV)는 단일 칩으로 구현되거나 복수의 칩들을 포함할 수 있다.
스캔 구동부(GDV)는 신호 제어부(TC)로부터의 제2 제어 신호(CONT2)에 응답해서 스캔 라인들(SL1-SLn)을 구동할 수 있다. 일 예로, 스캔 구동부(GDV)는 표시 패널(DP)의 하나의 영역에 집적될 수 있다. 이 경우, 스캔 구동부(GDV)는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다. 다른 예로, 스캔 구동부(GDV)는 독립된 집적 회로 칩으로 구현되어 표시 패널(DP)의 일측에 전기적으로 연결될 수 있다.
복수의 스캔 라인들(SL1-SLn) 중 하나의 스캔 라인에 게이트 온 전압이 인가된 동안, 이에 연결된 한 행의 화소들 각각의 스위칭 트랜지스터가 턴 온 될 수 있다. 이때 데이터 구동부(DDV)는 데이터 구동 신호들을 데이터 라인들(DL1-DLm)로 제공한다. 데이터 라인들(DL1-DLm)로 공급된 데이터 구동 신호들은 턴-온 된 스위칭 트랜지스터를 통해 해당 화소에 인가될 수 있다. 데이터 구동 신호들은 영상 데이터들의 계조값에 대응하는 아날로그 전압들일 수 있다.
도 2은 본 발명의 실시예들에 따른 화소의 등가 회로도이다.
도 2를 참조하면, 화소(PX)는 복수의 신호 라인들과 연결될 수 있다. 본 실시예에 따른 신호 라인들은 스캔 라인(SL), 데이터 라인(DL), 제1 전원 라인(PL1), 및 제2 전원 라인(PL2)을 포함할 수 있다.
화소(PX)는 발광 소자(ED) 및 화소 회로(PXC)를 포함할 수 있다. 화소 회로(PXC)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 제2 박막 트랜지스터(TR2)를 포함할 수 있다.
제1 박막 트랜지스터(TR1)는 화소(PX)의 온-오프를 제어하는 스위칭 트랜지스터일 수 있다. 제1 박막 트랜지스터(TR1)는 스캔 라인(SL)을 통해 전달된 게이트 신호에 응답하여 데이터 라인(DL)을 통해 전달된 데이터 신호를 전달 또는 차단할 수 있다.
커패시터(CAP)는 제1 박막 트랜지스터(TR1)와 제1 전원 라인(PL1) 사이에 연결될 수 있다. 제1 박막 트랜지스터(TR1)로부터 전달된 데이터 신호와 제1 전원 라인(PL1)에 인가된 제1 전원 전압(ELVDD) 사이의 전압 차이에 의해, 커패시터(CAP)에 전하가 충전될 수 있다.
제2 박막 트랜지스터(TR2)는 제1 박막 트랜지스터(TR1), 커패시터(CAP), 및 발광 소자(ED)에 연결될 수 있다. 제2 박막 트랜지스터(TR2)는 커패시터(CAP)에 충전된 전하량에 대응하여 발광 소자(ED)에 흐르는 구동전류를 제어할 수 있다. 커패시터(CAP)에 충전된 전하량에 따라 제2 박막 트랜지스터(TR2)의 턴-온 시간이 결정될 수 있다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 N 타입의 박막 트랜지스터 또는 P 타입의 박막 트랜지스터일 수 있다. 또한, 본 발명의 다른 일 실시예에서 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2) 중 적어도 하나는 N 타입의 박막 트랜지스터일 수 있고, 다른 하나는 P 타입의 박막 트랜지스터일 수 있다.
발광 소자(ED)는 제2 박막 트랜지스터(TR2)와 제2 전원 라인(PL2) 사이에 연결될 수 있다. 제2 박막 트랜지스터(TR2)를 통해 전달된 신호와 제2 전원 라인(PL2)을 통해 수신된 제2 전원 전압(ELVSS) 사이의 전압 차이에 의해, 발광 소자(ED)가 발광할 수 있다.
발광 소자(ED)는 초소형 엘이디 소자일 수 있다. 초소형 엘이디 소자는 수 나노 미터 내지 수백 마이크로 미터 사이의 크기를 갖는 엘이디 소자일 수 있다. 다만, 초소형 엘이디 소자의 크기는 일 예로 기재한 것일 뿐, 초소형 엘이디 소자의 크기가 상기 수치 범위에 한정되는 것은 아니다.
도 2에서는 제2 박막 트랜지스터(TR2)와 제2 전원 라인(PL2) 사이에 하나의 발광 소자(ED)가 연결된 것을 예로 들어 도시하였으나, 발광 소자(ED)는 복수개로 제공될 수 있다. 복수개로 제공된 발광 소자들(ED)은 서로 병렬로 연결될 수 있다.
도 3은 본 발명의 실시예들에 따른 표시 장치의 표시 패널의 평면도이다. 도 4a는 도 3의 A-A'선에 따른 단면도이다. 도 4b는 도 3의 B-B'선에 따른 단면도이다. 도 5는 본 발명의 실시예들에 따른 발광 소자의 사시도이다.
도3, 도 4a, 도 4b 및 도 5를 참조하면, 베이스층(100) 상에 제1 내지 제4 화소들(PX1-PX4)이 제공될 수 있다. 베이스층(100)은 실리콘 기판, 플라스틱 기판, 유리 기판, 절연 필름, 또는 복수의 절연층들을 포함하는 적층 구조체를 포함할 수 있다.
제1 내지 제4 화소들(PX1-PX4)은 2차원적으로 배열될 수 있다. 제1 및 제2 화소들(PX1, PX2)은 제2 방향(D2)으로 서로 인접할 수 있고, 제3 및 제4 화소들(PX3, PX4)은 제2 방향(D2)으로 서로 인접할 수 있다. 제1 및 제3 화소들(PX1, PX3)은 제1 방향(D1)으로 서로 인접할 수 있고, 제2 및 제4 화소들(PX2, PX4)은 제1 방향(D1)으로 서로 인접할 수 있다. 각각의 제1 내지 제4 화소들(PX1-PX4)은, 제1 박막 트랜지스터(TR1), 제2 박막 트랜지스터(TR2) 및 발광 소자(ED)를 포함할 수 있다. 이하, 제1 내지 제4 화소들(PX1-PX4) 중 제1 화소(PX1)를 대표로 설명한다.
제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 베이스층(100) 상에 배치될 수 있다. 제1 박막 트랜지스터(TR1)는 제1 제어 전극(CE1), 제1 입력 전극(IE1), 제1 출력 전극(OE1), 및 제1 반도체 패턴(SP1)을 포함할 수 있다. 제2 박막 트랜지스터(TR2)는 제2 제어 전극(CE2), 제2 입력 전극(IE2), 제2 출력 전극(OE2), 및 제2 반도체 패턴(SP2)을 포함할 수 있다.
제1 제어 전극(CE1) 및 제2 제어 전극(CE2)은 베이스층(100) 상에 제공될 수 있다. 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)은 도전 물질을 포함할 수 있다. 제1 절연층(110)이 베이스층(100) 상에 제공되어, 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)을 덮을 수 있다. 즉, 제1 제어 전극(CE1) 및 제2 제어 전극(CE2)은 제1 절연층(110)과 베이스층(100) 사이에 개재될 수 있다.
제1 반도체 패턴(SP1) 및 제2 반도체 패턴(SP2)이 제1 절연층(110) 상에 제공될 수 있다. 제1 및 제2 반도체 패턴들(SP1, SP2) 각각은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 반도체 물질은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체, 및 화합물 반도체 중 적어도 어느 하나를 포함할 수 있다. 제1 및 제2 반도체 패턴들(SP1, SP2) 각각은, 전자 또는 정공이 이동할 수 있는 채널영역, 및 상기 채널영역을 사이에 두고 서로 이격된 제1 불순물 영역 및 제2 불순물 영역을 포함할 수 있다.
제1 반도체 패턴(SP1) 상에 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)이 제공될 수 있다. 제1 입력 전극(IE1) 및 제1 출력 전극(OE1)은 각각 제1 반도체 패턴(SP1)의 제1 불순물 영역 및 제2 불순물 영역과 연결될 수 있다. 제2 반도체 패턴(SP2) 상에 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)이 제공될 수 있다. 제2 입력 전극(IE2) 및 제2 출력 전극(OE2)은 각각 제2 반도체 패턴(SP2)의 제1 불순물 영역 및 제2 불순물 영역과 연결될 수 있다.
제2 절연층(120)이 제1 절연층(110) 상에 제공되어, 제1 및 제2 반도체 패턴들(SP1, SP2), 제1 및 제2 입력 전극들(IE1, IE2), 및 제1 및 제2 출력 전극들(OE1, OE2)을 덮을 수 있다. 즉, 제1 절연층(110)과 제2 절연층(120) 사이에 제1 및 제2 반도체 패턴들(SP1, SP2), 제1 및 제2 입력 전극들(IE1, IE2), 및 제1 및 제2 출력 전극들(OE1, OE2)이 개재될 수 있다.
제2 절연층(120) 상에 제3 절연층(130)이 제공될 수 있다. 제3 절연층(130)은 평탄한 상면을 가질 수 있다. 제3 절연층(130) 상에 제1 출력 전극(OE1)과 제2 제어 전극(CE2)을 전기적으로 연결하는 연결 전극(CCE)이 배치될 수 있다. 연결 전극(CCE)은, 제2 및 제3 절연층들(120, 130)을 관통하여 제1 출력 전극(OE1)에 접속하는 제1 콘택을 포함할 수 있다. 연결 전극(CCE)은, 제1 내지 제3 절연층들(110, 120, 130)을 관통하여 제2 제어 전극(CE2)에 접속하는 제2 콘택을 포함할 수 있다.
제4 절연층(140)이 제3 절연층(130) 상에 제공되어, 연결 전극(CCE)을 덮을 수 있다. 제4 절연층(140) 상에 제1 전극(E1)이 제공될 수 있다. 제1 전극(E1)은, 제2 내지 제4 절연층들(120, 130, 140)을 관통하여 제2 출력 전극(OE2)에 접속하는 제3 콘택을 포함할 수 있다.
제5 절연층(150)이 제4 절연층(140) 상에 제공되어, 제1 전극(E1)을 덮을 수 있다. 제1 전극(E1) 상에 발광 소자(ED)가 제공될 수 있다. 발광 소자(ED)는 제5 절연층(150) 내에 제공될 수 있다. 발광 소자(ED)는 순차적으로 적층된 제1 반도체층(SL1), 활성층(ACT), 제2 반도체층(SL2) 및 제3 반도체층(SL3)을 포함할 수 있다.
활성층(ACT) 및 제1 내지 제3 반도체층들(SL1, SL2, SL3)은 III-V 화합물 반도체를 포함할 수 있다. 활성층(ACT) 및 제1 내지 제3 반도체층들(SL1, SL2, SL3)은 GaN계 반도체를 포함할 수 있다. 일 예로, 활성층(ACT) 및 제1 내지 제3 반도체층들(SL1, SL2, SL3)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, 및 이들의 조합 중 적어도 어느 하나를 포함할 수 있다.
제1 내지 제3 반도체층들(SL1, SL2, SL3)은 서로 동일한 GaN계 반도체를 포함할 수 있다. 일 예로, 제1 내지 제3 반도체층들(SL1, SL2, SL3)은 GaN를 포함할 수 있다. 제1 반도체층(SL1)은 P 타입의 반도체층일 수 있다. 제1 반도체층(SL1)은 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 또는 바륨(Ba)과 같은 불순물을 포함할 수 있다. 제2 반도체층(SL2)은 N 타입의 반도체층일 수 있다. 제2 반도체층(SL2)은 규소(Si), 게르마늄(Ge), 주석(Sn), 셀레늄(Se) 또는 텔루륨(Te)과 같은 불순물을 포함할 수 있다. 제3 반도체층(SL3)은 언도프드 반도체층일 수 있다.
활성층(ACT)은 제1 반도체층(SL1)과 제2 반도체층(SL2) 사이에 개재될 수 있다. 활성층(ACT)은 제1 반도체층(SL1)을 통해서 주입되는 정공과 제2 반도체층(SL2)을 통해서 주입되는 전자가 재결합되는 영역일 수 있다. 활성층(ACT) 내에서 전자와 정공이 재결합됨에 따라 빛이 생성될 수 있다. 활성층(ACT)은 단일 양자 우물 구조, 다중 양주 우물 구조, 양자선 구조, 또는 양자점 구조를 가질 수 있다. 일 예로, 활성층(ACT)은 InGaN/GaN을 포함하는 다중 양자 우물 구조를 가질 수 있다.
제1 반도체층(SL1), 활성층(ACT), 제2 반도체층(SL2) 및 제3 반도체층(SL3)은 발광 소자(ED)의 바닥면(BS) 상에서 순차적으로 적층될 수 있다. 나아가, 제1 반도체층(SL1), 활성층(ACT), 제2 반도체층(SL2) 및 제3 반도체층(SL3)은 발광 소자(ED)의 측벽(SW) 상에서도 순차적으로 적층될 수 있다. 다시 말하면, 제1 반도체층(SL1), 활성층(ACT) 및 제2 반도체층(SL2) 각각의 단면의 형태는 U 형태를 가질 수 있다.
발광 소자(ED)의 측벽(SW)에 인접하는 활성층(ACT)은, 제1 반도체층(SL1) 및 제2 반도체층(SL2) 사이에 개재될 수 있다. 다시 말하면, 발광 소자(ED)의 측벽(SW)에 인접하는 활성층(ACT)은 제1 반도체층(SL1)에 의해 덮여 노출되지 않을 수 있다. 발광 소자(ED)의 측벽(SW)에 인접하는 제1 반도체층(SL1)은 활성층(ACT)을 패시베이션(passivation)할 수 있다. 활성층(ACT)이 제1 반도체층(SL1)에 의해 보호되므로 활성층(ACT)의 전기적 특성이 향상될 수 있고, 결과적으로 발광 소자(ED)의 발광 효율이 향상될 수 있다.
발광 소자(ED)의 측벽(SW)은 제1 면(FA1) 및 제2 면(FA2)을 포함할 수 있다. 제1 면(FA1)은 제2 방향(D2)으로 연장될 수 있다. 제2 면(FA2)은 제1 방향(D1)으로 연장될 수 있다. 제1 면(FA1)과 제2 면(FA2)은 서로 인접할 수 있다. 제1 면(FA1)과 제2 면(FA2)이 서로 만나서 발광 소자(ED)의 측벽(SW)에 모서리(VER)가 정의될 수 있다. 모서리(VER)는 발광 소자(ED)의 바닥면(BS)으로부터 상면(TS)까지 연장될 수 있다.
발광 소자(ED)는 우르차이트 결정 구조(wurtzite crystal structure)를 가질 수 있다. 발광 소자(ED)의 상면(TS) 및 바닥면(BS)은 극성 면(polar plane)으로, c-면(c-plane)일 수 있다. 상면(TS) 및 바닥면(BS)은 (0001) 면 일 수 있다. 극성 면(또는 c-면)은 한가지 종류의 원자들만 포함하는 면일 수 있다. 일 예로, 극성 면(또는 c-면)은 Ga 원자들만 포함하는 면이거나 N 원자들만 포함하는 면일 수 있다.
발광 소자(ED)의 제1 면(FA1)은 반극성 면(semi-polar plane)일 수 있다. 제1 면(FA1)은 상면(TS) 및 바닥면(BS)에 대해 경사질 수 있다. 제1 면(FA1)과 바닥면(BS)이 이루는 각도(θ1)는 10° 내지 80°일 수 있다. 제1 면(FA1)은 (1-101) 면과 같은 (n -n 0 k)면일 수 있다. 제1 면(FA1)은 (10-11) 면과 같은 (n 0 -n k)면일 수 있다. 제1 면(FA1)은 (11-22) 면 또는 (11-21) 면과 같은 (n n -2n k)면일 수 있다. 여기서, n 및 k는 각각 1 이상의 정수이다. 일 예로, 제1 면(FA1)은 (1-101) 면일 수 있다.
경사진 제1 면(FA1)에 의해 발광 소자(ED)의 제1 방향(D1)으로의 단면의 형태는 역피라미드 형태를 가질 수 있다. 다시 말하면, 발광 소자(ED)의 제1 방향(D1)으로의 폭(W1)은, 베이스층(100)으로 멀어질수록 증가할 수 있다.
발광 소자(ED)의 제2 면(FA2)은 무극성 면(non-polar plane)으로, a-면(a-plane)일 수 있다. 제2 면(FA2)은 제1 면(FA1)은 상면(TS) 및 바닥면(BS)에 대해 실질적으로 수직할 수 있다. 제2 면(FA2)과 바닥면(BS)이 이루는 각도(θ2)는 약 90°일 수 있다. 일 예로, 제2 면(FA2)은 (11-20) 면일 수 있다.
수직한 제2 면(FA2)에 의해 발광 소자(ED)의 제2 방향(D2)으로의 단면의 형태는 사각형 형태를 가질 수 있다. 다시 말하면, 발광 소자(ED)의 제2 방향(D2)으로의 폭(W2)은, 베이스층(100)으로 멀어지더라도 실질적으로 동일하게 유지될 수 있다.
본 발명의 실시예들에 따른 발광 소자(ED)는, 그의 측벽(SW)이 서로 인접하는 제1 면(FA1) 및 제2 면(FA2)을 포함할 수 있다. 제1 면(FA1) 및 제2 면(FA2)은 각각 바닥면(BS)(또는 상면(TS))에 대해 서로 다른 각도를 가질 수 있다. 제1 면(FA1)은 반극성이지만, 및 제2 면(FA2)은 무극성일 수 있다.
만약 발광 소자(ED)의 측벽(SW)이 수직한 제2 면(FA2)만으로 이루어질 경우, 활성층(ACT)에서 생성된 빛이 측벽(SW)을 통해 빠져나가 광 추출 효율 (light extraction efficiency)이 감소될 수 있다. 본 발명의 실시예들에 따른 발광 소자(ED)는, 그의 측벽(SW)이 제2 면(FA2)뿐만 아니라 경사진 제1 면(FA1)도 포함하므로, 빛이 측벽(SW)을 통해 빠져나가는 것이 상당히 방지될 수 있다. 결과적으로, 본 발명의 발광 소자(ED)는 우수한 광 추출 효율을 가질 수 있다.
발광 소자(ED)와 제1 전극(E1) 사이 및 발광 소자(ED)와 제5 절연층(150) 사이에 도전 구조체(MP)가 개재될 수 있다. 도전 구조체(MP)는 도전 물질을 포함할 수 있다. 일 예로, 도전 구조체(MP)는 니켈, 구리, 금 또는 은과 같은 금속을 포함할 수 있다. 도전 구조체(MP)는 니켈/금의 적층막을 포함할 수 있다.
도전 구조체(MP)는, 발광 소자(ED)와 제1 전극(E1) 사이의 연결 패턴(CP) 및 발광 소자(ED)의 측벽(SW) 상에 반사 패턴(RP)을 포함할 수 있다. 연결 패턴(CP)은 발광 소자(ED)의 바닥면(BS)을 직접 덮을 수 있다.
반사 패턴(RP)은 연결 패턴(CP)으로부터 발광 소자(ED)의 상면(TS)을 향하여 연장될 수 있다. 반사 패턴(RP)과 발광 소자(ED)의 측벽(SW) 사이에 절연 패턴(IP)이 개재될 수 있다. 절연 패턴(IP)에 의해 반사 패턴(RP)은 발광 소자(ED)와 절연될 수 있다. 반사 패턴(RP)은 활성층(ACT)에서 생성된 빛이 반사 패턴(RP)의 측벽(SW)을 통해 빠져나가는 것을 방지할 수 있다. 다시 말하면, 반사 패턴(RP)은 활성층(ACT)에서 생성된 빛을 반사시켜, 빛이 발광 소자(ED)의 상면(TS)을 통해 방출되도록 유도할 수 있다.
전기적 신호가 제1 전극(E1) 및 연결 패턴(CP)을 통해 발광 소자(ED)의 바닥면(BS)에 선택적으로 인가될 수 있다. 절연 패턴(IP)에 의해 반사 패턴(RP)은 발광 소자(ED)와 절연되므로, 전기적 신호가 발광 소자(ED)의 측벽(SW)에는 인가되지 않을 수 있다. 결과적으로, 전기적 신호가 발광 소자(ED)의 극성 면인 c-면으로만 선택적으로 인가될 수 있다. 전기적 신호가 반극성 면 및 무극성 면을 포함하는 측벽(SW) 상으로 인가되지 않으므로, 발광 소자(ED)의 발광 효율이 향상될 수 있다.
제5 절연층(150) 상에 제6 절연층(160)이 제공될 수 있다. 제6 절연층(160) 상에 제7 절연층(170)이 제공될 수 있다. 발광 소자(ED) 상에 제2 전극(E2)이 제공될 수 있다. 제2 전극(E2)은 제7 절연층(170) 내에 배치될 수 있다. 제2 전극(E2)은 제6 절연층(160)을 관통하는 제4 콘택을 통하여 발광 소자(ED)의 제3 반도체층(SL3)과 전기적으로 연결될 수 있다. 일 예로, 제2 전극(E2)은 제6 절연층(160) 상에서 제1 방향(D1)으로 연장될 수 있다. 제2 전극(E2)은 앞서 도 2를 참조하여 설명한 제2 전원 라인(PL2)에 전기적으로 연결될 수 있다. 즉, 제2 전극(E2)에 도 2의 제2 전원 전압(ELVSS)이 인가될 수 있다.
연결 전극(CCE), 제1 전극(E1) 및 제2 전극(E2) 각각은 도전 물질을 포함할 수 있다. 일 예로, 상기 도전 물질은 인듐아연 산화물(IZO), 인듐주석 산화물(ITO), 인듐갈륨 산화물(IGO), 인듐아연갈륨 산화물(IGZO), 및 이들의 조합 중 적어도 어느 하나를 포함할 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니다. 다른 예로, 상기 도전 물질은 금속일 수 있고, 상기 금속은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다.
제7 절연층(170) 상에 차광 패턴(BM) 및 컬러 필터(CF)가 제공될 수 있다. 차광 패턴(BM)은 발광 소자(ED)와 수직적으로 중첩되는 개구부를 가질 수 있고, 컬러 필터(CF)가 상기 개구부에 제공될 수 있다. 차광 패턴(BM)은 블랙 매트릭스일 수 있다.
컬러 필터(CF)는 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터 중 적어도 어느 하나를 포함할 수 있다. 컬러 필터(CF)는, 발광 소자(ED)에서 방출되는 빛 받아서 특정 파장의 빛만 투과시킬 수 있다. 일 예로, 컬러 필터(CF)는 양자점들(quantum dots)을 포함할 수 있다. 즉, 컬러 필터(CF)는 양자점 컬러 필터일 수 있다.
일 예로, 컬러 필터(CF)는 투명 물질을 포함할 수 있다. 만약 발광 소자(ED)에서 방출되는 빛이 청색일 경우, 청색 화소의 컬러 필터(CF)는 양자점 없이 투명 물질만을 포함할 수 있다.
차광 패턴(BM) 및 컬러 필터(CF) 상에 커버층(CV)이 제공될 수 있다. 커버층(CV)은 투명 유리 또는 투명 플라스틱을 포함할 수 있다. 커버층(CV)은 컬러 필터(CF) 및 발광 소자(ED)를 보호할 수 있다.
도 6a 및 도 6b는 본 발명의 실시예들에 따른 표시 장치를 설명하기 위한 것으로, 각각 도 3의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도3, 도 4a, 도 4b 및 도 5를 참조하여 설명한 표시 장치와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 3, 도 6a 및 도 6b를 참조하면, 발광 소자(ED)의 일 영역 상에, 그의 내부를 부분적으로 관통하는 콘택홀(CNH)이 정의될 수 있다. 콘택홀(CNH)은 발광 소자(ED)의 바닥면(BS)으로부터 상면(TS)을 향하여 연장될 수 있다. 콘택홀(CNH)은 발광 소자(ED)를 완전히 관통하지 않을 수 있다. 다시 말하면, 콘택홀(CNH)은 발광 소자(ED)의 제3 반도체층(SL3)을 노출할 수 있다.
콘택홀(CNH) 내에 제1 콘택 플러그(CNT1)가 제공될 수 있다. 제1 콘택 플러그(CNT1)는 콘택홀(CNH)을 통해 노출된 제3 반도체층(SL3)과 접촉할 수 있다. 제1 콘택 플러그(CNT1)과 콘택홀(CNH) 사이에 절연 물질(IM)이 채워질 수 있다. 제2 전극(E2)은 제1 콘택 플러그(CNT1) 아래에 제공될 수 있다. 제1 콘택 플러그(CNT1)를 통하여, 제2 전극(E2)이 제3 반도체층(SL3)과 전기적으로 연결될 수 있다.
발광 소자(ED)와 제1 전극(E1) 사이에 제2 콘택 플러그(CNT2)가 제공될 수 있다. 제2 콘택 플러그(CNT2)는 연결 패턴(CP)과 접촉할 수 있다. 제2 콘택 플러그(CNT2) 및 연결 패턴(CP)을 통하여, 제1 전극(E1)이 제1 반도체층(SL1)과 전기적으로 연결될 수 있다.
도 7, 도 9, 도 11 및 도 13은 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 8a, 도 10a, 도 12a 및 도 14a는 각각 도 7, 도 9, 도 11 및 도 13의 A-A'선에 따른 단면도들이다. 도 8b, 도 10b, 도 12b 및 도 14b는 각각 도 7, 도 9, 도 11 및 도 13의 B-B'선에 따른 단면도들이다.
도 7, 도 8a 및 도 8b를 참조하면, 기판(SUB) 상에 복수개의 희생 패턴들(SAP)이 형성될 수 있다. 기판(SUB)은 사파이어 기판, 실리콘 기판, SiC 기판 또는 GaAs 기판일 수 있다. 일 예로, 기판(SUB)은 사파이어 기판일 수 있다. 희생 패턴들(SAP)을 형성하는 것은, 기판(SUB) 상에 포토레지스트 막을 형성하는 것, 및 상기 포토레지스트 막 상에 노광 및 현상 공정을 수행하는 것을 포함할 수 있다. 다시 말하면, 희생 패턴들(SAP)은 포토레지스트 물질을 포함할 수 있다. 희생 패턴들(SAP)은 기판(SUB) 상에 2차원적으로 배열될 수 있다.
각각의 희생 패턴들(SAP)은 제1 측벽(SW1) 및 제2 측벽(SW2)을 포함할 수 있다. 제1 측벽(SW1) 및 제2 측벽(SW2)은 서로 인접할 수 있다. 제1 측벽(SW1)은 제2 방향(D2)으로 연장될 수 있다. 제2 측벽(SW2)은 제1 방향(D1)으로 연장될 수 있다.
제1 측벽(SW1)은 직선 형태를 가질 수 있다. 제2 측벽(SW2)은 희생 패턴(SAP)의 중심 영역을 향하여 함몰된 오목한 형태를 가질 수 있다. 구체적으로 제2 측벽(SW2)은, 제4 방향(D4)으로 연장되는 제1 부분(P1) 및 제1 방향(D1)으로 연장되는 제2 부분(P2)을 포함할 수 있다. 제4 방향(D4)은 기판(SUB)의 상면과 평행하면서 제1 방향(D1) 및 제2 방향(D2)과 교차하는 방향일 수 있다. 평면적 관점에서, 제1 부분(P1)과 제2 부분(P2)이 이루는 각도(θ3)는 90°보다 클 수 있다. 일 예로, 제1 부분(P1)과 제2 부분(P2)이 이루는 각도(θ3)는 100° 내지 170°일 수 있다.
도 9, 도 10a 및 도 10b를 참조하면, 기판(SUB)의 전면 상에 무기막(IL)이 콘포멀하게 형성될 수 있다. 무기막(IL)을 형성하는 것은, 원자층 증착 공정 또는 화학 기상 증착 공정을 수행하는 것을 포함할 수 있다. 무기막(IL)은 실리카(SiO2), 알루미나(Al2O3), 티타니아(TiO2), 지르코니아(ZrO2), 이트리아(Y2O3)-지르코니아, 산화구리, 산화탄탈륨, 질화알루미늄(AlN), 질화실리콘(Si3N4) 중 적어도 어느 하나를 포함할 수 있다. 일 예로, 무기막(IL)은 알루미나를 포함할 수 있다.
무기막(IL)은 기판(SUB)의 상면 및 희생 패턴들(SAP) 각각의 표면을 덮을 수 있다. 다시 말하면, 무기막(IL)의 일부는 희생 패턴(SAP)의 표면을 덮을 수 있다. 희생 패턴(SAP)의 표면을 덮는 무기막(IL)의 상기 일부는 씨드 패턴(SEP)일 수 있다.
씨드 패턴(SEP)의 평면적 형태는 희생 패턴(SAP)에 의해 정의될 수 있다. 다시 말하면, 씨드 패턴(SEP)의 평면적 형태는 희생 패턴(SAP)의 평면적 형태와 실질적으로 동일할 수 있다.
씨드 패턴(SEP)은 제1 측벽(SW1) 및 제2 측벽(SW2)을 포함할 수 있다. 씨드 패턴(SEP)의 제1 측벽(SW1) 및 제2 측벽(SW2)은 각각 희생 패턴(SAP)의 제1 측벽(SW1) 및 제2 측벽(SW2)에 의해 정의된 것일 수 있다. 따라서, 씨드 패턴(SEP)의 제1 측벽(SW1)은 직선 형태를 가질 수 있고, 씨드 패턴(SEP)의 제2 측벽(SW2)은 오목한 형태를 가질 수 있다. 씨드 패턴(SEP)의 제2 측벽(SW2)은, 제4 방향(D4)으로 연장되는 제1 부분(P1) 및 제1 방향(D1)으로 연장되는 제2 부분(P2)을 포함할 수 있다.
도 11, 도 12a 및 도 12b를 참조하면, 희생 패턴들(SAP)이 선택적으로 제거될 수 있다. 일 예로, 희생 패턴들(SAP)은 열처리 공정을 통해 열분해되어 제거될 수 있다. 희생 패턴들(SAP)이 제거됨으로써, 기판(SUB)과 씨드 패턴(SEP) 사이에 빈 공간(EP)이 형성될 수 있다.
무기막(IL)을 추가적으로 열처리하여, 씨드 패턴(SEP)이 치밀해지고 결정화되도록 할 수 있다. 일 예로, 무기막(IL)을 열처리함으로써 씨드 패턴(SEP)은 기판(SUB)과 동일한 결정 구조를 갖도록 결정화될 수 있다.
도 13, 도 14a 및 도 14b를 참조하면, 각각의 씨드 패턴들(SEP) 상에 발광 소자(ED)가 형성될 수 있다. 2차원적으로 배열된 씨드 패턴들(SEP)에 대응하여 2차원적으로 배열된 복수개의 발광 소자들(ED)이 형성될 수 있다. 발광 소자(ED)를 형성하는 것은, 씨드 패턴(SEP)의 상면을 씨드로하여 선택적 에피 성장 공정을 수행하는 것을 포함할 수 있다. 선택적 에피 성장 공정은 화학 기상 증착 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy) 공정을 포함할 수 있다. 발광 소자(ED)는 III-V 화합물 반도체, 예를 들어, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, 및 이들의 조합 중 적어도 어느 하나를 포함할 수 있다.
선택적 에피 성장 공정 동안, 소스 가스를 조절하여 다층 구조의 발광 소자(ED)가 형성될 수 있다. 즉, 발광 소자(ED)를 형성하는 것은, 제3 반도체층(SL3)을 형성하는 것, 제3 반도체층(SL3) 상에 제2 반도체층(SL2)을 형성하는 것, 제2 반도체층(SL2) 상에 활성층(ACT)을 형성하는 것 및 활성층(ACT) 상에 제1 반도체층(SL1)을 형성하는 것을 포함할 수 있다.
구체적으로, 제3 반도체층(SL3)은 GaN를 포함하도록 형성될 수 있다. 제2 반도체층(SL2)은 규소(Si), 게르마늄(Ge), 주석(Sn), 셀레늄(Se) 또는 텔루륨(Te)과 같은 불순물을 함유하는 GaN를 포함하도록 형성될 수 있다. 활성층(ACT)은 InGaN/GaN을 포함하는 다중 양자 우물 구조를 갖도록 형성될 수 있다. 제1 반도체층(SL1)은 마그네슘(Mg), 아연(Zn), 칼슘(Ca), 스트론튬(Sr), 또는 바륨(Ba)과 같은 불순물을 함유하는 GaN를 포함하도록 형성될 수 있다. 활성층(ACT) 및 제1 내지 제3 반도체층들(SL1, SL2, SL3)은 하나의 공정 챔버 내에서 연속적으로 형성될 수 있다.
선택적 에피 성장 공정 동안, III-V 화합물 반도체는 그의 결정면에 따라 다른 성장 속도를 가지며 성장될 수 있다. 예를 들어, 발광 소자(ED)의 측벽(SW)은 제1 면(FA1) 및 제2 면(FA2)을 포함할 수 있다. 제1 면(FA1)은 반극성 면일 수 있다. 제1 면(FA1)은 기판(SUB)의 상면에 대해 경사진 면일 수 있다. 제2 면(FA2)은 무극성 면일 수 있다. 제2 면(FA2)은 기판(SUB)의 상면에 대해 수직한 면일 수 있다.
도 15a 내지 도 15d는 본 발명의 실시예에 따른 선택적 에피 성장 공정을 통해 희생 패턴(SAP) 상에 발광 소자(ED)가 성장하는 것을 시계열적으로 나타낸 사시도이다. 도 13, 도 14a, 도 14b 및 도 15a 내지 도 15d를 참조하면, 선택적 에피 성장 공정 동안, III-V 화합물 반도체의 제1 면(FA1)은 제1 성장 속도로 성장할 수 있고, 제2 면(FA2)은 제2 성장 속도로 성장할 수 있다. 제1 성장 속도는 제2 성장 속도보다 느릴 수 있다.
씨드 패턴(SEP)의 제1 측벽(SW1)은 직선의 형태를 가질 수 있다. 제1 측벽(SW1) 상에서, III-V 화합물 반도체가 성장하면서 느린 성장 속도를 갖는 제1 면(FA1)만 남을 수 있다. 씨드 패턴(SEP)의 제2 측벽(SW2)은 오목한 형태를 가질 수 있다. 제2 측벽(SW2) 상에서, III-V 화합물 반도체가 성장하면서 빠른 성장 속도를 갖는 제2 면(FA2)만 남을 수 있다. 결과적으로, 씨드 패턴(SEP)의 제1 측벽(SW1) 상에 발광 소자(ED)의 제1 면(FA1)이 형성될 수 있고, 씨드 패턴(SEP)의 제2 측벽(SW2) 상에 발광 소자(ED)의 제2 면(FA2)이 형성될 수 있다.
제2 면(FA2)이 상대적으로 빠르게 성장하므로, 발광 소자(ED)의 제2 방향(D2)으로의 폭은 씨드 패턴(SEP)의 제2 방향(D2)으로의 폭보다 더 크게 형성될 수 있다.
도 16 및 도 17은 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위한 평면도들이다. 본 실시예에서는, 앞서 도 7 내지 도 15d를 참조하여 설명한 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 16을 참조하면, 씨드 패턴(SEP)의 평면적 형태는 앞서 도 11의 씨드 패턴(SEP)의 평면적 형태와 다를 수 있다. 씨드 패턴(SEP)은 제1 측벽(SW1) 및 제2 측벽(SW2)을 포함할 수 있다. 씨드 패턴(SEP)의 제2 측벽(SW2)은 제1 방향(D1)으로 연장될 수 있다. 씨드 패턴(SEP)의 제1 측벽(SW1)은 직선 형태를 가질 수 있고, 제2 측벽(SW2) 역시 직선 형태를 가질 수 있다. 다시 말하면, 씨드 패턴(SEP)의 평면적 형태는 사각형일 수 있다.
도 17을 참조하면, 각각의 씨드 패턴들(SEP) 상에 발광 소자(ED)가 형성될 수 있다. 발광 소자(ED)의 평면적 형태는 다각형(예를 들어, 팔각형)을 가질 수 있다. 발광 소자(ED)의 측벽(SW)은, 제1 면(FA1) 및 제2 면(FA2)뿐만 아니라 제3 면(FA3)을 추가로 포함할 수 있다. 제3 면(FA3)은 제1 면(FA1)과 제2 면(FA2) 사이에 개재될 수 있다. 제3 면(FA3)은 기판(SUB)의 상면에 대해 경사진 면으로서, 반극성 면일 수 있다.
씨드 패턴(SEP)의 제2 측벽(SW2)은 앞서 도 11의 씨드 패턴(SEP)과는 달리 오목하지 않고 직선 형태를 가질 수 있다. 씨드 패턴(SEP)의 제2 측벽(SW2) 상에서, III-V 화합물 반도체가 성장하면서 빠른 성장 속도를 갖는 제2 면(FA2)뿐만 아니라 느린 성장 속도를 갖는 제3 면(FA3)도 형성될 수 있다. 제2 면(FA2)의 성장과 제3 면(FA3)의 성장은 서로 경쟁 관계일 수 있다. 만약 과성장이 진행될 경우, 씨드 패턴(SEP)의 제2 측벽(SW2) 상에 제2 면(FA2)은 남지 않고 제3 면(FA3)만 남을 수 있다.
본 발명의 실시예들에 따른 발광 소자의 제조 방법은, 발광 소자(ED)의 목적하는 형태에 대응하여 씨드 패턴(SEP)의 평면적 형태를 디자인할 수 있다. 만약 발광 소자(ED)의 목적하는 형태를 도 13에 나타난 바와 같이 사각형으로 하고자 할 경우, 씨드 패턴(SEP)을 도 11에 나타난 형태로 형성하여 선택적 에피 성장 공정을 수행할 수 있다. 만약 발광 소자(ED)의 목적하는 형태를 도 17에 나타난 바와 같이 벌집 형태로 하고자 할 경우, 씨드 패턴(SEP)을 도 16에 나타난 형태로 형성하여 선택적 에피 성장 공정을 수행할 수 있다.
도 18, 도 19 및 도 20은 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 21a 및 도 21b는 각각 도 20의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 7 내지 도 15d를 참조하여 설명한 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 18을 참조하면, 기판(SUB) 상에 복수개의 희생 패턴들(SAP)이 형성될 수 있다. 각각의 희생 패턴들(SAP)은 제1 방향(D1)으로 연장될 수 있다.
도 19를 참조하면, 기판(SUB)의 전면 상에 무기막(IL)이 콘포멀하게 형성될 수 있다. 무기막(IL)은 각각의 희생 패턴들(SAP)을 덮는 씨드 패턴(SEP)을 포함할 수 있다.
도 20, 도 21a 및 도 21b를 참조하면, 씨드 패턴들(SEP) 및 희생 패턴들(SAP)이 패터닝될 수 있다. 상기 패터닝 공정에 의해 제2 방향(D2)으로 연장되는 트렌치들(TR)이 형성될 수 있다. 상기 패터닝 공정에 의해 제1 방향(D1)으로 연장되는 하나의 씨드 패턴(SEP)이 복수개의 씨드 패턴들(SEP)로 분리될 수 있다. 제1 방향(D1)으로 연장되는 하나의 씨드 패턴(SEP)이 트렌치들(TR)에 의해 복수개의 씨드 패턴들(SEP)로 분리될 수 있다. 희생 패턴(SAP)의 측벽의 일부가 트렌치들(TR)에 의해 노출될 수 있다.
후속으로, 앞서 도 11, 도 12a 및 도 12b를 참조하여 설명한 것과 같이 희생 패턴들(SAP)이 선택적으로 제거될 수 있다. 트렌치들(TR)에 의해 희생 패턴(SAP)의 측벽의 일부가 노출되기 때문에, 희생 패턴들(SAP)이 보다 용이하게 제거될 수 있다. 씨드 패턴들(SEP) 상에 선택적 에피 성장 공정을 수행하여, 발광 소자들(ED)이 형성될 수 있다.
도 22 및 도 23은 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위한 평면도들이다. 도 24a 및 도 24b는 각각 도 23의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 7 내지 도 15d를 참조하여 설명한 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 22를 참조하면, 기판(SUB) 상에 복수개의 희생 패턴들(SAP)이 형성될 수 있다. 앞서 도 7을 참조하여 설명한 희생 패턴(SAP)과 달리, 각각의 희생 패턴들(SAP)은 중앙이 막혀있을 수 있다. 기판(SUB)의 전면 상에 무기막(IL)이 콘포멀하게 형성될 수 있다. 무기막(IL)은 각각의 희생 패턴들(SAP)을 덮는 씨드 패턴(SEP)을 포함할 수 있다.
도 23, 도 24a 및 도 24b를 참조하면, 씨드 패턴들(SEP) 및 희생 패턴들(SAP)이 패터닝되어, 복수개의 홀들(HO)이 형성될 수 있다. 각각의 홀들(HO)은 씨드 패턴(SEP) 및 및 희생 패턴(SAP)을 관통하여, 기판(SUB)의 상면을 노출할 수 있다. 각각의 홀들(HO)은 희생 패턴(SAP)의 내측벽을 노출할 수 있다.
후속으로, 앞서 도 11, 도 12a 및 도 12b를 참조하여 설명한 것과 같이 희생 패턴들(SAP)이 선택적으로 제거될 수 있다. 홀들(HO)에 의해 희생 패턴(SAP)의 내측벽이 노출되기 때문에, 희생 패턴들(SAP)이 보다 용이하게 제거될 수 있다. 씨드 패턴들(SEP) 상에 선택적 에피 성장 공정을 수행하여, 발광 소자들(ED)이 형성될 수 있다.
도 25는 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위한 평면도이다. 도 26a 및 도 26b는 각각 도 25의 A-A'선 및 B-B'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 7 내지 도 15d를 참조하여 설명한 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 25, 도 26a 및 도 26b를 참조하면, 기판(SUB)을 패터닝하여 복수개의 씨드 패턴들(SEP)을 형성할 수 있다. 다시 말하면, 기판(SUB)을 패터닝하여 리세스(RS)가 형성될 수 있고, 리세스(RS)는 기판(SUB)의 상부를 씨드 패턴(SEP)으로 정의할 수 있다. 기판(SUB)의 씨드 패턴들(SEP) 상에 선택적 에피 성장 공정을 수행하여, 발광 소자들(ED)이 형성될 수 있다.
도 27 및 도 28은 본 발명의 실시예들에 따른 발광 소자의 제조 방법을 설명하기 위한 평면도이다. 본 실시예에서는, 앞서 도 7 내지 도 15d를 참조하여 설명한 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 27을 참조하면, 기판(SUB) 상에 희생 패턴(SAP)이 형성될 수 있다. 희생 패턴(SAP)은 제1 방향(D1)으로 연장되는 복수개의 개구부들(OP)을 갖도록 형성될 수 있다. 기판(SUB)의 전면 상에 무기막(IL)이 콘포멀하게 형성될 수 있다. 무기막(IL)은 희생 패턴(SAP)을 덮는 씨드 패턴(SEP)을 포함할 수 있다.
도 28을 참조하면, 희생 패턴(SAP)이 선택적으로 제거될 수 있다. 씨드 패턴(SEP) 상에 선택적 에피 성장 공정을 수행하여, 발광 소자(ED)가 형성될 수 있다. 발광 소자(ED)는 도 13에 도시된 발광 소자(ED)에 비해 더 큰 크기를 가질 수 있다.
도 29, 도 30 및 도 31은 본 발명의 실시예들에 따른 표시 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 29를 참조하면, 베이스층(100) 상에 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)가 형성될 수 있다. 제1 및 제2 박막 트랜지스터들(TR1, TR2)을 형성하는 것은, LTPS 공정 또는 LTPO 공정을 수행하는 것을 포함할 수 있다. 제1 및 제2 박막 트랜지스터들(TR1, TR2)을 서로 전기적으로 연결하는 연결 전극(CCE)이 형성될 수 있다. 연결 전극(CCE) 상에 제1 전극(E1)이 형성될 수 있다. 제1 전극(E1)은 제2 박막 트랜지스터(TR2)와 전기적으로 연결될 수 있다. 제1 전극(E1)은 외부로 노출될 수 있다.
도 30을 참조하면, 앞서 도 13, 도 14a 및 도 14b를 참조하여 설명한 발광 소자(ED) 상에 절연 패턴(IP) 및 도전 구조체(MP)가 형성될 수 있다.
절연 패턴(IP)은 발광 소자(ED)의 측벽(SW)만을 선택적으로 덮도록 형성될 수 있다. 구체적으로 절연 패턴(IP)을 형성하는 것은, 발광 소자(ED)의 표면 상에 절연막을 콘퍼멀하게 형성하는 것, 및 발광 소자(ED)의 상면이 노출될 때까지 상기 절연막을 이방성 식각하는 것을 포함할 수 있다.
도전 구조체(MP)를 형성하는 것은, 발광 소자(ED) 및 절연 패턴(IP) 상에 금속막을 형성하는 것을 포함할 수 있다. 일 예로, 도전 구조체(MP)는 니켈/금의 적층막을 포함할 수 있다. 도전 구조체(MP)의 연결 패턴(CP)은 발광 소자(ED)와 직접 접촉할 수 있다. 도전 구조체(MP)의 반사 패턴(RP)은 절연 패턴(IP)을 사이에 두고 발광 소자(ED)와 이격될 수 있다.
발광 소자(ED)를 씨드 패턴(SEP) 및 기판(SUB)으로부터 분리시킬 수 있다. 발광 소자(ED)를 분리시키는 것은, 기계적 리프트 오프(Mechanical lift-off)를 이용할 수 있다.
분리된 발광 소자(ED)가 제1 전극(E1) 상에 실장될 수 있다. 분리된 발광 소자(ED)를 뒤집어서, 도전 구조체(MP)의 연결 패턴(CP)이 제1 전극(E1) 상에 배치되도록 할 수 있다.
도 31를 참조하면, 제1 전극(E1) 및 도전 구조체(MP)를 덮는 제5 절연층(150)이 형성될 수 있다. 제5 절연층(150) 상에 제2 전극(E2)이 형성될 수 있다. 제2 전극(E2)은 발광 소자(ED)의 제3 반도체층(SL3)과 전기적으로 연결될 수 있다.
도3, 도 4a 및 도 4b를 다시 참조하면, 제2 전극(E2) 상에 차광 패턴(BM) 및 컬러 필터(CF)가 형성될 수 있다. 차광 패턴(BM)은 블랙 매트릭스일 수 있다. 컬러 필터(CF)는 적색 컬러필터, 녹색 컬러필터 및 청색 컬러필터 중 적어도 어느 하나를 포함할 수 있다. 차광 패턴(BM) 및 컬러 필터(CF) 상에 커버층(CV)이 형성될 수 있다.
도 32는 본 발명의 실시예들에 따른 표시 장치의 표시 패널의 평면도이다. 도 33은 도 32의 C-C’선에 따른 단면도이다. 도 4a는 도 32의 A-A'선에 따른 단면도와 실질적으로 동일할 수 있다. 도 4b는 도 32의 B-B'선에 따른 단면도와 실질적으로 동일할 수 있다. 본 실시예에서는, 앞서 도3, 도 4a, 도 4b 및 도 5를 참조하여 설명한 표시 장치와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 32, 도 33, 도 4a 및 도 4b를 참조하면, 발광 소자(ED)의 측벽(SW)은, 제1 면(FA1) 및 제2 면(FA2)뿐만 아니라 제3 면(FA3)을 추가로 포함할 수 있다. 즉, 본 실시예에 따른 표시 장치는, 앞서 도 16 및 도 17을 참조하여 설명한 제조 방법을 통해 제조된 발광 소자(ED)를 포함할 수 있다.
제3 면(FA3)은 제1 면(FA1)과 제2 면(FA2) 사이에 개재될 수 있다. 제3 면(FA3)은 발광 소자(ED)의 상면(TS) 및 바닥면(BS)에 대해 경사진 면으로서, 반극성 면일 수 있다. 제3 면(FA3)과 바닥면(BS)이 이루는 각도(θ3)는 10° 내지 80°일 수 있다. 일 예로, 제3 면(FA3)과 바닥면(BS)이 이루는 각도(θ3)는, 도 4a에 나타난 제1 면(FA1)과 바닥면(BS)이 이루는 각도(θ1)와 실질적으로 동일할 수 있다. 다른 예로, 제3 면(FA3)과 바닥면(BS)이 이루는 각도(θ3)는, 도 4a에 나타난 제1 면(FA1)과 바닥면(BS)이 이루는 각도(θ1)와 다를 수 있다. 제3 면(FA3)과 바닥면(BS)이 이루는 각도(θ3)는, 도 4b에 나타난 제2 면(FA2)과 바닥면(BS)이 이루는 각도(θ2)보다 작을 수 있다.
제1 면(FA1)과 제3 면(FA3)은 서로 인접할 수 있다. 제1 면(FA1)과 제3 면(FA3)이 서로 만나서 발광 소자(ED)의 측벽(SW)에 모서리(VER)가 정의될 수 있다. 제2 면(FA2)과 제3 면(FA3)은 서로 인접할 수 있다. 제2 면(FA2)과 제3 면(FA3)이 서로 만나서 발광 소자(ED)의 측벽(SW)에 모서리(VER)가 정의될 수 있다.
경사진 제3 면(FA3)에 의해 발광 소자(ED)의 제4 방향(D4)으로의 단면의 형태는 역피라미드 형태를 가질 수 있다. 다시 말하면, 발광 소자(ED)의 제4 방향(D4)으로의 폭(W3)은, 베이스층(100)으로 멀어질수록 증가할 수 있다.

Claims (20)

  1. 복수개의 화소들; 및
    상기 복수개의 화소들 각각에 제공된 발광 소자를 포함하되,
    상기 발광 소자는, 그의 바닥면 및 그의 측벽 상에 순차적으로 적층된 제1 반도체층, 활성층 및 제2 반도체층을 포함하고,
    상기 발광 소자의 상기 측벽은 제1 면 및 상기 제1 면에 인접하는 제2 면을 포함하며,
    상기 바닥면과 상기 제1 면이 이루는 제1 각도는 상기 바닥면과 상기 제2 면이 이루는 제2 각도와 다르고,
    상기 제1 면과 상기 제2 면은 서로 만나서 모서리를 정의하며,
    상기 모서리는 상기 바닥면으로부터 상기 발광 소자의 상면으로 연장되는 표시 장치.
  2. 제1항에 있어서,
    상기 제1 각도는 상기 제2 각도보다 작으며,
    상기 제1 면은 반극성 면이고,
    상기 제2 면은 무극성 면인 표시 장치.
  3. 제1항에 있어서,
    상기 발광 소자의 상기 측벽은 상기 제2 면에 인접하는 제3 면을 더 포함하고,
    상기 제2 면은 상기 제1 면과 상기 제3 면 사이에 개재되며,
    상기 제1 각도는 상기 바닥면과 상기 제3 면이 이루는 제3 각도와 다른 표시 장치.
  4. 제1항에 있어서,
    상기 발광 소자는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, 및 이들의 조합 중 적어도 어느 하나를 포함하는 표시 장치.
  5. 제1항에 있어서,
    상기 발광 소자의 상기 바닥면에 전기적으로 연결되는 제1 전극; 및
    상기 발광 소자의 상기 상면에 전기적으로 연결되는 제2 전극을 더 포함하는 표시 장치.
  6. 제1항에 있어서,
    상기 발광 소자의 상기 바닥면에 전기적으로 연결되는 제1 전극;
    상기 발광 소자를 관통하여 상기 발광 소자의 상기 제2 반도체층과 접속하는 콘택 플러그; 및
    상기 콘택 플러그에 연결되는 제2 전극을 더 포함하는 표시 장치.
  7. 제1항에 있어서,
    상기 측벽 상의 반사 패턴 및 상기 바닥면 상의 연결 패턴을 포함하는 도전 구조체; 및
    상기 측벽과 상기 반사 패턴 사이에 개재된 절연 패턴을 더 포함하는 표시 장치.
  8. 복수개의 화소들;
    상기 복수개의 화소들 각각에 제공된 발광 소자; 및
    상기 발광 소자의 측벽 상의 반사 패턴 및 상기 발광 소자의 바닥면 상의 연결 패턴을 포함하는 도전 구조체를 포함하되,
    상기 발광 소자는, 상기 바닥면 및 상기 측벽 상에 순차적으로 적층된 제1 반도체층, 활성층 및 제2 반도체층을 포함하고,
    상기 반사 패턴은 상기 측벽과 이격되고,
    상기 연결 패턴은, 상기 바닥면 상의 상기 제1 반도체층과 전기적으로 연결되는 표시 장치.
  9. 제8항에 있어서,
    상기 발광 소자의 상기 측벽은 제1 면 및 상기 제1 면에 인접하는 제2 면을 포함하고,
    상기 바닥면과 상기 제1 면이 이루는 제1 각도는 상기 바닥면과 상기 제2 면이 이루는 제2 각도와 다르며,
    상기 제1 면과 상기 제2 면은 서로 만나서 모서리를 정의하는 표시 장치.
  10. 제9항에 있어서,
    상기 제1 각도는 상기 제2 각도보다 작으며,
    상기 제1 면은 반극성 면이고,
    상기 제2 면은 무극성 면인 표시 장치.
  11. 제8항에 있어서,
    상기 측벽과 상기 반사 패턴 사이에 개재된 절연 패턴을 더 포함하되,
    상기 반사 패턴은 상기 절연 패턴에 의해 상기 측벽과 이격되는 표시 장치.
  12. 제8항에 있어서,
    상기 발광 소자는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, 및 이들의 조합 중 적어도 어느 하나를 포함하는 표시 장치.
  13. 제8항에 있어서,
    상기 연결 패턴을 통하여, 상기 발광 소자에 전기적으로 연결되는 제1 전극; 및
    상기 발광 소자의 상면에 전기적으로 연결되는 제2 전극을 더 포함하는 표시 장치.
  14. 제8항에 있어서,
    상기 연결 패턴을 통하여, 상기 발광 소자에 전기적으로 연결되는 제1 전극; 및
    상기 발광 소자를 관통하여 상기 발광 소자의 상기 제2 반도체층과 접속하는 콘택 플러그; 및
    상기 콘택 플러그에 연결되는 제2 전극을 더 포함하는 표시 장치.
  15. 베이스층 상의 복수개의 화소들; 및
    상기 복수개의 화소들 각각에 제공된 발광 소자를 포함하되,
    상기 발광 소자는, 순차적으로 적층된 제1 반도체층, 활성층 및 제2 반도체층을 포함하고,
    상기 발광 소자의 제1 방향으로의 폭은 상기 베이스층으로부터 멀어질수록 증가하며,
    상기 발광 소자의 상기 제1 방향과 교차하는 제2 방향으로의 폭은, 상기 베이스층으로부터 멀어지더라도 일정하게 유지되는 표시 장치.
  16. 제15항에 있어서,
    상기 발광 소자의 측벽 상의 반사 패턴을 더 포함하되,
    상기 활성층은, 상기 제1 반도체층을 사이에 두고 상기 반사 패턴과 이격되는 표시 장치.
  17. 제15항에 있어서,
    상기 발광 소자의 측벽은:
    상기 제1 방향으로 서로 대향하는 제1 면들; 및
    상기 제2 방향으로 서로 대향하는 제2 면들을 포함하고,
    상기 발광 소자의 바닥면과 상기 제1 면이 이루는 제1 각도는, 상기 바닥면과 상기 제2 면이 이루는 제2 각도보다 작은 표시 장치.
  18. 제15항에 있어서,
    상기 발광 소자는 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, 및 이들의 조합 중 적어도 어느 하나를 포함하는 표시 장치.
  19. 제15항에 있어서,
    상기 발광 소자의 바닥면에 전기적으로 연결되는 제1 전극; 및
    상기 발광 소자의 상면에 전기적으로 연결되는 제2 전극을 더 포함하는 표시 장치.
  20. 제15항에 있어서,
    상기 발광 소자의 바닥면에 전기적으로 연결되는 제1 전극;
    상기 발광 소자를 관통하여 상기 발광 소자의 상기 제2 반도체층과 접속하는 콘택 플러그; 및
    상기 콘택 플러그에 연결되는 제2 전극을 더 포함하는 표시 장치.
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