KR101557083B1 - 반도체 적층 구조 및 그 형성 방법 - Google Patents

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Abstract

질화물 반도체층 성장시 질화물 반도체층이 받는 응력을 감소시키고 전위를 줄여서 고품질의 질화물 반도체층을 형성할 수 있을 뿐만 아니라 기판과의 분리가 쉬운 반도체 적층 구조 및 그 형성 방법을 제공한다. 본 발명에 따른 반도체 적층 구조는 질화물 반도체와 이종인 단결정 기판; 상기 기판과의 사이에 서로 분리된 복수개의 빈 공간(cavity)이 정의되도록 상기 기판 상에 형성되고 상기 기판과 같은 결정 구조로 결정화된 무기물 박막; 및 상기 빈 공간 위의 상기 결정화된 무기물 박막 상에서부터 성장하여 합체되면서 상기 빈 공간 사이의 영역에 보이드(void)를 형성하는 질화물 반도체층을 포함한다.

Description

반도체 적층 구조 및 그 형성 방법 {Semiconductor thin film structure and method of forming the same}
본 발명은 질화갈륨(GaN) 또는 갈륨과 다른 금속의 혼합 질화물로 된 반도체층 및 그 형성 방법에 관한 것이다. 본 발명은 또한 이러한 층을 포함하는 전자 또는 광전자 소자(opto-electronic device), 질화물 반도체 기판 및 그 제조 방법에 관한 것이다. 본 발명의 기술분야는 기판 위에 결정결함이 적은 고품질의 질화물 반도체층을 형성하기 위한 반도체 적층 구조 및 그 형성 방법으로 넓게 정의될 수 있다.
주기율표 상의 Ⅲ족 내지 Ⅴ족 원소들의 질화물 반도체는 전자 및 광전자 소자 분야에서 중요한 위치를 점유하고 있으며, 이러한 분야는 앞으로 더욱 중요해질 것이다. 질화물 반도체의 응용분야는 실제적으로 레이저 다이오드(LD)에서부터 고주파수 및 고온에서 작동할 수 있는 트랜지스터에 이르기까지의 넓은 영역을 커버한다. 그리고, 자외선 광검출기, 탄성 표면파 소자 및 발광 다이오드(LED)를 포함한다.
예를 들어, 질화갈륨은 청색 LED 또는 고온 트랜지스터의 응용에 적합한 물질로 알려져 있지만, 이에 한정되지 않는 마이크로파 전자 소자용으로 폭넓게 연구되고 있다. 또한, 여기에서 쓰인 바와 같이, 질화갈륨은 질화알루미늄갈륨(AlGaN), 질화인듐갈륨(InGaN) 및 질화알루미늄인듐갈륨(AlInGaN)과 같은 질화갈륨계 합금을 포함하는 것으로 넓게 쓰일 수도 있다.
질화갈륨과 같은 질화물 반도체를 이용하는 소자들에서, 질화물 반도체층의 성장을 위해 가장 빈번히 사용되는 기판은 사파이어, 실리콘 카바이드(SiC), 실리콘과 같은 “이종” 기판이다. 그런데, 이들 이종 기판 물질은 질화물과의 격자상수 불일치와 열팽창계수의 차이가 있기 때문에, 이종 기판에 성장시킨 질화물 반도체층은 전위(dislocation) 등의 결정결함을 다량으로 포함하고 있다. 이러한 결함은 LED 등 질화물 반도체 소자의 성능을 떨어뜨리는 주요인으로 작용한다.
사파이어 기판은 질화갈륨보다 열팽창계수가 크기 때문에 질화갈륨을 고온에서 성장시킨 후 냉각시키면 질화갈륨 에피층에 압축 응력이 걸린다. 실리콘 기판은 질화갈륨보다 열팽창계수가 작기 때문에 질화갈륨을 고온에서 성장시킨 후 냉각시키면 질화갈륨 에피층에 인장 응력이 걸린다. 이 때문에 기판의 휘어짐 현상이 나타나고, 기판 휘어짐을 억제하기 위해서 기판의 두께도 커져야 하는 문제점이 있다. 두꺼운 기판을 사용하는 것은 표면적인 현상을 감소하는 역할을 할 뿐, 박막의 응력 자체를 감소하는 기술이 아니다. 박막의 응력 자체를 감소시킬 수 있다면 얇은 기판을 사용할 수 있게 되어 유리하다. 또한, LED 제작 후 칩 분리를 위해서 기판을 100 ㎛ 정도 남기고 갈아내야 하는 실상을 볼 때 얇은 기판의 사용이 가능해진다면 LED 생산적 측면에서 큰 이득을 얻을 수 있다.
필요에 따라서는 이종 기판 상에 형성된 질화물 반도체층을 이종 기판으로부터 분리시켜야 할 경우가 있는데, 종래 기술로는 레이저 리프트 오프(laser lift off)가 제안되어 있다. 그러나, 레이저 리프트 오프법을 사용하는 경우에도, 사파이어 기판과 질화물 반도체간에 열팽창 계수 차이 등의 원인으로 기판의 휘어짐이 발생하거나 반도체층이 손상되는 문제가 발생한다. 또한, 레이저 빔에 의한 충격에 의해 에피층에 크랙 등의 결함이 발생하기 쉽고, 나아가 에피층이 깨지기 쉬워 공정이 불안정하다. 레이저 리프트 오프법은 질화물 반도체의 열적 및 기계적 변형과 분해를 수반한다. 따라서, 이미 성장시킨 박막의 손실뿐만 아니라 에너지 측면에서도 효율적이지 못하다.
따라서, 고신뢰성의 기판 분리 방법이나 고품질의 질화물 반도체 기판 또는 질화물 반도체 소자를 얻을 수 있는 방법이 요구된다.
본 발명이 해결하려는 과제는 질화물 반도체층 성장시 질화물 반도체층이 받는 응력을 감소시키고 고품질의 질화물 반도체층을 형성할 수 있을 뿐만 아니라 기판과의 분리가 쉬운 반도체 적층 구조 및 그 형성 방법을 제공하는 것이다.
상기의 과제를 해결하기 위하여, 본 발명에 따른 반도체 적층 구조는 질화물 반도체와 이종인 단결정 기판; 상기 기판과의 사이에 서로 분리된 복수개의 빈 공간(cavity)이 정의되도록 상기 기판 상에 형성되고 상기 기판과 같은 결정 구조로 결정화된 무기물 박막; 및 상기 빈 공간 위의 상기 결정화된 무기물 박막 상에서부터 성장하여 합체되면서 상기 빈 공간 사이의 영역에 보이드(void)를 형성하는 질화물 반도체층을 포함한다.
특히 상기 빈 공간은 상기 질화물 반도체층의 측면 성장 속도가 빠른 방향과 수직인 방향으로 연장된 라인 타입 패턴일 수 있다. 이 때, 상기 질화물 반도체층은 2층 이상의 막이 될 수 있다. 상기 기판과 상기 질화물 반도체층의 열팽창계수가 달라도 상기 빈 공간이 상기 질화물 반도체층에 의해 압축이 되거나 신장이 될 수 있으므로, 상기 질화물 반도체층에 걸리는 응력은 감소된다.
본 발명에 따른 반도체 적층 구조 형성 방법에서는 질화물 반도체와 이종인 단결정 기판 상에 희생층 패턴을 형성한 다음, 상기 희생층 패턴 상에 무기물 박막을 형성한다. 상기 기판과 무기물 박막으로 정의되는 서로 분리된 복수개의 빈 공간이 형성되도록, 상기 무기물 박막이 형성된 상기 기판으로부터 상기 희생층 패턴을 제거한다. 이후, 상기 기판과 같은 결정 구조로 상기 무기물 박막을 결정화시키고, 상기 빈 공간 위의 상기 결정화된 무기물 박막 상에서부터 질화물 반도체층을 성장시켜 합체시킴으로써 상기 빈 공간 사이의 영역에 보이드를 형성한다.
바람직한 실시예에서, 상기 보이드를 따라 상기 기판과 상기 질화물 반도체층 사이를 분리시키는 단계를 더 수행함으로써 수직형 LED 또는 자유 기립(free-standing)의 질화물 반도체 기판을 제조할 수도 있다.
상기 희생층 패턴은 다양한 방법으로 형성할 수 있다. 상기 기판 상에 감광막을 도포한 후 사진식각 방법으로 형성하거나, 상기 기판 상에 나노임프린트용 수지를 도포한 후 나노임프린트 방법으로 형성할 수 있다. 대신에 상기 기판 상에 유기물 나노입자를 붙여서 형성할 수도 있다.
상기 무기물 박막을 형성하는 단계는 상기 희생층 패턴이 변형되지 않는 온도 한도 내에서 수행하는 것이 바람직하다. 상기 빈 공간은 상기 희생층 패턴이 제거되어 없어진 자리이다. 따라서, 상기 빈 공간은 상기 희생층 패턴의 모양과 크기 및 2 차원적인 배열을 그대로 따른다. 그러므로 상기 빈 공간이 제어된 모양과 크기 및 2 차원적인 배열을 갖게 하려면 상기 희생층 패턴의 모양과 크기 및 2 차원적인 배열을 정해야 한다. 상기 희생층 패턴은 상기 질화물 반도체층의 측면 성장 속도가 빠른 방향과 수직인 방향으로 연장된 라인 타입 패턴으로 형성하는 것이 바람직하다.
본 발명에 따른 반도체 적층 구조를 이용하면 자외선 광검출기, 탄성 표면파 소자, LED, LD, 마이크로파 전자 소자 등을 제조할 수 있으며 그 소자를 이용한 모듈, 시스템 등으로 확장할 수 있다. 뿐만 아니라 자유 기립의 질화물 반도체 기판을 제조할 수도 있다. 기타 실시예의 구체적 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명에 따르면, 질화물 반도체층은 빈 공간 위의 결정화된 무기물 박막 상에서부터 성장하여 합체되면서 빈 공간 사이의 영역에 보이드를 형성한다. 결정화된 무기물 박막은 그 위에서 성장하는 질화물 반도체층과 응력을 나누어서 해소할 수 있어, 본 발명에 따르면 질화물 반도체층이 결함 밀도가 작은 고품질로 성장이 된다. 따라서, 결함 밀도가 작은 고품질의 질화물 반도체층을 형성할 수 있고 질화물 반도체 결정결함 밀도 감소로 내부양자효율을 증대시킬 수 있다.
결정화된 무기물 박막 상에서 성장시키는 것과 빈 공간의 존재로 인해 질화물 반도체층의 전체 응력이 감소된다. 따라서, 기판과 질화물 반도체층 사이의 열팽창계수 차이로 인해 질화물 반도체층에 응력이 발생되더라도 국부적인 응력 이완이 되고 이로 인한 기판 휘어짐 현상이 감소될 수 있다. 이에 따라, 대면적 기판에서도 상대적으로 얇은 기판을 사용하는 것이 가능해진다.
특히, 희생층 패턴 형성시 사진식각 또는 나노임프린트와 같은 제어된 방법으로 형성하기 때문에 빈 공간이 불규칙적이거나 무작위적으로 형성되는 것이 아니라 제어된 방법으로 형성되므로 재현성이 좋고 소자 균일도가 우수하다.
이와 같은 결과로, 우수한 물성을 갖는 질화물 반도체 에피층을 성장시킬 수 있으므로, 고효율, 고신뢰성을 가지는 광전자 소자를 구현할 수 있다.
빈 공간 사이의 영역에 형성된 보이드로 인해 기판과 질화물 반도체층 사이가 어느 정도 물리적으로 분리되어 있는 것이므로, 질화물 반도체층 성장 후 냉각하는 과정에서 자연스럽게, 혹은 레이저와 같은 큰 에너지를 가하지 않고도 작은 물리적 힘이나 충격에 의해 질화물 반도체층과 기판 사이를 분리시킬 수 있다. 따라서, 레이저 리프트 오프를 사용하지 않더라도 기판으로부터 질화물 반도체층을 분리하는 것이 용이해져, 수직형 LED 또는 자유 기립의 질화물 반도체 기판 제조가 용이해진다.
도 1은 본 발명의 제1 실시예에 따른 반도체 적층 구조 및 그 형성 방법을 설명하기 위해 도시한 도면이다.
도 2 내지 도 4는 본 발명에 따른 반도체 적층 구조 형성 방법에서 희생층 패턴을 형성할 수 있는 다양한 방법들을 설명하기 위한 도면들이다.
도 5는 본 발명의 제2 실시예에 따른 반도체 적층 구조 및 그 형성 방법을 설명하기 위해 도시한 도면이다.
도 6은 본 발명에 따른 반도체 적층 구조 및 그 형성 방법에서 희생층 패턴의 2 차원적인 배열을 보이기 위한 도면이다.
도 7은 본 발명의 제3 실시예에 따른 반도체 적층 구조 및 그 형성 방법을 설명하기 위해 도시한 도면이다.
도 8 내지 도 10은 본 발명에 따른 실험예를 설명하기 위한 도면들이다.
이하 첨부된 도면들을 참조하여 본 발명을 더욱 상세히 설명하고자 한다. 다음에 설명되는 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 적층 구조 및 그 형성 방법을 설명하기 위해 도시한 도면이다.
도 1의 (a)를 참조하면, 먼저 기판(10) 상에 희생층 패턴(20)을 형성한다. 희생층 패턴(20)의 두께(d)는 0.01 ~ 10 ㎛이고 희생층 패턴(20)의 폭(w)은 0.01 ~ 10 ㎛으로 할 수 있다. 희생층 패턴(20)의 두께(d)와 폭(w)은 최종적으로 형성하려는 빈 공간을 고려하여 결정하도록 한다. 도 1의 (a)를 참조하면 희생층 패턴(20)은 기판(10) 전체에 같은 패턴으로 균일하게 형성되어 있다. 그러나 희생층 패턴(20)은 기판(10)에 국부적으로 다른 패턴으로 형성될 수도 있다.
이와 같은 희생층 패턴(20)은 다양한 방법에 따라 형성될 수 있는데, 먼저, 사진식각 방법(photo lithography)에 의할 수 있다.
예를 들어, 도 2의 (a)에서와 같이 기판(10) 상에 감광막(PR)을 도포한다. 감광막(PR)은 스핀 코팅(spin coating), 딥코팅(dip coating), 스프레이 코팅(spray coating), 용액 적하(dropping), 디스펜싱(dispensing)의 방법 중에서 선택하여 기판(10)에 도포될 수 있으며 코팅막의 균일성을 위해서는 스핀 코팅의 방법이 좋다. 그런 다음, 도 2의 (b)에서와 같이 적절한 차광 패턴(11)을 가진 포토마스크(12)를 이용해 감광막(PR)을 노광(E)한다. 차광 패턴(11) 이외의 영역을 투과한 광은 감광막(PR) 중의 일부를 노광하며, 노광된 부분(EA)이 생긴다. 이후 노광된 부분(EA)을 현상하여 제거하면 도 2의 (c)에서와 같이 감광막 패턴(PR')을 남길 수 있다.
차광 패턴(11)은 반도체 제조 공정의 설계 기술대로 규칙적인 모양과 크기, 간격 등으로 제어하여 형성할 수 있으므로 이로부터 형성할 수 있는 감광막 패턴(PR')의 모양, 크기, 2 차원적인 배열을 조절할 수 있으며, 이러한 감광막 패턴(PR')을 희생층 패턴(20)으로 이용할 수 있다.
아니면, 희생층 패턴(20)은 나노임프린트(nano-imprint) 방법으로 형성할 수 있다. 도 3의 (a)를 참조하여 기판(10) 상에 나노임프린트용 수지(R)를 도포한다. 나노임프린트용 수지(R)도 스핀 코팅, 딥코팅, 스프레이 코팅, 용액 적하, 디스펜싱의 방법 중에서 선택하여 기판(10)에 도포될 수 있다. 적절한 요철 구조의 패턴(13)을 가진 나노임프린트 스탬프(14)를 준비한다. 나노임프린트 스탬프(14)는 통상의 제조 방법으로 제조된 실리콘 또는 석영 재질의 마스터 몰드일 수 있으며, 이 마스터 몰드를 복제한 유기물 몰드일 수도 있다.
그런 다음, 나노임프린트 스탬프(14)를 도 3의 (b)에서와 같이 나노임프린트용 수지(R) 상에 가압한다. 이로써, 나노임프린트 스탬프(14)의 패턴(13) 사이에 나노임프린트용 수지(R)가 충진된다. 가압와 동시에 가열을 하거나 자외선을 조사하거나 가열함과 동시에 자외선을 조사하면 나노임프린트용 수지(R)가 경화된다. 이후 나노임프린트 스탬프(14)를 분리해내면 도 3의 (c)에서와 같이 경화된 나노임프린트용 수지(R')가 기판(10) 상에 남게되고, 이를 희생층 패턴(20)으로 이용할 수 있게 된다.
요철 구조의 패턴(13)은 나노임프린트 방법의 설계에 따라 규칙적인 모양과 크기, 간격 등으로 제어하여 형성할 수 있으므로 이로부터 형성할 수 있는 경화된 나노임프린트용 수지(R')의 모양, 크기, 2 차원적인 배열도 조절할 수 있다. 필요하다면 추가의 가열 또는 자외선 조사 등을 통해 경화된 나노임프린트용 수지(R')의 모양을 변형시킬 수도 있다.
대신에 희생층 패턴(20)은 유기물 나노입자로부터 형성할 수도 있다. 예를 들어, 도 4의 (a)에서와 같이 기판(10) 상에 폴리스티렌 또는 폴리이미드와 같은 유기물 나노입자(B)를 붙여서 이를 희생층 패턴(20)으로 이용할 수가 있다. 이 때, 유기물 나노입자(B)의 모양과 크기는 균일한 것을 이용하며, 기판(10) 상에서 규칙적인 2 차원적인 배열을 갖도록 유기물 나노입자(B)가 붙여질 부분에 대한 사전 처리를 하는 것이 바람직하다. 예컨대 기판(10)이 소수성인 경우(혹은 소수성 코팅을 하고), 유기물 나노입자(B)가 붙여질 부분만 친수성 막을 형성하는 등의 처리를 한다. 사전 준비된 2 차원적인 배열 패턴을 가지는 스탬프에 친수성 물질을 묻혀 이것을 기판(10)에 스탬핑하는 등의 방법으로도 실현 가능하다. 그런 다음, 친수성의 유기물 나노입자(B)를 이용하거나 혹은 유기물 나노입자(B) 표면에 친수성 코팅을 해서, 또는 친수성 용매에 유기물 나노입자(B)를 섞어 기판(10) 상에 적용한다. 그러면 기판(10) 상에 친수성 처리된 부분에만 유기물 나노입자(B)가 붙여진다. 이외에도 기판(10) 상에서 규칙적인 2 차원적인 배열을 갖도록 유기물 나노입자(B)를 붙이는 방법은 정전기적 인력을 이용하는 것과 같은 다양한 변형이 가능하다.
이 때, 도 4의 (b)에서와 같이 추가적인 열처리 등을 통하여 유기물 나노입자(B’)의 모양을 변형시키면서 기판(10)과의 접촉 면적을 더욱 크게 하여 유기물 나노 입자(B')의 탈락을 방지하는 단계를 더 수행할 수도 있다.
이와 같이 본 발명에 따르면 희생층 패턴(20)을 형성하는 방법이 비교적 간단하며, 기존에 PSS(patterned sapphire substrate)와 같은 기술에서 기판을 에칭하는 경우에 비하면 기판과 박막이 훼손되는 정도가 상대적으로 작고 공정을 단순화할 수 있다.
이렇게 다양한 희생층 패턴(20)이 형성되는 기판(10)은 사파이어, 실리콘, SiC, GaAs 기판 등 질화물 반도체층의 이종 에피 박막 성장에 이용되는 모든 이종 단결정 기판이 이용될 수 있으며, 본 실시예에서는 사파이어 기판인 것이 바람직하다.
도 1의 (a)에서와 같이 희생층 패턴(20)을 형성한 다음에는, 도 1의 (b)를 참조하여 희생층 패턴(20) 상에 무기물 박막(30)을 형성한다. 무기물 박막(30)은 후속적으로 기판(10)과의 빈 공간을 정의하는 것으로, 무기물 박막(30)을 형성할 때에는 희생층 패턴(20)이 변형되지 않는 온도 한도 내에서 수행하는 것이 바람직하다. 무기물 박막(30)은 희생층 패턴(20)이 제거된 후 구조물이 본래의 형상이 안정적으로 유지될 수 있는 두께로 한다. 무기물 박막(30)을 형성하기 위한 공정은 원자층 증착(Atomic Layer Deposition : ALD), 습식 합성(wet synthesis), 금속 박막 형성 후 산화공정(metal deposition and oxidation) 등 다양한 방법이 가능하다. 구조적으로 안정된 빈 공간이 기판(10) 위에 존재하기 위해서는 무기물 박막(30) 형성 시에 무기물 박막(30)의 일부가 기판(10)과 직접 접촉하는 것이 유리하다. 무기물 박막(30)은 실리카(SiO2), 알루미나(Al2O3), 티타니아(TiO2), 지르코니아(ZrO2), 이트리아(Y2O3)-지르코니아, 산화구리(CuO, Cu2O) 및 산화탄탈륨(Ta2O5) 중 적어도 어느 하나일 수 있으며, 본 실시예에서는 알루미나인 것이 바람직하다. 이러한 무기물 박막(30)의 조성, 강도 및 두께 중 적어도 어느 하나를 조절하면 후속적으로 이를 이용한 반도체 적층 구조 상에 형성되는 질화물 반도체층에 걸리는 응력을 조절할 수 있다. 무기물 박막(30)은 도시한 바와 같이 희생층 패턴(20)을 덮으면서 기판(10) 위로 전면적으로 형성된다.
바람직한 실시예에서, 알루미나는 ALD와 같은 증착 방법으로 기판(10)과 희생층 패턴(20)의 모양을 따라 균일한 두께로 형성할 수 있다. 증착 방법 대신에 습식 용액을 이용한 습식 합성 방법도 가능하다. 습식 용액을 기판(10)과 희생층 패턴(20)의 모양을 따라 균일하게 코팅한 후 가열, 건조 혹은 화학 반응을 통해 알루미나를 합성할 수 있다. 예를 들어 알루미늄 클로라이드(AlCl3)와 같은 알루미늄 전구체 분말을 테트라클로로에틸렌(C2Cl4)과 같은 용매에 혼합한 후 희생층 패턴(20)이 형성된 기판(10)에 적용하여 코팅하고 산소 분위기에서 가열하여 반응시키면 알루미나 박막을 입힐 수 있다. 혹은 금속 Al 박막을 스퍼터링 등의 방법으로 증착한 후에 산화 공정을 수행하여 알루미나를 형성하기도 한다. 이러한 알루미나는 비정질 또는 미세한 입자의 다결정으로 이루어진 상태로 형성된다.
무기물 박막(30) 형성 후에는 도 1의 (c)에서와 같이 기판(10)으로부터 희생층 패턴(20)을 선택적으로 제거하도록 한다. 희생층 패턴(20)은 도 2 내지 도 4를 참조하여 설명한 바와 같이 감광막, 나노임프린트용 수지 혹은 유기물 나노입자와 같은 폴리머이므로 이를 쉽게 제거하는 방법은 가열이다. 자연발화점이 보통 600℃ 부근인 감광막은 열에 의해서 쉽게 제거될 수 있다. 그리고 산화 방식으로 더욱 쉽게 태워 제거하기 위해서는 산소를 포함하는 가스와의 화학 반응을 추가할 수 있다. 산소 분위기에서 고온으로 가열하면 흔히 애싱(ashing)이라고 부르는 열분해 공정에 의해 폴리머 성분을 쉽게 제거할 수 있는 것이다. 예컨대 T1의 온도로 가열하여 제거한다. 경우에 따라서는 특정 용매와의 화학 반응을 이용할 수도 있다. 희생층 패턴(20)을 제거하고 나면, 도 1의 (c)에 도시한 바와 같이 기판(10)과 무기물 박막(30)으로 정의되는 서로 분리된 복수개의 빈 공간(C)을 형성할 수 있다.
바로 형성된 상태(as-deposition)의 무기물 박막(30)은 보통 비정질이거나 매우 작은 입자로 이루어진 다결정을 갖는 것이 보통이다. 희생층 패턴(20)이 분해되는 온도(T1)에서 열처리를 하여 희생층 패턴(20)을 제거함으로써 빈 공간(C)을 형성한 후에는 고온(T2)으로 온도를 올려 비정질 혹은 다결정 무기물 박막(30)을 치밀화하고 결정화화는 두 단계로 진행하는 것이 바람직하다.
기판(10)이 사파이어 기판이고 무기물 박막(30)이 알루미나인 경우처럼 무기물 박막(30)이 기판(10)과 조성이 같은 물질인 경우에, 고온(T2), 예를 들어 1000℃ 부근으로 가열을 하면 열처리에 의해 무기물 박막(30)은 도 1의 (d)에서와 같이 기판(10)과 같은 결정 구조로 결정화된 무기물 박막(30‘)이 된다. 이에 따라 결정화된 무기물 박막(30‘)과 기판(10) 사이의 계면(도면에서는 점선으로 표시)은 사라지게 된다. 그 이유는 고온(T2) 열처리 동안 기판(10)과 직접 접촉하고 무기물 박막(30) 부분에서 고체상 에피성장(solid phase epitaxy)이 일어나서 기판(10)의 결정 방향을 따라 결정화가 일어나기 때문이다. 고체상 에피택시는 기판(10)과 무기물 박막(30) 사이의 계면에서부터 시작되어 무기물 박막(30)이 비정질로 이루어진 경우에는 최종적으로 결정화된 무기물 박막(30‘)은 다결정이 되거나, 미세한 다결정은 그 크기가 더 커지거나 가장 바람직한 경우에는 기판(10)과 같은 단결정으로 바뀌게 된다. 이러한 결정화는 무기물 박막(30) 전체에 걸쳐 일어나도록 한다. 즉, 무기물 박막(30)은 기판(10)과 접촉하는 부분뿐만이 아니라 빈 공간(C)의 윗부분까지 결정화가 일어나야 한다. 특히 빈 공간(C) 위의 결정화된 무기물 박막(30‘) 부분은 추후 질화물 반도체 에피층 성장시 씨앗 부분으로 작용을 하게 되므로 빈 공간(C) 위의 무기물 박막 부분은 반드시 결정화가 되어 있어야 한다.
다음으로 도 1의 (e)에서와 같이 결정화된 무기물 박막(30‘) 위로 질화물 반도체층(50)을 더 형성한다. 질화물 반도체층(50)은 적절한 버퍼층을 포함하여 다층 구조로 형성될 수 있다. 질화물 반도체층(50)은 GaN, InN, AlN 또는 이들의 조합인 GaxAlyInzN(0<x,y,z<1) 등의 모든 질화물 반도체 물질을 포함한다. 질화물 반도체층(50) 물질 종류에 따라 밴드갭 조절이 되어 자외선, 가시광선, 적외선 영역의 빛을 방출하도록 할 수 있다. 이 때, 질화물 반도체층(50)은 기판(10) 상에서부터 성장하는 것이 아니라 빈 공간(C) 위의 결정화된 무기물 박막(30‘) 부분에서부터 씨앗이 성장하고(도 1의 (e) 좌측 그림), 성장 조건에 따라 그곳에서부터 성장된 부분들이 합체되면서 박막을 이루게 되고 빈 공간(C) 사이의 영역에 보이드(V)를 형성하는 것이 특징이다(도 1의 (e) 우측 그림).
만약 질화물 반도체층(50)이 빈 공간(C) 사이의 기판(10) 상에서부터 성장한다면 이 때에는 ELO(Epitaxial Lateral Overgrowth) 방법으로 기판(10) 상에서부터 막이 자라나와 빈 공간(c) 위에서 횡방향으로 과도 성장하여 합체하게 될 것이다. 그러나 본 발명에서는 질화물 반도체층(50)이 기판(10)에서부터가 아니라 빈 공간(C) 위의 결정화된 무기물 박막(30‘) 부분에서부터 성장하는 것이므로 ELO 방법과는 전혀 다른 방식으로 질화물 반도체층(50)이 형성된다.
본 발명에 따라 결정화된 무기물 박막(30‘)은 그 위에서 성장하는 질화물 반도체층(50)과 응력을 나누어서 해소할 수 있기에 compliant layer의 역할을 할 수 있게 되고, 전위를 발생시킬 수 있는 응력이 해소되면서 성장하기 때문에 결함 밀도가 작은 고품질로 성장이 된다.
기판과 박막의 물리적 차이에 의한 응력은 계면에서 탄성에너지로 변환되어 전위를 생성하는 구동력(driving force)이 된다. 보통의 경우는 기판의 두께가 박막에 비해 상당히 두껍기 때문에 변형이 어렵고, 대신 박막에 전위가 생성되면서 응력이 해소된다. 이 때, 임계 두께(critical thickness)라는 일정 두께 이상의 박막이 성장될 때 계면에서의 탄성에너지가 전위의 생성에너지보다 커져서 전위가 발생하기 시작한다. 하지만 본 발명의 경우에는 무기물 박막(30‘)이 질화물 반도체층(50)보다 얇은 경우에는 임계 두께가 더욱 크기 때문에 질화물 반도체층(50)의 전위 발생이 저하된다. 이와 같이 무기물 박막(30‘)이 질화물 반도체층(50)보다 충분히 얇다면 보통의 경우의 기판과 박막의 역할이 바뀌었다고 볼 수 있고, 질화물 반도체층(50)은 전위가 적게 발생하는 상태로 성장하게 된다. 따라서, 결함 밀도가 작은 고품질의 질화물 반도체층(50)을 형성할 수 있고 질화물 반도체 결정결함 밀도가 감소하기 때문에 LED로 제조시 내부양자효율을 증대시킬 수 있다.
이와 같은 방법으로 형성한 본 발명에 따른 반도체 적층 구조(100)는 도 1의 (e) 우측 그림에서 보는 바와 같이, 질화물 반도체와 이종인 단결정 기판(10)과 결정화된 무기물 박막(30‘)을 포함한다. 기판(10)과 무기물 박막(30’) 사이는 서로 분리된 복수개의 빈 공간(C)이 제어된 모양과 크기 및 2 차원적인 배열을 갖게 정의되어 있다. 반도체 적층 구조(100)는 또한 빈 공간(C) 위의 결정화된 무기물 박막(30') 상에서부터 성장하여 합체되면서 빈 공간(C) 사이의 영역에 보이드(V)를 형성하는 질화물 반도체층(50)을 포함한다.
빈 공간(C)은 형성 방법 중에 희생층 패턴(20)이 제거되어 없어진 자리이다. 따라서, 빈 공간(C)은 희생층 패턴(20)의 모양과 크기 및 2 차원적인 배열을 그대로 따른다. 그러므로 빈 공간(C)이 제어된 모양과 크기 및 2 차원적인 배열을 갖게 하려면 희생층 패턴(20)의 모양과 크기 및 2 차원적인 배열을 정해야 한다. 본 실시예에서, 빈 공간(C)은 희생층 패턴(20)의 설계에 따라 기판(10) 전체에 같은 패턴으로 균일하게 정의되어 있다. 그러나, 다른 실시예들에서 빈 공간은 희생층 패턴의 설계에 따라 기판에 국부적으로 다른 패턴으로 정의되어 있을 수 있다.
빈 공간(C)이 존재하므로 기판(10)과 그 위에 형성하는 질화물 반도체층(50) 사이의 열팽창계수 차이가 있다면 빈 공간(C)이 면 방향으로 늘어나거나 압축되는 형태로 국부적인 변형을 일으켜 응력 에너지를 소모시킬 수 있다. 이에 따라 질화물 반도체층(50)에 걸리는 열응력을 감소시킬 수 있고, 따라서 기판(10) 휘어짐 현상을 줄일 수 있다. 이에 따라, 기판(10)이 대면적이라도 상대적으로 얇은 두께를 사용하는 것이 가능해진다.
특히, 이러한 빈 공간(C)은 희생층 패턴의 모양, 크기, 2차원 배열 등을 조절하여 제어할 수 있기 때문에 이러한 반도체 적층 구조(100)로부터 제조되는 LED의 광학적 특성, 예컨대 방출 패턴을 조절할 수 있다. 그리고, 희생층 패턴(20) 형성시 사진식각 또는 나노임프린트와 같은 제어된 방법으로 형성하기 때문에 빈 공간(C)이 불규칙적이거나 무작위적으로 형성되는 것이 아니라 제어된 방법으로 형성되므로 재현성이 좋고 소자 균일도가 우수하다.
이와 같은 결과로, 우수한 물성을 갖는 질화물 반도체층(50)을 에피 성장시킬 수 있으므로, 고효율, 고신뢰성을 가지는 광전자 소자를 구현할 수 있다. 또한, 광 추출 효율 증가에 따른 고출력 LD 및 LED가 구현될 수 있다.
한편, 빈 공간(C) 사이의 영역에 형성된 보이드(V)로 인해 기판(10)과 질화물 반도체층(50) 사이가 어느 정도 물리적으로 분리되어 있는 것이므로 응력 발생은 더욱 억제된 상태이고, 질화물 반도체층(50) 성장 후 냉각하는 과정에서 자연스럽게, 혹은 레이저와 같은 큰 에너지를 가하지 않고도 작은 물리적 힘이나 충격에 의해 도 1의 (f)와 같이 질화물 반도체층(50)과 기판(10) 사이를 분리시킬 수 있다. 따라서, 레이저 리프트 오프를 사용하지 않더라도 기판(10)으로부터 질화물 반도체층(50)을 분리하는 것이 용이해진다. 자연적으로 분리되거나 작은 힘으로도 분리가 되므로, 질화물 반도체층(50)이 휘어지거나 크랙이 발생하거나 깨지는 일이 없이 분리할 수 있다. 따라서, 기판(10)과 질화물 반도체층(50)의 분리가 필요한 응용 분야, 예컨대 수직형 LED 제조에 매우 유리하고 기판(10)을 재활용하기 쉽다. 뿐만 아니라 질화물 반도체층(50)을 후막으로 형성하여 기판(10)과 분리하게 되면 또는 자유 기립의 질화물 반도체 기판으로도 활용할 수 있으므로 우수한 질화물 반도체 성장을 위한 동종 기판으로서의 질화물 반도체 기판 제조가 용이해진다.
도 5는 본 발명의 제2 실시예에 따른 반도체 적층 구조 및 그 형성 방법을 설명하기 위해 도시한 도면이다.
도 5는 질화물 반도체 LED 제조를 위해 질화물 반도체층(50‘)을 형성하는 과정을 더욱 상세히 예를 들어 설명하는 것으로, 질화물 반도체층(50’)을 형성하기 전까지의 과정은 도 1의 (a) 내지 (d)를 참조하여 설명한 바와 동일하다.
도 5를 참조하면, 도 1의 (a) 내지 (d)를 참조하여 설명한 바와 같이 결정화된 무기물 박막(30‘)까지 형성한 후, 무기물 박막(30‘) 상에 질화물 반도체층(50’)을 더 형성한다. 먼저, 알루미늄 질화 갈륨(AlxGa1-xN)과 같은 저온 버퍼(41)를 형성한다. 저온 버퍼(41)는 빈 공간(C) 위의 무기물 박막(30‘) 위로 성장시킨다. 이후 고온으로 하여 언도프트 질화 갈륨(GaN) 혹은 언도프트 알루미늄 질화 갈륨(AlxGa1-xN)과 같은 언도프트 에피층(42)을 포함하는 질화물 반도체 에피층(46)을 형성한다. LED와 같은 발광 소자를 제조하려면 질화물 반도체 에피층(46)은 n형 질화물 반도체층(43), MQW 등의 구조를 가질 수 있는 활성층(44) 및 p형 질화물 반도체층(45)을 포함하여 이루어지게 형성한다. 질화물 반도체층(50’)은 빈 공간(C) 위의 무기물 박막(30‘) 상에서부터 성장이 시작되어 횡방향으로 합체되는 방식으로 성장이 된다. 이러한 구조를 이용하여 질화물 반도체 소자를 제조할 수 있는데, 질화물 반도체층(50’) 물질 종류에 따라 밴드갭 조절이 되어 자외선, 가시광선, 적외선 영역의 빛을 방출하도록 할 수 있다.
예를 들어 GaN과 같은 저온 버퍼(41)의 경우 격자 이완이 완벽히 일어날 수 있는 충분한 두께, 즉, 10 nm ~ 100 nm의 넓은 범위에서 정할 수 있다. 일반적인 화학 기상 증착법(CVD)에서 표면 반응 지배(surface reaction controlled) 구간의 온도 범위가 저온 버퍼(41) 형성에 이용될 수 있는데, 결정화된 알루미나 박막 위에 GaN층을 성장시키는 경우라면 400℃ ~ 700℃의 온도범위가 이용될 수도 있고, AlN으로 이루어진 저온 버퍼(41)는 그보다 고온의 온도 범위에서 형성될 수 있다. 저온 버퍼(41)를 성장하기 위한 방법으로는 각종 증착법(e-beam evaporators, sublimation sources, Knudsen cell)과, 이온빔 증착법, 기상 에피택시법(ALE, CVD, APCVD, PECVD, RTCVD, UHVCVD, LPCVD, MOCVD, GSMBE, etc.)을 이용할 수 있다.
본 실시예에서 저온 버퍼(41)를 성장하기 위해, 먼저 기판(10)을 반응기에 장입한다. 다음, 반응기의 압력, 온도 및 5족 전구체 : 3족 전구체 비율을 일정하게 한다. 반응기 압력은 10~1000 torr, 온도는 300~1200 ℃, 5족 전구체 : 3족 전구체 비율은 1 ~ 1000000의 범위로 할 수 있다. 반응기가 안정화되면 5족 전구체와 3족 전구체를 일정한 속도로 주입하여 빈 공간(C) 위 결정화된 무기물 박막(30‘) 위에 질화물의 층을 성장시켜 저온 버퍼(41)를 얻는다. 소정 두께의 저온 버퍼(41)가 얻어질 때까지 5족 전구체와 3족 전구체의 주입을 유지한다.
다음으로 저온 버퍼(41) 위로 질화물 반도체층(50‘)을 성장시킨다. GaN 고온 에피층과 같은 질화물 반도체층의 성장 온도는 물질 이동 지배(mass transfer controlled) 구간의 온도 범위가 사용될 수 있는데, GaN층의 성장시 700℃ ~ 1200℃의 온도 범위가 사용될 수 있으며 저온 버퍼(41) 성장 온도와 같게 하거나 고온으로 한다.
앞의 저온 버퍼(41)를 형성하는 단계와 질화물 반도체층(50‘)을 형성하는 단계는 진공을 깨지 않고(혹은 인시튜로) 하나의 챔버 안에서 또는 트랜스퍼 챔버로 연결된 두 개의 프로세스 챔버 안에서 진행할 수 있다.
도 5와 같은 구조에 전극(미도시)을 더 구성하면 본 발명에 따른 반도체 소자 및 이를 포함하는 모듈 혹은 시스템을 제조할 수 있다. 예를 들어 메사 식각으로 n형 질화물 반도체층(43)이 드러나게 한 표면에 n형 전극을 형성하고 p형 질화물 반도체층(45) 위에 p형 전극을 형성한다. 이와 같이, 반도체 소자는 본 발명에 따른 반도체 적층 구조를 이용하며, 물론 여기에 적절한 패터닝이 수반될 수 있다. 다양한 소자 및 그 소자를 이용한 모듈과 시스템 제작이 얼마든지 가능하다.
특히, 희생층 패턴(20)을 통해 빈 공간(C)의 모양과 크기 및 2 차원적인 배열 중 적어도 어느 하나를 조절하면 질화물 반도체층(50‘)에 걸리는 응력을 조절할 수 있다.
도 6은 희생층 패턴(20)의 2 차원적인 배열을 보여주는 평면도로서 하나의 칩을 구성하는 기판의 일부를 보여준다.
기판(10)에 형성하는 희생층 패턴(20)은 라인 앤드 스페이스 타입(line and space type)으로서 y축 방향 혹은 x축 방향으로 신장하는 모양을 가질 수 있으며 도 6에서는 희생층 패턴(20)이 y축 방향으로 신장하는 경우를 예로 들었다.
500 nm의 라인 앤드 스페이스를 가정할 경우 가로 x 세로가 1mm x 1mm 크기의 칩에는 대략 1000개의 희생층 패턴(20)이 들어가게 된다. 희생층 패턴(20)을 이렇게 일 방향으로 신장하는 모양으로 형성할 경우 이로부터 형성하는 LED는 어느 한 방향으로의 광 특성이 제어가 되어 예컨대 편광 방향성을 조절하는 것이 가능해진다.
특히 희생층 패턴(20)은 질화물 반도체층(50, 50‘)의 측면 성장 속도가 빠른 방향과 수직인 방향으로 연장된 라인 타입 패턴으로 형성하는 것이 바람직하다. 예를 들어 도 6에서는 x축 방향 질화물 측면 성장 속도가 빠른 경우가 된다. 기판(10)이 사파이어인 경우에 질화물의 측면 성장 속도가 빠른 방향은 <1-100>이므로 희생층 패턴(20)은 그에 수직인 <11-20> 방향을 따라 연장하는 라인 패턴으로 형성한다. 이렇게 하는 이유는 기판(10) 상에서부터 시작되는 ELO를 최대한 억제하면서 결정화된 무기물 박막(30’) 상에서 질화물을 성장시키기 위함이다.
라인 타입의 희생층 패턴(20)은 기판(10) 전체에 걸쳐 형성될 수도 있지만 패턴과 패턴 사이가 이격되어 있는 섬(island) 형태도 가능하다. 섬 형태의 경우 기판(10) 전체에 걸쳐 형성되는 경우보다 보잉(bowing) 등을 방지하는 면에서 바람직할 수 있다. 희생층 패턴(20) 사이의 간격이 더욱 좁아지는 경우에는 측면 성장을 할 길이가 줄어들므로 측면 성장이 빠른 방향에 수직으로 라인 타입 패턴을 정렬할 필요는 없어진다.
도 7은 본 발명의 제3 실시예에 따른 반도체 적층 구조 및 그 형성 방법을 설명하기 위해 도시한 도면이다.
먼저 도 7의 (a)를 참조하여, 기판(10‘) 상에 AlN과 같은 버퍼층(15)을 형성한다. 이 때, 기판(10’)은 실리콘 기판으로 하고 예컨대 100 Å 이하 두께로 AlN을 스퍼터링하여 버퍼층(15)으로 형성한다.
다음, 도 1의 (a)와 (b)를 참조하여 설명한 바와 같이 도 7의 (b)에서는 기판(10‘) 상에 희생층 패턴(20)을 형성하고 그 위에 무기물 박막(30)을 형성한다. 무기물 박막(30)은 알루미나 또는 AlN으로 형성한다.
다음 도 1의 (c)를 참조하여 설명한 바와 같이 도 7의 (c)에서도 희생층 패턴(20)을 제거하여 빈 공간(C)을 형성한다. 이후의 단계는 제1 내지 제2 실시예에서와 같다.
예를 들어 1000℃ 부근으로 가열을 하면 기판(10‘)의 결정 방향을 따르는 고체상 에피택시가 일어나 무기물 박막(30)과 버퍼층(15) 그리고 기판(10’) 사이의 계면(도면에서는 점선으로 표시)은 사라지게 되고 빈 공간(C) 위의 결정화된 무기물 박막(30‘)에서부터 질화물 반도체층을 성장시켜 고품질의 질화물 반도체층(50)을 형성할 수 있다.
실리콘 기판인 기판(10‘)의 열팽창계수가 질화물 반도체층(50)에 비하여 크므로, 질화물 반도체층(50)을 형성하는 단계 이후 냉각시키는 과정에서 면 방향으로 빈 공간(C)이 인장될 수 있고, 이에 따라 질화물 반도체층(50)에 걸리는 인장 응력은 이완이 될 수 있다. 그러므로, 기판(10’)의 휘어짐을 감소할 수 있다. 또한 보이드(V)의 존재로 인해 기판(10‘)과 질화물 반도체층(50) 사이의 분리가 수월해질 수 있다.
다음, 본 발명에 따른 실험 결과를 설명함으로써 본 발명을 보다 상세히 설명한다.
실험 과정은 다음과 같다. 도 1을 참조하여 설명한 바와 같이 사파이어 기판 위에 PR 패턴을 형성한 후 알루미나 박막을 형성하였다. 그런 다음, 도 8에 제시한 바와 같은 히트 플로우(heat flow)에 따라 공기 중에서 열처리를 실시함으로써 PR 패턴을 제거해 빈 공간을 형성하고 알루미나 박막은 결정화를 시켰다.
도 8을 참조하면, PR 패턴 제거를 위한 1차 열처리는 850℃에서 1시간 수행하였다. PR 패턴을 제거할 수 있으면서도 알루미나의 상변화를 고려하여 설정한 온도여서 비정질 상태의 알루미나 박막은 감마(γ)상으로 변화되었다.
2차 열처리는 1150℃에서 10시간 수행하였다. 10시간으로 설정한 것은 충분한 시간을 주고자 했던 것으로, 예컨대 5 시간 열처리한 경우에 있어서도 성공적으로 GaN이 성장되었기에, 이보다 더 짧은 시간에도 가능할 것으로 판단된다. 2차 열처리에 의해 γ상 알루미나 박막은 알파(α)상으로 변화되어 사파이어 기판과 같은 상태로 결정화가 이루어졌다.
이러한 열처리 후, GaN을 성장시킨 시편을 SEM, TEM 등을 이용해 단면 관찰하고 분석하였다.
도 9는 본 발명 실험예에 따라 형성한 반도체 적층 구조의 단면 SEM 사진이다.
도 9에서 볼 수 있는 바와 같이 GaN(50)은 기판(10) 윗부분이 아닌 빈 공간(C) 윗부분에서 선택적으로 성장하였고 빈 공간(C) 사이에는 보이드(V)를 형성하였다.
GaN(50)을 성장시킬 때에는 빈 공간(C) 윗부분에서의 성장이 촉진되도록 하는 공정조건을 적용하였다. 예컨대, 저온 버퍼 형성 후 GaN(50) 성장 시의 압력은 300torr 보다 낮은 상태로 성장하는 것이 빈 공간(C) 위 GaN의 측면성장을 촉진시키는 방법이 될 수 있다. 또한, 온도의 경우는 1040℃보다 낮을 때 보이드(V) 내 GaN의 성장이 억제되어 보이드(V)가 빈 채로 유지된 박막의 구조를 얻을 수 있다.
도 10은 도 9의 T 부분을 TEM 분석한 결과이며, 빈 공간 위의 결정화된 알루미나 박막이 기판과 같은 방향으로 결정화가 되었음을 확인할 수 있었으며, 또한 결정화된 알루미나 박막 위에 형성한 GaN 역시 같은 방향으로 결정화가 되면서 에피 성장한 것을 확인할 수 있었다.
이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.

Claims (5)

  1. 질화물 반도체와 이종인 단결정 기판;
    상기 기판과의 사이에 서로 분리된 복수개의 빈 공간(cavity)이 정의되도록 상기 기판 상에 형성되고 상기 빈 공간 위의 부분이 상기 기판과 같은 결정 구조로 결정화된 무기물 박막; 및
    상기 빈 공간 위의 상기 결정화된 무기물 박막 상에서부터 성장하여 합체되면서 상기 빈 공간 사이의 영역에 보이드(void)를 형성하는 질화물 반도체층을 포함하고,
    전위가 발생하기 시작하는 상기 질화물 반도체층의 임계 두께(critical thickness)가 커져서 상기 질화물 반도체층의 전위 발생이 저하될 수 있도록 상기 무기물 박막이 상기 질화물 반도체층보다 얇은 반도체 적층 구조.
  2. 제1항에 있어서, 상기 빈 공간은 상기 질화물 반도체층의 측면 성장 속도가 빠른 방향과 수직인 방향으로 연장된 라인 타입 패턴인 것을 특징으로 하는 반도체 적층 구조.
  3. 질화물 반도체와 이종인 단결정 기판 상에 희생층 패턴을 형성하는 단계;
    상기 희생층 패턴 상에 무기물 박막을 형성하는 단계;
    상기 기판과 무기물 박막으로 정의되는 서로 분리된 복수개의 빈 공간(cavity)이 형성되도록, 상기 무기물 박막이 형성된 상기 기판으로부터 상기 희생층 패턴을 제거하는 단계;
    상기 기판과 같은 결정 구조로 상기 빈 공간 위의 부분의 상기 무기물 박막을 결정화시키는 단계; 및
    상기 빈 공간 위의 상기 결정화된 무기물 박막 상에서부터 질화물 반도체층을 성장시켜 합체시킴으로써 상기 빈 공간 사이의 영역에 보이드(void)를 형성하는 단계를 포함하고,
    전위가 발생하기 시작하는 상기 질화물 반도체층의 임계 두께(critical thickness)가 커져서 상기 질화물 반도체층의 전위 발생이 저하될 수 있도록 상기 무기물 박막이 상기 질화물 반도체층보다 얇은 반도체 적층 구조 형성 방법.
  4. 제3항에 있어서, 상기 희생층 패턴은 상기 질화물 반도체층의 측면 성장 속도가 빠른 방향과 수직인 방향으로 연장된 라인 타입 패턴으로 형성하는 것을 특징으로 하는 반도체 적층 구조 형성 방법.
  5. 제3항에 있어서, 상기 보이드를 따라 상기 기판과 상기 질화물 반도체층 사이를 분리시키는 단계를 더 포함하는 것을 특징으로 하는 반도체 적층 구조 형성 방법.
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