JP7389985B2 - 表示装置 - Google Patents

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Description

本発明は発光効率が向上された表示装置及びその製造方法に係る。
表示装置は発光素子を含むことができる。発光素子は電極と電気的に接続され、電極に印加される電圧に応じて発光することができる。発光素子は電極上に発光素子を直接形成することもでき、発光素子を別に形成した後に前記発光素子を電極に配置することもできる。
発光素子はＬＥＤである。ＬＥＤはＰＮ接合ダイオードに順方向に電圧を印加して、正孔と電子との再結合で生じるエネルギーを光エネルギーに変換させる半導体素子である。ＬＥＤは無機ＬＥＤ又は有機ＬＥＤで形成されることができる。ＬＥＤは携帯電話機のような小型電子機器のみならず、大型ＴＶにも使用されることができる。
米国特許第８，９２１，１４１号明細書 米国特許第８，８６５，４９５号明細書
本発明が解決しようとする課題は発光効率が向上した表示装置及びその製造方法を提供することにある。
本発明の概念に係る表示装置は、複数の画素、及び前記複数の画素の各々に提供された発光素子を含むことができる。前記発光素子は、その底面及びその側壁上に順次的に積層された第１半導体層、活性層、及び第２半導体層を含み、前記発光素子の前記側壁は第１面及び前記第１面に隣接する第２面を含み、前記底面と前記第１面がなす角度は第１角度であり、前記底面と前記第２面がなす角度は第２角度であり、前記第１面と前記第２面は互いに交わって角を構成し、前記角は前記底面から前記発光素子の上面に延びていてもよい。
本発明の他の概念に係る表示装置は、複数の画素、前記複数の画素の各々に提供された発光素子、及び前記発光素子の側壁上の反射パターン及び前記発光素子の底面上の連結パターンを含む導電構造体を含むことができる。前記発光素子は、前記底面及び前記側壁上に順次的に積層された第１半導体層、活性層及び第２半導体層を含み、前記反射パターンは前記側壁から離隔され、前記連結パターンは、前記底面上の前記第１半導体層と電気的に接続されることができる。
本発明のその他の概念に係る表示装置は、ベース層上の複数の画素、及び前記複数の画素の各々に提供された発光素子を含むことができる。前記発光素子は、順次的に積層された第１半導体層、活性層、及び第２半導体層を含み、前記発光素子は第１方向に第１幅、及び前記第１方向と交差する第２方向に第２幅を有し、第１レベルでの前記第１幅は第２レベルでの前記第１幅より小さく、前記第２レベルは前記第１レベルより高く、前記第２レベルでの前記第１幅と前記第１レベルでの前記第１幅との間の差は、第１の変化量であり、前記第２レベルでの前記第２幅と前記第１レベルでの前記第２幅との間の差は、第２変化量であることができる。
本発明の実施形態に係る表示装置は、発光素子の発光効率を向上することができる。本発明の実施形態に係る表示装置の製造方法は、シードパターンの形状を調節して目的とする形状を有する発光素子を容易に製造することができる。
本発明の実施形態に係る表示装置のブロック図である。 本発明の実施形態に係る画素の等価回路図である。 本発明の実施形態に係る表示装置の表示パネルの平面図である。 図３のＡ－Ａ’線に沿う断面図である。 図３のＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る発光素子の斜視図である。 本発明の実施形態に係る表示装置を説明するためのものであって、図３のＡ－Ａ’線に沿う断面図である。 本発明の実施形態に係る表示装置を説明するためのものであって、図３のＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。 図７のＡ－Ａ’線に沿う断面図である。 図７のＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。 図９のＡ－Ａ’線に沿う断面図である。 図９のＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。 図１１のＡ－Ａ’線に沿う断面図である。 図１１のＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。 図１３のＡ－Ａ’線に沿う断面図である。 図１３のＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る選択的エピタキシャル成長工程を通じて犠牲パターン上に発光素子が成長することを時系列的に示した斜視図である。 本発明の実施形態に係る選択的エピタキシャル成長工程を通じて犠牲パターン上に発光素子が成長することを時系列的に示した斜視図である。 本発明の実施形態に係る選択的エピタキシャル成長工程を通じて犠牲パターン上に発光素子が成長することを時系列的に示した斜視図である。 本発明の実施形態に係る選択的エピタキシャル成長工程を通じて犠牲パターン上に発光素子が成長することを時系列的に示した斜視図である。 本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。 本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。 本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。 本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。 本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。 図２０のＡ－Ａ’線に沿う断面図である。 図２０のＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。 本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。 図２３のＡ－Ａ’線に沿う断面図である。 図２３のＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。 図２５のＡ－Ａ’線に沿う断面図である。 図２５のＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。 本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。 本発明の実施形態に係る表示装置の製造方法を説明するための断面図である。 本発明の実施形態に係る表示装置の製造方法を説明するための断面図である。 本発明の実施形態に係る表示装置の製造方法を説明するための断面図である。 本発明の実施形態に係る表示装置の表示パネルの平面図である。 図３２のＣ－Ｃ’線に沿う断面図である。 本発明の実施形態に係る表示装置を説明するためのものであって、図３のＢ－Ｂ’線に沿う断面図である。
本発明の構成及び効果を十分に理解するために、添付した図面を参照して本発明の望ましい実施形態を説明する。しかし、本発明は以下で開示される実施形態に限定されることはなく、様々な形態に具現されることができ、多様な変更を加えることができる。添付した図面は、単に本実施形態の説明を通じて本発明の開示が完全になるようにし、本発明が属する技術分野の通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
本明細書で、いずれかの構成要素が他の構成要素上にあると言及される場合に、それは他の構成要素上に直接形成されるか、又はこれらの間に第３の構成要素が介在されてもよいことを意味する。また、図面において、構成要素の厚さは技術的内容の効果的な説明のために誇張されたものである。明細書の全体において、同一の参照番号で表示された部分は同一の構成要素を示す。
本明細書で記述する実施形態は、本発明の理想的な例示図である断面図及び／又は平面図を参考して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張されたものである。したがって、図面のように例示された領域は概略的な属性を有し、図面のように例示された領域の模様は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのことではない。本明細書の多様な実施形態で第１、第２、第３等の用語が多様な構成要素を記述するために使用されるが、これらの構成要素や膜がこのような用語によって限定されてはならない。これらの用語は単なるいずれかの構成要素を他の構成要素と区別させるために使用されるだけである。ここに説明され、例示される実施形態はその相補的な実施形態も含む。
本明細書で使用された用語は実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で、単数形は特別に言及しない限り、複数形も含む。明細書で使用される‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘包含する（ｃｏｍｐｒｉｓｉｎｇ）’は言及された構成要素、段階、動作、及び／又は素子は１つ以上の他の構成要素、段階、動作、及び／又は素子の存在又は追加を排除しない。
図１は本発明の一実施形態に係る表示装置のブロック図である。
図１を参照すれば、表示装置ＤＤは表示パネルＤＰ、信号制御部（ＴＣ、又はタイミングコントローラ）、データ駆動部ＤＤＶ、及びスキャン駆動部ＧＤＶを含むことができる。信号制御部ＴＣ、データ駆動部ＤＤＶ、及びスキャン駆動部ＧＤＶの各々は回路を含むことができる。
表示パネルＤＰは発光素子を含むことができる。例えば、表示パネルＤＰはマイクロＬＥＤを含むことができる。表示パネルＤＰは複数のデータラインＤＬ１－ＤＬｍ、複数のスキャンラインＳＬ１－ＳＬｎ、及び複数の画素ＰＸを含むことができる。
複数のデータラインＤＬ１－ＤＬｍは第１方向Ｄ１に延びることができる。複数のデータラインＤＬ１－ＤＬｍは第１方向Ｄ１と交差する第２方向Ｄ２に沿って配列されることができる。複数のスキャンラインＳＬ１－ＳＬｎは第２方向Ｄ２に延びることができる。複数のスキャンラインＳＬ１－ＳＬｎは第１方向Ｄ１に沿って配列されることができる。
画素ＰＸの各々は発光素子及び発光素子と電気的に接続された画素回路を含むことができる。画素回路は複数のトランジスタを含むことができる。第１電源電圧ＥＬＶＤＤ及び第２電源電圧ＥＬＶＳＳが各々の画素ＰＸに提供されることができる。
画素ＰＸは表示パネルＤＰの平面上で一定な規則に配置されることができる。画素ＰＸの各々は主要色（ｐｒｉｍａｒｙ ｃｏｌｏｒ）の中で１つ又は混合色の中で１つを表示することができる。前記主要色はレッド、グリーン、及びブルーを含むことができる。前記混合色はイエロー、シアン、マゼンタ、及びホワイトを含むことができる。但し、画素ＰＸが表示する色相がこれに制限されるものではない。
信号制御部ＴＣは外部から提供される映像データＲＧＢを受信することができる。信号制御部ＴＣは映像データＲＧＢを表示パネルＤＰの動作に合わせて変換して変換映像データＲ’Ｇ’Ｂ’を生成して、変換映像データＲ’Ｇ’Ｂ’をデータ駆動部ＤＤＶに出力することができる。
信号制御部ＴＣは外部から提供される制御信号ＣＳを受信することができる。制御信号ＣＳは垂直同期信号、水平同期信号、メーンクロック信号、及びデータイネーブル信号等を含むことができる。信号制御部ＴＣは第１制御信号ＣＯＮＴ１をデータ駆動部ＤＤＶに提供し、第２制御信号ＣＯＮＴ２をスキャン駆動部ＧＤＶに提供することができる。第１制御信号ＣＯＮＴ１はデータ駆動部ＤＤＶを制御するための信号であり、第２制御信号ＣＯＮＴ２はスキャン駆動部ＧＤＶを制御するための信号である。
データ駆動部ＤＤＶは信号制御部ＴＣから受信した第１制御信号ＣＯＮＴ１に応答して複数のデータラインＤＬ１－ＤＬｍを駆動することができる。データ駆動部ＤＤＶは独立された集積回路に具現されて表示パネルＤＰの一側に電気的に接続させるか、或いは表示パネルＤＰ上に直接実装されることができる。また、データ駆動部ＤＤＶは単一チップに具現されるか、或いは複数のチップを含むことができる。
スキャン駆動部ＧＤＶは信号制御部ＴＣからの第２制御信号ＣＯＮＴ２に応答してスキャンラインＳＬ１－ＳＬｎを駆動することができる。一例として、スキャン駆動部ＧＤＶは表示パネルＤＰの１つの領域に集積されることができる。この場合、スキャン駆動部ＧＤＶは画素ＰＸの駆動回路と同一な工程、例えばＬＴＰＳ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｉｎｅ Ｓｉｌｉｃｏｎ）工程又はＬＴＰＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｐｏｌｙｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ）工程を通じて形成された複数の薄膜トランジスタを含むことができる。他の例として、スキャン駆動部ＧＤＶは独立された集積回路チップに具現されて表示パネルＤＰの一側に電気的に接続されることができる。
複数のスキャンラインＳＬ１－ＳＬｎの中で１つのスキャンラインにゲートオン電圧が印加された間に、これに接続された一行の画素の各々のスイッチングトランジスタがターンオンされることができる。このとき、データ駆動部ＤＤＶはデータ駆動信号をデータラインＤＬ１－ＤＬｍに提供する。データラインＤＬ１－ＤＬｍに供給されたデータ駆動信号はターンオンされたスイッチングトランジスタを通じて該当画素に印加されることができる。データ駆動信号は映像データの階調値に対応するアナログ電圧である。
図２は本発明の一実施形態による画素の等価回路図である。
図２を参照すれば、画素ＰＸは複数の信号ラインに接続されることができる。本実施形態に係る信号ラインはスキャンラインＳＬ、データラインＤＬ、第１電源ラインＰＬ１、及び第２電源ラインＰＬ２を含むことができる。
画素ＰＸは発光素子ＥＤ及び画素回路ＰＸＣを含むことができる。画素回路ＰＸＣは第１薄膜トランジスタＴＲ１、キャパシターＣＡＰ、及び第２薄膜トランジスタＴＲ２を含むことができる。
第１薄膜トランジスタＴＲ１は画素ＰＸのオン－オフを制御するスイッチングトランジスタである。第１薄膜トランジスタＴＲ１はスキャンラインＳＬを通じて伝達されたゲート信号に応答してデータラインＤＬを通じて伝達されたデータ信号を伝達又は遮断することができる。
キャパシターＣＡＰは第１薄膜トランジスタＴＲ１と第１電源ラインＰＬ１との間に接続されることができる。第１薄膜トランジスタＴＲ１から伝達されたデータ信号と第１電源ラインＰＬ１に印加された第１電源電圧ＥＬＶＤＤとの間の電圧差によって、キャパシターＣＡＰに電荷が充電されることができる。
第２薄膜トランジスタＴＲ２は第１薄膜トランジスタＴＲ１、キャパシターＣＡＰ、及び発光素子ＥＤに接続されることができる。第２薄膜トランジスタＴＲ２はキャパシターＣＡＰに充電された電荷量に対応して発光素子ＥＤに流れる駆動電流を制御することができる。キャパシターＣＡＰに充電された電荷量に応じて第２薄膜トランジスタＴＲ２のターンオン時間が決定されることができる。
第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２はＮタイプの薄膜トランジスタ又はＰタイプの薄膜トランジスタである。また、本発明の他の一実施形態で第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２の中で少なくとも１つはＮタイプの薄膜トランジスタであり、他の１つはＰタイプの薄膜トランジスタである。
発光素子ＥＤは第２薄膜トランジスタＴＲ２と第２電源ラインＰＬ２との間に接続されることができる。第２薄膜トランジスタＴＲ２を通じて伝達された信号と第２電源ラインＰＬ２を通じて受信された第２電源電圧ＥＬＶＳＳとの間の電圧差によって、発光素子ＥＤが発光することができる。
発光素子ＥＤは超小型ＬＥＤ素子である。超小型ＬＥＤ素子は数ナノメータ乃至数百マイクロメーターの間のサイズを有するＬＥＤ素子である。但し、超小型ＬＥＤ素子のサイズは一例として記載したものであり、超小型ＬＥＤ素子のサイズが前記数値範囲に限定されるものではない。
図２では第２薄膜トランジスタＴＲ２と第２電源ラインＰＬ２との間に１つの発光素子ＥＤが接続されたことを例として図示したが、発光素子ＥＤは複数提供されることができる。複数提供された発光素子ＥＤは互いに並列に接続されることができる。
図３は本発明の実施形態に係る表示装置の表示パネルの平面図である。図４Ａは図３のＡ－Ａ’線に沿う断面図である。図４Ｂは図３のＢ－Ｂ’線に沿う断面図である。図５は本発明の実施形態に係る発光素子の斜視図である。
図３、図４Ａ、図４Ｂ、及び図５を参照すれば、ベース層１００上に第１乃至第４画素ＰＸ１－ＰＸ４が提供されることができる。ベース層１００はシリコン基板、プラスチック基板、ガラス基板、絶縁フィルム、又は複数の絶縁層を含む積層構造体を含むことができる。
第１乃至第４画素ＰＸ１－ＰＸ４は２次元的に配列されることができる。第１及び第２画素ＰＸ１、ＰＸ２は第２方向Ｄ２に互いに隣接することができ、第３及び第４画素ＰＸ３、ＰＸ４は第２方向Ｄ２に互いに隣接することができる。第１及び第３画素ＰＸ１、ＰＸ３は第１方向Ｄ１に互いに隣接することができ、第２及び第４画素ＰＸ２、ＰＸ４は第１方向Ｄ１に互いに隣接することができる。第１乃至第４画素ＰＸ１－ＰＸ４の各々は、第１薄膜トランジスタＴＲ１、第２薄膜トランジスタＴＲ２、及び発光素子ＥＤを含むことができる。以下、第１乃至第４画素ＰＸ１－ＰＸ４の中で第１画素ＰＸ１を代表例として説明する。
第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２はベース層１００上に配置されることができる。第１薄膜トランジスタＴＲ１は第１制御電極ＣＥ１、第１入力電極ＩＥ１、第１出力電極ＯＥ１、及び第１半導体パターンＳＰ１を含むことができる。第２薄膜トランジスタＴＲ２は第２制御電極ＣＥ２、第２入力電極ＩＥ２、第２出力電極ＯＥ２、及び第２半導体パターンＳＰ２を含むことができる。
第１制御電極ＣＥ１及び第２制御電極ＣＥ２はベース層１００上に提供されることができる。第１制御電極ＣＥ１及び第２制御電極ＣＥ２は導電物質を含むことができる。第１絶縁層１１０がベース層１００上に提供されて、第１制御電極ＣＥ１及び第２制御電極ＣＥ２を覆うことができる。即ち、第１制御電極ＣＥ１及び第２制御電極ＣＥ２は第１絶縁層１１０とベース層１００との間に介在されることができる。
第１半導体パターンＳＰ１及び第２半導体パターンＳＰ２が第１絶縁層１１０上に提供されることができる。第１及び第２半導体パターンＳＰ１、ＳＰ２の各々は半導体物質を含むことができる。例えば、前記半導体物質は非晶質シリコン、多結晶シリコン、単結晶シリコン、酸化物半導体、及び化合物半導体の中で少なくともいずれか１つを含むことができる。第１及び第２半導体パターンＳＰ１、ＳＰ２の各々は、電子又は正孔が移動することができるチャンネル領域、及び前記チャンネル領域を介して互いに離隔された第１不純物領域及び第２不純物領域を含むことができる。
第１半導体パターンＳＰ１上に第１入力電極ＩＥ１及び第１出力電極ＯＥ１が提供されることができる。第１入力電極ＩＥ１及び第１出力電極ＯＥ１は各々第１半導体パターンＳＰ１の第１不純物領域及び第２不純物領域に接続されることができる。第２半導体パターンＳＰ２上に第２入力電極ＩＥ２及び第２出力電極ＯＥ２が提供されることができる。第２入力電極ＩＥ２及び第２出力電極ＯＥ２は各々第２半導体パターンＳＰ２の第１不純物領域及び第２不純物領域に接続されることができる。
第２絶縁層１２０が第１絶縁層１１０上に提供されて、第１及び第２半導体パターンＳＰ１、ＳＰ２、第１及び第２入力電極ＩＥ１、ＩＥ２、並びに、第１及び第２出力電極ＯＥ１、ＯＥ２を覆うことができる。即ち、第１絶縁層１１０と第２絶縁層１２０との間に第１及び第２半導体パターンＳＰ１、ＳＰ２、第１及び第２入力電極ＩＥ１、ＩＥ２、並びに、第１及び第２出力電極ＯＥ１、ＯＥ２が介在されることができる。
第２絶縁層１２０上に第３絶縁層１３０が提供されることができる。第３絶縁層１３０は平坦な上面を有することができる。第３絶縁層１３０上に第１出力電極ＯＥ１と第２制御電極ＣＥ２とを電気的に接続する連結電極ＣＣＥが配置されることができる。連結電極ＣＣＥは、第２及び第３絶縁層１２０、１３０を貫通して第１出力電極ＯＥ１に接続する第１コンタクトを含むことができる。連結電極ＣＣＥは、第１乃至第３絶縁層１１０、１２０、１３０を貫通して第２制御電極ＣＥ２に接続する第２コンタクトを含むことができる。
第４絶縁層１４０が第３絶縁層１３０上に提供されて、連結電極ＣＣＥを覆うことができる。第４絶縁層１４０上に第１電極Ｅ１が提供されることができる。第１電極Ｅ１は、第２乃至第４絶縁層１２０、１３０、１４０を貫通して第２出力電極ＯＥ２に接続する第３コンタクトを含むことができる。
第５絶縁層１５０が第４絶縁層１４０上に提供されて、第１電極Ｅ１を覆うことができる。第１電極Ｅ１上に発光素子ＥＤが提供されることができる。発光素子ＥＤは第５絶縁層１５０内に提供されることができる。発光素子ＥＤは順次的に積層された第１半導体層ＳＬ１、活性層ＡＣＴ、第２半導体層ＳＬ２、及び第３半導体層ＳＬ３を含むことができる。
活性層ＡＣＴ及び第１乃至第３半導体層ＳＬ１、ＳＬ２、ＳＬ３はＩＩＩ－Ｖ化合物半導体を含むことができる。活性層ＡＣＴ及び第１乃至第３半導体層ＳＬ１、ＳＬ２、ＳＬ３はＧａＮ系半導体を含むことができる。一例として、活性層ＡＣＴ及び第１乃至第３半導体層ＳＬ１、ＳＬ２、ＳＬ３はＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、及びこれらの組合の中で少なくともいずれか１つを含むことができる。
第１乃至第３半導体層ＳＬ１、ＳＬ２、ＳＬ３は互いに同一のＧａＮ系半導体を含むことができる。一例として、第１乃至第３半導体層ＳＬ１、ＳＬ２、ＳＬ３はＧａＮを含むことができる。第１半導体層ＳＬ１はＰタイプの半導体層である。第１半導体層ＳＬ１はマグネシウム（Ｍｇ）、亜鉛（Ｚｎ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、又はバリウム（Ｂａ）のような不純物を含むことができる。第２半導体層ＳＬ２はＮタイプの半導体層である。第２半導体層ＳＬ２は珪素（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、セレニウム（Ｓｅ）、又はテルル（Ｔｅ）のような不純物を含むことができる。第３半導体層ＳＬ３はアンドープされた半導体層である。
活性層ＡＣＴは第１半導体層ＳＬ１と第２半導体層ＳＬ２との間に介在されることができる。活性層ＡＣＴは第１半導体層ＳＬ１を通じて注入される正孔と第２半導体層ＳＬ２を通じて注入される電子とが再結合される領域である。活性層ＡＣＴ内で電子と正孔が再結合されることによって光が生成されることができる。活性層ＡＣＴは単一量子ウェル構造、多重量子ウェル構造、量子線構造、又は量子点構造を有することができる。一例として、活性層ＡＣＴはＩｎＧａＮ／ＧａＮを含む多重量子ウェル構造を有することができる。
第１半導体層ＳＬ１、活性層ＡＣＴ、第２半導体層ＳＬ２、及び第３半導体層ＳＬ３は発光素子ＥＤの底面ＢＳ上で順次的に積層されることができる。さらに、第１半導体層ＳＬ１、活性層ＡＣＴ、第２半導体層ＳＬ２、及び第３半導体層ＳＬ３は、発光素子ＥＤの側壁ＳＷ上でも順次的に積層されることができる。言い換えると、第１半導体層ＳＬ１、活性層ＡＣＴ、及び第２半導体層ＳＬ２の各々の断面の形状はＵ形状を有することができる。
発光素子ＥＤの側壁ＳＷに隣接する活性層ＡＣＴは、第１半導体層ＳＬ１及び第２半導体層ＳＬ２の間に介在されることができる。言い換えると、発光素子ＥＤの側壁ＳＷに隣接する活性層ＡＣＴは第１半導体層ＳＬ１によって覆われて露出されないことがあり得る。発光素子ＥＤの側壁ＳＷに隣接する第１半導体層ＳＬ１は活性層ＡＣＴをパッシベーション（ｐａｓｓｉｖａｔｉｏｎ）することができる。活性層ＡＣＴが第１半導体層ＳＬ１によって保護されるので、活性層ＡＣＴの電気的特性が向上されることができ、結果的に発光素子ＥＤの発光効率が向上されることができる。
発光素子ＥＤの側壁ＳＷは第１面ＦＡ１及び第２面ＦＡ２を含むことができる。第１面ＦＡ１は第２方向Ｄ２に延びていてもよい。第２面ＦＡ２は第１方向Ｄ１に延びていてもよい。第１面ＦＡ１と第２面ＦＡ２とは互いに隣接することができる。第１面ＦＡ１と第２面ＦＡ２とが互いに交わって発光素子ＥＤの側壁ＳＷに角ＶＥＲが構成されることができる。角ＶＥＲは発光素子ＥＤの底面ＢＳから上面ＴＳまで延びていてもよい。
発光素子ＥＤはウルツ鉱結晶構造（ｗｕｒｔｚｉｔｅ ｃｒｙｓｔａｌ ｓｔｒｕｃｔｕｒｅ）を有することができる。発光素子ＥＤの上面ＴＳ及び底面ＢＳは極性面（ｐｏｌａｒ ｐｌａｎｅ）、又はｃ－面（ｃ－ｐｌａｎｅ）である。上面ＴＳ及び底面ＢＳは（０００１）面である。極性面（又はｃ－面）は１つ種類の原子のみを含む面である。一例として、極性面（又はｃ－面）はＧａ原子のみを含む面であるか、Ｎ原子のみを含む面である。
発光素子ＥＤの第１面ＦＡ１は半極性面（ｓｅｍｉ－ｐｏｌａｒ ｐｌａｎｅ）である。第１面ＦＡ１は上面ＴＳ及び底面ＢＳに対して傾いている。第１面ＦＡ１と底面ＢＳがなす角度θ１は１０°乃至８０°である。第１面ＦＡ１は（１－１０１）面のような（ｎ－ｎ０ｋ）面である。第１面ＦＡ１は（１０－１１）面のような（ｎ０－ｎｋ）面である。第１面ＦＡ１は（１１－２２）面又は（１１－２１）面のような（ｎｎ－２ｎｋ）面である。ここで、ｎ及びｋは各々１以上の整数である。一例として、第１面ＦＡ１は（１－１０１）面である。
傾いた第１面ＦＡ１によって発光素子ＥＤの第１方向Ｄ１への断面の形状は逆ピラミッド形状を有することができる。言い換えると、発光素子ＥＤの第１方向Ｄ１への第１幅Ｗ１は、ベース層１００から遠くなるほど、増加することができる。
発光素子ＥＤの第２面ＦＡ２は無極性面（ｎｏｎ－ｐｏｌａｒ ｐｌａｎｅ）、又はａ－面（ａ－ｐｌａｎｅ）である。第２面ＦＡ２は、上面ＴＳ及び底面ＢＳに対して実質的に垂直であることができる。第２面ＦＡ２と底面ＢＳとがなす角度θ２は約９０°である。一例として、第２面ＦＡ２は（１１－２０）面である。
垂直になる第２面ＦＡ２によって発光素子ＥＤの第２方向Ｄ２への断面の形状は四角形状を有することができる。言い換えると、発光素子ＥＤの第２方向Ｄ２への第２幅Ｗ２は、ベース層１００から離れても実質的に同じ幅に維持されることができる。
ベース層１００の上面を基準として、第１レベルＬＶ１及び第２レベルＬＶ２が定義されることができる。第２レベルＬＶ２は第１レベルＬＶ１より高い。言い換えると、第２レベルＬＶ２とベース層１００の上面との間の距離は第１レベルＬＶ１とベース層１００の上面との間の距離よりさらに大きい。
第１レベルＬＶ１での発光素子ＥＤの第１幅Ｗ１＿ＬＶ１は第２レベルＬＶ２での発光素子ＥＤの第１幅Ｗ１＿ＬＶ２より小さい。第２レベルＬＶ２での第１幅Ｗ１＿ＬＶ２と第１レベルＬＶ１での第１幅Ｗ１＿ＬＶ１との間の差は第１変化量（ｄｉｆｆｅｒｅｎｃｅ）を有することができる。
第１レベルＬＶ１での発光素子ＥＤの第２幅Ｗ２＿ＬＶ１は第２レベルＬＶ２での発光素子ＥＤの第２幅Ｗ２＿ＬＶ２と実質的に同一であることができる。第２レベルＬＶ２での第２幅Ｗ２＿ＬＶ２と第１レベルＬＶ１での第２幅Ｗ２＿ＬＶ１との間の差は第２変化量を有することができる。前記第１変化量は前記第２変化量と異なることができる。一例として、前記第１変化量は前記第２変化量より大きい。他の例として、前記第１変化量は前記第２変化量と実質的に同一であることができる（後述する図３４参照）。
本発明の実施形態に係る発光素子ＥＤは、その側壁ＳＷが互いに隣接する第１面ＦＡ１及び第２面ＦＡ２を含むことができる。第１面ＦＡ１及び第２面ＦＡ２は各々底面ＢＳ（又は上面ＴＳ）に対して互いに異なる角度を有することができる。第１面ＦＡ１は半極性であるが、第２面ＦＡ２は無極性である。他の例として、第１面ＦＡ１及び第２面ＦＡ２は各々底面ＢＳ（又は上面ＴＳ）に対して互いに実質的に同一な角度を有することができる（後述する図３４参照）。
仮に発光素子ＥＤの側壁ＳＷが垂直になる第２面ＦＡ２のみを含む場合、活性層ＡＣＴで生成された光が側壁ＳＷを通じて抜け出し、光抽出効率（ｌｉｇｈｔ ｅｘｔｒａｃｔｉｏｎ ｅｆｆｉｃｉｅｎｃｙ）が減少されてしまう。本発明の実施形態に係る発光素子ＥＤは、その側壁ＳＷが第２面ＦＡ２のみならず、傾いた第１面ＦＡ１も含むので、光が側壁ＳＷを通じて抜け出すことが相当に防止されることができる。結果的に、本発明の発光素子ＥＤは優れた光抽出効率を有することができる。
発光素子ＥＤと第１電極Ｅ１との間及び発光素子ＥＤと第５絶縁層１５０との間に導電構造体ＭＰが介在されることができる。導電構造体ＭＰは導電物質を含むことができる。一例として、導電構造体ＭＰはニッケル、銅、金、又は銀のような金属を含むことができる。導電構造体ＭＰはニッケル／金の積層膜を含むことができる。
導電構造体ＭＰは、発光素子ＥＤと第１電極Ｅ１との間の連結パターンＣＰ及び発光素子ＥＤの側壁ＳＷ上に反射パターンＲＰを含むことができる。連結パターンＣＰは発光素子ＥＤの底面ＢＳを直接覆うことができる。
反射パターンＲＰは連結パターンＣＰから発光素子ＥＤの上面ＴＳに向かって延びることができる。反射パターンＲＰと発光素子ＥＤの側壁ＳＷとの間に絶縁パターンＩＰが介在されることができる。絶縁パターンＩＰによって反射パターンＲＰは発光素子ＥＤと絶縁されることができる。反射パターンＲＰは活性層ＡＣＴで生成された光が反射パターンＲＰの側壁ＳＷを通じて抜け出すことを防止することができる。言い換えると、反射パターンＲＰは活性層ＡＣＴで生成された光を反射させて、光が発光素子ＥＤの上面ＴＳを通じて放出されるように誘導することができる。
電気的信号が第１電極Ｅ１及び連結パターンＣＰを通じて発光素子ＥＤの底面ＢＳに選択的に印加されることができる。絶縁パターンＩＰによって反射パターンＲＰは発光素子ＥＤと絶縁されるので、電気的信号が発光素子ＥＤの側壁ＳＷには印加されない。結果的に、電気的信号が発光素子ＥＤの極性面であるｃ－面のみに選択的に印加されることができる。電気的信号が半極性面及び無極性面を含む側壁ＳＷの上に印加されないので、発光素子ＥＤの発光効率が向上されることができる。
第５絶縁層１５０上に第６絶縁層１６０が提供されることができる。第６絶縁層１６０上に第７絶縁層１７０が提供されることができる。発光素子ＥＤ上に第２電極Ｅ２が提供されることができる。第２電極Ｅ２は第７絶縁層１７０内に配置されることができる。第２電極Ｅ２は第６絶縁層１６０を貫通する第４コンタクトを通じて発光素子ＥＤの第３半導体層ＳＬ３と電気的に接続されることができる。一例として、第２電極Ｅ２は第６絶縁層１６０上で第１方向Ｄ１に延びることができる。第２電極Ｅ２は先に図２を参照して説明した第２電源ラインＰＬ２に電気的に接続されることができる。即ち、第２電極Ｅ２にも図２の第２電源電圧ＥＬＶＳＳが印加されることができる。
連結電極ＣＣＥ、第１電極Ｅ１及び第２電極Ｅ２の各々は導電物質を含むことができる。一例として、前記導電物質はインジウム亜鉛酸化物（ＩＺＯ）、インジウム錫酸化物（ＩＴＯ）、インジウムガリウム酸化物（ＩＧＯ）、インジウム亜鉛ガリウム酸化物（ＩＧＺＯ）、及びこれらの組合の中で少なくともいずれか１つを含むことができる。しかし、本発明がこれに制限されるものではない。他の例として、前記導電物質は金属であり、前記金属はモリブデン、銀、チタニウム、銅、アルミニウム、又はこれらの合金を含むことができる。
第７絶縁層１７０上に遮光パターンＢＭ及びカラーフィルターＣＦが提供されることができる。遮光パターンＢＭは発光素子ＥＤと垂直的に重畳される開口部を有することができ、カラーフィルターＣＦが前記開口部に提供されることができる。遮光パターンＢＭはブラックマトリックスである。
カラーフィルターＣＦは赤色カラーフィルター、緑色カラーフィルター、及び青色カラーフィルターの中で少なくともいずれか１つを含むことができる。カラーフィルターＣＦは、発光素子ＥＤで放出される光を受けて特定波長の光のみを透過させることができる。一例として、カラーフィルターＣＦは量子点（ｑｕａｎｔｕｍ ｄｏｔｓ）を含むことができる。即ち、カラーフィルターＣＦは量子点カラーフィルターである。
一例として、カラーフィルターＣＦは透明物質を含むことができる。仮に発光素子ＥＤで放出される光が青色である場合、青色画素のカラーフィルターＣＦは量子点無しで透明物質のみを含むことができる。
遮光パターンＢＭ及びカラーフィルターＣＦ上にカバー層ＣＶが提供されることができる。カバー層ＣＶは透明ガラス又は透明プラスチックを含むことができる。カバー層ＣＶはカラーフィルターＣＦ及び発光素子ＥＤを保護することができる。
図６Ａ及び図６Ｂは本発明の実施形態に係る表示装置を説明するためのものであって、各々図３のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。本実施形態では、先に図３、図４Ａ、図４Ｂ、及び図５を参照して説明した表示装置と重複する技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図３、図６Ａ、及び図６Ｂを参照すれば、発光素子ＥＤの一領域上に、その内部を部分的に貫通するコンタクトホールＣＮＨが形成されることができる。コンタクトホールＣＮＨは発光素子ＥＤの底面ＢＳから上面ＴＳに向かって延びることができる。コンタクトホールＣＮＨは発光素子ＥＤを完全に貫通しない。言い換えると、コンタクトホールＣＮＨは発光素子ＥＤの第３半導体層ＳＬ３を露出することができる。
コンタクトホールＣＮＨ内に第１コンタクトプラグＣＮＴ１が提供されることができる。第１コンタクトプラグＣＮＴ１はコンタクトホールＣＮＨを通じて露出された第３半導体層ＳＬ３と接触することができる。第１コンタクトプラグＣＮＴ１とコンタクトホールＣＮＨとの間に絶縁物質ＩＭが満たされることができる。第２電極Ｅ２は第１コンタクトプラグＣＮＴ１の下に提供されることができる。第１コンタクトプラグＣＮＴ１を通じて、第２電極Ｅ２が第３半導体層ＳＬ３と電気的に接続されることができる。
発光素子ＥＤと第１電極Ｅ１との間に第２コンタクトプラグＣＮＴ２が提供されることができる。第２コンタクトプラグＣＮＴ２は連結パターンＣＰと接触することができる。第２コンタクトプラグＣＮＴ２及び連結パターンＣＰを通じて、第１電極Ｅ１が第１半導体層ＳＬ１と電気的に接続されることができる。
図７、図９、図１１、及び図１３は本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。図８Ａ、図１０Ａ、図１２Ａ、及び図１４Ａは、それぞれ図７、図９、図１１、及び図１３のＡ－Ａ’線に沿う断面図である。図８Ｂ、図１０Ｂ、図１２Ｂ、及び図１４Ｂは、それぞれ図７、図９、図１１、及び図１３のＢ－Ｂ’線に沿う断面図である。
図７、図８Ａ、及び図８Ｂを参照すれば、基板ＳＵＢ上に複数の犠牲パターンＳＡＰが形成されることができる。基板ＳＵＢはサファイア基板、シリコン基板、ＳｉＣ基板、又はＧａＡｓ基板である。一例として、基板ＳＵＢはサファイア基板である。犠牲パターンＳＡＰの形成は、基板ＳＵＢ上にフォトレジスト膜を形成し、前記フォトレジスト膜上に露光及び現象工程を実行することを含むことができる。言い換えると、犠牲パターンＳＡＰはフォトレジスト物質を含むことができる。犠牲パターンＳＡＰは基板ＳＵＢ上に２次元的に配列されることができる。
各々の犠牲パターンＳＡＰは第１側壁ＳＷ１及び第２側壁ＳＷ２を含むことができる。第１側壁ＳＷ１及び第２側壁ＳＷ２は互いに隣接することができる。第１側壁ＳＷ１は第２方向Ｄ２に延びることができる。第２側壁ＳＷ２は第１方向Ｄ１に延びることができる。
第１側壁ＳＷ１は直線形状を有することができる。第２側壁ＳＷ２は犠牲パターンＳＡＰの中心領域に向かって陥没された凹んだ形状を有することができる。具体的に第２側壁ＳＷ２は、第４方向Ｄ４に延びる第１部分Ｐ１及び第１方向Ｄ１に延びる第２部分Ｐ２を含むことができる。第４方向Ｄ４は基板ＳＵＢの上面と平行しながら、第１方向Ｄ１及び第２方向Ｄ２と交差する方向である。平面視で、第１部分Ｐ１と第２部分Ｐ２がなす角度θ３は９０°より大きい。一例として、第１部分Ｐ１と第２部分Ｐ２がなす角度θ３は１００°乃至１７０°である。
図９、図１０Ａ、及び図１０Ｂを参照すれば、基板ＳＵＢの全面上に無機膜ＩＬがコンフォーマルに形成されることができる。無機膜ＩＬの形成は、原子層蒸着工程又は化学気相蒸着工程を実行することを含むことができる。無機膜ＩＬはシリカ（ＳｉＯ2）、アルミナ（Ａｌ2Ｏ3）、チタニア（ＴｉＯ2）、ジルコニア（ＺｒＯ2）、イットリア（Ｙ2Ｏ3）－ジルコニア、酸化銅、酸化タンタル、窒化アルミニウム（ＡｌＮ）、窒化シリコン（Ｓｉ3Ｎ4）の中で少なくともいずれか１つを含むことができる。一例として、無機膜ＩＬはアルミナを含むことができる。
無機膜ＩＬは基板ＳＵＢの上面及び犠牲パターンＳＡＰの各々の表面を覆うことができる。言い換えると、無機膜ＩＬの一部は犠牲パターンＳＡＰの表面を覆うことができる。犠牲パターンＳＡＰの表面を覆う無機膜ＩＬの前記一部はシードパターンＳＥＰである。
シードパターンＳＥＰの平面形状は犠牲パターンＳＡＰによって定義されることができる。言い換えると、シードパターンＳＥＰの平面形状は犠牲パターンＳＡＰの平面形状と実質的に同一であることができる。
シードパターンＳＥＰは第１側壁ＳＷ１及び第２側壁ＳＷ２を含むことができる。シードパターンＳＥＰの第１側壁ＳＷ１及び第２側壁ＳＷ２は各々犠牲パターンＳＡＰの第１側壁ＳＷ１及び第２側壁ＳＷ２によって定義されたものである。したがって、シードパターンＳＥＰの第１側壁ＳＷ１は直線形状を有することができ、シードパターンＳＥＰの第２側壁ＳＷ２は凹んだ形状を有することができる。シードパターンＳＥＰの第２側壁ＳＷ２は、第４方向Ｄ４に延びる第１部分Ｐ１及び第１方向Ｄ１に延びる第２部分Ｐ２を含むことができる。
図１１、図１２Ａ、及び図１２Ｂを参照すれば、犠牲パターンＳＡＰが選択的に除去されることができる。一例として、犠牲パターンＳＡＰは熱処理工程を通じて熱分解されて除去されることができる。犠牲パターンＳＡＰが除去されることによって、基板ＳＵＢとシードパターンＳＥＰとの間に空いた空間ＥＰが形成されることができる。
無機膜ＩＬを追加的に熱処理して、シードパターンＳＥＰが緻密になり、結晶化されるようにすることができる。一例として、無機膜ＩＬを熱処理することによってシードパターンＳＥＰは基板ＳＵＢと同一な結晶構造を有するように結晶化されることができる。
図１３、図１４Ａ、及び図１４Ｂを参照すれば、各々のシードパターンＳＥＰ上に発光素子ＥＤが形成されることができる。２次元的に配列されたシードパターンＳＥＰに対応して２次元的に配列された複数の発光素子ＥＤが形成されることができる。発光素子ＥＤの形成は、シードパターンＳＥＰの上面をシードとして選択的エピタキシャル成長工程を実行することを含むことができる。選択的エピタキシャル成長工程は化学気相蒸着工程又は分子ビームエピタキシ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）工程を含むことができる。発光素子ＥＤはＩＩＩ－Ｖ化合物半導体、例えばＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、及びこれらの組合の中で少なくともいずれか１つを含むことができる。
選択的エピタキシャル成長工程の間に、ソースガスを調節して多層構造の発光素子ＥＤが形成されることができる。即ち、発光素子ＥＤの形成は、第３半導体層ＳＬ３を形成すること、第３半導体層ＳＬ３上に第２半導体層ＳＬ２を形成すること、第２半導体層ＳＬ２上に活性層ＡＣＴを形成すること、及び活性層ＡＣＴ上に第１半導体層ＳＬ１を形成することを含むことができる。
具体的に、第３半導体層ＳＬ３はＧａＮを含むように形成されることができる。第２半導体層ＳＬ２は珪素（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）、セレニウム（Ｓｅ）、又はテルル（Ｔｅ）のような不純物を含有するＧａＮを含むように形成されることができる。活性層ＡＣＴはＩｎＧａＮ／ＧａＮを含む多重量子ウェル構造を有するように形成されることができる。第１半導体層ＳＬ１はマグネシウム（Ｍｇ）、亜鉛（Ｚｎ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）、又はバリウム（Ｂａ）のような不純物を含有するＧａＮを含むように形成されることができる。活性層ＡＣＴ及び第１乃至第３半導体層ＳＬ１、ＳＬ２、ＳＬ３は１つの工程チャンバー内で連続的に形成されることができる。
選択的エピタキシャル成長工程の間に、ＩＩＩ－Ｖ化合物半導体はその結晶面に応じて異なる成長速度を有しながら、成長されることができる。例えば、発光素子ＥＤの側壁ＳＷは第１面ＦＡ１及び第２面ＦＡ２を含むことができる。第１面ＦＡ１は半極性面である。第１面ＦＡ１は基板ＳＵＢの上面に対して傾いた面である。第２面ＦＡ２は無極性面である。第２面ＦＡ２は基板ＳＵＢの上面に対して垂直になる面である。
図１５Ａ乃至図１５Ｄは本発明の実施形態に係る選択的エピタキシャル成長工程を通じて犠牲パターンＳＡＰ上に発光素子ＥＤが成長する様子を時系列的に示した斜視図である。図１３、図１４Ａ、図１４Ｂ、及び図１５Ａ乃至図１５Ｄを参照すれば、選択的エピタキシャル成長工程の間に、ＩＩＩ－Ｖ化合物半導体の第１面ＦＡ１は第１成長速度に成長することができ、第２面ＦＡ２は第２成長速度に成長することができる。第１成長速度は第２成長速度より遅い。
シードパターンＳＥＰの第１側壁ＳＷ１は直線の形状を有することができる。第１側壁ＳＷ１上で、ＩＩＩ－Ｖ化合物半導体が成長しながら、遅い成長速度を有する第１面ＦＡ１のみが残ることができる。シードパターンＳＥＰの第２側壁ＳＷ２は凹んだ形状を有することができる。第２側壁ＳＷ２上で、ＩＩＩ－Ｖ化合物半導体が成長しながら、速い成長速度を有する第２面ＦＡ２のみが残ることができる。結果的に、シードパターンＳＥＰの第１側壁ＳＷ１上に発光素子ＥＤの第１面ＦＡ１が形成されることができ、シードパターンＳＥＰの第２側壁ＳＷ２上に発光素子ＥＤの第２面ＦＡ２が形成されることができる。
第２面ＦＡ２が相対的に速く成長するので、発光素子ＥＤの第２方向Ｄ２への幅はシードパターンＳＥＰの第２方向Ｄ２への幅よりさらに大きく形成されることができる。
図１６及び図１７は本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。本実施形態では、先に図７乃至図１５Ｄを参照して説明した製造方法と重複される技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図１６を参照すれば、シードパターンＳＥＰの平面形状は先の図１１のシードパターンＳＥＰの平面形状と異なることができる。シードパターンＳＥＰは第１側壁ＳＷ１及び第２側壁ＳＷ２を含むことができる。シードパターンＳＥＰの第２側壁ＳＷ２は第１方向Ｄ１に延びることができる。シードパターンＳＥＰの第１側壁ＳＷ１は直線形状を有することができ、第２側壁ＳＷ２もやはり直線形状を有することができる。言い換えると、シードパターンＳＥＰの平面形状は四角形である。
図１７を参照すれば、各々のシードパターンＳＥＰ上に発光素子ＥＤが形成されることができる。発光素子ＥＤの平面形状は多角形（例えば、八角形）を有することができる。発光素子ＥＤの側壁ＳＷは、第１面ＦＡ１及び第２面ＦＡ２のみならず、第３面ＦＡ３をさらに含むことができる。第３面ＦＡ３は第１面ＦＡ１と第２面ＦＡ２との間に介在されることができる。第３面ＦＡ３は基板ＳＵＢの上面に対して傾いた面として、半極性面である。
シードパターンＳＥＰの第２側壁ＳＷ２は、先の図１１のシードパターンＳＥＰとは異なり凹まず、直線形状を有することができる。シードパターンＳＥＰの第２側壁ＳＷ２上で、ＩＩＩ－Ｖ化合物半導体が成長しながら、速い成長速度を有する第２面ＦＡ２のみならず、遅い成長速度を有する第３面ＦＡ３も形成されることができる。第２面ＦＡ２の成長と第３面ＦＡ３の成長は互いに競争関係にある。仮に過成長が進行される場合、シードパターンＳＥＰの第２側壁ＳＷ２上に第２面ＦＡ２は残らなく、第３面ＦＡ３のみが残ることができる。
本発明の実施形態に係る発光素子の製造方法は、発光素子ＥＤの目的とする形状に対応してシードパターンＳＥＰの平面形状をデザインすることができる。仮に発光素子ＥＤの目的とする形状を図１３に示したように四角形としようとする場合、シードパターンＳＥＰを図１１に示した形状に形成して選択的エピタキシャル成長工程を実行することができる。仮に発光素子ＥＤの目的とする形状を図１７に示したようにハニカムの形状にしようとする場合、シードパターンＳＥＰを図１６に示した形状に形成して選択的エピタキシャル成長工程を実行することができる。
図１８、図１９、及び図２０は本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。図２１Ａ及び図２１Ｂは、それぞれ図２０のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。本実施形態では、先に図７乃至図１５Ｄを参照して説明した製造方法と重複される技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図１８を参照すれば、基板ＳＵＢ上に複数の犠牲パターンＳＡＰが形成されることができる。各々の犠牲パターンＳＡＰは第１方向Ｄ１に延びることができる。
図１９を参照すれば、基板ＳＵＢの全面上に無機膜ＩＬがコンフォーマルに形成されることができる。無機膜ＩＬは各々の犠牲パターンＳＡＰを覆うシードパターンＳＥＰを含むことができる。
図２０、図２１Ａ、及び図２１Ｂを参照すれば、シードパターンＳＥＰ及び犠牲パターンＳＡＰがパターニングされることができる。前記パターニング工程によって第２方向Ｄ２に延びるトレンチＴＲが形成されることができる。前記パターニング工程によって第１方向Ｄ１に延びる１つのシードパターンＳＥＰが複数のシードパターンＳＥＰに分離されることができる。第１方向Ｄ１に延びる１つのシードパターンＳＥＰがトレンチＴＲによって複数のシードパターンＳＥＰに分離されることができる。犠牲パターンＳＡＰの側壁の一部がトレンチＴＲによって露出されることができる。
続いて、先に図１１、図１２Ａ、及び図１２Ｂを参照して説明したように犠牲パターンＳＡＰが選択的に除去されることができる。トレンチＴＲによって犠牲パターンＳＡＰの側壁の一部が露出されるので、犠牲パターンＳＡＰがより容易に除去されることができる。シードパターンＳＥＰ上に選択的エピタキシャル成長工程を実行して、発光素子ＥＤが形成されることができる。
図２２及び図２３は本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。図２４Ａ及び図２４Ｂは各々図２３のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。本実施形態では、先に図７乃至図１５Ｄを参照して説明した製造方法と重複される技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図２２を参照すれば、基板ＳＵＢ上に複数の犠牲パターンＳＡＰが形成されることができる。先に図７を参照して説明した犠牲パターンＳＡＰと異なり、各々の犠牲パターンＳＡＰは中央が詰まっている。基板ＳＵＢの全面上に無機膜ＩＬがコンフォーマルに形成されることができる。無機膜ＩＬは各々の犠牲パターンＳＡＰを覆うシードパターンＳＥＰを含むことができる。
図２３、図２４Ａ、及び図２４Ｂを参照すれば、シードパターンＳＥＰ及び犠牲パターンＳＡＰがパターニングされて、複数のホールＨＯが形成されることができる。各々のホールＨＯはシードパターンＳＥＰ及び犠牲パターンＳＡＰを貫通して、基板ＳＵＢの上面を露出することができる。各々のホールＨＯは犠牲パターンＳＡＰの内側壁を露出することができる。
続いて、先に図１１、図１２Ａ、及び図１２Ｂを参照して説明したように犠牲パターンＳＡＰが選択的に除去されることができる。ホールＨＯによって犠牲パターンＳＡＰの内側壁が露出されるので、犠牲パターンＳＡＰがより容易に除去されることができる。シードパターンＳＥＰ上に選択的エピタキシャル成長工程を実行して、発光素子ＥＤが形成されることができる。
図２５は本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。図２６Ａ及び図２６Ｂは各々図２５のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。本実施形態では、先に図７乃至図１５Ｄを参照して説明した製造方法と重複される技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図２５、図２６Ａ、及び図２６Ｂを参照すれば、基板ＳＵＢをパターニングして複数のシードパターンＳＥＰを形成することができる。言い換えると、基板ＳＵＢをパターニングしてリセスＲＳが形成されることができ、リセスＲＳは基板ＳＵＢの上部をシードパターンＳＥＰとして定義することができる。基板ＳＵＢのシードパターンＳＥＰ上に選択的エピタキシャル成長工程を実行して、発光素子ＥＤが形成されることができる。
図２７及び図２８は本発明の実施形態に係る発光素子の製造方法を説明するための平面図である。本実施形態では、先に図７乃至図１５Ｄを参照して説明した製造方法と重複される技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図２７を参照すれば、基板ＳＵＢ上に犠牲パターンＳＡＰが形成されることができる。犠牲パターンＳＡＰは第１方向Ｄ１に延びる複数の開口部ＯＰを有するように形成されることができる。基板ＳＵＢの全面上に無機膜ＩＬがコンフォーマルに形成されることができる。無機膜ＩＬは犠牲パターンＳＡＰを覆うシードパターンＳＥＰを含むことができる。
図２８を参照すれば、犠牲パターンＳＡＰが選択的に除去されることができる。シードパターンＳＥＰ上に選択的エピタキシャル成長工程を実行して、発光素子ＥＤが形成されることができる。発光素子ＥＤは図１３に図示された発光素子ＥＤに比べてさらに大きいサイズを有することができる。
図２９、図３０、及び図３１は本発明の実施形態に係る表示装置の製造方法を説明するための断面図である。
図２９を参照すれば、ベース層１００上に第１薄膜トランジスタＴＲ１及び第２薄膜トランジスタＴＲ２が形成されることができる。第１及び第２薄膜トランジスタＴＲ１、ＴＲ２の形成は、ＬＴＰＳ工程又はＬＴＰＯ工程を実行することを含むことができる。第１及び第２薄膜トランジスタＴＲ１、ＴＲ２を互いに電気的に接続する連結電極ＣＣＥが形成されることができる。連結電極ＣＣＥ上に第１電極Ｅ１が形成されることができる。第１電極Ｅ１は第２薄膜トランジスタＴＲ２と電気的に接続されることができる。第１電極Ｅ１は外部に露出されることができる。
図３０を参照すれば、先に図１３、図１４Ａ、及び図１４Ｂを参照して説明した発光素子ＥＤ上に絶縁パターンＩＰ及び導電構造体ＭＰが形成されることができる。
絶縁パターンＩＰは発光素子ＥＤの側壁ＳＷのみを選択的に覆うように形成されることができる。具体的に絶縁パターンＩＰの形成は、発光素子ＥＤの表面上に絶縁膜をコンフォーマルに形成すること、及び発光素子ＥＤの上面が露出される時まで前記絶縁膜を異方性エッチングすることを含むことができる。
導電構造体ＭＰの形成は、発光素子ＥＤ及び絶縁パターンＩＰ上に金属膜を形成することを含むことができる。一例として、導電構造体ＭＰはニッケル／金の積層膜を含むことができる。導電構造体ＭＰの連結パターンＣＰは発光素子ＥＤと直接接触することができる。導電構造体ＭＰの反射パターンＲＰは絶縁パターンＩＰを介して発光素子ＥＤから離隔されることができる。
発光素子ＥＤをシードパターンＳＥＰ及び基板ＳＵＢから分離させることができる。発光素子ＥＤを分離させることは、機械的リフトオフ（Ｍｅｃｈａｎｉｃａｌ ｌｉｆｔ－ｏｆｆ）を利用することができる。
分離された発光素子ＥＤが第１電極Ｅ１上に実装されることができる。分離された発光素子ＥＤを覆して、導電構造体ＭＰの連結パターンＣＰが第１電極Ｅ１上に配置されるようにすることができる。
図３１を参照すれば、第１電極Ｅ１及び導電構造体ＭＰを覆う第５絶縁層１５０が形成されることができる。第５絶縁層１５０上に第２電極Ｅ２が形成されることができる。第２電極Ｅ２は発光素子ＥＤの第３半導体層ＳＬ３と電気的に接続されることができる。
図３、図４Ａ、及び図４Ｂを再び参照すれば、第２電極Ｅ２上に遮光パターンＢＭ及びカラーフィルターＣＦが形成されることができる。遮光パターンＢＭはブラックマトリックスである。カラーフィルターＣＦは赤色カラーフィルター、緑色カラーフィルター、及び青色カラーフィルターの中で少なくともいずれか１つを含むことができる。遮光パターンＢＭ及びカラーフィルターＣＦ上にカバー層ＣＶが形成されることができる。
図３２は本発明の実施形態に係る表示装置の表示パネルの平面図である。図３３は図３２のＣ－Ｃ’線に沿う断面図である。図４Ａは図３２のＡ－Ａ’線に沿う断面図と実質的に同一であることができる。図４Ｂは図３２のＢ－Ｂ’線に沿う断面図と実質的に同一であることができる。本実施形態では、先に図３、図４Ａ、図４Ｂ、及び図５を参照して説明した表示装置と重複される技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図３２、図３３、図４Ａ、及び図４Ｂを参照すれば、発光素子ＥＤの側壁ＳＷは、第１面ＦＡ１及び第２面ＦＡ２のみならず、第３面ＦＡ３を追加に含むことができる。即ち、本実施形態に係る表示装置は、先に図１６及び図１７を参照して説明した製造方法を通じて製造された発光素子ＥＤを含むことができる。
第３面ＦＡ３は第１面ＦＡ１と第２面ＦＡ２との間に介在されることができる。第３面ＦＡ３は発光素子ＥＤの上面ＴＳ及び底面ＢＳに対して傾いた面として、半極性面である。第３面ＦＡ３と底面ＢＳがなす角度θ３は１０°乃至８０°である。一例として、第３面ＦＡ３と底面ＢＳがなす角度θ３は、図４Ａに示した第１面ＦＡ１と底面ＢＳがなす角度θ１と実質的に同一であることができる。他の例として、第３面ＦＡ３と底面ＢＳがなす角度θ３は、図４Ａに示した第１面ＦＡ１と底面ＢＳがなす角度θ１と異なってもよい。第３面ＦＡ３と底面ＢＳがなす角度θ３は、図４Ｂに示した第２面ＦＡ２と底面ＢＳがなす角度θ２より小さい。
第１面ＦＡ１と第３面ＦＡ３は互いに隣接することができる。第１面ＦＡ１と第３面ＦＡ３が互いに交わって発光素子ＥＤの側壁ＳＷに角ＶＥＲが構成されることができる。第２面ＦＡ２と第３面ＦＡ３は互いに隣接することができる。第２面ＦＡ２と第３面ＦＡ３が互いに交わって発光素子ＥＤの側壁ＳＷに角ＶＥＲが構成されることができる。
傾いた第３面ＦＡ３によって発光素子ＥＤの第４方向Ｄ４への断面の形状は逆ピラミッド形状を有することができる。言い換えるとば、発光素子ＥＤの第４方向Ｄ４への幅Ｗ３は、ベース層１００から遠くなるほど、増加することができる。
図３４は本発明の実施形態に係る表示装置を説明するためのものであって、図３２のＢ－Ｂ’線に沿う断面図である。本実施形態では、先に図３、図４Ａ、図４Ｂ、及び図５を参照して説明した表示装置と重複される技術的特徴に対する詳細な説明は省略し、相違点に対して詳細に説明する。
図３、図４Ａ、及び図３４を参照すれば、発光素子ＥＤの側壁ＳＷは、第１面ＦＡ１及び第２面ＦＡ２を含むことができる。第２面ＦＡ２は半極性面である。第２面ＦＡ２と底面ＢＳがなす角度θ２は１０°乃至８０°である。一例として、第２面ＦＡ２と底面ＢＳがなす角度θ２は第１面ＦＡ１と底面ＢＳがなす角度θ１と実質的に同一であることができる。
第１レベルＬＶ１での発光素子ＥＤの第２幅Ｗ２＿ＬＶ１は第２レベルＬＶ２での発光素子ＥＤの第２幅Ｗ２＿ＬＶ２より小さい。第２レベルＬＶ２での第２幅Ｗ２＿ＬＶ２と第２レベルＬＶ２での第２幅Ｗ２＿ＬＶ１との間の第２変化量は、第２レベルＬＶ２での第１幅Ｗ１＿ＬＶ２と第１レベルＬＶ１での第１幅Ｗ１＿ＬＶ１との間の第２変化量と実質的に同一であることができる。
１００ ベース層
１１０、１２０、１３０、１４０、１５０、１６０、１７０ 絶縁層
ＡＣＴ 活性層
ＢＭ 遮光パターン
ＣＣＥ 連結電極
ＣＦ カラーフィルター
ＣＮＨ コンタクトホール
ＣＶ カバー層
ＣＥ１、ＣＥ２ 制御電極
Ｅ１、Ｅ２ 電極
ＥＤ 発光素子
ＭＰ 導電構造体
ＯＥ１、ＯＥ２ 出力電極

Claims (7)

  1. 複数の画素と、
    前記複数の画素の各々に提供された発光素子と、を含み、
    前記発光素子は、その底面及びその側壁上に順次的に積層された第１半導体層、活性層、及び第２半導体層を含み、
    前記発光素子の前記側壁は、第１面及び前記第１面に隣接する第２面を含み、
    前記第１面は、（ｎ －ｎ ０ ｋ）結晶面であり、ｎ及びｋはそれぞれ１以上の整数であり、半極性面であり、
    前記第２面は、前記第１面とは異なるミラー指数を有する結晶面であり、無極性面であり、
    前記第１面及び前記第２面は、選択的エピタキシャル成長面であり、
    前記底面と前記第１面がなす角度は、第１角度であり、
    前記底面と前記第２面がなす角度は、第２角度であり、
    前記第１角度と前記第２角度は異なり、
    前記第１面と前記第２面は、互いに交わって角を構成し、
    前記角は、前記底面から前記発光素子の上面に延びている表示装置。
  2. 前記第１角度は、前記第２角度より小さい請求項１に記載の表示装置。
  3. 前記発光素子の前記側壁は、前記第２面に隣接する第３面をさらに含み、
    前記第２面は、前記第１面と前記第３面との間に介在し、
    前記第１角度は、前記底面と前記第３面がなす第３角度と異なる請求項１に記載の表示装置。
  4. 前記発光素子は、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＮ、ＩｎＡｌＧａＮ、ＡｌＩｎＮ、及びこれらの組合の中で少なくともいずれか１つを含む請求項１に記載の表示装置。
  5. 前記発光素子の前記底面に電気的に接続される第１電極と、
    前記発光素子の前記上面に電気的に接続される第２電極と、をさらに含む請求項１に記載の表示装置。
  6. 前記発光素子の前記底面に電気的に接続される第１電極と、
    前記発光素子を貫通して前記発光素子の前記第２半導体層と接続するコンタクトプラグと、
    前記コンタクトプラグに接続される第２電極と、をさらに含む請求項１に記載の表示装置。
  7. 前記側壁上の反射パターン及び前記底面上の連結パターンを含む導電構造体と、
    前記側壁と前記反射パターンとの間に介在された絶縁パターンと、をさらに含む請求項１に記載の表示装置。
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