JP6110217B2 - 発光素子の製造方法 - Google Patents

発光素子の製造方法 Download PDF

Info

Publication number
JP6110217B2
JP6110217B2 JP2013121462A JP2013121462A JP6110217B2 JP 6110217 B2 JP6110217 B2 JP 6110217B2 JP 2013121462 A JP2013121462 A JP 2013121462A JP 2013121462 A JP2013121462 A JP 2013121462A JP 6110217 B2 JP6110217 B2 JP 6110217B2
Authority
JP
Japan
Prior art keywords
light emitting
layer
inorganic film
emitting element
light
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2013121462A
Other languages
English (en)
Other versions
JP2014239171A (ja
JP2014239171A5 (ja
Inventor
大輔 齋藤
大輔 齋藤
内藤 宏樹
宏樹 内藤
享宏 小山
享宏 小山
さやか 青木
さやか 青木
小林 新
新 小林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
Priority to JP2013121462A priority Critical patent/JP6110217B2/ja
Priority to US14/294,264 priority patent/US9461197B2/en
Publication of JP2014239171A publication Critical patent/JP2014239171A/ja
Priority to US15/240,266 priority patent/US9960206B2/en
Publication of JP2014239171A5 publication Critical patent/JP2014239171A5/ja
Application granted granted Critical
Publication of JP6110217B2 publication Critical patent/JP6110217B2/ja
Priority to US15/919,799 priority patent/US10651232B2/en
Priority to US16/853,950 priority patent/US11049902B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H01L27/153Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0093Wafer bonding; Removal of the growth substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005Processes
    • H01L33/0095Post-treatment of devices, e.g. annealing, recrystallisation or short-circuit elimination
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26Materials of the light emitting region
    • H01L33/30Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H01L33/46Reflective coating, e.g. dielectric Bragg reflector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate

Description

本技術は、半導体材料を含む発光素子ウェーハ、その製造方法、発光素子及び当該発光素子を用いた電子機器に関する。
積層構造からなる発光層を有する半導体発光素子が知られている。このような発光素子は、近年、素子構造の微細化及び生産性向上の観点から、例えば複数の発光素子が配列した発光素子ウェーハとして製造される(特許文献1参照)。すなわち、ウェーハ上に発光層層を結晶成長させ、例えば反応性イオンエッチング(RIE)法により、当該発光層に素子分離溝を形成することで、ウェーハ上に複数の発光素子が形成される。その後、発光素子各々がウェーハから分離され、ディスプレイ装置、照明装置等の電子機器へ搭載される。
特開2008−172040号公報
特許文献1に記載の発光素子ウェーハの製造方法では、当該素子分離溝の深さがエッチングレートによって大きく影響を受けることとなる。ここで、大量生産の観点からは大面積のウェーハを用いることが望ましいが、ウェーハ面積が大きくなるに従い、ウェーハ面内のエッチングレートの均一性を得ることは難しくなる。このことから、大面積のウェーハを用いた場合には、素子分離溝の深さについても面内均一性が得られず、ウェーハ上の各素子の高さが不均一となり、電子機器への搭載後に影響を及ぼすことがあった。
さらに、特許文献1に記載の発光素子各々については、上記発光層が露出されており、当該発光層上に配線を形成した際の電気的な絶縁性や、素子の物理的、化学的な安定性の確保が難しかった。
以上のような事情に鑑み、本技術の目的は、均一な高さの素子を大量生産することが可能であり、かつ素子特性の安定性が高い発光素子ウェーハ、その製造方法、発光素子及び当該発光素子を用いた電子機器を提供することにある。
以上の目的を達成するため、本技術の一形態に係る発光素子ウェーハは、支持基板と、発光層と、接合層と、第1の無機膜と、第2の無機膜と、分離溝部と、第3の無機膜とを具備する。
上記発光層は、第1の電極を含む第1の面と、第2の電極を含み上記支持基板及び上記第1の面の間に配置された第2の面とを有し、半導体からなる。
上記接合層は、上記支持基板と上記第2の面との間に配置され、上記発光層を上記支持基板に接合する。
上記第1の無機膜は、上記第1の面上に形成される。
上記第2の無機膜は、上記接合層と上記第2の面との間に形成される。
上記第3の無機膜は、上記第1の無機膜と上記第2の無機膜との間を接続する。
上記発光素子ウェーハは、支持基板上に接合部、第2の無機膜、発光層、第1の無機膜と積層し、それらを分離溝部により素子毎に分離した構成により、支持基板上に高さが均一な多数の素子を形成することができる。したがって、高い生産性を維持しつつ、発光素子ウェーハ上の各素子の形状の均一性を高めることが可能となる。また、第1、第2及び第3の無機膜により、発光層が安定的に保護され、かつ発光層の電気的絶縁性を確保することが可能となる。
上記第1の無機膜は、上記第1の面と平行に形成され上記分離溝部に突出する第1の端部を含み、
上記第3の無機膜は、上記第1の端部に倣って上記分離溝部に突出する第2の端部を含んでもよい。
これにより、素子の強度を高めることが可能となる。
さらに、上記第2の無機膜と上記第3の無機膜とは、
上記発光層に隣接して形成される第1の絶縁層と、
上記第1の絶縁層の上に形成される金属層と、
上記金属層上に形成される第2の絶縁層とを有し、連続して形成されてもよい。
これにより、発光層から発せられた光を上記第2及び第3の無機膜において反射させ、出射強度を高めることが可能となる。
また、上記発光層は、上記第1の面に形成された第1の凹凸部を有し、
上記第1の無機膜は、上記第1の凹凸部に倣って形成された第2の凹凸部を有してもよい。
これにより、発光層から発せられた光を第1及び第2の凹凸部において反射させ、出射強度を高めることが可能となる。
上記発光層は、赤色光を発してもよい。
また具体的には、上記半導体は、AsP系化合物半導体、AlGaInP系化合物半導体及びGaAs系化合物半導体のうちの少なくともいずれか1つの材料を含んでもよい。
上記第1の無機膜は、透明導電性材料で形成された上記第1の電極であってもよい。
これにより、第1の面の全体から発光層で発せられた光を出射することが可能となり、出射効率を高めることが可能となる。
本技術の一形態に係る発光素子は、発光層と、第1の無機膜と、第2の無機膜と、第3の無機膜とを具備する。
上記発光層は、第1の電極を有する第1の面と、第2の電極を有し上記第1の面の反対側の第2の面と、上記第1の面と上記第2の面とを連接する周面とを有し、半導体からなる。
上記第1の無機膜は、上記第1の面上に形成される。
上記第2の無機膜は、上記第2の面上に形成される。
上記第3の無機膜は、上記周面を被覆して形成され上記第1の無機膜と上記第2の無機膜との間を接続する。
本技術の一形態に係る電子機器は、基板と、少なくとも1つの第1の半導体発光素子とを具備する。
上記基板は、駆動回路が形成される。
上記少なくとも1つの第1の半導体発光素子は、発光層と、第1の無機膜と、第2の無機膜と、第3の無機膜とを有し、上記基板上に配置される。
上記発光層は、上記駆動回路に接続される第1の電極を有する第1の面と、上記駆動回路に接続される第2の電極を有し上記基板及び上記第1の面の間に配置された第2の面と、上記第1の面と上記第2の面とを連接する周面とを有し、半導体からなる。
上記第1の無機膜は、上記第1の面上に形成される。
上記第2の無機膜は、上記接合層と上記第2の面との間に形成される。
上記第3の無機膜は、上記周面を被覆して形成され上記第1の無機膜と上記第2の無機膜との間を接続する。
これにより、上記電子機器は、発光層が保護され、かつ発光層の電気的絶縁性を確保することが可能な第1の発光素子を有する構成とすることができ、不具合の少ない電子機器を提供することができる。
また、上記第1の半導体発光素子は、赤色光を発する複数の第1の半導体発光素子を有し、
上記電子機器は、
青色光を発する複数の第2の半導体発光素子と、
緑色光を発する複数の第3の半導体発光素子とをさらに具備し、
上記複数の第1、第2及び第3の半導体発光素子が上記基板上に配列されてもよい。
これにより、形状均一性の高い複数の第1の半導体素子を用いて、組み立て精度が高く、所望の表示特性を有するディスプレイ等の電子機器を提供することができる。
本技術の一形態に係る発光素子ウェーハの製造方法は、第1の基板上に半導体の積層構造からなる発光層を形成する工程を含む。
上記発光層の第1の面上に第1の無機膜を形成し、
上記第1の基板を除去して上記第1の面の反対側の上記発光層の第2の面が露出される。
上記第1の無機膜をエッチングストップ層として上記第2の面から上記発光層をエッチングして、上記発光層を素子毎に分離する第1の分離溝が形成される。
上記第1の分離溝の壁面及び底面と上記第2の面とを被覆する第2の無機膜が形成される。
発光層上に積層された第1の無機膜が第1の分離溝を形成する際のエッチングストップ層として機能することから、第1の分離溝の深さの均一性を高めることができる。したがって、生産性を高め、かつ各素子の形状の均一性を高めることが可能となる。また、第1の分離溝の底面には第1の無機膜が形成され、当該底面上には第2の無機膜が形成されることから、第1及び第2の無機膜によって発光層の表面が被覆される。したがって発光層の絶縁性を高め、かつ発光層を保護することが可能となる。
上記第1の分離溝を形成する工程は、ドライエッチング法により上記発光層をエッチングしてもよい。
これにより、ウェットエッチング法と比較してサイドエッチングを抑制し、第1の分離溝の微細加工が可能となる。
上記第1の分離溝を形成する工程は、上記発光層の上記素子毎の断面積が上記第2の面から上記第1の面に向かって次第に大きくなるように形成してもよい。
これにより、第2の無機膜の形成が容易になる。
上記第2の無機膜を形成する工程は、
上記第1の分離溝の壁面及び底面と上記第2の面との上に上記第1の絶縁層を形成する工程と、
上記第1の絶縁層の上に金属層を形成する工程と、
上記金属層の上に第2の絶縁層を形成する工程とを含んでもよい。
これにより、発光層から発せられた光を上記金属層において反射させ、出射強度を高めることが可能となる。
上記発光層を形成する工程の後、上記第1の無機膜を形成する工程の前に、上記第1の面に第1の凹凸構造を形成する工程を含んでもよい。
また、上記第1の無機膜を形成する工程は、上記第1の凹凸構造に倣って上記第2の凹凸構造を形成する工程を含んでもよい。
これにより、発光層を形成した直後の平坦面上に第1の凹凸構造を形成することができ、所望形状の第1の凹凸構造を形成することができる。したがって、発光層から発せられた光を第1の凹凸構造において効果的に反射させ、出射強度を高めることが可能となる。
さらに、上記第1の無機膜を形成する工程の後、上記第2の面を露出する工程の前に、第2の基板を上記第1の無機膜上に仮接合層を介して分離自在に接合する工程を含んでもよい。
これにより、形成された素子構造の取り扱い性を高めることができる。
さらに、上記第2の面を露出する工程の後、上記第1の分離溝を形成する工程の前に、上記第2の面上に上記素子毎に電極を形成する工程を含み、
上記第2の無機膜を形成する工程の後、上記第2の無機膜の一部を除去して上記電極を露出する工程と、
上記第2の面上に上記電極各々と電気的に接続する外部接続端子を形成する工程と、
上記外部接続端子上に接合層を形成する工程と、
上記接合層上に第3の基板を分離自在に接合する工程とを含んでもよい。
これにより、発光素子を電子機器等を搭載する際に、配線を確保することが容易になる。また第3の基板を接合することで、形成された素子構造の取り扱い性を高めることができる。
さらに、上記第2の基板を除去し上記第1の無機膜を露出する工程と、
上記第1の分離溝の上記底面に残存した上記第1の無機膜をエッチングして、上記第1の無機膜を上記素子毎に分離する第2の分離溝を形成する工程とを含んでもよい。
これにより、素子間が分離され、他の転写基板や配線基板等への素子毎の移載が容易になる。
さらに、上記第1の無機膜と対向して配置された転写用基板を用意し、
上記第3の基板側から上記接合層をレーザアブレーションにより上記外部接続端子と上記第3の基板とを分離し、上記素子各々を上記転写用基板に移載する工程を含んでもよい。
レーザアブレーションにより、機械的な基板剥離等の工程を得ることなく、転写用基板の所定位置に素子各々を容易に移載することが可能となる。また転写用基板を用いることで、素子間の間隔を十分に確保して配列することができ、当該素子間への配線の形成等を円滑に行うことができるため、電子機器等の配線基板等への搭載が容易になる。
以上のように、本技術によれば、均一な高さの素子を大量生産することが可能であり、かつ各素子特性の安定性が高い発光素子ウェーハ、その製造方法、発光素子及び当該発光素子を用いた電子機器を提供することができる。
本技術の第1の実施形態に係る発光素子ウェーハの概略平面図である。 上記発光素子ウェーハの概略断面図である。 図1に示す発光素子の構成を示す概略断面図である。 図1に示す第1の無機膜の配向性に関する作用について説明する図であり、Aは上記発光素子の要部の模式的な断面図、Bは上記発光素子の第1の無機膜の屈折率N及び厚みt(nm)と、光の配向性分布との相関を示す図である。 放射角度θに対する放射強度分布を例示したグラフである。 上記発光素子ウェーハの製造方法についてのフローチャートである。 上記発光素子ウェーハの製造方法を説明するための概略断面図である。 上記発光素子ウェーハの製造方法を説明するための概略断面図である。 上記発光素子ウェーハの製造方法を説明するための概略断面図である。 上記発光素子ウェーハの製造方法を説明するための概略断面図である。 上記発光素子ウェーハの製造方法を説明するための概略断面図である。 上記発光素子ウェーハの製造方法を説明するための概略断面図である。 上記発光素子ウェーハの製造方法における反射膜(第2の無機膜)を形成する工程を説明するための概略断面図である。 上記発光素子ウェーハの製造方法における反射膜(第2の無機膜)を形成する工程を説明するための概略断面図である。 上記発光素子を用いたディスプレイ装置(電子機器)の概略平面図である。 上記ディスプレイ装置の製造方法についてのフローチャートである。 上記ディスプレイ装置の製造方法を説明するための概略平面図である。 上記ディスプレイ装置の製造方法を説明するための概略断面図である。 本技術の第2の実施形態に係る発光素子ウェーハの概略断面図である。 上記発光素子ウェーハの製造方法を説明するための概略断面図である。 上記発光素子ウェーハの製造方法を説明するための概略断面図である。 上記発光素子ウェーハの製造方法を説明するための概略断面図である。 上記発光素子ウェーハの製造方法を説明するための概略断面図である。
以下、本技術に係る実施形態を、図面を参照しながら説明する。
<第1の実施形態>
図1は本技術の第1の実施形態に係る発光素子ウェーハ100の概略平面図、図2は発光素子ウェーハ100の概略断面図である。以下、本実施形態に係る発光素子ウェーハ100の構成について説明する。なお図中、X軸及びY軸は相互に直交する方向(発光素子ウェーハ100の面内方向)を示し、Z軸はX軸及びY軸に直交する方向(発光素子ウェーハ100の厚み方向すなわち上下方向)を示している。
[半導体発光素子ウェーハ]
発光素子ウェーハ100は、支持基板10と、複数の発光素子1と、分離溝部60とを有する。発光素子ウェーハ100は、支持基板10上に複数の発光素子1が配列された構成を有する。本実施形態に係る発光素子ウェーハ100は、後述するように、ディスプレイ装置や照明装置等の電子機器に搭載する発光素子1を供給するために用いられる。
支持基板10は、発光素子1が配置される表面11を有し、例えば2〜12インチウェーハで構成される。支持基板10は、例えば後述する製造工程において照射するレーザの波長の透過率の高い材料が用いられ、例えばサファイヤ(Al)等で構成される。
複数の発光素子1は、支持基板10上にX軸方向及びY軸方向に沿って配列されており、隣り合う発光素子1間は、分離溝部60によって分離されている。すなわち、分離溝部60は、後述する発光素子1の第1の無機膜40から支持基板10の表面11に達する深さで形成され、素子1間を分離する。なお以下の説明において、発光素子1を単に「素子1」とも称するものとする。
[発光素子]
発光素子1は、半導体化合物の積層構造を有する発光ダイオード(LED)で構成される。本実施形態において、複数の発光素子1が、支持基板10上に配列されている。発光素子1の大きさは、支持基板10の大きさや発光素子1を搭載する電子機器の構成等に応じて適宜設定でき、例えばX軸方向に沿った長さが1μm以上300μm以下、Y軸方向に沿った長さが1μm以上300μm以下、Z軸方向に沿った高さが1μm以上20μm以下とすることができる。
図3は、発光素子1の構成を示す概略断面図である。発光素子1は、発光層20と、接合層30と、第1の無機膜40と、第2の無機膜520と、第3の無機膜530とを有する。また、第2の無機膜520と第3の無機膜530とをあわせて「反射膜(第2の無機膜)50」とも称するものとする。
発光層20は、第1の電極710を含む第1の面201と、第2の電極(電極)720を含み支持基板10及び第1の面201の間に配置された第2の面202とを有し、半導体からなる。
接合層30は、支持基板10と第2の面202との間に配置され、発光層20を支持基板10に接合する。
第1の無機膜40は、第1の面201上に形成される。
第2の無機膜520は、接合層30と第2の面202との間に形成される。
第3の無機膜530は、第1の無機膜40と第2の無機膜520との間を接続する。
以下、発光素子1の各要素について説明する。
(発光層)
発光層20は、本実施形態において、赤色光を発する半導体の積層構造からなり、例えばGaAs系及びAlGaInP系の半導体化合物を含む。発光層20は、第1の導電型を有する第1の半導体層21と、第1の半導体層21上に形成された活性層23と、活性層23上に形成された第2の導電型を有する第2の半導体層22とを有する。本実施形態において、第1の導電型はn型であり、第2の導電型はp型とするが、これに限定されない。
発光層20は、第1の面201と、第1の面201の反対側の第2の面202と、第1の面201と第2の面202とを連接する周面203とを有する。第1の面201と第2の面202とは、Z軸方向に相互に対向して配置される。発光層20全体の厚みは、約1μm以上20μm以下である。発光層20全体の形状は特に限定されないが、例えば四角錐台状に構成される。この場合には、Z軸方向と直交する断面の面積が、第2の面202から第1の面201に向かって次第に大きくなるように構成され、周面203は、4つのテーパ面を含むように構成される。
第1の面201は、第1の電極710が形成された接続領域2011と、第1の凹凸部210が形成された光取り出し領域2012を含む。接続領域2011は、第1の面201の中央部を占め、光取り出し領域2012は、接続領域2011の周囲を取り囲むように配置される。なお、接続領域2011の位置及び形状は限定されず、島状に複数配置されてもよい。
第1の凹凸部210は、出射光の所望の光学特性を得られるように適宜構成することが可能である。例えば図3に示すように、稜線を有するプリズム形状でもよいし、平坦面(凸部)に溝状の凹部が形成されている構成でもよい(図7〜12参照)。
また、上述の「第1の面201がZ軸方向に略直交する」とは、第1の面201の基準面201sがZ軸方向に略直交していることを示す。また第1の面201の基準面201sとは、第1の凹凸部210の複数の凸部の頂部(頂面)により構成される仮想的な平面を示すこととする。
第2の面202は、本実施形態において、Z軸方向から見た場合に第1の面201よりも面積の小さい面で構成される。第2の面202は、第2の電極720が形成され中央部を占める接続領域2021と、接続領域2021の周囲を取り囲む反射領域2022とを含む。反射領域2022は、反射膜50の第2の無機膜520によって被覆される。
発光層20は、活性層23により発せられた光が第1の面201の光取り出し領域2012を介して出射される。本実施形態においては、周面203がテーパ面で構成され後述する第3の無機膜530に被覆されていること、及び第1の面201の光取り出し領域2012が第1の凹凸部210を有することから、上記光をZ軸方向上方に向かって反射させて出射効率を高め、かつ光の配向性を制御することが可能となる。
第1の半導体層21は、第1のコンタクト層211と、第1のクラッド層212との積層構造を有する。第1のコンタクト層211は、第2の電極720と接続され、例えばZ軸方向から見た場合に、第2の電極720と略同一の面積で構成される。第1のコンタクト層211は、第2の電極720とオーミックコンタクトが可能な材料で構成され、例えばn型のGaAsを含む。第1のクラッド層212は、第1のコンタクト層211上に形成され、Z軸方向から見た場合に第2の面202全体を占めるように構成される。すなわち第1のクラッド層212の露出された表面は、第2の面202の反射領域2022を構成する。第1のクラッド層212は、例えばn型のAlGaInPを含む。
活性層23は、例えば、相互に組成の異なる半導体によりそれぞれ形成された井戸層と障壁層との多重量子井戸構造を有し、所定波長の光を発することが可能に構成される。本実施形態に係る活性層23は、発光波長が約500〜700nmの赤色の光を発することが可能である。活性層23は、例えば、GaInPを含む約10〜20層の井戸層と、AlGaInPを含む約10〜20層の障壁層からなり、井戸層及び障壁層が相互に積層されている。
第2の半導体層22は、第2のクラッド層221と、第2のコンタクト層222との積層構造を有する。第2のクラッド層221は、活性層23上に形成され、例えばp型のAlGaInPを含む。第2のコンタクト層222は、第2のクラッド層221上に形成され、第1の電極710と接続される。第2のコンタクト層222は、Z軸方向から見て第1の面201の全体を占め、第1の電極710が形成されずに露出された表面は、第1の面201の光取り出し領域2012を構成する。第2のコンタクト層222は、第1の電極710とオーミックコンタクトが可能な材料で構成され、例えばp型のGaPを含む。
なお、第1及び第2の半導体層21,23は、上記の層間に適宜他の層を設けることも可能である。例えば、第2の半導体層22は、活性層23と第2のクラッド層221との間に、例えばアンドープのAlGaInPを含む保護層を有してもよい。保護層により、第2のクラッド層221等のドーパントの活性層23側への拡散を防止することができる。また、発光層20の各層で示した材料は例示であり、発光素子1の構成や所望の発光特性等に鑑みて適宜選択することができる。
第1の電極710は、第1の面201の接続領域2011に形成され、第2のコンタクト層222に接続される。すなわち第1の電極710の表面は、第1の面201の接続領域2011を構成する。第1の電極710の形状は特に限定されず、例えばX軸方向に沿った短軸の長さが約1〜10μm、Y軸方向に沿った長軸の長さが約1〜10μmの楕円形状や、円形状、矩形状等で構成される。また厚みは例えば200〜600μmとすることができる。第1の電極710は、例えばTi,Pt,Au,Ge,Ni,Pd等の金属材料又はこれらを含む合金や積層体、あるいはITOなどの透明導電性材料等でもよい。
第2の電極720は、第2の面202の接続領域2021に形成され、第1のコンタクト層211に接続される。すなわち第2の電極720の表面は、第2の面202の接続領域2021を構成する。第2の電極720の形状は特に限定されず、例えば円形状に構成されるが、楕円形状、あるいは矩形状等でもよい。また厚みは例えば200〜600μmとすることができる。第2の電極720は、例えばTi,Pt,Au,Ge,Ni,Pd等の金属材料又はこれらを含む合金や積層体、あるいはITOなどの透明導電性材料等でもよい。
(第1の無機膜)
第1の無機膜40は、第1の面201の光取り出し領域2012を被覆するように構成される。すなわち第1の無機膜40は、第1の電極710(接続領域2011)上に形成され、第1の電極710を臨む接続孔420を有する。第1の無機膜40の厚みは、例えば200μm以上600μm以下、より好ましくは300μm以上500μm以下である。
また第1の無機膜40は、第1の面201の第1の凹凸部210に倣って形成された第2の凹凸部410と、第2の凹凸部410の周縁に形成された第1の端部41とを有する。第1の端部41は、第1の面201と平行に形成された平坦面を構成し、第1の面201の外方に突出する。ここで「第1の面201と平行に形成される」とは、第1の面201の基準面201sと平行に形成されることを示すものとする。
第1の無機膜40は、透光性を有し、例えば屈折率が1.9以上2.3以下のシリコン窒化物(以下、SiNと表記する)や、SiO等のシリコン酸化物、SiNとSiOとの積層体等で構成される。あるいは、TiN,TiO等の絶縁材料で構成されていてもよい。これにより、発光層20の第1の面201の絶縁性を確保し、かつ第1の無機膜40を第1の面201の保護膜として機能させることができる。さらに後述するように、第1の無機膜40が所定の厚み及び屈折率を有することで、発光素子1の正面方向の発光強度を向上させることが可能となる。
(反射膜)
反射膜50は、第2の無機膜520及び第3の無機膜530から構成され、発光層20の第2の面202及び周面203を被覆するように構成される。反射膜50は、発光層20から発せられた光を第1の面201側に反射させ、出射効率の向上に寄与する。
第2の無機膜520は、発光層20の第2の面202の反射領域2022を被覆するように構成されている。また第2の無機膜520は、第2の電極720(接続領域2021)上に形成され第2の電極720を臨む接続孔540を有する。第2の無機膜520全体の厚みは、例えば0.1μm以上である。
第3の無機膜530は、第2の無機膜520から連続して形成され、発光層20の周面203全体を被覆するように構成される。また第3の無機膜530は、第1の無機膜40の第1の端部41に倣って外方に突出する第2の端部510を有する。すなわち第2の端部510は、第1の面201と平行に折り曲げられた、反射膜50のフランジ部として構成される。第3の無機膜510の周面203に沿った領域の厚みは、例えば0.2μm以上であり、第2の端部510の厚みは、例えば0.2μm以上5μm以下である。
また上記構成により、支持基板10の表面11からZ軸方向に沿った高さについて、反射膜50(第3の無機膜530)の第2の端部510の高さH2は、第1の端部41における第1の無機膜40の表面の高さH1よりも低く形成される(図2参照)。
反射膜50は、発光層20に隣接して形成される第1の絶縁層51と、第1の絶縁層51の上に形成される金属層53と、金属層53上に形成される第2の絶縁層52とを有する。すなわち反射膜50は、第2及び第3の無機膜510,520の双方に連続して形成された積層構造を有する。
第1の絶縁層51は、第2の面202の反射領域2022から周面203までを被覆し、第1の端部41の直下の第2の端部510にわたって形成される。また第2の絶縁層52は、Z軸方向から見て第1の絶縁層51と重複する領域に形成される。第1及び第2の絶縁層51,52は、SiO等のシリコン酸化物、SiN、TiN,TiO、その他の絶縁性の無機材料、あるいはこれらの積層体であってもよい。
金属層53は、接続孔540よりも大きな開口部531を含み、例えば、反射領域2022の一部から周面203を介して第2の端部510まで形成される。金属層53は、発光層20から発せられた光を第1の面201へ向けて反射する機能を有する。すなわち、発光層20から発せられる光の反射効率が高い材料を採用すればよく、本実施形態において、Al,Au,Ti,Cu,Ni,Ag等の金属材料、あるいはこれらの合金や積層体等で構成される。
また金属層53が第2の端部510まで形成されていることで、第1の端部41へ入り込んだ光をZ軸方向上方へ反射し、出射させることが可能となる。これにより、正面方向における出射光の強度を高めることが可能となる。
接続孔540は、第1及び第2の絶縁層51,52で構成される。すなわち接続孔540の内周面には、第1及び第2の絶縁層51,52が露出し、金属層53は露出しない。これにより、金属層53と第2の電極720との絶縁性が保持される。
第1及び第2の端部41,510は、Z軸方向と平行な端面をそれぞれ有する。これらの端面は、本実施形態において、同一平面内に形成される。また、第1及び第2の絶縁層51,52と金属層53とは、図3に示すようにそれぞれ第2の端部510の端面から露出してもよい。これにより、発光素子1の放熱性を高めることが可能となる。あるいは金属層53は、第2の端部510の端面から露出しないようにも構成してもよいし、周面203のみ覆う構成としてもよい。
さらに本実施形態に係る発光素子1は、接続孔540から露出された第2の電極720と接続する外部接続端子730をさらに有する。
(外部接続端子)
外部接続端子730は、接合部30と第2の無機膜520との間に配置される。外部接続端子730は、第2の電極720と接続するように、第2の無機膜520及び第2の電極720を被覆して形成され、Z軸方向から見て第2の無機膜520と略同一の大きさの矩形状を有する。厚みは特に限定されないが、例えば0.1μm以上0.5μm以下である。外部接続端子730は、Al,Au、Ti等の金属材料又はこれらを含む合金や積層体で形成される。
なお、図3に示すように、接続孔540に起因する外部接続端子730の凹部733を埋めるように樹脂膜732が形成されていてもよい。樹脂膜732は、例えば接着性の樹脂材料で構成される。なお樹脂膜732を形成する際は、凹部733内のみならず、外部接続端子730が形成された領域全体に形成されてもよい(図12A,Bの樹脂R3参照)。
(接合層)
図2を参照し、接合層30は、外部接続端子730及び支持基板10の間に配置され、発光素子1を支持基板10上に接合する。接合層30の厚みは、例えば0.2μm以上2μm以下である。接合層30は、例えばポリイミド等の接着性を有する熱可塑性樹脂材料等で構成される。これにより、所定波長のレーザ光の照射等により、加熱されて気化する際にアブレーションを起こし、そのアブレーションのパワーで、支持基板10との間で容易に分離させることが可能となる。あるいは接合層30の材料としては上記に限定されず、例えば紫外線硬化樹脂や、粘着シート、粘着材等を採用することも可能である。
以上のような構成の発光素子1の各々は、支持基板10上から、接合層30、外部接続端子730、第2の無機膜520、発光層20及び第1の無機膜40が、順に積層された構成を有する。またこれらの各層は、上述のように、分離溝部60によって素子1毎に分離される。すなわち、発光素子ウェーハ100は、発光素子1の高さを支持基板10全体で均一に構成することが可能である。具体的には、例えば発光素子ウェーハ100上の複数の発光素子1の表面11からの高さのバラつきを10%以内とすることが可能となる。
さらに第1、第2及び第3の無機膜40,520,530により、接続領域2011,2021を除く発光層20の表面全体が被覆されている。これにより、発光層20の絶縁性を確保し、かつ発光層20の物理的、化学的な安定性を確保することができる。
また、テーパ面を有する金属膜53と、第1及び第2の凹凸部210,410とにおいて、発光層20によって発せられた光を反射させ、第1の面201から効率よく出射させることが可能となる。
さらに、第1の無機膜40の厚み及び屈折率を調整することで、所定波長の光の干渉を利用して、発光素子1の出射光の配向性を調整することが可能となる。以下、第1の無機膜40の出射光の配向性に関する作用について説明する。
(第1の無機膜の配向性に関する作用)
図4Aは、発光素子1の発光層20の模式的な断面図であり、図4Bは、第1の無機膜40の屈折率N及び厚みt(nm)と、光の配向性分布との相関を示す図である。より具体的には、横軸は、出射される光の波長をλ(nm)としたときのNt/λの値を示し、縦軸は第1の面201の法線方向(Z軸方向と平行な方向)とθ=45°をなす方向おいて、放射強度分布(FFP; Far Field Pattern)がランバーシアンであった場合の放射強度に対する実際の放射強度の比(以下、ランバーシアンカーブ比と称する)を示す。ここで、ランバーシアンとは、出射光のFFPの状態を示し、ある出射面における出射光のFFPが、当該出射面の法線方向からの放射角をθとして、cosθ(余弦)で割った場合、角度によらず一定の値をとるような配光分布をいう。例えば出射光のFFPがランバーシアンとなる場合には、正面方向(θ=0°)で最大の放射強度となり、放射角θの絶対値が大きくなるにつれて、当該放射強度が小さくなる傾向を示す。
図4Bより、ランバーシアンカーブ比の分布は、光の干渉の影響により、およそNt/λ=1/2の周期で値が変動している。すなわち、Nt/λが約1.5(6/4)のとき((B)とする)に上に凸(極大)となり、Nt/λが約1.25(5/4)((A)とする),約1.79(7/4+0.05)((C)とする)のときに下に凸(極小)となる。
ここで図5は、放射角度θに対する放射強度分布を示すグラフであり、図5Aは、図4Bのグラフにおいて極大となる(B)の場合の例を示し、図5Bは、図4Bのグラフにおいて極小となる(A),(C)の場合の例を示す。図5A,Bにおいて、参考として、ランバーシアンとなる場合のFFPを薄い色の線で示している。
図5Aに示すように、(B)の場合には、ランバーシアンの場合よりも−70<θ<70の範囲において放射強度が大きくなり、相対的に正面方向(θ=0)の発光強度が小さくなる。一方で、図5Bに示すように、(A),(C)の場合には、ランバーシアンの場合よりも全体的に放射強度が小さくなり、相対的に正面方向の発光強度が大きくなる。
以上の結果により、正面方向の発光強度を大きくするためには、第1の無機膜40におけるNt/λの値を、例えば図4Bのグラフにおいて(A),(C)のように下に凸となるように調整すればよい。したがって(A),(C)におけるNt/λの値及びNt/λの変動周期から、
Nt/λ=(x+1)/4±0.15 (x=2,4,6,8)・・・(1)
を満たすようにN(第1の無機膜40の屈折率)、t(第1の無機膜40の厚みt)及びλ(発光層20の出射光の波長)を調整すればよい。
本実施形態において、λは、例えば約630(nm)とすることができる。また、第1の無機膜40にSiNを用いた場合、その屈折率は例えば2.0≦N≦2.1の値を示す。したがって、N=2.0とした場合、第1の無機膜40の厚みtは、例えばx=2のときt=141.75(nm)、x=4のときt=393.75(nm)、x=6のときt=552.25(nm)、x=8のときt=708.75(nm)と設定することで、正面方向の発光強度を向上させることができる。
このように、(1)式に基づき、発光層20の光の波長に応じて第1の無機膜40の材料と厚みとを調整することで、干渉による所定波長の光の強め合いにより、発光層20から出射される光の正面方向の発光強度を向上させることができる。例えば、1.9≦N≦2.3、より好ましくは2.0≦N≦2.1のSiNやSiNとSiO2との積層構造を採用し、また第1の無機膜40の厚みを200≦≦600、より好ましくは300≦≦500の範囲で(1)式を満たすように調整することで、第1の無機膜40の生産性を維持し、かつ発光素子1の光の配向性を向上させることが可能となる。
以下、本実施形態に係る発光素子ウェーハ100の製造方法について説明する。
[発光素子ウェーハの製造方法]
図6は、本実施形態に係る発光素子ウェーハ100の製造方法のフローチャートであり、図7〜12は、当該製造方法を説明するための概略断面図である。以下、これらの図を参照しつつ、説明する。
まず、第1の基板10a上に発光層20aを形成する(ST101)。ここでは、第1の基板10a上に、有機金属気相成長(MOCVD)法で発光層20aの各層を結晶成長させる。第1の基板10aは、例えばヒ素ガリウム(GaAs)からなるウェーハであり、発光層20aが形成される結晶面は、例えばC面(0001)である。
第1の基板10a上には、上述のように、X軸方向及びY軸方向に沿って各素子1に対応する複数の素子領域1aが規定される。各素子領域1aは、典型的には仮想的な境界線Lによって規定されている。
まず、第1の基板10a上には、第1の導電型の、ストップ層214aと、第1のコンタクト層211aと、第1のクラッド層212aとを順に結晶成長させる。ストップ層214aは、第1の基板10aを除去する際のエッチングストップ層として機能し、第1の基板10aと所定以上のエッチング選択比を確保することができる材料で形成されればよい。また上記各層のうち、ストップ層214aは第1の基板10aとともに後の工程で除去されるため、第1のコンタクト層211aと、第1のクラッド層212aとが発光素子1の第1の半導体層21に含まれることなる。
続いて、多重量子井戸層23aを形成する。多重量子井戸層23aは、例えば、井戸層を10〜20層、障壁層を9〜20層となるように相互に積層する。多重量子井戸層23aは、発光素子1の活性層23を構成することとなる。
さらに多重量子井戸層23a上に、第2の導電型の、第2のクラッド層221a,第2のコンタクト層とを順に結晶成長させる。なお、第2のコンタクト層は、図7〜12において図示を省略している。第2のクラッド層221a及び第2のコンタクト層は、発光素子1の第2の半導体層22に含まれることとなる。
なお、発光層20aは、上述の構成に限定されず、必要に応じて適宜変更することができる。
次に、図7Aに示すように、第1の面201aに、第1の凹凸構造210aを形成する(ST102)。第1の凹凸構造210aは、例えばフォトリソグラフィ、イオン反応性エッチング(RIE)法等により形成される。また本工程において、素子領域1aの中央部の接続領域2011aと、素子領域1a間の境界領域610aとを図示しないマスク等で被覆し、第1の凹凸構造210aが形成されないようにしてもよい。これにより、次工程で第1の電極710aが形成される接続領域2011aと、後に第1の端部41及び分離溝60が形成される境界領域610aとを平坦面とすることができる。
続いて、図7Bに示すように、第1の面201aの接続領域2011aに第1の電極710aを形成する(ST103)。第1の電極710aは、スパッタ法や蒸着法、イオンプレーティング法、めっき法等の適宜の手法により形成され、例えば楕円形状等の所定形状にパターン形成される。また第1の電極710aは、素子領域1a毎に少なくとも1つずつ形成される。
そして、図7Cに示すように、第1の電極710aを含む第1の面201a上に、第1の無機膜40aを形成する(ST104)。第1の無機膜40aは、例えばSiN、TiO、SiO、SiON、NiO、AlOや、それらの積層膜で形成される。また、第1の無機膜40aは、第1の面201aに倣って略均一な厚みで形成される。すなわち、本工程において、第1の凹凸構造210aに倣って第2の凹凸構造410aが形成される。
次に、第2の基板10bを第1の無機膜40a上に仮接合層31aを介して分離自在に接合する(ST105)。仮接合層31aは、本実施形態において、第1の樹脂膜311aと、接着層312aと、第2の樹脂膜313aとの積層構造を有する。なお図8Aでは、第1の基板10aが図中の上方に配置されるように、図7Cに示す態様から上下を反転させた態様を示す。
まず図8Aに示すように、第1の樹脂膜311aが第1の無機膜40a上に塗布等により形成される。次に、接着層312aが第1の樹脂膜311a上に貼り付けられる。接着層312aは、例えば樹脂製の粘着シートや、粘着材等で構成される。さらに第2の樹脂膜313aが接着層312a上に塗布等により形成される。
第1及び第2の樹脂膜311a,313aは、いずれも、例えばポリイミド等の接着性を有する熱硬化性樹脂材料等で構成することができる。これにより、後述する第2の基板10bを除去する工程において、所定波長のレーザ光の照射等により、加熱されて気化する際にアブレーションを起こし、そのアブレーションのパワーで、容易に接着性を喪失させることが可能となる。熱硬化性樹脂材料としては、上記に限定されず、所定波長のレーザ光を吸収し、アブレーションを起こすことができる材料が用いられればよい。
そして、仮接合層31aの第2の樹脂膜313a上に、図8Aに示すように、第2の基板10bを貼り付ける。第2の基板10bは、本実施形態において、サファイヤ(Al)等からなる円盤状の半導体ウェーハである。
なお、仮接合層31aの構成は上記に限定されず、例えば第1の樹脂膜311a及び接着層312aのみで構成されてもよい。また上記工程においては、第2の基板10b上に予め仮接合層31aの全部又は一部を形成し、第1の無機膜40aと第2の基板10bとを接合してもよい。
次に、図8Bに示すように、第1の基板10aを除去して第1の面201aの反対側の発光層20aの第2の面202aを露出する(ST106)。本工程では、まずウェットエッチング法等により、第1の基板10aが除去される。この際、ストップ層214aと、第1の基板10aとのエッチング選択比の高いエッチャントを使用する。これにより、上記ウェットエッチングの進行がストップ層214aにおいて抑制され、第1の基板10aを確実に除去することができる。さらにドライエッチング法等により、ストップ層214aを除去する。これにより、発光層20a上に第1のコンタクト層211aが露出される。
なお本工程において、第2の面202aは、第1のコンタクト層211aの表面で構成される。また、第1のコンタクト層211aから第2のクラッド層221a(第2のコンタクト層)までの各層を含む構成を、発光層20bとする。
続いて図9Aを参照し、第2の面202a上に第2の電極(電極)720aを形成する(ST107)。第2の電極720aは、例えば直径が約1〜20μmの円形状等にパターン形成される。第2の電極720aは、素子領域1a毎に少なくとも1つずつ形成される。
さらに本実施形態において、第2の電極720aをマスクとして、第1のコンタクト層211aをエッチングする。これにより、図9Aに示すように、第2の電極720a直下の領域を除いて、第1のコンタクト層211aが除去される。パターン形成後の第1のコンタクト層を、第1のコンタクト層211bと表記する。また、本工程以降において、第2の面は、第2の電極720a及び第2のクラッド層212aの表面で構成され、第2の面202bと表記する。
次に図9Bに示すように、第1の無機膜40aをエッチングストップ層として第2の面202bから発光層20aをエッチングして、発光層20aを素子(素子領域)1a毎に分離する第1の分離溝61aを形成する(ST108)。本工程においては、例えばドライエッチング法により、発光層20aをエッチングする。
まず、第2の面202b上の素子領域1a毎に、マスク層M1を形成する。マスク層M1は、素子領域1a毎に、素子1形成後の第2の面202に対応する形状でパターン形成される。すなわち、マスク層M1は、素子領域1a間の境界に沿って形成された開口M11を有する。またマスク層M1の材料は、本工程で用いるエッチャントにおけるエッチングレートの低い材料であればよく、例えばSiOやSiN、Ti、Ni、Cr、Al等が採用される。
そして、マスク層M1の開口M11を介して、ドライエッチングを行い、素子領域1a間の境界に沿って第1の分離溝61aを形成する。この際、発光層20aの材料であるAlGaInPやGaAs,GaP等の半導体と、第1の無機膜40aの材料であるSiN、SiO等とのエッチング選択比の高いエッチングガス(エッチャント)を用いる。このようなエッチャントとして、例えばSiCl等が挙げられる。これにより、第1の基板10a面内においてエッチングレートの不均一性があった場合であっても、第1の無機膜40aがエッチングストップ層として機能することで、第1の分離溝61aを面内で均一な深さに形成することができる。なお、以下の説明において、ドライエッチング時に用いるエッチングガスについてもエッチャントと称するものとする。
また本工程(ST108)においては、発光層20aの素子1a毎の断面積が第2の面202bから第1の面201aに向かって次第に大きくなるように形成することができる。すなわち、第1の分離溝61aは、第2の面202b側の開口部の断面積よりも底面612aの断面積の方が小さくなる。このような第1の分離溝61aは、テーパエッチングの条件により適宜形成することができる。具体的なエッチング条件は、ウェーハサイズやエッチング装置の構成等に依存するが、例えば、アンテナパワー100〜1000W、バイアスパワー10〜100W、処理圧力0.25〜1Pa、基板温度100〜200℃とすることができる。なおここでいう「断面積」は、Z軸方向と直交する方向の断面の面積をいうものとする。そして、第1の分離溝61a形成後、マスク層M1はエッチング等により除去される。
本工程(ST108)により、テーパ面となる壁面611aと、底面612aとを有する第1の分離溝61aが形成される。壁面611aには発光層20bの第1のコンタクト層211bを除く各層の端面が露出され、底面612aには、第1の無機膜40aが露出される。また壁面611aは、発光素子1の周面203に対応する。
続いて、図10Aに示すように、第1の分離溝61aの壁面611a及び底面612aと第2の面202bとを被覆する反射膜(第2の無機膜)50aを形成する(ST109)。反射膜50aは、上述のように、第1の絶縁層51aと、金属層53aと、第2の絶縁層52aとの積層構造を有し、これらが順に形成される。
図13,14は、本工程(ST109)を説明するための概略断面図である。なお、図13,14においては、第1及び第2の凹凸部210a,410a、仮接合層31aの各層並びに第2の基板10bの図示を省略している。
まず、図13Aに示すように、第1の分離溝61aの壁面611a及び底面612aと第2の面202bとの上に第1の絶縁層51aを形成する(ST109−1)。本工程では、例えばCVD法、スパッタ法を用いることができる。あるいは、SOG(SiO系被膜形成用塗布材料)等の樹脂材料を用いて第1の絶縁層51aを形成する場合には、スピンコート法、塗布等により形成することもできる。また、これらの手法を用いた積層構造とすることも可能である。すなわち本実施形態においては、壁面611aがテーパ状に形成されることから、比較的粘性の低い材料を用いて容易に第1の絶縁層51aを形成することができる。
次に、第1の絶縁層51aの上に金属層53aを形成する(ST109−2)。本工程における金属層53aのパターン形成には、例えばリフトオフ法が採用される。すなわち、図13Bに示すように、金属層53aの形成を防止すべき領域上にレジストR1を形成する。レジストR1は、ポジ型のレジストが採用されてもよく、あるいはネガ型のレジストが採用されてもよい。なお、ポジ型のレジストを用いることで、露光の際のハレーションを抑制することができる。またレジストR1が形成される領域は、具体的には、Z軸方向から見て第2の電極720aを含む領域と、底面612a上の略中央部の領域である。これらの領域は、それぞれ、素子1完成時における金属層53の開口部531と、分離溝部60に対応する領域である。
具体的には、まずレジストR1を含む第1の絶縁層51a上の全面に、例えばスパッタ法や蒸着法、イオンプレーティング法、めっき法等の適宜の手法で金属層53bを形成する。例えば金属層53bは、AlとAuの積層構造等が適宜採用される。これにより、約500〜700nmの波長の光を高い反射率で反射することができる。また、スパッタ法を用いることにより、金属層53bと第1の無機膜51aとの密着性を高めることが可能となる。
そして金属層53bが付着したレジストR1を除去する。これにより、図14Aに示すように、開口部531に対応する第1の開口部531aと、第2の開口部532aとを有する金属層53aが形成される。
さらに、図14Bに示すように、金属層53aの上に第2の絶縁層52aを形成する(ST109−3)。本工程により、金属層53a及び第1の絶縁層51aの表面全体が第2の絶縁層52aで被覆される。第2の絶縁層52aの形成方法は、第1の絶縁層51aと同様に、CVD法、スパッタ法又は塗布法等を適宜採用することができる。
これにより、第2の面202b及び第1の分離溝61aの内面全体に反射膜50aが形成される。第2の面202b上の反射膜50aは、第2の無機膜520に対応し、壁面611a上の反射膜50aは、第3の無機膜530に対応する。
このように本実施形態においては、リフトオフ法により金属層53aを形成する。したがって、レジストのサイドエッチングの影響を抑制し、所望の形状の金属層53aを形成することが可能となる。また、金属層53aが化学的に安定な金属で形成される場合であっても、微細加工を容易に行うことができる。
次の工程として、図10Bに示すように、反射膜50aの一部を除去して第2の電極720aを露出する(ST110)。これにより、反射膜50aの第1の絶縁層51a及び第2の絶縁層52aに接続孔540aが形成される。本工程は、まず第2の電極720aに対応する形状のパターンが形成された図示しないレジストを形成し、当該レジストを介したエッチング法等により行われる。
そして、図11Aに示すように、第2の面202b上に第2の電極720a各々と電気的に接続する外部接続端子730aを形成する(ST111)。本工程に係る外部接続端子730aは、例えばスパッタ法や蒸着法、イオンプレーティング法、めっき法等の適宜の手法により第2の面202b上に金属膜が形成され、ウェットエッチング法、ドライエッチング法等により当該金属膜が所定形状にパターンニングされることで形成されてもよい。あるいは、リフトオフ法により、所定パターンのレジストを形成した後金属膜を形成することで、外部接続端子730aを形成してもよい。これにより、接続孔540a内の第2の電極720aと、第2の面202b上の反射膜50aとの上に、外部接続端子730aが形成される。
またこれにより、第1の溝部61aの上に、隣り合う外部接続端子730aに囲まれた空間部が形成される。以下、第1の溝部61aと当該空間部とを合わせて、溝部613aとして説明する。
次に、外部接続端子730a上に接合層30aを介して第3の基板10cを分離自在に接合する(ST112)。
図11Bに示すように、本工程ではまず、溝部613a内に、樹脂R2を充填する。これにより、第3の基板10cの接合時に、溝部613aに起因するボイドの発生等を抑制することができる。樹脂R2の充填方法は特に限定されず、例えば塗布法や、スピンコート法、吹き付け、ディッピング法等を適宜採用することができる。さらに、樹脂R2は、塗布等の後、エッチバックされることで、外部接続端子730aの表面と略同一の高さに形成することができる。樹脂R2の材料は特に限定されない。
次に、例えば図12Aに示すように、樹脂R2及び外部接続端子730a上に、接着性樹脂R3を形成する。これにより、接合層30aと外部接続端子730aとの接着性を向上させることができる。また樹脂R3は、上述の樹脂膜732に対応する。樹脂R3の形成方法は特に限定されず、例えば塗布法や、スピンコート法、吹き付け、ディッピング法等を適宜採用することができる。なお、図12Aでは、図11Bの上下を反転させた態様を示す。
そして、外部接続端子730a及び樹脂R3上に、接合層30aが形成された第3の基板10cを接合する。第3の基板10cは、上述の支持基板10に対応するものであり、サファイヤ等からなる円盤状の半導体ウェーハである。
接合層30aは、例えば塗布法や、スピンコート法、吹き付け、ディッピング法等を適宜採用し、第3の基板10c上に形成することができる。接合層30aは、例えばポリイミド等の接着性を有する熱硬化性樹脂材料であってもよく、この場合には、第2の樹脂膜313aと同様に、例えば所定波長のレーザ光を吸収し、アブレーションを起こすことが可能な材料を用いることができる。
なお、第3の基板10cの接合方法は上述の方法に限定されない。例えば、樹脂R2及び樹脂R3の少なくとも一方を形成しなくてもよい。あるいは、接合層30aは、第3の基板10c上に形成される構成に限定されず、外部接続端子730a(樹脂R2,R3)上に形成されてもよい。
続いて、図12A及び図12Bを参照し、第2の基板10bを除去し、第1の無機膜40aを露出する(ST113)。第2の基板10bは、例えば第2の基板10b上から所定波長のレーザ光を照射することにより、第2の樹脂膜313aが加熱されて気化する際にアブレーションを起こし、そのアブレーションのパワーによって除去される。これにより、図12Aに示すように、第2の樹脂膜313aとの界面で第2の基板10bが剥離する。このようなレーザアブレーションの手法を用いることにより、第2の基板10bを容易に除去することができる。
その後、第2の樹脂膜313a、接着層312a、第1の樹脂膜311aは、ウェットエッチング法や、ドライエッチング法等により除去することができる。これにより、仮接合層31a全体が除去され、図12Bに示すように、第1の無機膜40aを露出させることができる。
なお、第1の無機膜40aを露出した後、さらに第1の電極710a上の第1の無機膜40aを除去し、接続孔420aを形成することができる。本工程は、接続孔540aと同様に、まず第1の電極710aに対応する形状のパターンが形成された図示しないレジストを形成し、当該レジストを介してドライエッチング法等により行われる。
引き続き図12Bを参照し、第1の分離溝61aの底面612aに残存した第1の無機膜40aをエッチングして、第1の無機膜40aを素子1a毎に分離する第2の分離溝62aを形成する(ST114)。本工程では、RIE法等のドライエッチング法やウェットエッチング法等を用いて第2の分離溝62aを形成する。
本工程においては、まず第1の分離溝61aの底面612aに対向する領域の第1の無機膜40aがエッチングされる。次に、第2の無機膜50aのうち底面612aに形成された領域が同様にエッチングされる。そして、底面612aと対向する領域に形成された樹脂R2,R3及び接合層30aも等方的にエッチングされる。これにより、第1の無機膜40a上から第3の基板10cに達する深さの第2の分離溝62aが形成される。第2の分離溝62aは、発光素子1の分離溝部60に対応する。なお、上記各構成要素のエッチングは、同一条件下で連続して行ってもよいし、異なる条件下で行ってもよい。
なお、本実施形態において、本実施形態において、金属層53aが底面612aに対向する領域に第2の開口部532aを有し、当該領域には、第1及び第2の絶縁層51a,52aのみが存在する。これにより、反射膜50aの上記領域が容易にエッチングされる。また、樹脂R3及び接合層30aについては、外部接続端子730aをマスクとしてエッチングされることで、外部接続端子730aに対向する領域に存在する樹脂R3及び接合層30aのみを残存させることができる。
本工程により、第3の基板10c(支持基板10)上の接合層30、外部接続端子730、反射膜50に被覆された発光層20及び第1の無機膜40が素子1毎に分離され、上述の発光素子ウェーハ100が形成される。
本実施形態に係る半導体発光素子1は、発光層20aの第1の面201a上に第1の無機膜40aを形成し、その反対側の第2の面202b上に反射膜50a、外部接続端子730a、接合層30aが積層される。すなわち、面内均一な厚みで結晶成長させた発光層20a上に各層が積層された構成を有することで、ウェーハ面内における素子1の厚みを均一に形成することが可能となる。これにより、例えばウェーハ面内における各素子1の厚みのバラつきを、例えば10%以内に抑制することが可能である。
また、発光層20aの第1の凹凸構造210aは、発光層20aを結晶成長させた直後に形成される。これにより、第1の凹凸構造210aを所望の形状に精度よく形成することが可能となる。したがって、出射強度を高め、光の配向性を制御することが可能となる。
さらに、第1の分離溝61aをドライエッチング法等により形成する工程において、第1の無機膜40aがエッチングストップ層として機能するため、第1の分離溝61aの深さを面内で均一に形成することが可能となる。すなわち、第1の分離溝61aの底面612aには、第1の無機膜40aが露出する構成とすることができる。これにより、素子1形成後に、第1の無機膜40と反射膜50とが連接し、かつ反射膜50の第2の端部510と第1の無機膜40の第1の端部41とが積層する構成とすることができる。したがって、素子1の形状を均一に形成することができ、例えば発光素子ウェーハ100上の複数の発光素子1の表面11からの高さのバラつきを10%以内とすることが可能となる。
また、これにより、発光層20aに第1の分離溝61aの形成の際のエッチングストップ層を設ける必要がなく、発光層の材料選択性を高め、かつ製造工程の簡素化に貢献することができる。
さらに、ドライエッチング法を採用することで、ウェーハ面積が増大し、かつ分離溝が狭小に形成された場合であっても、より面内で均一な形状の分離溝を形成することが可能となる。
また、本実施形態においては、分離溝部61aの壁面611aをテーパ面で構成することができるため、反射膜50aの形成が容易となる。特に第1及び第2の絶縁層51a,53aとして粘性の低い樹脂材料を用いることができ、スピンコート法等を用いて容易に第1及び第2の絶縁層51a,53aを形成することができる。
さらに、上述の通り金属層53aを精度よく形成することができるため、素子1形成後に第2の端部510の端面に金属層53を露出させることが可能となる。したがって、金属層53aの放熱性を高め、素子1の不具合を抑制することが可能となる。また、第2の分離溝62aを形成する際に、金属層53が第2の端部510のサイドエッチングを防止することが可能となるため、第2の分離溝62aを精度よく形成することが可能となる。
このように形成された発光素子ウェーハ100上の発光素子1各々は、例えばディスプレイ装置(電子機器)80に搭載される。
図15は、ディスプレイ装置80の概略平面図である。具体的には、赤色光を発する発光素子1は、他の青色光及び緑色光を発する発光素子2,3とともに発光素子ユニット81を構成し、発光素子ユニット81が複数配列した発光素子モジュールとしてディスプレイ装置80の基板810上に搭載される。次に、ディスプレイ装置80の製造方法及び構成例について説明する。なお、図15の素子1,2,3には、これらを被覆する樹脂や配線等の構成は示していない。
[ディスプレイ装置の製造方法]
図16は、本実施形態に係るディスプレイ装置80の製造方法についてのフローチャート、図17は、当該製造方法を説明するための概略平面図、図18は、当該製造方法を説明するための概略断面図である。図16の各工程には、図6のST114から連続した符号を付している。図17については、説明のために、12個の素子1のみを示している。
図17を参照し、ディスプレイ装置80の製造方法の概略について説明する。まず発光素子ウェーハ100上の各発光素子1は、第1の転写用基板(転写用基板)910上に転写され、分離溝部60の幅よりも大きい所定間隔で配列される。さらに素子1は、第2の転写用基板920上に転写され、それぞれ被覆層922により被覆され、図示しない配線等が形成される。その後、素子1は、被覆層922で被覆された発光素子チップ90として、電子機器80の基板810上へ転写される。
まず、図18Aに示すように、発光素子ウェーハ100の素子1各々の第1の無機膜40と対向して配置された第1の転写用基板910を用意する(ST115)。第1の転写用基板910は、隣り合う素子1間が所定間隔をもって配列できるような大きさで構成される。第1の転写用基板910は、例えばガラス基板、プラスチック基板等で構成される。
転写用基板910上には、例えば第1の仮接合層911と接着層912が形成されている。第1の仮接合層911は、転写用基板910上に形成され、例えばフッ素系樹脂、シリコーン樹脂、PVA等の水溶性接着剤、ポリイミド等を用いることができる。また接着層912は、第1の仮接合層911上に形成され、接着性を有する紫外線(UV)硬化樹脂、熱硬化性樹脂、熱可塑性樹脂等を用いることができる。
また、接着層912は、未硬化領域912aと、硬化領域912bを有していてもよい。すなわち、転写される発光素子1が未硬化領域912aに対向するように位置合わせされることで、後の転写工程において発光素子1を接着層912に確実に転写することが可能となる。また、例えば接着層912にUV硬化樹脂を用いた場合には、硬化領域912bに対応する領域にのみ選択的にUV照射し、硬化させておくことで、硬化領域912bを形成することができる。さらに、未硬化領域912aには、発光素子1に対応する形状の凹部が形成されていてもよい。
次に、図18A,Bを参照し、発光素子ウェーハ100の支持基板(第3の基板)10側から接合層30をレーザアブレーションにより外部接続端子730と支持基板10とを分離し、素子1各々を第1の転写用基板(転写用基板)910に移載する(ST116)。
本工程は、図18Aに示すように、支持基板10側から移載させる発光素子1の接合層30へ向けてレーザ光Lbが照射される。レーザとしては、例えば所定の発光波長を有するエキシマレーザや高調波YAGレーザ等を用いることができる。これにより、接合層30が加熱され、硬化して接着性が喪失されるとともに、樹脂の一部が蒸発等することで、接合層30と外部接続端子730とが爆発的に剥離する。すなわち、素子1全体がZ軸方向へ出射され、接着層912と接着する。したがって、図18Bに示すように発光素子1が対向する接着層912へと移載される。
そして発光素子1が移載された未硬化領域912aに対して、UV照射等により、未硬化領域912aを硬化させる。これにより、発光素子1を確実に接着層912へ接合することができる。さらに、必要に応じて、外部接続端子730上に配線層740を形成してもよい。
また本工程により、第1の転写用基板(支持基板)910と複数の発光素子1とを有する発光素子ウェーハ200を形成することができる。すなわち、上記工程を所望の各素子1に対して行うことで、第1の転写用基板910上に複数の発光素子1が配列された発光素子ウェーハ200を形成することができる。
次に図18Cを参照し、各発光素子1を第2の転写用基板920へ移載し、第1の転写用基板910を除去する(ST117)。第2の転写用基板920は、典型的には第1の転写用基板910と略同一の大きさを有し、フッ素系樹脂、シリコーン樹脂、PVA等の水溶性接着剤、ポリイミド等からなる第2の仮接合層921が形成されている。まず、第1の転写用基板910に接合された状態の各素子1の外部接続端子730及び配線層740が、第2の仮接合層921上に接合される。次に、第1の転写用基板910上から第1の転写用基板910の第1の仮接合層911へ向けてレーザ光が照射され、第1の仮接合層911と接着層912とが分離する。これにより、素子1を埋設した接着層912全体が第2の仮接合層921上へ移載される。
さらに、図18Cに示すように、各素子1間の接着層912に第3の分離溝63を形成し、接着層912を素子1毎に分離してもよい。これにより、素子1を被覆する接着層912からなる被覆層922が形成される。さらに、第1の電極と接続する配線層750が形成されてもよい。以下、各素子1と、その素子1を被覆する被覆層922とを含む構成を発光素子チップ90として説明する。すなわち発光素子チップ90は、素子1と、被覆層922と、配線層740,750とを有する。
そして、発光素子チップ90毎に、ディスプレイ装置80の基板810へ移載される(ST118)。当該転写方法としては、例えば上述のレーザアブレーションを採用してもよいし、吸着保持具等を用いて機械的に行ってもよい。基板810は、図示しない所定の駆動回路が形成された配線基板として構成される。
また、図17に示すように、発光素子チップ90は、基板810上において、X軸方向及びY軸方向に沿って所定ピッチで配列される。所定ピッチは、発光素子チップ90のX軸方向及びY軸方向に沿った長さの3倍以上とされる。これにより、赤色光を発する発光素子1を含む発光素子チップ90の間に、青色光を発する発光素子2を含む発光素子チップと、緑色光を発する発光素子3を含む発光素子チップとを配置して発光素子モジュール81を形成することができる。また、各発光素子チップ間が間隙を介して配置されることで、当該間隙を利用して配線等を形成することができる。
以上のように、図15に示すディスプレイ装置80が形成される。すなわちディスプレイ装置80は、駆動回路が形成された基板810と、赤色光を発する複数の半導体発光素子1と、青色光を発する複数の半導体発光素子2と、緑色光を発する複数の半導体発光素子3とを具備し、複数の半導体発光素子1,2,3が基板810上に配列される。
なお、上述の工程に加えて、さらに他の転写用基板を用いて転写を行ってもよい。すなわち、第2の転写用基板920への移載工程の後、さらに第3の転写用基板へ移載する工程、第4の転写用基板へ移載する工程等を有してもよい。これにより、素子1間の間隔をより広げて移載することができ、配線層の形成や大面積のディスプレイ装置の製造等に有利となる。
ここで本実施形態においては、反射膜50の金属層53が第2の端部510に露出しているため、第1の無機膜40上には露出していない。すなわち、第1の電極710から第1の無機膜40上へ引き出された配線層750を形成した場合であっても、金属層53と配線層750の間には第1の無機膜40と第1の絶縁層51の2層の絶縁層が挟まれている。これにより、金属層53と配線層750の間のショートを抑制し、素子1の不具合を抑制することが可能となる。
また、上述のように、本実施形態においては、ST114の工程において、第2の分離溝62aを精度よく形成することが可能となる。すなわち、外部接続端子730をマスクとしてエッチングされる接合層30aのサイドエッチング等を抑制し、XY平面における接合層30aと発光層20aとの重心の位置ズレを抑制することが可能となる。したがって、ST116の工程において素子1毎にレーザアブレーションを行う際に、素子1のZ軸方向に対して斜め方向への出射に起因する位置ずれや、出射時の回転による倒れ等を抑制し、所望の位置に転写させることが可能となる。
<第2の実施形態>
図19は、本技術の第2の実施形態に係る発光素子ウェーハの構成を示す要部断面図である。図において第1の実施形態と対応する部分については同一の符号を付し、その詳細な説明は省略する。
本実施形態の発光素子ウェーハ100Aに係る発光素子1Aは、第1の無機膜40Aが第1の電極710Aを兼ねている点で、発光素子1と異なる。これにより、第1の面201A全体が光取り出し面となり、発光層20において発せられた出射効率を向上させることが可能となる。
第1の無機膜40Aは、透明導電性材料で形成された第1の電極710Aであり、ITO等の透明導電性材料で構成される。これにより、第1の無機膜40Aの透光性を維持しつつ、導電性を確保することができる。第1の無機膜40Aは、第1の実施形態と同様に、周縁部に形成された第1の端部41Aを有してもよく、また図示はしないが、第1の凹凸部210に倣って形成された第2の凹凸部を有していてもよい。
発光素子1Aは、さらに引き出し電極711Aを有していてもよい。引き出し電極711Aは、第1の電極710Aとしての第1の無機膜40Aに接続され、第2の面202側へ第1の電極710Aを引き出すことが可能である。具体的には、引き出し電極711Aは、第1の面201側で第1の電極710Aと接続し、発光層20の周面203(第3の無機膜530)を介して第2の面202(第2の無機膜520)上まで形成される。引き出し電極711Aの材料は特に限定されず、例えばAl,Au、Ti等の金属材料又はこれらを含む合金や積層体で形成される。
また反射膜50Aは、第2の端部を有さない構成とすることができる。これにより、第1の端部41Aを介して引き出し電極711Aが第1の無機膜40A(第1の電極710A)と接続することができる。
外部接続端子730Aは、接続孔540Aを介して第2の電極720と接続される。本実施形態において外部接続端子730Aは、例えば第2の電極720直下の領域から分離溝部60へ向かって一方向へ引き延ばされてもよい。これにより、引き出し電極711Aとの接触を防止し、ショート等の不具合を抑制することができる。
上記構成の発光素子1Aでは、透明導電性材料からなる第1の電極710Aと、金属材料からなる引き出し電極711Aとが接続される。これにより、これらの間の接続抵抗の変動を抑制し、プロセスマージンを広げることが可能となる。また、第1の電極710Aと第2の半導体層22との接続抵抗も低減させることができ、駆動電圧を低減させることが可能となる。
図20〜23は、発光素子ウェーハ1Aの製造方法を説明する概略断面図である。本実施形態に係る発光素子ウェーハ1Aの製造方法は、発光素子ウェーハ1の製造方法における各工程のうち、第1の電極の形成工程(ST103)と第1の無機膜の形成工程(ST104)とを同時に行うことができる。その他の各工程については、図6のフローチャートに示す符号と同様の符号を付し、第1の実施形態と異なる部分を中心に説明する。
まず、実施形態と同様に、有機金属気相成長(MOCVD)法を用いて第1の基板10a上に発光層20aを形成する(ST101)。次に、図20Aに示すように、例えばドライエッチング法等により、第1の面201aに第1の凹凸構造210aを形成する(ST102)。本実施形態においては、第1の面201aの全面に第1の凹凸構造210aを形成することができるため、第1の凹凸構造210aの形成に際し、マスク等を形成してもよいし、形成しなくてもよい。また、第1の凹凸構造210aの形成方法としては、ドライエッチング法等に限定されず、酸素イオン等やブラスト処理等によって第1の面201aを粗化することも可能である。
続いて、図20Bに示すように、第1の面201a上に第1の電極710Aaとして機能する第1の無機膜40Aaを形成する(ST103,ST104)。第1の無機膜40Aaは、例えばITO等の透明導電性材料で構成され、スパッタ法等により形成される。
そして、マスクを用いたリフトオフ法により、第1の無機膜40Aaのうちの素子領域1Aa間の境界領域610Aaの領域を除去し、第1の無機膜40Aaを図20Bに示す形状にパターン形成することができる。
次に、図20Cに示すように、第2の基板10Abを第1の無機膜40Aa上に接合する(ST105)。第2の基板10Abは、例えばサファイア(Al)基板やシリコン(Si)基板、石英基板、ガラス基板等を用いることができる。これにより、第2の基板10Abの表面をプラズマで活性化し、陽極接合、常温接合等の手法を用いて第2の基板10Abと第1の無機膜40Aaとを直接接合することができる。また、第1の実施形態と同様に、第2の基板10Abを樹脂膜等の仮接合層を介して接合することも可能である。なお図20Cでは、第1の基板10aが図中の上方に配置されるように、図20Bに示す態様から上下を反転させた態様を示す。
次に、図21Aに示すように、第1の実施形態と同様に、第1の基板10aを除去して第1の面201aの反対側の発光層20aの第2の面202aを露出する(ST106)。続いて、第2の面202a上に第2の電極720aを形成する(ST107)。また、第2の電極720aをマスクとして、第1のコンタクト層211aをエッチングする。
次に図21Bに示すように、第2の基板10Abをエッチングストップ層として第2の面202bから発光層20aをエッチングして、発光層20aを素子(素子領域)1Aa毎に分離する第1の分離溝61Aaを形成する(ST108)。本工程では、マスクM1を形成した後、第1の実施形態と同様に、第2の基板10Abの材料と発光層20aとのエッチング選択比の高いエッチャントを用いてドライエッチングすることで、第1の分離溝61Abの深さをウェーハ面内において均一に形成することが可能となる。またこれにより、第1の分離溝61Aaの底面612Aaには、第2の基板10Abが露出する。さらに第1の分離溝61Aaの形成後、マスクM1を除去する。
あるいは、第1の実施形態と同様に、第1の無機膜40Aaをエッチングストップ層として第1の分離溝61Aaを形成してもよい。この場合には、第1の無機膜40Aaと発光層20aとのエッチング選択比の高いエッチャントを用いてドライエッチングすることができる。
続いて、図21Cに示すように、第1の実施形態と同様に、第1の分離溝61Aaの壁面611Aa及び底面612Aaと第2の面202bとを被覆する反射膜(第2の無機膜)50Aaを形成する(ST109)。図21C〜図23Bでは図示を省略するが、反射膜50Aaは、上述のように、第1の絶縁層51Aaと、金属層53Aaと、第2の絶縁層52Aaとの積層構造を有し、これらが順に形成される。そして、図21Cに示すように、反射膜50Aaの一部を除去して第2の電極720aを露出する(ST110)。
次に、図22Aに示すように、第2の面202b上に第2の電極720a各々と電気的に接続する外部接続端子730Aaを形成する(ST111)。本実施形態においては、本工程において、さらに第1の電極710Aa(第1の無機膜40Aa)と電気的に接続する引き出し電極711Aaを形成する。外部接続端子730Aa及び引き出し電極711Aaは、第1の実施形態と同様に、例えばスパッタ法や蒸着法、イオンプレーティング法、めっき法等の適宜の手法を用いて反射膜50Aa上に所定パターンの金属膜が形成されることでそれぞれ形成される。
次に、図22Bを参照し、外部接続端子730Aa及び引き出し電極711Aa上に、接合層30Aaを介して、第3の基板10Acを分離自在に接合する(ST112)。接合層30Aaは、第1の実施形態と同様に、ポリイミド等の接着性を有する樹脂等を用いることができ、さらに所定波長のレーザ光を吸収可能な樹脂等を採用してもよい。また、第3の基板10Acとしては、例えばサファイヤ基板等を用いることができる。
続いて図23Aに示すように、第2の基板10Abを除去し、第1の無機膜40Aaを露出する(ST113)。本工程においては、例えばドライエッチング法、ウェットエッチング法、あるいは所定波長のレーザ光を吸収可能な樹脂を使用しての貼り合わせの場合は、レーザアブレーション等により、第2の基板10Abを除去することができる。
そして図23Bに示すように、素子1Aa間の接合層30Aaを分離して、第2の分離溝62Aaを形成する(ST114)。本工程においては、ドライエッチング法等により、接合層30Aaの一部を除去することができる。あるいは、ウェットエッチング法や、レーザ加工等によっても接合層30Aaを除去することができる。また、第1の無機膜40AaがITO等の透明導電性材料で構成されるため、第1の無機膜40Aaをマスクとして接合層30Aaのエッチングをすることができる。これにより、マスクを別途形成する工程が不要となる。
以上の各工程により、本実施形態に係る発光素子ウェーハ100Aが形成される。本実施形態においては、第2の基板10Abを仮接合層を介さずに接合することができる。また、第1の凹凸構造210aの形成工程(ST102)、素子1A毎に分離する工程(ST115)等においてマスクの形成を不要にすることもできる。したがって、工程数を減少させ、生産性及びコストの面からも有利となる。
以上、本技術の実施形態について説明したが、本技術は上述の実施形態にのみ限定されるものではなく、本技術の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
例えば、以上の実施形態においては、発光層が赤色の光を発すると説明したが、これに限定されず、例えば青色又は緑色の光を発する発光層としてもよい。例えば青色の光を発する発光層の場合には、半導体材料として、例えばGaN系の材料等を採用することができる。
さらに、以上の実施形態においては、発光素子がLEDであると説明したが、例えば半導体レーザ等としてもよい。また、電子機器はディスプレイ装置に限定されず、例えば車用テールランプ等の照明装置や、LED又は半導体レーザを搭載した検査装置、光ディスクの書き込みや読み取り等が可能なピックアップ装置等としてもよい。
また、第1の実施形態においては、第2の端部の端面から金属層が露出する構成としたが、これに限定されず、例えば露出しない構成としてもよい。この場合、上述の金属層の形成工程(ST109−2)において、図13Bを参照し、レジストの幅(第1の分離溝の壁面間の幅方向に沿った長さ)を底面の幅と略同一に形成することで、第2の端部を形成しない構成とすることができる。
また、周面がテーパ面を有するとして説明したがこれに限定されず、例えば第1及び第2の面と直交するように形成されてもよい。
さらに反射膜を上記積層構造とせず、例えば1層のみとすることができる。この場合には、当該反射膜を、例えば出射光に対して所望の反射率を有する絶縁材料で構成することができる。また、絶縁層と金属層との2層構造とし、当該金属層を、第2の実施形態に係る引き出し電極と同様に、第1の電極の引き出し電極として構成することも可能である。
また、第1の実施形態において、第2の基板10bが仮接合層31aを介して接合されると説明したが、第2の実施形態のように、仮接合層31aを介さずに接合してもよい。
なお、本技術は以下のような構成も採ることができる。
(1)支持基板と、
第1の電極を含む第1の面と、第2の電極を含み上記支持基板及び上記第1の面の間に配置された第2の面とを有し、半導体からなる発光層と、
上記支持基板と上記第2の面との間に配置され、上記発光層を上記支持基板に接合する接合層と、
上記第1の面上に形成された第1の無機膜と、
上記接合層と上記第2の面との間に形成された第2の無機膜と、
上記第1の無機膜から上記支持基板に達する深さで形成され素子間を分離する分離溝部と、
上記第1の無機膜と上記第2の無機膜との間を接続する第3の無機膜と
を具備する発光素子ウェーハ。
(2)上記(1)に記載の発光素子ウェーハであって、
上記第1の無機膜は、上記第1の面と平行に形成され上記分離溝部に突出する第1の端部を含み、
上記第3の無機膜は、上記第1の端部に倣って上記分離溝部に突出する第2の端部を含む
発光素子ウェーハ。
(3)上記(2)に記載の発光素子ウェーハであって、
上記第2の無機膜と上記第3の無機膜とは、
上記発光層に隣接して形成される第1の絶縁層と、
上記第1の絶縁層の上に形成される金属層と、
上記金属層上に形成される第2の絶縁層とを有し、連続して形成される
発光素子ウェーハ。
(4)上記(1)から(3)のうちいずれか1つに記載の発光素子ウェーハであって、
上記発光層は、上記第1の面に形成された第1の凹凸部を有し、
上記第1の無機膜は、上記第1の凹凸部に倣って形成された第2の凹凸部を有する
発光素子ウェーハ。
(5)上記(1)から(4)のうちいずれか1つに記載の発光素子ウェーハであって、
上記発光層は、赤色光を発する
発光素子ウェーハ。
(6)上記(5)に記載の発光素子ウェーハであって、
上記半導体は、AsP系化合物半導体、AlGaInP系化合物半導体及びGaAs系化合物半導体のうちの少なくともいずれか1つの材料を含む
発光素子ウェーハ。
(7)上記(1)から(6)のうちいずれか1つに記載の発光素子ウェーハであって、
上記第1の無機膜は、透明導電性材料で形成された上記第1の電極である
発光素子ウェーハ。
(8)第1の電極を有する第1の面と、第2の電極を有し上記第1の面の反対側の第2の面と、上記第1の面と上記第2の面とを連接する周面とを有し、半導体からなる発光層と、
上記第1の面上に形成された第1の無機膜と、
上記第2の面上に形成された第2の無機膜と、
上記周面を被覆して形成され上記第1の無機膜と上記第2の無機膜との間を接続する第3の無機膜と
を具備する発光素子。
(9)駆動回路が形成された基板と、
上記駆動回路に接続される第1の電極を有する第1の面と、上記駆動回路に接続される第2の電極を有し上記基板及び上記第1の面の間に配置された第2の面と、上記第1の面と上記第2の面とを連接する周面とを有し、半導体からなる発光層と、
上記第1の面上に形成された第1の無機膜と、
上記接合層と上記第2の面との間に形成された第2の無機膜と、
上記周面を被覆して形成され上記第1の無機膜と上記第2の無機膜との間を接続する第3の無機膜と
を有し、上記基板上に配置された少なくとも1つの第1の半導体発光素子と
を具備する電子機器。
(10)上記(9)に記載の電子機器であって、
上記第1の半導体発光素子は、赤色光を発する複数の第1の半導体発光素子を有し、
上記電子機器は、
青色光を発する複数の第2の半導体発光素子と、
緑色光を発する複数の第3の半導体発光素子とをさらに具備し、
上記複数の第1、第2及び第3の半導体発光素子が上記基板上に配列される
電子機器。
(11)第1の基板上に半導体の積層構造からなる発光層を形成し、
上記発光層の第1の面上に第1の無機膜を形成し、
上記第1の基板を除去して上記第1の面の反対側の上記発光層の第2の面を露出し、
上記第1の無機膜をエッチングストップ層として上記第2の面から上記発光層をエッチングして、上記発光層を素子毎に分離する第1の分離溝を形成し、
上記第1の分離溝の壁面及び底面と上記第2の面とを被覆する第2の無機膜を形成する
発光素子ウェーハの製造方法。
(12)上記(11)に記載の発光素子ウェーハの製造方法であって、
上記第1の分離溝を形成する工程は、ドライエッチング法により上記発光層をエッチングする
発光素子ウェーハの製造方法。
(13)上記(12)に記載の発光素子ウェーハの製造方法であって、
上記第1の分離溝を形成する工程は、上記発光層の上記素子毎の断面積が上記第2の面から上記第1の面に向かって次第に大きくなるように形成する
発光素子ウェーハの製造方法。
(14)上記(11)から(13)のうちいずれか1つに記載の発光素子ウェーハの製造方法であって、
上記第2の無機膜を形成する工程は、
上記第1の分離溝の壁面及び底面と上記第2の面との上に上記第1の絶縁層を形成する工程と、
上記第1の絶縁層の上に金属層を形成する工程と、
上記金属層の上に第2の絶縁層を形成する工程とを含む
発光素子ウェーハの製造方法。
(15)上記(11)から(14)のうちいずれか1つに記載の発光素子ウェーハの製造方法であって、さらに
上記発光層を形成する工程の後、上記第1の無機膜を形成する工程の前に、上記第1の面に第1の凹凸構造を形成する工程を含む
発光素子ウェーハの製造方法。
(16)上記(15)に記載の発光素子ウェーハの製造方法であって、
上記第1の無機膜を形成する工程は、上記第1の凹凸構造に倣って上記第2の凹凸構造を形成する工程を含む
発光素子ウェーハの製造方法。
(17)上記(11)から(16)のうちいずれか1つに記載の発光素子ウェーハの製造方法であって、さらに
上記第1の無機膜を形成する工程の後、上記第2の面を露出する工程の前に、第2の基板を上記第1の無機膜上に仮接合層を介して分離自在に接合する工程を含む
発光素子ウェーハの製造方法。
(18)上記(17)に記載の発光素子ウェーハの製造方法であって、さらに
上記第2の面を露出する工程の後、上記第1の分離溝を形成する工程の前に、上記第2の面上に上記素子毎に電極を形成する工程を含み、
上記第2の無機膜を形成する工程の後、上記第2の無機膜の一部を除去して上記電極を露出する工程と、
上記第2の面上に上記電極各々と電気的に接続する外部接続端子を形成する工程と、
上記外部接続端子上に接合層を形成する工程と、
上記接合層上に第3の基板を分離自在に接合する工程とを含む
発光素子ウェーハの製造方法。
(19)上記(18)に記載の発光素子ウェーハの製造方法であって、上記第3の基板を接合する工程の後、さらに
上記第2の基板を除去し上記第1の無機膜を露出する工程と、
上記第1の分離溝の上記底面に残存した上記第1の無機膜をエッチングして、上記第1の無機膜を上記素子毎に分離する第2の分離溝を形成する工程とを含む
発光素子ウェーハの製造方法。
(20)上記(19)に記載の発光素子ウェーハの製造方法であって、上記第2の分離溝を形成する工程の後、さらに
上記第1の無機膜と対向して配置された転写用基板を用意し、
上記第3の基板側から上記接合層をレーザアブレーションにより上記外部接続端子と上記第3の基板とを分離し、上記素子各々を上記転写用基板に移載する工程を含む
発光素子ウェーハの製造方法。
1…発光素子(第1の発光素子)
100,100A,200…発光素子ウェーハ
2…発光素子(第2の発光素子)
3…発光素子(第3の発光素子)
10…支持基板
10a…第1の基板
10b,10Ab…第2の基板
10c,10Ac…第3の基板
20,20a,20b…発光層
210,210a…第1の凹凸部
201,201a…第1の面
202,202a,202b…第2の面
30,30a,30A,30Aa…接合層
40,40a,40A,40Aa…第1の無機膜
41,41A…第1の端部
410,410a…第2の凹凸部
50…反射膜(第2の無機膜)
51,51a,51A…第1の絶縁層
52,52a,52A…第2の絶縁層
53,53a,53b,53A…金属層
510…第2の端部
520,520A…第2の無機膜
530,530A…第3の無機膜
60,60A…分離溝部
61a,61Aa…第1の分離溝
62a,62Aa…第2の分離溝
710,710a,710A,710Aa…第1の電極
720,720a…第2の電極
730,730a,730A,730Aa…外部接続端子
80…ディスプレイ装置(電子機器)
810…基板

Claims (10)

  1. 第1の基板上に半導体の積層構造からなる発光層を形成し、
    前記発光層の第1の面上に第1の無機膜を形成し、
    前記第1の基板を除去して前記第1の面の反対側の前記発光層の第2の面を露出し、
    前記第1の無機膜をエッチングストップ層として前記第2の面から前記発光層をエッチングして、前記発光層を素子毎に分離する第1の分離溝を形成し、
    前記第1の分離溝の壁面及び底面と前記第2の面とを被覆する第2の無機膜を形成する
    発光素子の製造方法。
  2. 請求項に記載の発光素子の製造方法であって、
    前記第1の分離溝を形成する工程は、ドライエッチング法により前記発光層をエッチングする
    発光素子の製造方法。
  3. 請求項に記載の発光素子の製造方法であって、
    前記第1の分離溝を形成する工程は、前記発光層の前記素子毎の断面積が前記第2の面から前記第1の面に向かって次第に大きくなるように形成する
    発光素子の製造方法。
  4. 請求項1〜3のいずれか1つに記載の発光素子の製造方法であって、
    前記第2の無機膜を形成する工程は、
    前記第1の分離溝の壁面及び底面と前記第2の面との上に前記第1の絶縁層を形成する工程と、
    前記第1の絶縁層の上に金属層を形成する工程と、
    前記金属層の上に第2の絶縁層を形成する工程とを含む
    発光素子の製造方法。
  5. 請求項1〜4のいずれか1つに記載の発光素子の製造方法であって、さらに
    前記発光層を形成する工程の後、前記第1の無機膜を形成する工程の前に、前記第1の面に第1の凹凸構造を形成する工程を含む
    発光素子の製造方法。
  6. 請求項に記載の発光素子の製造方法であって、
    前記第1の無機膜を形成する工程は、前記第1の凹凸構造に倣って前記第2の凹凸構造を形成する工程を含む
    発光素子の製造方法。
  7. 請求項1〜6のいずれか1つに記載の発光素子の製造方法であって、さらに
    前記第1の無機膜を形成する工程の後、前記第2の面を露出する工程の前に、第2の基板を前記第1の無機膜上に仮接合層を介して分離自在に接合する工程を含む
    発光素子の製造方法。
  8. 請求項に記載の発光素子の製造方法であって、さらに
    前記第2の面を露出する工程の後、前記第1の分離溝を形成する工程の前に、前記第2の面上に前記素子毎に電極を形成する工程を含み、
    前記第2の無機膜を形成する工程の後、前記第2の無機膜の一部を除去して前記電極を露出する工程と、
    前記第2の面上に前記電極各々と電気的に接続する外部接続端子を形成する工程と、
    前記外部接続端子上に接合層を介して第3の基板を分離自在に接合する工程とを含む
    発光素子の製造方法。
  9. 請求項に記載の発光素子の製造方法であって、
    前記第3の基板を接合する工程の後、さらに
    前記第2の基板を除去し前記第1の無機膜を露出する工程と、
    前記第1の分離溝の前記底面に残存した前記第1の無機膜をエッチングして、前記第1の無機膜を前記素子毎に分離する第2の分離溝を形成する工程とを含む
    発光素子の製造方法。
  10. 請求項に記載の発光素子の製造方法であって、
    前記第2の分離溝を形成する工程の後、さらに
    前記第1の無機膜と対向して配置された転写用基板を用意し、
    前記第3の基板側から前記接合層をレーザアブレーションにより前記外部接続端子と前記第3の基板とを分離し、前記素子各々を前記転写用基板に移載する工程を含む
    発光素子の製造方法。
JP2013121462A 2013-06-10 2013-06-10 発光素子の製造方法 Active JP6110217B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013121462A JP6110217B2 (ja) 2013-06-10 2013-06-10 発光素子の製造方法
US14/294,264 US9461197B2 (en) 2013-06-10 2014-06-03 Light-emitting element wafer, light emitting element, electronic apparatus, and method of producing light-emitting element wafer
US15/240,266 US9960206B2 (en) 2013-06-10 2016-08-18 Light-emitting element wafer, light emitting element, electronic apparatus
US15/919,799 US10651232B2 (en) 2013-06-10 2018-03-13 Light-emitting element wafer, light emitting element, electronic apparatus, and method of producing light-emitting element wafer
US16/853,950 US11049902B2 (en) 2013-06-10 2020-04-21 Light-emitting element wafer, light emitting element, electronic apparatus, and method of producing light-emitting element wafer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013121462A JP6110217B2 (ja) 2013-06-10 2013-06-10 発光素子の製造方法

Publications (3)

Publication Number Publication Date
JP2014239171A JP2014239171A (ja) 2014-12-18
JP2014239171A5 JP2014239171A5 (ja) 2016-10-20
JP6110217B2 true JP6110217B2 (ja) 2017-04-05

Family

ID=52004730

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013121462A Active JP6110217B2 (ja) 2013-06-10 2013-06-10 発光素子の製造方法

Country Status (2)

Country Link
US (4) US9461197B2 (ja)
JP (1) JP6110217B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7261564B2 (ja) 2018-11-06 2023-04-20 株式会社小糸製作所 電子ユニット

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11792898B2 (en) 2012-07-01 2023-10-17 Ideal Industries Lighting Llc Enhanced fixtures for area lighting
US11160148B2 (en) 2017-06-13 2021-10-26 Ideal Industries Lighting Llc Adaptive area lamp
JP6303803B2 (ja) * 2013-07-03 2018-04-04 ソニー株式会社 固体撮像装置およびその製造方法
WO2016136733A1 (ja) * 2015-02-25 2016-09-01 京セラ株式会社 発光素子搭載用パッケージ、発光装置および発光モジュール
US11158767B2 (en) * 2015-03-30 2021-10-26 Sony Semiconductor Solutions Corporation Light-emitting element, light-emitting unit, light-emitting panel device, and method for driving light-emitting panel device
KR101771461B1 (ko) * 2015-04-24 2017-08-25 엘지전자 주식회사 반도체 발광 소자를 이용한 디스플레이 장치 및 이의 제조방법
KR102353570B1 (ko) * 2015-08-24 2022-01-20 쑤저우 레킨 세미컨덕터 컴퍼니 리미티드 발광소자 및 이를 구비한 발광 소자 패키지
JP2017183462A (ja) * 2016-03-30 2017-10-05 ソニー株式会社 発光素子
US10529696B2 (en) 2016-04-12 2020-01-07 Cree, Inc. High density pixelated LED and devices and methods thereof
WO2019028314A1 (en) 2017-08-03 2019-02-07 Cree, Inc. HIGH DENSITY PIXELIZED LED CHIPS AND NETWORK DEVICES AND METHODS OF MANUFACTURE
US10734363B2 (en) 2017-08-03 2020-08-04 Cree, Inc. High density pixelated-LED chips and chip array devices
US10529773B2 (en) 2018-02-14 2020-01-07 Cree, Inc. Solid state lighting devices with opposing emission directions
JP2019220666A (ja) * 2018-06-19 2019-12-26 株式会社ブイ・テクノロジー 半導体素子形成サファイア基板、及び前記半導体素子形成サファイア基板の製造方法、並びに前記半導体素子の転写方法
WO2019244460A1 (ja) * 2018-06-19 2019-12-26 株式会社ブイ・テクノロジー 半導体素子形成サファイア基板、及び前記半導体素子形成サファイア基板の製造方法、並びに前記半導体素子の転写方法
JP6756346B2 (ja) * 2018-06-29 2020-09-16 日亜化学工業株式会社 発光モジュールの製造方法
KR102136579B1 (ko) * 2018-07-27 2020-07-22 서울대학교산학협력단 표시 장치
US11145786B2 (en) 2018-09-11 2021-10-12 Facebook Technologies, Llc Methods for wafer-to-wafer bonding
US11056611B2 (en) * 2018-09-11 2021-07-06 Facebook Technologies, Llc Mesa formation for wafer-to-wafer bonding
US11342479B2 (en) 2018-09-11 2022-05-24 Facebook Technologies, Llc Reducing bowing of materials before wafer-to-wafer bonding for LED manufacturing
US10903265B2 (en) 2018-12-21 2021-01-26 Cree, Inc. Pixelated-LED chips and chip array devices, and fabrication methods
CN109671834B (zh) * 2018-12-25 2021-07-30 江苏罗化新材料有限公司 一种双面出光的led芯片csp封装结构及其封装方法
US11387392B2 (en) * 2018-12-25 2022-07-12 Nichia Corporation Light-emitting device and display device
CN109950282B (zh) * 2019-03-25 2021-04-13 京东方科技集团股份有限公司 像素结构、阵列基板以及显示装置
TWI686962B (zh) 2019-04-30 2020-03-01 錼創顯示科技股份有限公司 微型發光元件、結構及其顯示裝置
CN111864029B (zh) * 2019-04-30 2021-10-22 錼创显示科技股份有限公司 微型发光元件、结构及其显示装置
JP2020010056A (ja) * 2019-09-11 2020-01-16 晶元光電股▲ふん▼有限公司Epistar Corporation 半導体発光部品
WO2021087109A1 (en) 2019-10-29 2021-05-06 Cree, Inc. Texturing for high density pixelated-led chips
KR20210102739A (ko) * 2020-02-12 2021-08-20 삼성전자주식회사 Led 소자 및 그 제조방법과, led 소자를 포함하는 디스플레이 장치
KR20210102741A (ko) * 2020-02-12 2021-08-20 삼성전자주식회사 반도체 발광 소자 및 이의 제조 방법
CN111244017A (zh) * 2020-03-17 2020-06-05 南京中电熊猫平板显示科技有限公司 一种微型发光二极管显示背板及其制造方法
KR102506449B1 (ko) * 2020-04-23 2023-03-07 삼성전자주식회사 표시 장치
US11904357B2 (en) * 2020-05-22 2024-02-20 GE Precision Healthcare LLC Micromachined ultrasonic transducers with non-coplanar actuation and displacement
US11437548B2 (en) 2020-10-23 2022-09-06 Creeled, Inc. Pixelated-LED chips with inter-pixel underfill materials, and fabrication methods
US11508890B2 (en) 2021-03-26 2022-11-22 Meta Platforms Technologies, Llc Collimation of light emitted by light emitting diodes using walls extending through transparent semiconductor

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280602A (ja) * 2001-03-21 2002-09-27 Toshiba Corp 垂直共振器型発光ダイオード及びその発光ダイオードを用いた光送信モジュール
US7323723B2 (en) * 2001-12-28 2008-01-29 Sanken Electric Co., Ltd. Semiconductor light-emitting device using phosphors for performing wavelength conversion
TW200531310A (en) * 2004-03-12 2005-09-16 Opto Tech Corp Light emitting diode with micro-lens layer
KR100682873B1 (ko) * 2004-12-28 2007-02-15 삼성전기주식회사 반도체 발광 소자 및 그 제조 방법
JP4670489B2 (ja) * 2005-06-06 2011-04-13 日立電線株式会社 発光ダイオード及びその製造方法
JP4841909B2 (ja) * 2005-09-14 2011-12-21 昭和電工株式会社 窒化物系半導体発光素子
JP4777757B2 (ja) * 2005-12-01 2011-09-21 スタンレー電気株式会社 半導体発光素子及びその製造方法
JP5126875B2 (ja) * 2006-08-11 2013-01-23 シャープ株式会社 窒化物半導体発光素子の製造方法
JP4929924B2 (ja) * 2006-08-25 2012-05-09 サンケン電気株式会社 半導体発光素子、その製造方法、及び複合半導体装置
US7910395B2 (en) * 2006-09-13 2011-03-22 Helio Optoelectronics Corporation LED structure
JP4535053B2 (ja) * 2006-10-12 2010-09-01 ソニー株式会社 発光ダイオードの配線の形成方法、発光ダイオード実装基板、ディスプレイ、バックライト、照明装置および電子機器
JP2008172040A (ja) 2007-01-12 2008-07-24 Sony Corp 半導体発光素子、半導体発光素子の製造方法、バックライト、ディスプレイおよび電子機器
JP4290745B2 (ja) * 2007-03-16 2009-07-08 豊田合成株式会社 Iii−v族半導体素子の製造方法
KR101449005B1 (ko) * 2007-11-26 2014-10-08 엘지이노텍 주식회사 반도체 발광소자 및 그 제조방법
US8431950B2 (en) * 2008-05-23 2013-04-30 Chia-Lun Tsai Light emitting device package structure and fabricating method thereof
KR20100003321A (ko) * 2008-06-24 2010-01-08 삼성전자주식회사 발광 소자, 이를 포함하는 발광 장치, 상기 발광 소자 및발광 장치의 제조 방법
JP2011009524A (ja) * 2009-06-26 2011-01-13 Hitachi Cable Ltd 発光素子及び発光素子の製造方法
JP5366687B2 (ja) * 2009-07-14 2013-12-11 シチズン電子株式会社 発光装置
US8963178B2 (en) * 2009-11-13 2015-02-24 Seoul Viosys Co., Ltd. Light emitting diode chip having distributed bragg reflector and method of fabricating the same
KR101039970B1 (ko) * 2010-02-11 2011-06-09 엘지이노텍 주식회사 반도체층 형성방법 및 발광 소자 제조방법
KR101047721B1 (ko) * 2010-03-09 2011-07-08 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR101014155B1 (ko) * 2010-03-10 2011-02-10 엘지이노텍 주식회사 발광 소자, 발광 소자 제조방법 및 발광 소자 패키지
KR101543333B1 (ko) * 2010-04-23 2015-08-11 삼성전자주식회사 발광소자 패키지용 리드 프레임, 발광소자 패키지, 및 발광소자 패키지를 채용한 조명장치
JP5754173B2 (ja) * 2011-03-01 2015-07-29 ソニー株式会社 発光ユニットおよび表示装置
JP5881689B2 (ja) * 2011-05-25 2016-03-09 Dowaエレクトロニクス株式会社 発光素子チップ及びその製造方法
JP5776535B2 (ja) * 2011-12-16 2015-09-09 豊田合成株式会社 Iii族窒化物半導体発光素子

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7261564B2 (ja) 2018-11-06 2023-04-20 株式会社小糸製作所 電子ユニット

Also Published As

Publication number Publication date
US10651232B2 (en) 2020-05-12
US9461197B2 (en) 2016-10-04
US20180204878A1 (en) 2018-07-19
JP2014239171A (ja) 2014-12-18
US11049902B2 (en) 2021-06-29
US20160358972A1 (en) 2016-12-08
US20140361321A1 (en) 2014-12-11
US20200251524A1 (en) 2020-08-06
US9960206B2 (en) 2018-05-01

Similar Documents

Publication Publication Date Title
JP6110217B2 (ja) 発光素子の製造方法
JP6215612B2 (ja) 発光素子、発光素子ウェーハ及び電子機器
CN109075184B (zh) 发光二极管
US8125000B2 (en) Light emitting device package having dual recessed substrate
KR102323686B1 (ko) 발광 소자 및 그 제조 방법
KR102407827B1 (ko) 발광 소자
CN110491896B (zh) 微型发光元件显示装置及其制造方法
JP2006191068A (ja) 高出力発光ダイオード及びその製造方法
JP2009059969A (ja) 半導体発光素子、発光装置、照明装置、表示装置及び半導体発光素子の製造方法
US10937929B2 (en) Semiconductor unit, semiconductor device, light-emitting apparatus, display apparatus, and method of manufacturing semiconductor device
JP6133076B2 (ja) 半導体発光素子及び発光装置
WO2010147012A1 (ja) エピタキシャル基板、発光素子、発光装置およびエピタキシャル基板の製造方法
KR101145891B1 (ko) 역반사막을 구비한 엘이디 및 그 제작방법
US20190348572A1 (en) Light Emitting Diode and Fabrication Method Thereof
KR101093208B1 (ko) 확산 렌즈를 구비한 엘이디 및 그 제작방법
KR20170009359A (ko) 발광 소자 및 그것을 제조하는 방법
KR100702430B1 (ko) 발광다이오드 패키지 및 그의 제조 방법
JP2007042806A (ja) 発光モジュールとその製造方法、並びに投射型表示装置用光源ユニット
CN113594318B (zh) 高亮度发光二极管芯片及其制造方法
JP2013172028A (ja) 半導体発光素子及び車両用灯具
KR20200145771A (ko) 배선 형성방법
TW202249304A (zh) 微型發光二極體元件結構
KR20160111239A (ko) 금속 벌크를 포함하는 발광 소자
KR20160112295A (ko) 금속 벌크를 포함하는 발광 소자

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160129

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160129

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20160720

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20160721

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160906

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20161018

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20161025

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161216

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170309

R150 Certificate of patent or registration of utility model

Ref document number: 6110217

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250