KR20220117302A - 발광 다이오드 전구체 - Google Patents

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KR20220117302A
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led stack
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semiconductor layer
led
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웨이 신 탄
안드레아 피노스
사밀 미주어리
케빈 스트리블리
게리 데이
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플레세이 세미컨덕터스 리미티드
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Abstract

발광 다이오드(LED) 전구체를 형성하는 방법이 제공된다. 방법은 기판 상에 복수의 III족 질화물 층을 포함하는 LED 스택을 형성하는 단계를 포함하고, LED 스택은 기판에 대한 LED 스택의 반대측에 형성된 LED 스택 표면을 포함하고, 그리고 LED 스택 표면의 제1 부분을 마스킹하여 LED 스택 표면의 제2 부분을 노출된 상태로 두는 단계를 포함한다. LED 스택 표면의 제2 부분 아래의 LED 스택의 제2 부분이 LED 스택 표면의 제1 부분 아래의 LED 스택의 제1 영역에서 각각의 III족 질화물 층의 저항보다 상대적으로 더 높은 저항을 갖는 LED 스택의 III족 질화물 층 중 적어도 하나를 포함하도록 하기 위해 LED 스택 표면의 제2 부분은 포이즈닝 공정을 거친다.

Description

발광 다이오드 전구체
본 개시는 발광 다이오드(light emitting diode, LED) 전구체, 및 발광 다이오드 어레이 전구체에 관련된 것이다. 특히, 본 개시는 III족 질화물을 포함하는 LED 전구체 및 LED 어레이 전구체에 관한 것이다.
마이크로 LED 어레이는 일반적으로 크기가 100 × 100 μm2 또는 그 이하인 LED 어레이로 정의된다. 마이크로 LED 어레이는 스마트워치, 헤드-웨어 디스플레이, 헤드-업 디스플레이, 캠코더, 뷰파인더, 다중 사이트 여기(excitation) 소스 및 피코 프로젝터와 같은 다양한 장치들에서 사용을 위해 적합한 자체-발광 마이크로-디스플레이/프로젝터이다.
마이크로-LED 어레이의 한 알려진 형태는 III족 질화물로부터 형성된 복수의 LED를 포함한다. III족 질화물 LED는 활성 발광 영역에서 GaN 및 InN 및 AlN과의 합금을 포함하는 무기 반도체 LED이다. III족 질화물 LED는 기존의 대면적 LED, 예를 들어 발광층이 유기 화합물인 유기 발광 다이오드(OLED)보다 훨씬 더 높은 전류 밀도에서 구동되고 더 높은 광출력 밀도를 방출할 수 있다. 결과적으로, 주어진 방향에서 광원의 단위 면적당 방출되는 빛의 양으로 정의되는 더 높은 휘도(밝기)는 마이크로 LED를 고휘도가 필요하거나 그 혜택을 받는 애플리케이션에 적합하게 만든다. 예를 들어, 고휘도의 혜택을 받는 애플리케이션에는 고휘도 환경의 디스플레이 또는 프로젝터가 포함될 수 있다. 추가적으로, III족 질화물 마이크로 LED는 다른 기존의 대면적 LED에 비해 와트당 루멘(lm/W)으로 표시되는 비교적 높은 발광 효율을 갖는 것으로 알려져 있다. III족 질화물 마이크로 LED 어레이의 상대적으로 높은 발광 효율은 다른 광원에 비해 전력 사용량을 줄이고 마이크로 LED를 특히 휴대용 장치에 적합하게 만든다.
III족 질화물 LED로부터 마이크로 LED를 형성하기 위한 다양한 방법론이 당업자에게 알려져 있다.
예를 들어, 선택적 영역 성장(SAG) 방법론은 US-B-7,087,932에 설명되어 있다. 선택적 영역 성장 기술에서 마스크는 버퍼층에 패터닝된다. 마스크의 재료는 성장 조건에서 추가 재료가 마스크 위에 직접 성장하지 않고 아래에 있는 버퍼층 표면의 일부를 노출시키는 개구 내부에서만 성장하도록 하는 것이다. [0001] 방향을 따라 성장한 III족 질화물의 선택적 영역 성장의 또 다른 주목할만한 특징은 성장 온도, 압력 및 V/III 비율과 같은 성장 매개변수에 따라 c-평면이라고도 하는 (0001) 평면에 대한 경사면이 패터닝된 마스크의 열린 영역에 의해 정의된 c-평면 반도체의 성장 부분 둘레 주위에서 얻어진다는 것이다. 경사면은 일반적으로 wurtzite 결정의
Figure pct00001
또는
Figure pct00002
평면을 따라 배향되며 c-평면 표면(반극성 표면)과 비교하여 감소된 편광 필드를 나타낸다.
많은 응용 분야에서 파장 범위(즉, 컬러 디스플레이/프로젝터)를 갖는 광을 출력할 수 있는 마이크로 LED 어레이를 제공하는 것이 바람직하다. 예를 들어, 많은 컬러 디스플레이에서 공통 기판 상에 복수의 픽셀을 갖는 마이크로-LED 어레이를 제공하는 것이 바람직하며, 여기서 각 픽셀은 예를 들어 적색, 녹색 및 청색 광의 조합을 출력할 수 있다.
당업계에 알려진 하나의 접근 방식은 복수의 서브-픽셀로부터 LED 어레이의 각 픽셀을 형성하는 것이다. 각 픽셀에는 형광체 또는 양자점과 같은 하나 이상의 색 변환 물질이 제공될 수 있다. 이러한 색변환 물질은 부화소의 원하는 색을 제공하기 위해 더 높은 에너지의 빛(펌프 빛)을 더 낮은 에너지의 빛(변환된 빛)으로 변환할 수 있다.
본 발명의 목적은 선행 기술 방법과 관련된 적어도 하나의 문제를 해결하거나 적어도 상업적으로 유용한 대안을 제공하는 개선된 LED 형성 방법을 제공하는 것이다.
본 발명자들은 동작 동안 전류가 LED의 중앙 영역을 향해 제한되고 LED의 측벽 영역들로부터 멀어지는 LED를 제공하는 것이 바람직하다는 것을 깨달았다.
따라서, 본 개시내용의 제1 측면에 따르면, LED 전구체를 형성하는 방법이 제공된다. 방법은:
기판 상에 복수의 III족 질화물 층을 포함하는 LED 스택을 형성하는 단계 - 상기 LED 스택은 상기 기판에 대한 LED 스택의 반대편에 형성된 LED 스택 표면을 포함함 -;
LED 스택 표면의 제1 부분을 마스킹하여 LED 스택 표면의 제2 부분을 노출시키는 단계; 및
LED 스택의 III족 질화물 층 중 적어도 하나를 포함하는 LED 스택 표면의 제2 부분 아래의 LED 스택의 제2 영역이 LED 스택 표면의 제1 부분 아래의 LED 스택의 제1 영역에서 각각의 III족 질화물 층의 저항률보다 상대적으로 높은 저항률을 갖도록 LED 스택 표면의 제2 부분을 포이즈닝 공정(poisoning process)에 적용하는 단계를 포함한다.
본 발명자들은 증착된 LED 스택의 영역의 저항률을 수정하기 위해 포이즈닝 프로세스가 사용될 수 있다는 것을 깨달았다. LED 스택 표면의 일부를 마스킹함으로써, LED 스택 표면의 마스킹된 제1 부분 아래의 LED 스택의 영역은 포이즈닝 프로세스에 의해 실질적으로 영향을 받지 않는다. 따라서, 포이즈닝 공정 후에 LED 스택 표면의 제1 부분 아래의 LED 스택의 제1 영역의 국부 저항은 LED 스택 표면의 제2 부분 아래의 제2 영역에서 LED 스택의 국부 저항보다 더 낮다. 즉, 포이즈닝 공정은 적어도 하나의 층의 제2 영역이 상기 층의 제1 영역보다 크도록 LED 스택의 복수의 층 중 적어도 하나의 저항을 수정한다. LED 스택의 제2 영역의 저항을 수정함으로써 LED의 전류 제한이 사용 중에 개선될 수 있다.
예를 들어, 일부 실시예들에서 전류 제한은 LED의 중앙 영역을 향해 증가할 수 있고 LED의 측벽 영역에서 멀어질 수 있다. LED의 측벽 영역은 누설 전류가 발생하기 쉽다. 측벽 영역으로부터 멀리 전류를 제한함으로써, LED의 측벽 영역에서 누설 전류의 영향이 감소되거나 제거될 수 있다. 이와 같이 일부 LED에서 전류 제한을 증가시키면 LED의 광 추출 효율이 향상될 수 있다.
일부 LED에서는 색변환층이 또한 제공될 수 있다. 일반적으로 LED의 빛은 색변환층으로 향한다. LED에 측벽 누설 전류가 존재하면 LED에 의한 광 출력의 강도가 LED의 발광 표면에 걸쳐 일반적으로 균일하지 않게 될 수 있다. 이와 같이 LED의 광 출력은 "핫스팟"을 제공할 수 있다. 핫스팟은 발광 표면을 가로질러 LED에 의해 출력되는 빛의 평균 강도에 비해 높은 강도로 빛이 출력되는 발광 표면의 영역이다. 핫스팟은 빛의 강도가 높기 때문에 시간이 지남에 따라 색상 변환 재료의 기능을 저하시킬 수 있다. 따라서, 본 발명의 LED 전구체로부터 형성된 LED에서 핫스팟의 존재를 감소시키는 것이 본 발명의 목적이다.
포이즈닝 프로세스는 LED에서 더 높은 저항률의 영역을 형성함으로써 측벽 누설 전류를 감소시킨다는 것을 이해할 것이다. 더욱이, 포이즈닝 공정은 LED 스택을 통한 전류 분포를 개선할 목적으로 LED 스택에 더 높은 저항의 하나 이상의 영역을 형성하는 데 사용될 수 있다. 이것은 차례로 사용 시 LED의 발광 표면에 걸친 광속 분포를 개선하여 핫스팟의 형성을 줄이거나 제거한다. 따라서, 본 개시에 따른 LED 전구체는 LED에서 색 변환 재료의 수명을 개선하는 데 사용될 수 있다.
일부 실시예들에서, LED 스택 표면의 제1 부분을 마스킹하는 단계는 LED 스택 표면의 제1 부분 상에 접촉층을 선택적으로 형성하는 단계를 포함한다. 이와 같이, 제1 측면에 따른 방법은 접촉층을 포이즈닝 공정을 위한 자기정렬 마스크로 사용한다.
일부 실시예들에서, LED 스택을 형성하는 단계는: 기판 상에 III족 질화물을 포함하는 제1 반도체층을 형성하고, 제1 반도체층 상에 III족 질화물을 포함하는 활성층을 형성하고, 활성층 상에 III족 질화물을 포함하는 p형 반도체층을 형성하는 단계를 포함한다. 활성층에 대한 p형 반도체층의 반대쪽에 있는 p형 반도체층의 주 표면은 LED 스택의 LED 스택 표면을 제공한다.
일부 실시예들에서, 포이즈닝 공정은 p형 반도체층의 제2 부분의 저항을 선택적으로 증가시킨다. 그러한 포이즌닝 공정은 LED 스택 표면의 제2 부분을 형성하는 p형 반도체층의 제2 부분의 저항을 증가시키는 표면 처리 공정일 수 있다.
일부 실시예들에서, LED 스택의 제2 영역은 활성층의 제2 영역을 포함하고; LED 스택의 제1 영역은 활성층의 제1 영역을 포함한다. 예를 들어, 일부 실시예들에서, LED 스택의 포이즈닝된 제2 영역은 LED 스택 표면으로부터 p형 반도체층의 제2 영역을 통해 활성 층의 제2 영역으로 연장될 수 있다. 이와 같이, LED 스택의 (포이즈닝된poisoned) 제2 영역은 p형 반도체층 및 활성 층의 제2 영역을 포함하는 연속 영역일 수 있다. 포이즈닝 공정이 활성층에 영향을 미치는 실시예에서, 활성층으로의 측벽 누설 전류가 감소될 수 있고, 이에 의해 LED 내의 전류 제한이 개선될 수 있다.
일부 실시예들에서, LED 스택의 제2 영역은 제1 반도체층의 제2 영역을 포함하고, LED 스택의 제1 영역은 제1 반도체층의 제1 영역을 포함한다. 예를 들어, 일부 실시예들에서 LED 스택의 (포이즈닝된) 제2 영역은 LED 스택 표면으로부터 p형 반도체층의 제2 영역 및 활성층을 통해 제1 반도체층의 제2 영역으로 연장될 수 있다. 이와 같이, LED 스택의 (포이즈닝된) 제2 영역은 p형 반도체층, 활성 층, 및 제1 반도체층의 제2 영역을 포함하는 연속 영역일 수 있다.
LED 스택의 제2 영역은 LED 스택/기판 표면의 발광 표면에 수직인 방향과 일반적으로 정렬된 방향으로 연장된다는 것이 이해될 것이다. 이와 같이, 제2 영역 내의 LED 스택의 층은 LED 스택 표면의 제2 부분에 의해 정의된 단면적을 갖는 기둥(column)을 형성한다.
일부 실시예들에서, LED 스택 표면의 제2 부분은 LED 스택 표면의 제1 부분을 둘러싼다. 따라서, LED 스택 표면의 제2 부분은 LED 스택의 측벽 영역으로부터의 누설 전류를 추가로 감소시키기 위해 LED 스택 표면의 제1 부분에 대해 배열될 수 있다.
일부 실시예들에서, LED 스택 표면의 제1 부분을 마스킹하는 것은 LED 스택 표면의 복수의 제2 부분을 정의하기 위해 복수의 제1 부분을 마스킹하는 것을 포함하고, 여기서 선택적으로 LED 스택 표면의 복수의 제2 부분은 환형 또는 체커보드 패턴으로 배열된다. 이와 같이, LED 스택 표면은 LED의 발광 표면 상의 핫스팟의 발생을 추가로 감소시키도록 구성된 패턴으로 포이즈닝 공정 전에 패터닝될 수 있다.
일부 실시 예들에서, LED 스택 표면의 제1 및 제3 부분이 덮이고 LED 스택 표면의 제2 부분이 노출되도록 하기 위해 LED 스택 표면의 제1 부분은 접촉층으로 마스킹되고 LED 스택 표면의 제3 부분은 마스킹층으로 마스킹된다. 따라서, 일부 실시예들에서, 접촉층이 마스킹층과 조합하여 사용되어 포이즈닝 공정을 받을 LED 스택 표면의 제2 부분을 정의할 수 있다. 예를 들어, 일부 실시예들에서 마스킹층 및 접촉층은 환형 또는 체커보드 패턴을 갖는 LED 스택 표면의 하나 이상의 제2 부분을 정의하기 위해 LED 스택 표면 상에 형성된다.
일부 실시예들에서, 중독 프로세스는 LED 스택 표면의 제2 부분을 수소 이온을 포함하는 플라즈마에 노출시키는 단계를 포함한다. 다른 실시예에서, 다른 유형의 플라즈마가 사용될 수 있다. 다른 실시예에서, 원하는 영역에서 LED 스택을 포이즌(poison)하기 위해 이온 주입 프로세스가 사용될 수 있다.
일부 실시예들에서, LED 스택은 기판 표면에 수직인 평면에서 규칙적인 사다리꼴 단면을 갖는 기둥을 포함한다. 규칙적인 사다리꼴 단면을 갖는 LED 스택을 형성함으로써, LED 스택은 LED의 기판/발광 표면에 대해 경사진 측벽(경사 측벽)을 포함할 수 있다. 일부 실시예들에서, LED 스택의 경사진 측벽 영역은 LED 스택의 메사 부분에 비해 증가된 저항을 가질 수 있다. 이와 같이, LED 스택을 통한 전류는 일반적으로 LED 스택의 메사 부분으로 제한될 수 있다. 경사진 측벽은 또한 LED 스택의 발광 표면을 향해 광을 내부적으로 반사함으로써 LED 스택의 활성층에서 생성된 광의 광 추출 효율을 향상시킬 수 있다.
일부 실시 예들에서, LED 스택을 형성하는 방법은: 기판의 기판 표면 상에 제1 반도체층을 형성하는 단계 - 상기 제1 반도체층은 상기 기판에 대한 상기 제1 반도체층의 반대측에 성장 표면을 가짐 -; 제1 반도체층의 성장 표면이 메사 표면 및 벌크 반도체 표면을 포함하도록 메사 구조를 형성하기 위해 제1 반도체층의 일부를 선택적으로 제거하는 단계; 제2 반도체층이 메사 표면 및 벌크 반도체 표면을 덮도록 제1 반도체층의 성장 표면 상에 III족 질화물을 포함하는 제2 반도체층을 모놀리식으로 형성하는 단계를 포함한다. 활성층 및 p형 반도체층은 제2 반도체층 상에 형성된다. 따라서, LED 스택은 LED 스택의 다른 층이 과도하게 자란 메사 구조를 포함할 수 있다. 메사 구조 위의 활성층을 과도하게 성장시킴으로써, 전하 캐리어는 메사 구조와 정렬된 활성층의 영역에 그리고 LED 구조의 측벽 영역으로부터 멀리 더 제한될 수 있다.
일부 실시 예들에서, 제1 반도체층의 메사 표면 상의 제2 반도체층의 제1 부분과 제1 반도체층의 벌크 반도체 표면 상의 제2 반도체층의 제2 부분 사이에서 연장되는 경사진 측벽 부분을 제공하기 위해 제2 반도체층은 제1 반도체층의 성장 표면 상에 형성된다. 일부 실시 예들에서, 제1 반도체층은 n형 도핑된 반도체(즉, n형 도핑된 III족 질화물 반도체)일 수 있다. 일부 실시예들에서, 제2 반도체층은 n형 도핑된 반도체(즉, n형 도핑된 III족 질화물 반도체)일 수 있다. 예를 들어, 제1 및 제2 반도체층은 실질적으로 동일한 III족 질화물로 형성될 수 있다. 일부 실시예들에서, 제2 반도체층은 실질적으로 도핑되지 않은 반도체(즉, 임의의 의도적 도펀트를 포함하지 않는 III족 질화물 반도체)일 수 있다.
일부 실시 예들에서, LED 스택의 제2 영역은 제2 반도체층의 제2 영역을 포함하고, LED 스택의 제1 영역은 제2 반도체층의 제1 영역을 포함한다. 예를 들어, 일부 실시예들에서 LED 스택의 (포이즈닝된) 제2 영역은 LED 스택 표면으로부터 p형 반도체층의 제2 영역 및 활성층을 통해 제2 반도체층의 제2 영역으로 연장될 수 있다. 이와 같이, LED 스택의 (포이즈닝된) 제2 영역은 p형 반도체층, 활성층, 및 제2 반도체층의 제2 영역을 포함하는 연속 영역일 수 있다.
일부 실시 예들에서, 기판 상에 제1 반도체층을 형성하는 단계는: 기판 표면 상에 III족-질화물을 포함하는 제1 반도체 서브층을 형성하는 단계; 제1 반도체 서브층 상에 유전체 서브층을 형성하는 단계로서, 유전체 서브층은 유전체 서브층의 두께를 통해 구멍(aperture)을 정의하는 단계; 및 상기 유전체 서브층 상에 III족 질화물을 포함하는 제2 반도체 서브층을 형성하는 단계를 포함한다.
메사 구조를 형성하기 위해 제1 반도체층의 일부를 선택적으로 제거하는 단계는 유전체 서브층의 개구와 정렬되는 메사 구조를 형성하기 위해 제2 반도체 서브층의 일부를 선택적으로 제거하는 단계를 포함한다. 따라서, 전류가 흐를 수 있는 구멍을 포함하는 LED 스택의 n형 측에 추가 절연 서브층이 포함될 수 있다. 메사를 향하고 측벽 영역으로부터 멀어지는 LED 스택의 전류 제한을 추가로 개선하기 위해 구멍이 제공될 수 있다.
일부 실시 예들에서, LED 스택의 활성 층은 가시광을 출력하도록 구성된 복수의 양자 우물층을 포함한다. 예를 들어, LED 스택의 활성층은 적어도 420nm의 피크 파장을 갖는 광을 출력하도록 배열될 수 있다. LED 스택의 활성층은 650nm 이하의 피크 파장을 갖는 광을 출력하도록 배열된다. 이와 같이, LED 스택은 일반적으로 청색, 녹색 또는 적색인 가시광을 출력하도록 배열될 수 있다. 특히, 활성층은 425nm 이상 490nm 이하의 파장을 갖는 가시광선을 출력하도록 배열될 수 있다.
일부 실시 예들에서, LED 전구체는 LED 스택이 100㎛ x 100㎛ 이하, 또는 10㎛ x 10㎛ 이하의 기판 상의 표면적을 갖는 마이크로 LED 전구체이다. 이와 같이, 마이크로 LED 전구체는 제1 측면의 방법에 따라 형성될 수 있다. 복수의 LED 전구체, 또는 마이크로 LED 전구체가 기판 상의 어레이로서 형성될 수 있음을 이해할 것이다. 이러한 전구체는 복수의 LED/마이크로 LED를 포함하는 디스플레이를 형성하도록 추가로 처리될 수 있다.
본 개시내용의 제2 측면에 따르면, LED 전구체가 제공된다. LED 전구체는 LED 스택을 포함한다. LED 스택은 복수의 III족 질화물 층을 포함한다. LED 스택은 LED 스택의 발광 표면에 대해 LED 스택의 반대쪽에 형성된 LED 스택 표면을 포함한다. LED 스택 표면의 제1 부분은 제1 저항을 갖는 LED 스택 표면 아래에 LED 스택의 복수의 층 중 적어도 하나의 제1 영역을 정의한다. LED 스택 표면의 제2 부분은 LED 스택의 각 층의 저항률이 LED 스택의 제1 영역에 비해 증가되는 LED 스택 표면 아래의 LED 스택의 제2 영역을 정의한다.
제2 측면에 따른 LED 전구체는 본 개시내용의 제1 측면에 따른 방법에 의해 형성될 수 있다. 이와 같이, LED 스택의 제2 영역은 제2 영역의 저항률이 증가되는 포이즈닝 프로세스 후에 형성될 수 있다. 따라서, 제2 양태의 LED 전구체는 본 개시내용의 제1 양태의 전술한 모든 특징을 통합할 수 있다.
일부 실시 예들에서, LED 전구체는 LED 스택 표면의 제1 부분 상에 형성된 접촉층을 더 포함한다. 이와 같이, 접촉층은 LED 스택 표면의 제1 및 제2 부분을 정의하기 위한 자체 정렬된 마스크로서 작용할 수 있다. 일부 실시예들에서, 접촉층은 LED 스택 표면의 제1 부분 및 LED 스택 표면의 제2 부분의 적어도 일부를 덮도록 형성될 수 있다.
일부 실시 예들에서, LED 스택은; LED 스택의 발광 표면을 제공하는 III족-질화물을 포함하고, III족-질화물을 포함하고 제1반도체층 상에 제공된 활성층을 포함하는 제1반도체층; 및 상기 활성층 상에 제공되는 III족 질화물을 포함하는 p형 반도체층을 포함한다. 활성층에 대한 p형 반도체층의 반대쪽에 있는 p형 반도체층의 주 표면은 LED 스택의 LED 스택 표면을 제공한다.
일부 실시 예들에서, LED 전구체는 LED 스택이 100㎛ x 100㎛ 이하의 기판 표면적을 갖는 마이크로 LED이다. 일부 실시 예들에서, 복수의 LED 전구체, 또는 마이크로 LED 전구체는 기판 상에 어레이로서 형성될 수 있다. 이러한 전구체는 복수의 LED/마이크로 LED를 포함하는 디스플레이를 형성하도록 추가로 처리될 수 있다.
본 개시의 제3 측면에 따르면, LED가 제공될 수 있다. LED는 발광 표면으로부터 펌프 광 파장을 갖는 펌프 광을 방출하도록 구성된 LED 층을 포함한다. LED 층은 본 개시내용의 제2 측면에 따른 LED 전구체를 포함한다. LED는 또한 LED 층의 발광 표면 상에 제공된 컨테이너층(container layer)을 포함한다. 컨테이너층은 발광 표면에 대해 컨테이너층의 반대 측에 용기 표면을 갖는다. 용기 표면은 컨테이너층을 통해 LED 층의 발광 표면으로 용기 부피(volume)를 정의하는 개구(opening)를 포함한다. LED는 또한 용기 부피에 제공된 색 변환층을 포함한다. 색 변환층은 펌프 광을 흡수하고 펌프 광 파장보다 긴 변환 광 파장의 변환 광을 방출하도록 구성된다. LED는 또한 개구 위의 용기 표면 상에 제공된 렌즈를 포함하고, 렌즈는 색 변환층에 대해 렌즈의 반대 측에 볼록 표면을 갖는다.
따라서, 광속 분포가 개선되어 핫스팟이 감소된 색 변환층을 포함하는 LED가 제공된다. 따라서, 본 개시의 제3 측면의 색 변환층은 개선된 수명을 가질 수 있다.
일부 실시 예들에서, 제3 측면의 LED는 LED 어레이(즉, 복수의 LED)로서 제공될 수 있다. 따라서, 복수의 LED 전구체가 LED 층에 제공될 수 있고, 복수의 용기 부피가 제공될 수 있다. 추가 색 변환층이 복수의 용기 부피 중 추가 용기 부피에 제공될 수 있고, 추가 색 변환층은 펌프 광을 흡수하고 제1 변환 광 파장보다 긴 제2 변환 광 파장의 제2 변환 광을 방출하도록 구성된다. 추가 용기 부피 위에 렌즈가 제공될 수 있다. 따라서, 상이한 색상(예를 들어, 적색, 녹색, 청색)을 갖는 LED 어레이가 제공될 수 있다.
본 개시는 이제 다음의 비제한적인 도면과 관련하여 설명될 것이다. 본 개시내용의 추가 이점은 도면과 함께 고려될 때 상세한 설명을 참조하여 명백하다:
도 1은 메사 구조를 포함하는 제1 반도체층이 제공되는 본 개시 내용의 실시예에 따른 방법의 중간 단계의 다이어그램을 도시한다;
도 2는 과성장된 제2 반도체층을 갖는 제1 반도체층이 제공되는 본 개시 내용의 실시예에 따른 방법의 중간 단계의 다이어그램을 도시한다;
도 3은 LED 스택이 기판 상에 제공되는 본 개시내용의 실시예에 따른 방법의 중간 단계의 다이어그램을 도시한다;
도 4는 본 개시내용의 실시예에 따른 포이즈닝 프로세스를 겪는 LED 스택의 제1 단면 A-A'의 다이어그램을 도시한다;
도 5는 본 개시내용의 실시예에 따른 포이즈닝 프로세스를 겪는 LED 스택의 제2 단면 A-A'의 다이어그램을 도시한다;
도 6은 LED 스택 표면의 평면도를 도시한다;
도 7a는 체커보드 패턴을 갖는 LED 스택 표면의 평면도를 도시한다;
도 7b는 환형 패턴을 갖는 LED 스택 표면의 평면도를 도시한다;
도 8은 본 개 시내용의 실시예에 따른 백플레인 전자 기판에 접합된 LED의 다이어그램을 도시한다;
도 9는 LED 스택 표면의 복수의 제1 부분을 정의하기 위해 마스킹층이 사용된 LED 전구체의 실시예를 도시한다;
도 10은 절연 서브층을 갖는 LED 전구체의 단면을 도시한다;
도 11은 절연 서브층을 갖는 LED 전구체의 추가 단면을 도시한다;
도 12는 본 개시 내용의 실시예에 따른 색변환층을 포함하는 LED 어레이의 도면을 도시한다.
본 개시에 따르면, 발광 다이오드(LED) 전구체(1), 및 발광 다이오드 전구체(1)의 형성 방법이 제공된다.
본 개시 내용의 실시예에 따른 LED 전구체(1)는 기판(10), LED 스택(12), 및 접촉층(14)을 포함한다. 접촉층(14)은 접촉층(14)이 접촉층 아래의 LED 스택(12)의 제1 영역을 정의하도록 LED 스택(12)의 제1 부분을 덮는 LED 스택 표면(15a)의 제1 부분 상에 제공된다. LED 스택 표면(15b)의 제2 부분은 LED 스택 표면(15)의 제2 부분 아래에 LED 스택(12)의 제2 영역을 정의한다. LED 스택(12)의 제2 영역에서, LED 스택의 복수의 층 중 적어도 하나의 비저항은 LED 스택의 제1 영역에서 LED 스택(12)의 각 층의 비저항에 비해 증가된다.
일부 실시예들에서, LED 전구체는 마이크로 LED 전구체일 수 있고, 여기서 LED 스택은 100㎛ x 100㎛ 이하, 또는 10㎛ x 10㎛ 이하의 기판(10) 상의 표면적을 갖는다.
기판(10)은 III족 질화물 전자 장치의 형성에 적합한 임의의 기판(10)일 수 있다. 예를 들어, 기판(10)은 사파이어 기판 또는 실리콘 기판일 수 있다. 기판(10)은 III족 질화물층의 형성에 적합한 기판 표면을 제공하도록 구성된 하나 이상의 버퍼층을 포함할 수 있다.
LED 스택(12)은 복수의 층을 포함한다. LED 스택(12)의 각 층은 III족 질화물을 포함한다. 일부 실시예들에서, LED 스택은 제1 반도체층, 활성층, 및 p형 반도체층을 포함한다. LED 스택(12)은 가시광을 생성할 수 있는 III족 질화물 반도체 접합을 제공하도록 구성된다. LED 스택의 III족 질화물 층은 다양한 배열로 제공될 수 있다. LED 스택(12)을 형성하기 위한 방법의 하나의 가능한 예가 이제 도 1 내지 도 4를 참조하여 설명될 것이다. LED 스택(12)을 형성하는 방법의 추가 세부사항은 또한 GB 1912853.7에서 찾을 수 있다.
도 1에 도시된 바와 같이, 그 위에 LED를 형성하기 위한 기판(10)이 제공될 수 있다. 기판은 III족 질화물 광전자 장치의 형성에 적합한 임의의 기판(10)일 수 있다.
기판 표면에는 제1 반도체층(20)이 형성될 수 있다. 제1 반도체층(20)은 III족 질화물을 포함한다. 일부 실시예들에서, 제1 반도체층(20)은 n형 도핑될 수 있다. 다른 실시예에서, 제1 반도체층(20)은 의도적으로 도핑되지 않을 수 있다.
예를 들어, 도 1의 실시예에서, 제1 반도체층(20)은 GaN을 포함한다. GaN은 적절한 도핑제(dopant), 예를 들어 Si 또는 Ge를 사용하여 n형 도핑될 수 있다. 제1 반도체층(20)은 III족 질화물 박막의 제조를 위한 임의의 적절한 공정, 예를 들어 금속 유기 화학 기상 증착(Metal Organic Chemical Vapour Deposition, MOCVD) 또는 분자 빔 에피택시(Molecular Beam Epitaxy, MBE)를 사용하여 증착될 수 있다. 제1 반도체층(20)은 기판(10)에 대해 제1 반도체층(20)의 반대측 상의 제1 반도체층(20)의 표면인 제1 표면을 갖는다. 제1 표면은 LED 구조의 층이 증착되는 성장 표면(22)의 적어도 일부를 형성하는 데 사용된다.
몇몇 실시예에서, 제1 반도체층(20)은 기판의 표면과 평행하게 제공된 (0001) 결정면으로 기판(10) 상에 형성될 수 있다.
제1 반도체층(20)의 성장 표면(22)은 선택적 제거 공정(process)을 사용하여 후속적으로 성형될 수 있다. 이와 같이, 제1 반도체층(20)의 성장 표면(22)은 메사 표면(25) 및 벌크 반도체층 표면(26)을 포함하도록 제1 반도체층(20)의 일부가 선택적으로 제거되어 메사 구조(24)를 형성한다.
예를 들어, 도 1에서 성장 표면(22)은 에칭 공정(etching process, 식각 공정)를 사용하여 성형될 수 있다. 에칭 공정에서, 메사 정의 마스크 층(미도시)이 제1 반도체층(20)의 제1 표면 상에 증착될 수 있다. 메사 정의 마스크 층은 성장 표면의 메사 표면(25)을 형성하도록 의도된 제1 반도체층(20)의 부분을 마스킹하도록 구성된다. 그 다음, 제1 반도체층(20)의 마스킹되지 않은 부분은 일반적으로 Cl2계 가스를 사용하는 유도 결합 플라즈마 시스템에서 건식 에칭 공정을 사용하여 선택적으로 제거될 수 있다. 에칭액(etchant)은 제1 반도체층(20)의 벌크 반도체층 표면(26)을 노출시키기 위해 제1 반도체층(20)의 일부를 에칭할 수 있다. 즉, 에칭액은 제1 반도체층(20)의 두께를 통해 완전히 식각되지 않아 하부의 기판(10)이 노출될 수 있다. 그 다음, 메사 정의 마스크 층이 제1 반도체층으로부터 제거될 수 있다. 위의 과정을 따르면, 제1 반도체층(20)은 예를 들어 도 1에 도시된 바와 같이 벌크 반도체층 표면(26) 상에 모놀리식으로 제공되는 메사 구조(24)를 제공하도록 성형될 수 있다.
일부 실시예들에서, 제1 반도체층(20)의 메사 표면(25) 부분은 선택적으로 제거되지 않을 수 있다. 따라서, 기판(10)에 대한 메사 표면(25)의 정렬은 선택적 제거 단계 후에 변경되지 않을 수 있다. 이와 같이, 메사 표면(25)은 기판의 표면에 평행할 수 있다. 일부 실시예들에서, 제1 반도체층은 벌크 반도체 표면(26)이 또한 기판(10)에 실질적으로 평행하도록 에칭된다. 따라서, 제1 반도체층(20)의 메사면(25)과 벌크 반도체면(26)은 모두 서로 평행한 면일 수 있다. 일부 실시예들에서, 메사 표면(25) 및 벌크 반도체 표면(26)은 제1 반도체층(20)을 형성하는 III족 질화물의 (0001) 평면과 정렬될 수 있다.
도 1에서, 메사 구조(24)는 벌크 반도체 표면(26) 및 메사 표면(25)에 실질적으로 수직인 측벽들을 포함한다. 일부 실시예들에서, 메사 구조(24)는 경사진 측벽들로 형성될 수 있다. 예를 들어, 선택적 제거 공정 동안 형성된 측벽들의 형상을 제어하기 위해 상이한 에칭제가 사용될 수 있다.
다음으로, LED 스택(12)의 추가 층이 제1 반도체층(20)의 성장 표면(22) 상에 모놀리식으로 형성될 수 있다. LED 스택(12)의 추가 층은 메사 표면(25) 및 벌크 반도체층 표면(26)을 덮는다. 따라서, LED 스택(12)은 복수의 층을 포함하고, 각각의 층은 III족 질화물을 포함한다. 일부 실시예들에서, III족 질화물은 AlInGaN, AlGaN, InGaN 및 GaN 중 하나 이상을 포함한다.
LED 스택(12)을 모놀리식으로 형성하는 것은 LED 구조를 단일 부품으로 형성하는 것을 의미한다. 즉, LED 스택(12)의 추가 층은 제1 반도체층(20)의 성장 표면 상에 단일 조각으로 형성된다.
본 개시의 일 실시예에서, 도 2에 도시된 바와 같이, 제2 반도체층(30)은 제1 반도체층(20) 상에 증착될 수 있다. 제2 반도체층(30)은 기판(10)에 대해 제1 반도체층(20)의 반대 면에서 제1 반도체층(20) 상에 형성된다. 이와 같이, 제2 반도체층(30)은 모놀리식 LED 구조의 복수의 층 중 제1 층을 형성한다. 참고로, 도 2는 도 1의 성장면(22)의 윤곽을 파선으로 개략적으로 도시한다.
제2 반도체층(30)은 III족 질화물의 성장을 위한 임의의 적절한 성장 방법에 의해 성장 표면(22) 상에 형성될 수 있다. 도 2의 실시예에서, 제2 반도체층(30)은 성장 표면(22) 위에 모놀리식으로 형성된다(즉, 과성장 방법). 제2 반도체층(30)은 실질적으로 전체 성장 표면(22)을 덮는 연속층으로 형성될 수 있다. 제2 반도체층(30)은 III족 질화물 박막의 제조를 위한 임의의 적절한 공정, 예를 들어 금속 유기 화학 기상 증착(MOCVD) 또는 분자 빔 에피택시(MBE)를 사용하여 증착될 수 있다.
제2 반도체층(30)은 III족 질화물을 포함한다. 도 2의 실시예에서, 제2 반도체층(30)은 GaN을 포함한다. 제2 반도체층은 n형 도핑될 수 있다. GaN은 적절한 도핑제, 예를 들어 Si 또는 Ge를 사용하여 n형 도핑될 수 있다. 실질적으로 도핑되지 않음으로써, III족 질화물 층은 상당한 양의 도펀트 원소를 포함하지 않는 반면, 제조 공정의 결과로 약간의 불순물이 존재할 수 있음을 이해해야 한다. 이와 같이, 실질적으로 도핑되지 않은 III족 질화물은 의도적으로 도핑되지 않을 수 있다.
제1반도체층(20) 상에 제2반도체층(30)을 성장시킴으로써, 제2 반도체층은 제1 반도체층(20)의 결정 구조에 대응하는 결정 구조를 가질 수 있다. 예를 들어, 제1 반도체층(20)의 메사 표면(25)이 III족 질화물의 (0001) 평면과 정렬되는 경우, 제2 반도체층(30)도 유사한 결정 배향으로 성장될 수 있다.
도 2의 실시 예에서, 제2 반도체층(30)은 제1 반도체층의 메사 표면(25) 상의 제2 반도체층의 제1 부분(34)과 제1 반도체층의 벌크 반도체 표면(26) 상의 제2 반도체층의 제2 부분(36) 사이에서 연장되는 경사 측벽 부분(32)을 제공하도록 성장 표면(22) 상에 형성된다. 따라서, 제2 반도체층(30)은 제2 반도체층 메사 표면(35)을 포함하고 경사 측벽 부분(33)에 의해 둘러싸인 III족 질화물 반도체층을 제공하기 위해 제1반도체층(20)의 메사 구조(24) 상에서 과성장될 수 있다. 이와 같이, 제2 반도체층(30)은 기판(10)의 기판 표면에 형성되어 기판 표면과 평행한 (n형) 메사 표면(35), 및 기판 표면에 대해 경사진 n형 메사 표면(35)을 둘러싸는 (n형) 측벽 표면(33)을 정의할 수 있다.
이와 같이, 제2 반도체층(30)은 기판에 수직인 규칙적인 사다리꼴 단면을 갖는 컬럼을 형성하기 위해 메사 구조(24) 상에 과성장될 수 있고, 여기서 제2 반도체층 메사 표면(35)은 사다리꼴 단면의 실질적으로 평평한 상부 표면을 형성한다. 제2 반도체층 메사 표면(35)은 층이 형성되는 기판 표면에 평행한 평면과 정렬될 수 있다.
"정사다리꼴 단면"이란 기둥이 하단보다 상단에서 더 좁고 경사진 선형 측면이 있는 실질적으로 평평한 상단 표면을 갖는다는 것을 의미한다. 이것은 원뿔대 모양, 또는 3개 이상의 면, 일반적으로 6개의 면을 갖는 절두 피라미드 모양이 될 가능성이 더 크다. "정사다리꼴 단면"의 설명은 메사 구조(24) 위에 성장된 제2 반도체층의 제1 부분(34)을 지칭한다. 제2 반도체층의 제1 부분(34)은 메사 구조(24)에 대해 제2 반도체층의 반대측 상의 표면을 포함한다. 제2 반도체층 표면(35)의 제1 부분은 일반적으로 메사 표면(24)에 평행하다. 사다리꼴 단면은 제2 반도체층의 연속적인 평면 부분 위로 연장되는 제2 반도체층의 불연속 부분이다. 기둥의 사다리꼴 단면의 경사진(테이퍼진) 측면은 여기에서 측벽 부분(33)으로 지칭된다.
일부 실시예들에서, 기둥의 측벽 부분(33)은 제1 반도체층에 평행한 평면에 대해 실질적으로 일정한 각도(α)를 갖는다. 즉, 기둥의 변과 제1 반도체에 평행한 평면 사이의 각도는 크게 변하지 않는다. 예를 들어, 각도 α는 50°와 70° 사이, 더 바람직하게는 58°와 64° 사이, 가장 바람직하게는 약 62°이다.
따라서, 일부 실시예에서, 기둥의 측벽 부분(33)은 제1 반도체층(20)의 결정 구조의 (0001) 평면에 대해 기울어질 수 있다. 경사진 측벽은 일반적으로 wurtzite 결정의 {110 1} 또는 {110 2} 평면을 따라 배향될 수 있으며 SAG에 의해 생성된 구조와 유사하게 c-면 표면(반극성 표면)과 비교하여 감소된 편광 필드를 나타낸다.
일부 실시예에서, 제2 반도체층(30)의 기둥은 절단된 육각 피라미드이다.
도 2에 도시된 바와 같이, 활성층(40)이 제2 반도체층(30) 상에 형성될 수 있다. 활성층(40)은 모놀리식 LED 구조의 일부로서 제1 파장의 광을 생성하도록 구성된다.
도 2의 실시예에서, 활성층(40)은 하나 이상의 양자 우물층(미도시)을 포함할 수 있다. 이와 같이 활성층(40)은 다중양자우물층일 수 있다. 복수의 양자우물층은 가시광선을 출력하도록 구성된다. 활성층(40) 내의 양자 우물층은 III족 질화물 반도체, 바람직하게는 In을 포함하는 III족 질화물 합금을 포함할 수 있다. 예를 들어, 도 2의 실시예에서 활성층(40)은 GaN 및 InzGa1-zN의 교대층을 포함할 수 있으며, 여기서 0 < Z ≤ 1이다. 양자우물층의 두께 및 In 함량은 활성층에서 발생하는 빛의 파장을 조절하기 위해 조절될 수 있다. 활성층(40)은 제2 반도체층(30)의 노출된 표면의 상당 부분(예를 들어, 전체)을 덮는 연속층으로 형성될 수 있다. 활성층(40)은 III족 질화물 박막의 제조를 위한 임의의 적절한 공정, 예를 들어 금속 유기 화학 기상 증착(MOCVD) 또는 분자 빔 에피택시(MBE)를 사용하여 증착될 수 있다.
제2 반도체층(30) 상의 활성층(40)의 증착은 메사 표면(25) 상에 제공된 제2 반도체층 표면(35)의 제1 부분 상에서 상대적으로 높은 증착 속도 및 경사 측벽(33)에 대한 상당히 낮은 증착 속도로 일어날 수 있다. 이 효과는 다양한 표면의 서로 다른 결정 평면 정렬로 인해 발생하며, 그 결과 경사 측벽(33)보다 메사 표면(25, 35) 위에 활성층(40)이 더 두꺼워진다. 이 효과는 GB1811109.6에 자세히 설명되어 있다.
그 다음, LED 스택(12)의 추가 층이 제2 반도체층(30)에 대해 활성층(40)의 반대쪽에 있는 활성층(40) 상에 증착될 수 있다. 도 3은 LED 스택(12)을 형성하는 복수의 층의 예를 도시한다. LED 스택(12)의 복수의 층은 각각 연속적인 층으로서 형성될 수 있다.
도 3의 실시 예에서, 도핑되지 않은 GaN을 포함하는 제2 반도체층(30)이 제1 반도체층(20) 상에 형성된다. 도 3의 제1 반도체층은 n형 도핑된 GaN을 포함한다. 활성층(40)은 전술한 바와 같이 제2 반도체층(30) 상에 제공된다.
도 3의 실시 예에서, 전자 차단층(50)은 활성층(40) 상에 제공된다. 전자 차단층(50)은 활성층(40)의 제2 반도체층(30)이 제공되는 측면과 반대측에 제공된다. 전자 차단층(50)은 III족 질화물을 포함한다. 전자 차단층(50)은 활성층(40)의 노출된 표면의 상당 부분(예를 들어, 전체)을 덮는 연속층으로 형성될 수 있다. 전자 차단층(50)은 활성층(30)으로부터 모놀리식 LED 구조의 p형 반도체층(60)으로의 전자 흐름을 감소시키도록 구성된다. 예를 들어, 도 3의 실시 예에서, 전자 차단층(50)은 AlxGa1-xN을 포함할 수 있다. 적합한 전자 차단층(50)의 추가 세부사항은 적어도 Schubert, E.(2006)에서 찾을 수 있다. 발광 다이오드. 케임브리지: 케임브리지 대학 출판부.
도 3에 도시된 바와 같이, 활성층(40) 위에 p형 반도체층(60)이 제공된다. p형 반도체층(60)은 활성층(40)이 구비된 전자 차단층(50) 측과 반대인 전자 차단층(50) 측에 구비된다. p형 반도체층(60)은 III족 질화물을 포함한다. p형 반도체층은 적절한 전자 수용체, 예를 들어 Mg로 도핑된다. p-형 반도체층(60)은 활성 층(40)(또는 존재하는 경우 전자 차단층(50))의 노출된 표면의 실질적인 부분(예를 들어, 전체)을 덮는 연속 층으로서 형성될 수 있다.
따라서, p형 반도체층(60)에는 메사 구조(24)와 실질적으로 정렬되는 제1 부분(64)이 제공될 수 있다. 즉, p형 반도체층의 제1 부분(65)의 정렬된 표면은 메사 표면(25) 위에 제공된다(즉, 각각의 표면의 중심이 정렬됨). p-형 반도체층(60)은 또한 메사 표면(24)으로부터 떨어진 벌크 반도체 표면(26)의 적어도 일부를 덮는 제2 부분(66)을 포함한다. p형 반도체층의 제2 부분(66)은 벌크 반도체 표면(26)에 대해 p형 반도체층(60)의 반대쪽에 있는 벌크 반도체 표면과 정렬되는 표면(67)을 포함한다. p형 반도체층의 경사진 측벽 부분(62)은 p형 반도체층의 제1 부분과 제2 부분(64, 66) 사이에서 연장된다.
따라서, 복수의 III족 질화물 층을 포함하는 LED 스택(12)이 기판(10) 상에 제조될 수 있다. 물론, 전술한 방법은 본 개시에 따른 LED 스택(12)을 형성하는 방법의 단지 하나의 예라는 것이 이해될 것이다. LED 스택(12)을 형성하기 위한 적절한 방법의 다른 예는 GB 1811109.6에 설명되어 있다. 상기 설명으로부터 이해되는 바와 같이, LED 스택(12)은 일반적으로 기둥 형상을 갖도록 형성될 수 있다. 즉, 칼럼은 일반적으로 기판에 수직인 방향으로 기판(10)으로부터 연장된다. 기둥은 일반적으로 사다리꼴(예: 규칙적인 사다리꼴 단면)인 기판 표면에 수직인 평면의 단면을 가질 수 있다. 예를 들어, 도 1 내지 도 3의 방법에 따라 형성된 LED 스택(12)은 규칙적인 사다리꼴 단면을 포함한다.
LED 스택(12)의 형성에 이어, LED 스택(12) 상에 접촉층(14)이 형성된다. 예를 들어, 도 4에 도시된 바와 같이, 접촉층(14)은 도 3에 도시된 실시예의 LED 스택 표면(15)의 제1 부분 상에 형성될 수 있다. 보다 구체적으로, 접촉층(14)은 p형 반도체층(65a)의 제1 부분의 표면의 제1 부분 상에 형성될 수 있다(즉, p형 반도체층(65)의 메사 표면을 부분적으로만 덮음). 접촉층(14)은 LED 스택 표면의 제2 부분(15b)을 덮지 않는다. 이와 같이, LED 스택 표면의 제2 부분(15b)은 노출된 채로 남아 있을 수 있다. 도 4에서, 접촉층(14)에 의해 덮인 것에 의해 덮이지 않은 p형 반도체층(65b)의 제1 부분의 표면의 제2 서브 부분이 노출된다.
접촉층(14)은 LED 스택(12)에 대한 전기적 접촉을 형성하도록 구성된다. 예를 들어, 도 4의 실시예에서, 접촉층(14)은 p-형 반도체층(60)에 대한 옴 접촉을 형성하도록 구성된다. 접촉층(14)은 LED 스택(14)에 대한 옴 접촉을 형성하기에 적합한 재료를 포함할 수 있다. 예를 들어, 도 4의 실시예에서 접촉층은 Ti, Al, Ni, Pd, ITO 등과 같은 금속을 포함할 수 있다.
접촉층의 형성에 이어, LED 스택 표면의 노출된 제2 부분(15b)은 포이즈닝 공정(poisoning process)을 거칠 수 있다. 포이즈닝 공정은 LED 스택 표면의 노출된 제2 부분(15b) 아래 영역에서 LED 스택(12)의 층들 중 적어도 하나의 저항(resistivity)을 선택적으로 증가시키도록 구성된다.
일부 실시 예들에서, 포이즈닝 공정은 LED 스택 표면의 노출된 제2 부분(15b)을 표면 처리하는 단계를 포함한다. 표면 처리 공정은 p형 반도체층(60)의 정공(hole)을 보상하여 p형 반도체층(60)의 비저항을 선택적으로 증가시킬 수 있다. 예를 들어, LED 스택의 노출된 제2 부분(15b)(즉, 플라즈마 처리 공정에 대한 p형 반도체층의 노출된 부분(65b))은 p형 반도체층(60) 내의 정공을 보상할 수 있다. p-형 반도체층(60)의 정공 보상은 보상된 영역에서 p-형 반도체층의 국부 저항을 증가시키는 반면, 비노출 영역(즉, LED 스택 표면(15a)의 제1 부분 아래의 p형 반도체층의 영역)의 저항은 일반적으로 변경되지 않은 채로 남겨둔다. 적합한 플라즈마 처리 공정은 수소 플라즈마(즉, 수소 이온을 포함하는 플라즈마), CF4 플라즈마, 또는 CHF4 플라즈마에 대한 노출을 포함한다. 다른 플라즈마 처리도 III족 질화물의 정공 보상에 적합할 수 있다.
포이즈닝 공정은 p-형 반도체층뿐만 아니라 LED 스택의 다른 층의 저항을 증가시키는 것으로 제한되지 않는다. 예를 들어, 일부 실시예에서 LED 스택의 중독은 LED 스택(12)의 층을 관통할 수 있다. 이와 같이, 일부 실시예에서, LED 스택의 제2 영역은 다음의 제2 영역을 포함할 수 있다: 전자 차단층(50), 활성층(40), 제2 반도체층(30), 및 제1 반도체층(20). 포이즈닝 공정의 조건(예를 들어, 지속 시간)에 따라 포이즈닝 공정이 LED 스택(12)으로 침투하는 깊이가 제어될 수 있다. 따라서, 일부 실시예에서는 p형 반도체층(60)만이 포이즈닝되지만, 다른 실시예에서는, 포이즈닝 공정은 예를 들어, 전자 차단층(50), 활성층(40), 및 제2 반도체층(30)의 제2 영역을 포함하는 LED 스택의 제2 영역을 정의할 수 있다. 특히, 일부 LED 스택은 측벽 영역과 활성층(40) 사이에 비교적 높은 누설 전류가 발생하기 쉽다. 따라서, 활성층(40)의 제2 영역을 포이즈닝함으로써 활성층에서 기인하는 측벽 누설 전류를 감소시킬 수 있고, 이에 따라 LED의 전류 가둠을 개선할 수 있다.
일부 실시예들에서, 포이즈닝 공정은 LED 스택 표면의 노출된 제2 부분(15b)을 이온 주입 공정에 적용하는 것을 포함할 수 있다. 접촉층(14)은 LED 스택 표면의 제1 부분(15a) 아래의 LED 스택(12) 영역에 대한 마스크로서 작용한다. 이와 같이, 이온 주입 공정은 LED 스택 표면의 노출된 제2 부분(15b) 아래의 LED 스택(12)의 영역에만 실질적으로 영향을 미칠 수 있다. 이온 주입 공정은 접촉층(14)에 의해 덮인 LED 스택 표면의 제1 부분(15a) 아래의 LED 스택(12)의 영역에 영향을 미치지 않을 수 있다. 이온 주입 공정은 이온이 주입되는 LED 스택(12)의 층의 저항을 증가시키는 이온을 주입할 수 있다. 이온 주입 공정의 에너지에 따라, 이온은 p형 반도체층(60) 아래의 LED 스택(12)의 층에 주입될 수 있다는 것을 이해할 것이다. 이와 같이, 제1 반도체층(20), 제2 반도체층(30), 활성층(40), 또는 전자 차단층(50) 중 적어도 하나의 영역의 저항률은 포이즌닝 공정을 통해 증가될 수 있다.
다양한 이온이 LED 스택(12)에 주입되어 LED 스택 영역의 저항률을 증가시킬 수 있다. 예를 들어, 상대적으로 높은 저항 영역을 형성하기에 적합한 이온은 H, N, He, Zn 또는 C를 포함한다. 물론, 본 발명은 상기 실시예에 한정되지 않으며, 다른 원자 또는 분자가 사용될 수 있다.
포이즈닝 공정에 이어, LED 스택(12) 영역의 저항률이 증가될 수 있다. 예를 들어, 도 4의 실시예에서, p형 반도체층(60)은 수소 플라즈마에 노출된다. 증착된 상태의 p형 반도체층(60)은 p형 도핑된 GaN을 포함한다. 증착된 상태의 p형 반도체층(60)은 약 0.5Ωcm의 비저항을 가질 수 있다. 포이즈닝 공정을 거쳐, LED 스택 표면의 노출된 제2 부분(15b) 아래의 p형 반도체층(60)의 영역은 증착된 비저항 값의 비저항의 적어도 10배의 비저항 증가를 가질 수 있다. 예를 들어, 약 0.5Ωcm의 저항을 갖는 증착된 p형 반도체층의 경우, 포이즈닝 공정은 저항을 적어도 5Ωcm로 증가시킬 수 있다. 일부 실시예들에서, 포이즈닝 공정은 저항을 증착된 저항 값의 저항의 10,000배 이하로 증가시킬 수 있다. p형 반도체층의 노출되지 않은 영역, 예를 들어 접촉층(14) 아래의 p형 반도체층 영역은 일반적으로 증착된 값과 변하지 않는 저항을 가질 수 있다.
LED 스택 표면의 노출된 영역(15b) 포이즈닝 처리함으로써, LED 스택(12)의 제2 영역은 LED 스택의 제1 영역에 비해 증가된 국부 저항을 가질 수 있다. 따라서, 경사진 측벽을 향한 LED 스택(12)의 국부 저항이 증가된다. 따라서, LED 스택의 중앙 메사 부분으로부터 측벽 영역으로의 전류 흐름이 감소됨에 따라 측벽 영역을 통한 누설 전류가 감소될 수 있다.
또한, 도 4의 실시예에서, p-형 반도체층의 경사진 측벽 부분(62)의 표면(65c)은 또한 포이즈닝 공정에 노출된다. 따라서, LED 스택의 경사진 측벽 부분(62)(일반적으로 LED 스택(12)의 메사 부분보다 높은 증착된 저항률을 가짐)도 추가로 포이즈닝 된다. 따라서, p형 반도체층의 경사진 측벽 부분(65c)도 포이즈닝 공정에 노출시켜 측벽 누설 전류를 더욱 감소시킬 수 있다.
도 4의 실시예에서, 접촉층(14)에 의해 덮인 LED 스택 표면(15a)의 제1 부분만이 포이즈닝 공정에 노출되지 않는다. 이와 같이, 포이즈닝 공정에 노출된 LED 스택 표면의 제2 부분(15b)은 p-형 반도체층의 제1 부분의 표면(65b)의 제2 서브 부분, p-형 반도체층의 경사진 측벽 부분의 표면(65c) 및 p-형 반도체층의 제2 부분(66)의 표면(67)을 포함한다.
포이즈닝 공정에 이어, 패시베이션층(70)이 LED 스택 표면(15c)의 표면 상태들을 패시베이션(passivate, 비활성화)하기 위해 LED 스택(12)의 측벽 부분들 상에 증착될 수 있다. 예를 들어, 도 5의 실시예에서, 패시베이션층(70)은 LED 스택(12)을 패시베이션하기 위해 LED 스택의 측벽 및 벌크 반도체 영역 상에 증착된다. 패시베이션층은 일반적으로 SiN 또는 SiO2 층과 같은 유전체층이다.
도 5의 실시예는 LED 스택(12)의 측벽 부분을 덮는 패시베이션층(70)만을 도시하지만, 패시베이션층(70)은 LED 스택(12)의 다른 표면을 패시베이션하기 위해 제공될 수 있다는 것을 이해할 것이다. 일부 실시예들에서, 패시베이션층(70)은 포이즈닝 공정 후에 LED 스택 표면(15b) 또는 접촉층(14)의 제2 부분의 적어도 일부를 덮도록 제공될 수 있다. 예를 들어, 패시베이션층(70)은 포이즈닝 공정 후에 도 4의 실시예의 전체 LED 스택 표면(15) 및 접촉층(14) 위에 형성될 수 있다. 그 다음, 패시베이션층(70)의 부분들은 전기적 접촉의 형성을 위해 접촉층(14)에 대한 액세스를 제공하기 위해 선택적으로 제거될 수 있다.
도 6은 LED 전구체 위에서 LED 스택 표면(15)의 평면도를 도시한다. 도 6은 접촉층(14) 및 LED 스택 표면의 노출된 제2 부분(15b)을 포함하는 LED 스택 표면(15)을 도시한다. LED 스택의 경사진 측벽(15c)은 또한 LED 스택 표면을 둘러싸는 것으로 도시되어 있다. 도 4에 도시된 LED 스택(12)의 단면은 라인 A-A'를 따른 도 6의 LED 스택(12)의 단면을 나타낸다. 도 5의 LED 스택의 단면은 선 B-B'를 따른 도 6의 LED 스택(12)의 단면을 나타낸다.
도 4의 실시 예에서, 접촉층(14)은 포이즈닝 프로세스를 위해 LED 스택 표면(15)을 효과적으로 패터닝하는데 사용된다. 다른 실시 예들에서, 마스킹층(미도시)이 접촉층 대신에 증착될 수 있다. 마스킹층은 오염 공정을 위한 LED 스택 표면의 제1 및 제2 부분(15a, 15b)을 정의하기 위해 접촉층(14)과 유사한 방식으로 사용될 수 있다. 포이즈닝 공정에 이어, 마스킹층이 제거될 수 있고 접촉층(14)이 증착될 수 있다. 마스킹층을 사용하여 LED 스택 표면의 제1 및 제2 부분(15a, 15b)을 정의함으로써, 접촉층은 LED 스택 표면의 제1 부분(15a)에 다른 형상(패턴)으로 후속적으로 증착될 수 있다.
마스킹층은 포이즈닝 공정을 겪지 않을 LED 스택(12)의 복수의 영역을 정의하기 위해 제공될 수 있다. 마스킹층은 패터닝된 마스킹층을 정의하기 위해 리소그래피와 같은 임의의 적절한 기술을 사용하여 형성될 수 있다. 마스킹층은 임의의 적절한 마스킹 재료를 포함할 수 있다. 예를 들어, 일부 실시예에서 마스킹층은 SiO2를 포함할 수 있다.
도 7a는 본 개시내용의 실시예에 따라 복수의 제1 및 제2 영역(15a, 15b)을 정의하기 위해 마스킹층으로 패터닝된 LED 스택 표면(15)의 LED 전구체의 추가 평면도를 도시한다. 도 7a는 접촉층(14)의 형성 전에 LED 스택 표면(15) 위에서 본 LED 전구체의 p형 반도체층의 제1 부분(65) 평면도를 도시한다. 도 7a의 실시예에서, LED 스택 표면(15)은 LED 스택 표면의 복수의 제2 부분(15b) 및 LED 스택 표면의 복수의 제1 부분(15a)을 정의하기 위해 패턴화된다.
도 7a의 LED 스택 표면(15)은 LED 스택 표면의 패터닝된 바둑판 패턴(15d)을 포함하도록 패터닝된다. 패터닝된 영역(15d)은 LED 스택 표면의 복수의 제1 및 제2 부분(15a, 15b)을 포함한다. 패터닝된 영역은 핫스팟을 감소시키기 위해 전류를 분배하기 위한 제2 LED 스택 부분의 패턴을 정의하도록 구성된다. 도 7a의 실시예에서, 접촉층(14)은 패터닝된 영역(15d) 위에 형성될 것이다(도 7a에서 점선으로 도시됨). 패터닝된 영역(15d)은 누설 전류 주변 영역(15e)에 의해 둘러싸여 있다. 누설 전류 주변 영역은 마스킹되지 않은 환형 영역(즉, LED 스택 표면의 제2 부분(15b))이다. 전류 누설 주변 영역(15b)은 LED 스택의 측벽 영역으로부터 누설 전류를 감소시키도록 배열된다.
도 7a의 실시예에서, 마스킹층(도시되지 않음)이 패턴을 형성하기 위해 사용되는 반면, 다른 실시예에서, 접촉층(12)은 패턴을 형성하기 위해 사용될 수 있다. 다른 실시예들에서, 접촉층(12) 및 마스킹층의 조합은 포이즈닝 공정을 위해 LED 스택 표면(15) 상의 패턴을 정의하기 위해 사용될 수 있다.
도 7a의 LED 스택 표면(15)은 LED 스택 표면의 하나 이상의 노출된 제2 부분(15b)을 정의하기 위해 패턴화된다는 것이 이해될 것이다. 도 7a의 실시예에서, LED 스택 표면의 제1 및 제2 부분(15a, 15b)은 LED 스택 표면의 노출된 제2 부분(15b)에 대한 체커보드 패턴을 정의하도록 배열된다. 따라서, 포이즈닝 프로세스 후에 증가된 저항을 갖는 LED 스택(12)의 영역은 LED 스택(12)의 표면적에 걸쳐 분포될 수 있다. 따라서, 사용 중에 LED에 의해 생성된 광의 자속 밀도는 LED의 표면적에 걸쳐 더 균일하게 분포되어 핫스팟을 감소시킬 수 있다. 도 7a에 도시된 실시예는 체커보드 패턴을 포함하지만, 다른 실시예에서 LED 스택 표면(15)은 다양한 상이한 패턴으로 패턴화될 수 있다는 것을 이해할 것이다. 예를 들어, 도 7b에서, LED 스택 표면(15)은 패터닝된 영역(15d) 및 전류 누설 주변 영역(15e)으로 패터닝된다. 도 7b의 실시예에서, 패터닝된 영역(15d)은 중앙 부분을 둘러싸는 복수의 환형 부분을 포함하는 패턴을 정의한다. 이와 같이, LED 스택 표면의 제1 및 제2 부분(15a, 15b)은 LED 스택 표면의 복수의 환형 형상의 제2 부분(15b)을 정의하도록 배열될 수 있다. 도 7b의 실시예에서, LED 스택 표면(12)의 환형 제2 부분은 LED 스택 표면의 제1 부분(15a)의 중앙 서브 부분 주위에 동심으로 배열된다. 환형 제2 부분(15b)은 대략 동일한 간격으로 서로 이격된다(즉, LED 스택 표면의 제1 부분(15a) 환형 서브 부분에 의해 이격됨).
도 7a의 실시예와 유사하게, 접촉층(14)(점선으로 도시됨)은 포이즈닝 공정 후에 도 7b의 실시예의 패턴화된 영역(15d) 상에 형성될 수 있다.
도 7b의 실시예는 LED 스택 표면의 환형 형상의 제2 부분(15b)의 하나의 가능한 예라는 것이 이해될 것이다. 도 7b의 실시예는 직사각형인 환형 부분을 포함하지만, 다른 실시예에서, 환형 부분은 일반적으로 타원형, 삼각형, 오각형, 육각형 또는 임의의 다른 형태의 다각형일 수 있다. 즉, LED 스택의 환형 형상의 제2 부분(15b)은 임의의 적절한 형상을 가질 수 있다.
따라서, 상술한 방법은 발광 다이오드(LED) 전구체를 제공할 수 있다. 상기 방법에 의해 형성된 LED 전구체는 LED 스택(12)을 포함한다. 일부 실시예들에서, LED 전구체는 기판(10) 상에(즉, 기판(10)의 기판 표면 상에) 제공될 수 있다. 다른 실시예들에서, 기판(10)이 제거될 수 있다. 그러한 실시예에서, LED 스택(12)은 LED의 반대 측 상의 발광 표면(21)으로부터 LED 스택 표면(15)으로 광을 방출하도록 배열될 수 있다.
일부 실시예들에서, LED 스택(12)은 기판 표면 상에 제공된 복수의 층을 포함한다. LED 스택은 기판 표면 상에 제공된 III족 질화물을 포함하는 제1 반도체층(20), 제1 반도체층(20) 상에 제공된 III족 질화물을 포함하는 활성층(40), 활성층(40) 상에 제공된 III족 질화물을 포함하는 p형 반도체층(60), 및 접촉층(14)을 포함한다. 활성층에 대한 p형 반도체층(60)의 반대편에 있는 p형 반도체층(60)의 주표면(65)은 LED 스택(12)의 LED 스택 표면(15)을 제공한다.
접촉층(14)은 p형 반도체층(65)의 제1 부분을 덮는 LED 스택 표면(15a)의 제1 부분 상에 제공되며, 접촉층은 접촉층(14) 아래의 LED 스택의 제1 영역을 정의한다. LED 스택 표면(15b)의 노출된 제2 부분은 LED 스택 표면(15b)의 노출된 제2 부분 아래에 LED 스택(14)의 제2 영역을 정의하며, 여기서 LED 스택(12)의 복수의 층 중 적어도 하나의 저항(resistivity)은 LED 스택(12)의 제1 영역에서 LED 스택의 각 층의 저항에 비해 증가된다.
예를 들어, 도 6의 실시예에서(도 4 및 5의 단면을 참조하여) LED 전구체가 제공된다. LED 전구체는 기판(10), LED 스택(12), 및 접촉층(14)을 포함한다.
도 6의 LED 스택(12)은 제1 반도체층(20), 제2 반도체층(30), 활성층(40), 전자 차단층(50) 및 p형 반도체층(60)을 포함한다. LED 스택(12)의 III족 질화물 층의 배열은 위에서 더 상세히 설명된다. 물론, 다른 실시예에서, III족 질화물 층의 다른 조합을 사용하여 LED 스택(12)을 형성할 수 있다.
도 4에 도시된 바와 같이, LED 스택(12)은 기판 표면(10)에 수직인 평면에서 규칙적인 사다리꼴 단면을 갖는 기둥을 포함한다.
접촉 층(14)은 p형 반도체층의 제1 부분(65a)을 덮는 LED 스택 표면의 제1 부분(15a) 상에 제공된다. 접촉층은 접촉층(14) 아래의 LED 스택(12)의 제1 영역을 정의한다.
LED 스택 표면의 제2 부분(15b)은 LED 스택 표면의 제2 부분(15b) 아래에 LED 스택(12)의 제2 영역을 정의하며, 여기서 LED 스택(12)의 복수의 층 중 적어도 하나의 저항은 LED 스택(12)의 제1 영역에서 LED 스택의 각 층의 저항에 비해 증가된다. 일부 실시예들에서, 도 6에서와 같이, LED 스택 표면의 제2 부분(15b)이 노출될 수 있다. 물론, 다른 실시예에서, LED 스택 표면의 제2 부분(15b)은 LED 전구체의 추가 재료, 예를 들어 갭-충전 절연체에 의해 덮일 수 있다.
일부 실시예들에서, 예를 들어, 도 6(또한 도 7a 및 7b)의 배열과 같이, LED 스택 표면의 제2 부분(15b)은 LED 스택 표면의 제1 부분(15a)을 둘러쌀 수 있다.
일부 실시예들에서, 패시베이션층(70)은 또한 LED 스택의 측벽 부분들(14) 상에 증착될 수 있다. 이와 같이, LED 전구체의 측벽 부분은 위의 도 7의 실시예와 유사할 수 있다. 패시베이션층(70)은 위에서 더 상세히 논의된다. 패시베이션층은 또한 위에서 설명된 바와 같은 후속 포이즈닝 공정 단계 동안 LED 스택 표면의 일부 또는 전체(15b)를 덮을 수 있다.
따라서, 사용시 자속 분포가 개선된 LED 전구체(1)가 제공될 수 있다. 이러한 LED 전구체는 LED의 발광 표면에 걸쳐 더 균일하게 분포된 광을 생성할 수 있다. 이것은 차례로 발광 표면(21) 상의 핫스팟의 존재를 감소시키거나 제거할 수 있다.
도 4의 LED 전구체는 LED를 형성하기 위해 추가 처리 단계를 거칠 수 있다.
예를 들어, 일부 실시예에서, 기판(10)은 LED 전구체로부터 제거될 수 있다. 본 개시내용의 실시예에 따른 LED의 예가 도 8에 도시되어 있다. 도 8의 실시예에서, 도 4의 LED 전구체는 기판(10)을 제거하고 LED 전구체를 백플레인 전자 기판(100)에 결합하기 위해 추가로 처리되었다. 기판(10)을 제거한 결과로, 투명 전도성 산화물(120)이 제1 반도체층(20)의 발광 표면(21) 상에 증착되었다.
백플레인 전자 기판을 LED 전구체에 접합하기 전에, LED 스택 표면은 갭 충전 절연체(80) 및 제1 접합 가능한 유전체층(84)으로 평탄화될 수 있다. 갭 충전 절연체(80)는 (도 5의 실시예에서 패시베이션층(70)과 유사하게) LED 스택(12)의 표면 상태를 패시베이션하기 위해 패시베이션층으로서 작용할 수 있다. 제1 접합 가능한 유전체층(84)은 접촉층(14)과 정렬되는 평면 접합 표면(86)을 제공한다. 접합 가능한 유전체층(84) 및 갭 충전 절연체(80)는 SiO2, 또는 SiNx 또는 임의의 다른 적절한 유전체를 포함할 수 있다.
백플레인 전자 기판(100)은 LED에 전력을 제공하도록 구성된 제어 전자 장치 및 접촉 표면을 포함할 수 있다. 백플레인 전자 기판(100)의 접합 표면은 제2 접합 가능한 유전체층(104) 및 백플레인 접촉층(102)을 포함할 수 있다. 이러한 백플레인 전자 기판(100)은 당업자에게 공지된 접합을 위한 기판을 준비하기 위한 다양한 방법을 사용하여 접합을 위해 제공될 수 있다. 도 8의 실시예에서, 백플레인 접촉 층(102)은 접촉층(14)과 정렬될 수 있다. 백플레인 전자 기판의 결합 표면과 LED 전구체의 결합 표면(86)은 그 다음 접촉하게 될 수 있다. 온도 및/또는 압력의 적용은 두 개의 접합 가능한 유전체층(84, 104)과 접촉층(14, 102) 사이의 접합 형성을 촉진할 수 있다. 백플레인 전자 기판(100)을 III족 질화물 LED에 접합하기에 적합한 방법의 추가 세부사항은 GB 1917182.6에 기술되어 있다.
다음으로, LED 스택(12) 및 포이즈닝 공법에 대한 몇몇 대안적인 배열이 설명될 것이다.
위의 실시예에서, 접촉층(14)은 포이즈닝 프로세스를 위해 LED 스택 표면(15)을 패터닝하기 위한 층의 일부를 형성하는 데 사용될 수 있다. 일부 실시예에서, 마스킹층이 접촉층(14)의 형성 전에 LED 스택 표면(15)을 패터닝하기 위해 사용될 수 있다.
예를 들어, 도 9는 마스킹 층(도시되지 않음)이 LED 스택 표면의 복수의 제1 부분(15a)을 정의하는 데 사용된 LED 전구체의 실시예를 도시한다. LED 스택 표면의 노출된 제2 부분(15b)은 LED 스택 표면의 제2 부분(15b)에 대응하는 p형 반도체층(60)의 영역에서 p형 반도체층(60)의 저항을 증가시키기 위해 후속적으로 포이즈닝 공정을 거친다. LED 스택 표면의 제1 부분에 대응하는 p형 반도체층(60)의 영역은 증착된 p형 반도체층(60)과 실질적으로 동일한 저항을 가질 수 있다.
포이즈닝 공정에 이어, 도 9의 실시예에서 마스킹층이 제거되고 접촉 층(14)이 LED 스택 표면(15)을 가로질러 증착된다. 이와 같이, 접촉층(14)은 LED 스택 표면의 제1 및 제2 부분(15a, 15b) 모두를 덮는다.
LED 스택 표면(15) 상의 제1 및 제2 부분을 정의하는 데 사용되는 마스킹 층(미도시)은 임의의 적합한 패턴을 가질 수 있다. 예를 들어, 마스킹 층은 도 7a에 도시된 바와 같은 바둑판 패턴 또는 도 7b에 도시된 바와 같은 환형 패턴으로 배열될 수 있다. 따라서, 마스킹 층은 LED가 사용 중일 때 활성 층(40)에서 핫스팟의 형성을 감소시키는 것을 목표로 하는 LED 스택 표면(15)에 대한 패턴을 정의하는 데 사용될 수 있다.
본 개시의 추가 실시 예에서, LED 스택(12)의 주변부 주위의 누설 전류는 LED 스택(12)의 n형 측에 있는 LED 스택(12)에 절연 서브층을 포함함으로써 추가로 감소될 수 있다. 절연 서브층(28)은 제1 반도체층(20)의 일부로서 형성된다. 절연 서브층(28)은 절연 서브층(28)을 관통하는 개구(aperture)를 포함한다. 개구는 LED 스택(12)과 정렬되어 전하 캐리어를 LED 스택(12)의 중앙 부분을 향해 안내하고 LED 스택(12)의 주변부 주변의 누설 전류를 감소시킨다.
예를 들어, 도 10의 실시예에서, 제1 반도체층(20)은 제1 반도체 서브층(27), 절연 서브층(28), 및 제2 반도체 서브층(29)을 포함한다.
제1 반도체 서브층(27)은 III족 질화물을 포함한다. 제1 반도체 서브층(27)은 기판 표면 상에 형성된다. 제1 반도체층(27)은 전술한 제1 반도체층(20)과 실질적으로 동일한 방식으로 형성될 수 있다.
절연성 서브층(28)은 제1 반도체 서브층(27) 상에 형성된다. 절연 서브층은 제1 반도체 서브층(27)을 가로질러 실질적으로 연속적인 층으로서 형성된다. 이어서, 제1 반도체 서브층(27)이 노출되도록 절연 서브층의 두께를 통해 개구가 형성된다. 절연 서브층(28)의 평면에서 개구 표면적은 LED 스택 표면(12)의 표면적보다 크지 않다. 일부 실시예에서, 개구의 표면적은 LED 스택 표면(12)의 표면적의 50% 이하이다. 개구는 일반적으로 LED 표면(12)의 평면에서 LED 전구체의 중심을 중심으로 중심에 위치할 수 있다.
제2 반도체 서브층(29)은 절연 서브층(28) 상에 그리고 또한 절연 서브층(28)의 개구 내에 형성된다. 제2 반도체 서브층(29)은 절연 서브층 상에 III족 질화물을 포함한다. 제2 반도체 서브층(29)은 제1 반도전성 층(27)과 동일한 III족 질화물을 포함할 수 있다. 제2 반도체층(29)은 전술한 바와 같이 제1 반도체층(20)의 성장 표면(22)을 제공하기 위해 실질적으로 연속적인 층으로서 절연 서브층(28)을 가로질러 형성될 수 있다. 따라서, 도 10 및 도 11의 실시예에 따른 LED 전구체를 형성할 때, 메사 구조(24)를 형성하기 위해 제1 반도체층(20)의 일부를 선택적으로 제거하는 단계는 절연 서브층(28)의 개구와 정렬되는 메사 구조(24)를 형성하기 위해 제2 반도체 서브층(29)의 일부를 선택적으로 제거하는 단계를 포함한다.
메사 구조(24)의 형성에 이어, LED 스택(12)의 다른 층들은 도 1 내지 도 6의 실시예들에 대해 위에서 논의된 방법과 유사한 방식으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, LED 전구체는 색 변환 물질을 포함하는 LED로 형성될 수 있다. 예를 들어, 도 12는 본 개시내용의 실시예에 따른 복수의 LED 전구체로부터 형성된 LED(200)의 어레이의 다이어그램을 도시한다. 도 12에 도시된 LED 어레이는 녹색 LED(202), 적색 LED(204) 및 청색 LED(206)를 포함한다.
LED 어레이(200)는 광 발생층(220)을 포함한다. 광 발생층(220)은 어레이 LED를 포함하고, 여기서 펌프 광을 출력하도록 구성된 각각의 반도체 접합은 본 개시에 따른 LED 전구체로부터 형성된다.
도 12에 도시된 바와 같이, LED 어레이(200)는 컨테이너층(230)을 포함한다. 컨테이너층(230)은 발광층(220)의 발광면에 제공된다. 컨테이너층(230)은 광 발생 층(220)의 발광 표면(224) 상의 복수의 컨테이너 부피(container volume, 231, 232, 233)를 정의하는 복수의 내부 측벽(234)을 포함한다. 각각의 컨테이너 부피는 컨테이너층을 통해(즉, 컨테이너층(230)의 두께를 통해) 제공된다. 이와 같이, 각각의 컨테이너 부피(231, 232, 233)은 컨테이너층의 컨테이너 표면(235)에서 개구(opening)로부터 발광 표면(224)을 통해 연장된다.
도 2에 도시된 바와 같이, 컨테이너 부피들(231, 232) 중 적어도 하나는 색 변환층(241)을 선택적으로 포함할 수 있다. 도 12의 실시예에서, 제1(녹색) 컨테이너 부피(231)는 제1(녹색) 색변환층(241)을 포함한다. 제2(적색) 컨테이너 부피(232)는 제2(적색) 색변환층(242)을 포함한다. 각 색변환층은 펌프 광을 다른 파장의 변환 광으로 변환하도록 구성된다. 예를 들어, 제1 색변환층(241)은 펌프광을 녹색 가시광으로 변환하도록 구성되고, 제2 색변환층(242)은 펌프광을 적색 가시광으로 변환하도록 구성될 수 있다. 이와 같이, 색변환층은 적어도 440 nm 및/또는 480 nm 이하의 파장을 갖는 펌프 광을 변환하도록 구성될 수 있다. 제1 색변환층(241)은 펌프광을 500 nm 이상 및/또는 560 nm 이하의 파장을 갖는 변환광으로 변환할 수 있다. 제2 색변환층(242)은 펌프광을 590 nm 이상 및/또는 650 nm 이하의 파장을 갖는 변환광으로 변환할 수 있다.
일부 실시예들에서, 색변환층(241, 242)은 양자점을 포함할 수 있다. 일부 실시예들에서, 색변환층(241, 242)은 형광체를 포함할 수 있다. 일부 실시예들에서, 색변환층(241, 242)은 형광체와 양자점의 조합을 포함할 수 있다. 1mm2를 초과하는 표면적을 갖는 컨테이너 부피를 갖는 LED 및 LED 어레이의 경우, 인광체의 더 큰 입자 크기가 유리할 수 있다. 마이크로 LED와 같이 표면적이 1mm2 미만인 컨테이너 부피를 갖는 LED 및 LED 어레이의 경우, 더 작은 입자 크기로 인해 양자점을 포함하는 색변환층을 사용하는 것이 유리할 수 있다. 양자점을 포함하는 색 변환 물질은 당업자에게 알려져 있다. 색변환층으로 사용하기에 적합한 양자점에 대한 추가 세부사항은 적어도 "HBR 및 DBR 구조를 갖는 모놀리식 Red/Green/Blue Micro-LEDs" Guan-Syun Chen 등에서 찾을 수 있다.
도 12에 도시된 바와 같이, 색변환층(241, 242)은 컨테이너 부피(231, 232)를 가로질러 연장될 수 있다. 컨테이너 부피(231, 232)는 색변환층에 의해 적어도 부분적으로 채워진다.
도 12에 도시된 바와 같이, LED 어레이(200)의 컨테이너 부피(233) 중 적어도 하나는 임의의 색변환층을 포함하지 않을 수 있다. 따라서, LED 어레이(200)의 일부 LED는 채워지지 않은 컨테이너 부피를 통해 펌프 광을 출력할 수 있다. 예를 들어, 펌프 광이 청색 가시광인 경우, 컨테이너 부피는 청색 LED(300)를 제공하기 위해 색변환층을 포함하지 않을 수 있다.
도 12에 도시된 바와 같이, 렌즈(251)는 또한 제1 색변환층(241)을 덮는 개구 위의 컨테이너 부피(235) 상에 제공될 수 있다. 렌즈(251)는 제1 색변환층(241)과 반대측으로 볼록한 면을 갖는다. LED와 외부 환경 사이의 계면에서 내부 전반사되는 변환광의 양을 줄이기 위해 렌즈가 제공될 수 있다.
색변환층을 포함하는 LED의 제공에 관한 추가 세부 사항은 GB 1911008.9에서 찾을 수 있다.
따라서, LED 전구체 및 LED 전구체 형성 방법은 앞서 논의된 실시예에 따라 제공될 수 있다. 본 개시는 위에서 설명된 실시예로 제한되지 않고 다양한 수정 및 변형이 첨부된 청구범위로부터 당업자에게 명백할 것이라는 것이 이해될 것이다.

Claims (36)

  1. 발광 다이오드(LED) 전구체를 형성하는 방법으로서;
    기판 상에 복수의 III족 질화물 층을 포함하는 LED 스택을 형성하는 단계 - 상기 LED 스택은 상기 기판에 대한 상기 LED 스택의 반대편에 형성된 LED 스택 표면을 포함함 -;
    상기 LED 스택 표면의 제1 부분을 마스킹하여 상기 LED 스택 표면의 제2 부분을 노출시키는 단계; 및
    상기 LED 스택 표면의 제1 부분 아래의 LED 스택의 제1 영역에서 상기 LED 스택의 III족 질화물 층 중 적어도 하나를 포함하는 상기 LED 스택 표면의 제2 부분 아래의 LED 스택의 제2 영역은 각각의 III족 질화물 층의 저항보다 상대적으로 더 높은 저항을 갖도록 하기 위해 상기 LED 스택 표면의 제2 부분을 포이즈닝 공정에 적용하는 단계를 포함하는, 방법.
  2. 제1항에 따른 발광 다이오드(LED) 전구체의 형성 방법에 있어서,
    여기서 상기 LED 스택 표면의 제1 부분을 마스킹하는 단계는 상기 LED 스택 표면의 제1 부분 상에 접촉층을 선택적으로 형성하는 단계를 포함하는, 방법.
  3. 제1항 또는 제2항에 따른 LED 전구체의 형성 방법에 있어서,
    여기서 LED 스택을 형성하는 단계는:
    상기 기판 상에 III족 질화물을 포함하는 제1 반도체층을 형성하는 단계;
    상기 제1 반도체층 상에 III족 질화물을 포함하는 활성층을 형성하는 단계; 및
    상기 활성층 상에 III족 질화물을 포함하는 p형 반도체층을 형성하는 단계 - 상기 활성층에 대한 상기 p형 반도체층의 반대쪽에 있는 p형 반도체층의 주 표면은 상기 LED 스택의 LED 스택 표면을 제공함 -;
    를 포함하는 방법.
  4. 제3항에 있어서,
    여기서 상기 LED 스택의 제2 영역은 상기 p형 반도체층의 제2 영역을 포함하고, 그리고
    상기 LED 스택의 제1 영역은 상기 p형 반도체층의 제1 영역을 포함하는, 방법.
  5. 제3항 또는 제4항에 있어서,
    여기서 상기 LED 스택의 제2 영역은 상기 활성층의 제2 영역을 포함하고; 그리고
    상기 LED 스택의 제1 영역은 상기 활성층의 제1 영역을 포함하는 방법.
  6. 제3항 내지 제5항 중 어느 한 항에 있어서,
    여기서 상기 LED 스택의 제2 영역은 상기 제1 반도체층의 제2 영역을 포함하고; 그리고
    상기 LED 스택의 제1 영역은 상기 제1 반도체층의 제1 영역을 포함하는, 방법.
  7. 선행 청구항 중 어느 한 항에 있어서,
    상기 LED 스택 표면의 제2 부분이 상기 LED 스택 표면의 제1 부분을 둘러싸는, 방법.
  8. 선행 청구항 중 어느 한 항에 있어서,
    여기서 상기 LED 스택 표면의 제1 부분을 마스킹하는 것은 상기 LED 스택 표면의 복수의 제2 부분을 정의하기 위해 복수의 제1 부분을 마스킹하는 것을 포함하고, 여기서 선택적으로 상기 LED 스택 표면의 복수의 제2 부분은 환형 또는 체커보드 패턴으로 배열되는, 방법.
  9. 선행 청구항 중 어느 한 항에 있어서,
    여기서 상기 LED 스택 표면의 제1 및 제3 부분이 덮이고 상기 LED 스택 표면의 제2 부분이 노출되도록 하기 위해 상기 LED 스택 표면의 제1 부분은 접촉층으로 마스킹되고 LED 스택 표면의 제3 부분은 마스킹층으로 마스킹되는, 방법.
  10. 제9항에 있어서,
    여기서 상기 마스킹층 및 상기 접촉층은 환형 또는 체커보드 패턴을 갖는 상기 LED 스택 표면의 하나 이상의 제2 부분을 정의하기 위해 상기 LED 스택 표면 상에 형성되는, 방법.
  11. 선행 청구항 중 어느 한 항에 있어서,
    여기서 상기 포이즈닝 공정은 상기 LED 스택 표면의 제2 부분을 수소 이온을 포함하는 플라즈마에 노출시키는 단계를 포함하는, 방법.
  12. 선행 청구항 중 어느 한 항에 있어서,
    여기서 형성된 상기 LED 스택은 기판 표면에 수직인 평면에서 규칙적인 사다리꼴 단면을 갖는 기둥을 포함하는, 방법.
  13. 제12항에 있어서,
    여기서 상기 LED 스택을 형성하는 방법은:
    상기 기판의 상기 기판 표면 상에 제1 반도체층을 형성하는 단계 - 상기 제1 반도체층은 상기 기판에 대한 상기 제1 반도체층의 반대 측에 성장 표면을 가짐 -;
    상기 제1 반도체층의 성장 표면이 메사 표면 및 벌크 반도체 표면을 포함하도록 메사 구조를 형성하기 위해 상기 제1 반도체층의 일부를 선택적으로 제거하는 단계;
    제2 반도체층이 메사 표면 및 벌크 반도체 표면을 덮도록 상기 제1 반도체층의 성장 표면 상에 III족-질화물을 포함하는 상기 제2 반도체층을 모놀리식으로 형성하는 단계를 포함하고,
    여기서 활성층 및 p형 반도체층은 상기 제2 반도체층 상에 형성되는, 방법.
  14. 제13항에 있어서,
    여기서 상기 LED 스택의 제2 영역은 상기 제2 반도체층의 제2 영역을 포함하고; 그리고
    상기 LED 스택의 제1 영역은 상기 제2 반도체층의 제1 영역을 포함하는, 방법.
  15. 제14항에 있어서,
    상기 제2 반도체층은 상기 제1 반도체층의 성장 표면에 형성되어 상기 제1 반도체층의 메사 표면 상의 상기 제2 반도체층의 제1 부분과 상기 제1 반도체층의 벌크 반도체 표면 상의 상기 제2 반도체층의 제2 부분 사이에서 연장되는 경사 측벽 부분을 제공하는, 방법.
  16. 제14항 또는 제15항 중 어느 한 항에 있어서,
    여기서 상기 기판 상에 상기 제1 반도체층을 형성하는 단계는:
    상기 기판 표면 상에 III족-질화물을 포함하는 제1 반도체 서브층을 형성하는 단계;
    상기 제1 반도체 서브층 상에 유전체 서브층을 형성하는 단계로서, 상기 유전체 서브층은 상기 유전체 서브층의 두께를 통해 개구(aperture)를 정의하는 단계; 및
    상기 유전체 서브층 상에 III족 질화물을 포함하는 제2 반도체 서브층을 형성하는 단계, 그리고
    여기서 메사 구조를 형성하기 위해 상기 제1 반도체층의 일부를 선택적으로 제거하는 단계는 상기 유전체 서브층의 개구와 정렬되는 메사 구조를 형성하기 위해 상기 제2 반도체 서브층의 일부를 선택적으로 제거하는 단계를 포함하는, 방법.
  17. 제3항 내지 제16항 중 어느 한 항에 있어서,
    상기 LED 스택의 활성층은 가시광을 출력하도록 구성된 복수의 양자 우물층을 포함하는, 방법.
  18. 선행 청구항 중 어느 한 항에 있어서,
    여기서 상기 발광 다이오드(LED) 전구체는 상기 LED 스택이 100㎛ x 100㎛ 이하, 또는 10㎛ x 10㎛ 이하의 기판 상의 표면적을 갖는 마이크로 LED 전구체인, 방법.
  19. 발광 다이오드(LED) 전구체로서:
    복수의 III족 질화물 층을 포함하는 LED 스택 - 상기 LED 스택은 상기 LED 스택의 발광 표면에 대한 상기 LED 스택의 반대편에 형성된 LED 스택 표면을 포함함 -;
    상기 LED 스택 표면의 제1 부분은 제1 저항을 갖는 상기 LED 스택 표면 아래에 상기 LED 스택의 복수의 층 중 적어도 하나의 제1 영역을 정의하고; 그리고
    상기 LED 스택 표면의 제2 부분은 상기 LED 스택의 각 층의 저항이 상기 LED 스택의 제1 영역에 비해 증가되는 상기 LED 스택 표면 아래의 상기 LED 스택의 제2 영역을 정의하는, 발광 다이오드 전구체.
  20. 제19항에 있어서,
    상기 LED 스택 표면의 제1 부분 상에 형성된 접촉층을 더 포함하는, 발광 다이오드 전구체.
  21. 제19항 또는 제20항에 있어서,
    여기서 상기 LED 스택은:
    상기 LED 스택의 발광 표면을 제공하는 III족-질화물을 포함하는 제1 반도체층;
    III족 질화물을 포함하며, 상기 제1 반도체층 상에 제공되는 활성층; 및
    상기 활성층 상에 제공된 III족 질화물을 포함하는 p형 반도체층 - 여기서 상기 활성층에 대한 상기 p형 반도체층의 반대 면 상의 상기 p형 반도체층의 주 표면은 상기 LED 스택의 상기 LED 스택 표면을 제공함 -,
    을 포함하는, 발광 다이오드 전구체.
  22. 제21항에 있어서,
    여기서 상기 LED 스택의 제2 영역은 상기 p형 반도체층의 제2 영역을 포함하고, 그리고
    상기 LED 스택의 제1 영역은 상기 p형 반도체층의 제1 영역을 포함하는, 발광 다이오드 전구체.
  23. 제21항 또는 제22항에 있어서,
    여기서 상기 LED 스택의 제2 영역은 상기 활성층의 제2 영역을 포함하고; 그리고
    상기 LED 스택의 제1 영역은 상기 활성층의 제1 영역을 포함하는, 발광 다이오드 전구체.
  24. 제21항 내지 제23항 중 어느 한 항에 있어서,
    여기서 상기 LED 스택의 제2 영역은 상기 제1 반도체층의 제2 영역을 포함하고; 그리고
    상기 LED 스택의 제1 영역은 상기 제1 반도체층의 제1 영역을 포함하는, 발광 다이오드 전구체.
  25. 제19항 내지 제24항 중 어느 한 항에 있어서,
    여기서 상기 LED 스택 표면의 제2 부분은 상기 LED 스택 표면의 제1 부분을 둘러싸는, 발광 다이오드 전구체.
  26. 제19항 내지 제25항 중 어느 한 항에 있어서,
    여기서 상기 LED 스택 표면은 상기 LED 스택 표면의 복수의 제1 부분 및 복수의 제2 부분을 포함하고, 여기서 선택적으로 상기 LED 스택 표면의 복수의 제1 및 제2 부분은 환형 또는 체커보드 패턴으로 배열되는, 발광 다이오드 전구체.
  27. 제19항 내지 제26항 중 어느 한 항에 있어서,
    여기서 접촉층이 상기 LED 스택 표면의 제1 부분 상에 제공되고 마스킹층이 상기 LED 스택 표면의 제3 부분 상에 제공되는, 발광 다이오드 전구체.
  28. 제27항에 있어서,
    여기서 상기 마스킹층 및 상기 접촉층은 환형 또는 체커보드 패턴을 갖는 상기 LED 스택 표면의 하나 이상의 제2 부분을 정의하기 위해 상기 LED 스택 표면 상에 제공되는, 발광 다이오드 전구체.
  29. 제19항 내지 제28항 중 어느 한 항에 있어서,
    여기서 상기 LED 스택은 기판 표면에 수직인 평면에서 규칙적인 사다리꼴 단면을 갖는 기둥을 포함하는, 발광 다이오드 전구체.
  30. 제19항 내지 제29항 중 어느 한 항에 있어서,
    여기서:
    제1 반도체층은 성장 표면 및 상기 제1 반도체층의 대향 측면에 상기 LED 스택의 발광 표면을 갖고;
    상기 제1 반도체층은 상기 제1 반도체층의 성장 표면이 메사 표면 및 벌크 반도체 표면을 포함하도록 메사 구조를 포함하고,
    제2 반도체층이 메사 표면 및 벌크 반도체 표면을 덮도록 상기 제1 반도체층의 성장 표면 상에 상기 제2 반도체층이 제공되고,
    여기서 활성층 및 p형 반도체층은 상기 제2 반도체층 상에 형성되는, 발광 다이오드 전구체.
  31. 제30항에 있어서,
    여기서 상기 LED 스택의 제2 영역은 상기 제2 반도체층의 제2 영역을 포함하고; 그리고
    상기 LED 스택의 제1 영역은 상기 제2 반도체층의 제1 영역을 포함하는, 발광 다이오드 전구체.
  32. 제30항 또는 제31항에 있어서,
    여기서 상기 제2 반도체층은 상기 제1 반도체층의 성장 표면에 형성되어 상기 제1 반도체층의 메사 표면 상의 상기 제2 반도체층의 제1 부분과 상기 제1 반도체층의 벌크 반도체 표면 상의 상기 제2 반도체층의 제2 부분 사이에서 연장되는 경사 측벽 부분을 제공하는, 발광 다이오드 전구체.
  33. 제29항 내지 제32항 중 어느 한 항에 있어서,
    여기서 제1 반도체층은:
    기판 표면 상에 제공된 III족-질화물을 포함하는 제1 반도체 서브층;
    상기 제1 반도체 서브층 상에 제공되고, 절연층은 절연 서브층의 두께를 통해 개구를 정의하는 절연 서브층; 및
    상기 절연층 상에 및 상기 절연 서브층의 개구 내에 제공된 III족 질화물을 포함하는 제2 반도체 서브층을 포함하고,
    여기서 메사 구조는 상기 제2 반도체 서브층의 일부 및 상기 절연층의 개구와 정렬되는 메사 구조에 의해 제공되는, 발광 다이오드 전구체.
  34. 제19항 내지 제33항 중 어느 한 항에 있어서,
    여기서 상기 LED 스택의 활성층은 가시광을 출력하도록 구성된 복수의 양자 우물층을 포함하는, 발광 다이오드 전구체.
  35. 제19항 내지 제34항 중 어느 한 항에 있어서,
    LED 전구체는 상기 LED 스택이 100μm x 100μm 이하의 기판 표면적을 갖는 마이크로 LED인, 발광 다이오드 전구체.
  36. LED로서:
    제19항 내지 제35항 중 어느 한 항에 따른 LED 전구체를 포함하는, 발광 표면으로부터 펌프 광 파장을 갖는 펌프 광을 방출하도록 구성된 LED 층;
    LED 층의 발광 표면 상에 제공되는 컨테이너층, - 상기 컨테이너층은 컨테이너층의 발광면과 반대측에 컨테이너 표면을 갖고, 상기 컨테이너 표면은 컨테이너층을 통해 LED 층의 발광 표면으로 컨테이너 부피를 정의하는 개구(opening)를 포함함 -;
    컨테이너 부피에 제공된 색변환층, - 상기 색변환층은 펌프 광을 흡수하고 펌프 광 파장보다 긴 변환 광 파장의 변환 광을 방출하도록 구성됨 -; 및
    개구 위의 컨테이너 표면 상에 제공되는 렌즈, - 상기 렌즈는 색 변환층에 대해 렌즈의 반대 측에 볼록 표면을 가짐 -,
    을 포함하는, LED.
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