JP2023507445A - 発光ダイオード前駆体およびその製造方法 - Google Patents

発光ダイオード前駆体およびその製造方法 Download PDF

Info

Publication number
JP2023507445A
JP2023507445A JP2022537629A JP2022537629A JP2023507445A JP 2023507445 A JP2023507445 A JP 2023507445A JP 2022537629 A JP2022537629 A JP 2022537629A JP 2022537629 A JP2022537629 A JP 2022537629A JP 2023507445 A JP2023507445 A JP 2023507445A
Authority
JP
Japan
Prior art keywords
led stack
led
semiconductor layer
layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022537629A
Other languages
English (en)
Inventor
タン，ウェイ・シン
ピノス，アンドレア
メゾウアリ，サミル
ストリブリー，ケビン
デイ，ゲイリー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Plessey Semiconductors Ltd
Original Assignee
Plessey Semiconductors Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Plessey Semiconductors Ltd filed Critical Plessey Semiconductors Ltd
Publication of JP2023507445A publication Critical patent/JP2023507445A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02387—Group 13/15 materials
    • H01L21/02389—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0075—Processes for devices with an active region comprising only III-V compounds comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H01L21/26546—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/3003—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma
    • H01L21/3006—Hydrogenation or deuterisation, e.g. using atomic hydrogen from a plasma of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Plasma & Fusion (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Led Devices (AREA)
  • Led Device Packages (AREA)

Abstract

発光ダイオード（ＬＥＤ）前駆体を形成する方法が提供される。本方法は、基板上に複数のＩＩＩ族窒化物層を含むＬＥＤスタックを形成することであって、ＬＥＤスタックは、ＬＥＤスタックの、基板とは反対の側に形成されたＬＥＤスタック表面を含む、ＬＥＤスタックを形成することと、ＬＥＤスタック表面の第１の部分をマスキングし、ＬＥＤスタック表面の第２の部分を露出させたままにすることとを含む。ＬＥＤスタックのＩＩＩ族窒化物層のうちの少なくとも１つを含むＬＥＤスタック表面の第２の部分の下のＬＥＤスタックの第２の領域が、ＬＥＤスタック表面の第１の部分の下のＬＥＤスタックの第１の領域におけるそれぞれのＩＩＩ族窒化物層の抵抗率よりも相対的に高い抵抗率を有するように、ＬＥＤスタック表面の第２の部分が低効率変更プロセスに供される。

Description

開示の分野
本開示は、発光ダイオード（ＬＥＤ）前駆体及び発光ダイオードアレイ前駆体に関する。特に、本開示は、ＩＩＩ族窒化物を含むＬＥＤ前駆体およびＬＥＤアレイ前駆体に関する。
背景
マイクロＬＥＤアレイは、一般に、１００×１００μｍ２以下のサイズを有するＬＥＤのアレイとして定義される。マイクロＬＥＤアレイは、スマートウォッチ、ヘッドウェアディスプレイ、ヘッドアップディスプレイ、カムコーダ、ビューファインダ、マルチサイト励起源、およびピコプロジェクタなどの様々なデバイスにおける使用に適したマイクロディスプレイ／プロジェクタ内の自己発光部品である。
１つのタイプのマイクロＬＥＤアレイは、ＩＩＩ族窒化物から形成された複数のＬＥＤを備える。ＩＩＩ族窒化物ＬＥＤは、例えば、活性発光領域内にＧａＮならびにＩｎＮおよびＡｌＮとのその合金を備える無機半導体ＬＥＤである。ＩＩＩ族窒化物ＬＥＤは、従来の大面積ＬＥＤ、例えば発光層が有機化合物である有機発光ダイオード（ＯＬＥＤ）よりも著しく高い電流密度で駆動することができ、より高い光パワー密度を放出することができる。結果として、所与の方向における光源の単位面積当たりに放出される光の量として定義されるより高いルミナンス（輝度）が、マイクロＬＥＤを、高い輝度を必要とする、またはそれから恩恵を受ける用途に適したものにする。例えば、高輝度から恩恵を受ける用途は、高輝度環境のディスプレイまたはプロジェクタを含み得る。さらに、ＩＩＩ族窒化物マイクロＬＥＤアレイは、他の従来の大面積ＬＥＤと比較して、ルーメン毎ワット（ｌｍ／Ｗ）で表される比較的高い発光効率を有することが知られている。ＩＩＩ族窒化物マイクロＬＥＤアレイの比較的高い発光効率は、他の光源と比較して電力使用を低減し、マイクロＬＥＤを携帯用デバイスに特に適したものにする。
ＩＩＩ族窒化物ＬＥＤからマイクロＬＥＤを形成するための様々な方法が当業者に知られている。
例えば、選択領域成長（ＳＡＧ）方法が、米国特許第７，０８７，９３２号に記載されている。選択領域成長技術では、バッファ層上にマスクがパターニングされる。マスク内の材料は、成長条件において、追加の材料がマスク上に直接成長せず、下にあるバッファ層の表面の一部分を露出させる開口の内側のみに成長するようなものである。［０００１］方向に沿って成長させたＩＩＩ族窒化物の選択領域成長の別の注目すべき特徴は、成長温度、圧力、およびＶ／ＩＩＩ比などの成長パラメータに応じて、ｃ面としても知られる（０００１）面に対する傾斜ファセットが、パターニングされたマスクの開口領域によって画定されるｃ面半導体の成長部分の周縁周りに得られることである。傾斜ファセットは、一般に、ウルツ鉱型結晶の
Figure 2023507445000002
に沿って配向され、ｃ面（半極性面）と比較して低減した分極場を呈する。
多くの用途において、さまざまな波長を有する光を出力することができるマイクロＬＥＤアレイ（すなわち、カラーディスプレイ／プロジェクタ）を提供することが望ましい。例えば、多くのカラーディスプレイでは、共通の基板上に複数のピクセルを有するマイクロＬＥＤアレイを提供することが望ましく、各ピクセルは、例えば、赤色、緑色、および青色光の組み合わせを出力することができる。
当該技術分野で知られている１つの手法は、複数のサブピクセルからＬＥＤアレイの各ピクセルを形成することである。各ピクセルには、蛍光体または量子ドットなどの１つ以上の色変換材料を設けることができる。そのような色変換材料は、サブピクセルの所望の色を提供するために、より高いエネルギーの光（ポンプ光）をより低いエネルギーの光（変換光）に変換することができる。
本発明の目的は、従来技術の方法に関連する問題の少なくとも１つに対処するＬＥＤを形成するための改善された方法、または少なくともそれに対する商業的に有用な代替物を提供することである。
開示の概要
本発明者らは、動作中、電流がＬＥＤの中央領域に向かってＬＥＤの側壁領域から離れるように閉じ込められるＬＥＤを提供することが望ましいことに気付いた。
本開示の第１の態様によれば、ＬＥＤ前駆体を形成する方法が提供される。本方法は、
基板上に複数のＩＩＩ族窒化物層を含むＬＥＤスタックを形成することであって、ＬＥＤスタックは、ＬＥＤスタックの、基板とは反対の側に形成されたＬＥＤスタック表面を含む、ＬＥＤスタックを形成することと、
ＬＥＤスタック表面の第１の部分をマスキングし、ＬＥＤスタック表面の第２の部分を露出させたままにすることと、
ＬＥＤスタックのＩＩＩ族窒化物層のうちの少なくとも１つを含むＬＥＤスタック表面の第２の部分の下のＬＥＤスタックの第２の領域が、ＬＥＤスタック表面の第１の部分の下のＬＥＤスタックの第１の領域におけるそれぞれのＩＩＩ族窒化物層の抵抗率よりも相対的に高い抵抗率を有するように、ＬＥＤスタック表面の第２の部分をポイズニングプロセスに供することとを含む。
本発明者らは、ポイズニングプロセスを使用して、堆積されたままのＬＥＤスタックの領域の抵抗率を変更することができることを認識した。ＬＥＤスタック表面の一部をマスキングすることによって、ＬＥＤスタック表面のマスキングされた第１の部分の下のＬＥＤスタックの領域は、ポイズニングプロセスの影響を実質的に受けない。したがって、ポイズニングプロセス後、ＬＥＤスタック表面の第１の部分の下のＬＥＤスタックの第１の領域の局所抵抗率は、ＬＥＤスタック表面の第２の部分の下の第２の領域のＬＥＤスタックの局所抵抗率よりも低い。すなわち、ポイズニングプロセスは、少なくとも１つの層の第２の領域が上記層の第１の領域よりも大きくなるように、ＬＥＤスタックの複数の層のうちの少なくとも１つの抵抗率を変更する。ＬＥＤスタックの第２の領域の抵抗率を変更することにより、使用中にＬＥＤ内の電流閉じ込めを改善することができる。
例えば、いくつかの実施形態では、電流閉じ込めは、ＬＥＤの中央領域に向かって、ＬＥＤの側壁領域から離れるように増加されてもよい。ＬＥＤの側壁領域は、漏れ電流を受けやすい可能性がある。電流を側壁領域から遠ざけて閉じ込めることによって、ＬＥＤの側壁領域における漏れ電流の影響を低減または排除することができる。したがって、いくつかのＬＥＤでは、電流閉じ込めを増加させることにより、ＬＥＤの光抽出効率を改善することができる。
いくつかのＬＥＤでは、色変換層を設けることもできる。典型的には、ＬＥＤからの光は色変換層に向けられる。ＬＥＤに側壁漏れ電流が存在する結果として、ＬＥＤによって出力される光の強度がＬＥＤの発光面全体にわたってほぼ均一にならなくなる可能性がある。したがって、ＬＥＤによって出力される光は、「ホットスポット」 をもたらし得る。ホットスポットは、発光面全体にわたってＬＥＤによって出力される光の平均強度に対して高い強度で光が出力される発光面の領域である。ホットスポットは、光の強度が高いため、色変換材料の機能性を経時的に低下させる可能性がある。したがって、本開示の目的は、本開示のＬＥＤ前駆体から形成されたＬＥＤにおけるホットスポットの存在を低減することである。
ポイズニングプロセスは、より高い抵抗率のＬＥＤ内の領域の形成を通じて側壁漏れ電流を減少させることが理解されよう。さらに、ポイズニングプロセスは、ＬＥＤスタックを通る電流の分布を改善する目的で、ＬＥＤスタック内に抵抗率のより高い１つ以上の領域を形成するために使用することができる。これにより、使用時にＬＥＤの発光面全体にわたる光束の分布が改善され、それによってホットスポットの形成が低減または排除される。したがって、本開示によるＬＥＤ前駆体を使用して、ＬＥＤの色変換材料の寿命を改善することができる。
いくつかの実施形態では、ＬＥＤスタック表面の第１の部分をマスキングすることは、ＬＥＤスタック表面の第１の部分上に接触層を選択的に形成することを含む。このように、第１の態様による方法は、ポイズニングプロセスのための自己整合マスクとして接触層を使用する。
いくつかの実施形態では、ＬＥＤスタックを形成することは、基板上にＩＩＩ族窒化物を含む第１の半導体層を形成することと、第１の半導体層上にＩＩＩ族窒化物を含む活性層を形成することと、活性層上にＩＩＩ族窒化物を含むｐ型半導体層を形成することとを含む。ｐ型半導体層の活性層とは反対側のｐ型半導体層の主面は、ＬＥＤスタックのＬＥＤスタック表面を提供する。
いくつかの実施形態では、ポイズニングプロセスは、ｐ型半導体層の第２の部分の抵抗率を選択的に増加させる。したがって、ポイズニングプロセスは、ＬＥＤスタック表面の第２の部分を形成するｐ型半導体層の第２の部分の抵抗率を増加させる表面処理プロセスであり得る。
いくつかの実施形態では、ＬＥＤスタックの第２の領域は、活性層の第２の領域を含み、ＬＥＤスタックの第１の領域は、活性層の第１の領域を含む。例えば、いくつかの実施形態では、ＬＥＤスタックのポイズニングした第２の領域は、ＬＥＤスタック表面からｐ型半導体層の第２の領域を通じて活性層の第２の領域まで延在してもよい。したがって、ＬＥＤスタックの（ポイズニングした）第２の領域は、ｐ型半導体層および活性層の第２の領域を含む連続領域であってもよい。ポイズニングプロセスが活性層に影響を及ぼす実施形態では、活性層への側壁漏れ電流を低減することができ、それによってＬＥＤ内の電流閉じ込めを改善することができる。
いくつかの実施形態では、ＬＥＤスタックの第２の領域は、第１の半導体層の第２の領域を含み、ＬＥＤスタックの第１の領域は、第１の半導体層の第１の領域を含む。例えば、いくつかの実施形態では、ＬＥＤスタックのポイズニングした第２の領域は、ＬＥＤスタック表面からｐ型半導体層および活性層の第２の領域を通じて第１の半導体層の第２の領域まで延在してもよい。したがって、ＬＥＤスタックの（ポイズニングした）第２の領域は、ｐ型半導体層、活性層、および第１の半導体層の第２の領域を含む連続領域であってもよい。
ＬＥＤスタックの第２の領域は、ＬＥＤスタックの発光面／基板表面に垂直な方向とほぼ位置整合した方向に延在することが理解されよう。したがって、第２の領域内のＬＥＤスタックの層は、ＬＥＤスタック表面の第２の部分によって画定される断面積を有する柱を形成する。
いくつかの実施形態では、ＬＥＤスタック表面の第２の部分は、ＬＥＤスタック表面の第１の部分を取り囲む。したがって、ＬＥＤスタック表面の第２の部分は、ＬＥＤスタックの側壁領域からの漏れ電流をさらに低減するように、ＬＥＤスタック表面の第１の部分に対して配置されてもよい。
いくつかの実施形態では、ＬＥＤスタック表面の第１の部分をマスキングすることは、ＬＥＤスタック表面の複数の第２の部分を画定するために複数の第１の部分をマスキングすることを含み、任意選択的に、ＬＥＤスタック表面の複数の第２の部分は、環状または格子状パターンに配置される。このように、ＬＥＤスタック表面は、ポイズニングプロセスの前に、ＬＥＤの発光面上のホットスポットの発生をさらに低減するように構成されたパターンによってパターン化することができる。
いくつかの実施形態では、ＬＥＤスタック表面の第１の部分および第３の部分が覆われ、ＬＥＤスタック表面の第２の部分が露出するように、ＬＥＤスタック表面の第１の部分が接触層によってマスクされ、ＬＥＤスタック表面の第３の部分がマスキング層によってマスクされる。したがって、いくつかの実施形態では、接触層をマスキング層と組み合わせて使用して、ポイズニングプロセスに供されるＬＥＤスタック表面の第２の部分を画定することができる。例えば、いくつかの実施形態では、マスキング層および接触層は、環状または格子状パターンを有するＬＥＤスタック表面の１つ以上の第２の部分を画定するために、ＬＥＤスタック表面上に形成される。
いくつかの実施形態では、ポイズニングプロセスは、ＬＥＤスタック表面の第２の部分を、水素イオンを含むプラズマに曝露することを含む。他の実施形態では、他のタイプのプラズマが使用されてもよい。別の実施形態では、イオン注入プロセスを使用して、所望の領域のＬＥＤスタックをポイズニングすることができる。
いくつかの実施形態では、ＬＥＤスタックは、基板表面に垂直な平面内に規則的な台形断面を有する柱を含む。規則的な台形断面を有するＬＥＤスタックを形成することにより、ＬＥＤスタックは、ＬＥＤの基板／発光面に対して傾斜した側壁（傾斜側壁）を含むことができる。いくつかの実施形態では、ＬＥＤスタックの傾斜側壁領域は、ＬＥＤスタックのメサ部分に対して増加した抵抗率を有することができる。したがって、ＬＥＤスタックを通る電流は、一般に、ＬＥＤスタックのメサ部分に閉じ込めることができる。傾斜側壁はまた、ＬＥＤスタックの発光面に向かって光を内部反射することによって、ＬＥＤスタックの活性層で生成された光の光抽出効率を改善することができる。
いくつかの実施形態では、ＬＥＤスタックを形成することは、基板の基板表面上に第１の半導体層を形成することであって、第１の半導体層は、第１の半導体層の、基板とは反対の側に成長表面を有する、第１の半導体層を形成することと、第１の半導体層の成長表面がメサ表面およびバルク半導体表面を含むように、第１の半導体層の一部を選択的に除去してメサ構造を形成することと、第２の半導体層がメサ表面およびバルク半導体表面を覆うように、第１の半導体層の成長表面上にＩＩＩ族窒化物を含む第２の半導体層をモノリシックに形成することとを含む。活性層およびｐ型半導体層は、第２の半導体層上に形成される。したがって、ＬＥＤスタックは、ＬＥＤスタックの他の層が上に過成長しているメサ構造を組み込むことができる。メサ構造の上に活性層を過成長させることによって、メサ構造と位置整合し、ＬＥＤ構造の側壁領域から離れた活性層の領域内に、電荷キャリアをさらに閉じ込めることができる。
いくつかの実施形態において、第２の半導体層は、第１の半導体層の成長表面上に形成されて、第１の半導体層のメサ表面上の第２の半導体層の第１の部分と、第１の半導体層のバルク半導体表面上の第２の半導体層の第２の部分との間に延在する傾斜側壁部分を提供する。いくつかの実施形態では、第１の半導体層は、ｎ型ドープ半導体（すなわち、ｎ型ドープＩＩＩ族窒化物半導体）であってもよい。いくつかの実施形態では、第２の半導体層は、ｎ型ドープ半導体（すなわち、ｎ型ドープＩＩＩ族窒化物半導体）であってもよい。例えば、第１の半導体層および第２の半導体層は、実質的に同じＩＩＩ族窒化物から形成されてもよい。いくつかの実施形態では、第２の半導体層は、実質的に非ドープの半導体（すなわち、意図的なドーパントを一切含まないＩＩＩ族窒化物半導体）であってもよい。
いくつかの実施形態では、ＬＥＤスタックの第２の領域は、第２の半導体層の第２の領域を含み、ＬＥＤスタックの第１の領域は、第２の半導体層の第１の領域を含む。例えば、いくつかの実施形態では、ＬＥＤスタックのポイズニングした第２の領域は、ＬＥＤスタック表面からｐ型半導体層および活性層の第２の領域を通じて第２の半導体層の第２の領域まで延在してもよい。したがって、ＬＥＤスタックの（ポイズニングした）第２の領域は、ｐ型半導体層、活性層、および第２の半導体層の第２の領域を含む連続領域であってもよい。
いくつかの実施形態では、基板上に第１の半導体層を形成することは、基板表面上にＩＩＩ族窒化物を含む第１の半導体副層を形成することと、第１の半導体副層上に誘電体副層を形成することであって、誘電体副層は、誘電体副層の厚さを貫通する開口を画定する、形成することと、誘電体副層上にＩＩＩ族窒化物を含む第２の半導体副層を形成することとを含む。メサ構造を形成するために第１の半導体層の一部を選択的に除去することは、誘電体副層の開口と位置整合されたメサ構造を形成するために第２の半導体副層の一部を選択的に除去することを含む。したがって、電流が流れることができる開口を含むさらなる絶縁副層がＬＥＤスタックのｎ型側に含まれてもよい。開口は、メサに向かって側壁領域から離れるＬＥＤスタックの電流閉じ込めをさらに改善するために設けられてもよい。
いくつかの実施形態では、ＬＥＤスタックの活性層は、可視光を出力するように構成されている複数の量子井戸層を備える。例えば、ＬＥＤスタックの活性層は、少なくとも４２０ｎｍのピーク波長を有する光を出力するように構成されてもよい。ＬＥＤスタックの活性層は、６５０ｎｍ以下のピーク波長を有する光を出力するように構成されてもよい。このように、ＬＥＤスタックは、一般に青色、緑色または赤色である可視光を出力するように構成されてもよい。特に、活性層は、少なくとも４２５ｎｍかつ４９０ｎｍ以下の波長を有する可視光を出力するように構成されてもよい。
いくつかの実施形態では、ＬＥＤ前駆体はマイクロＬＥＤ前駆体であり、ＬＥＤスタックは、基板上に１００μｍ×１００μｍ以下、または１０μｍ×１０μｍ以下の表面積を有する。したがって、第１の態様の方法に従ってマイクロＬＥＤ前駆体を形成することができる。複数のＬＥＤ前駆体またはマイクロＬＥＤ前駆体が、基板上にアレイとして形成されてもよいことが理解されよう。そのような前駆体をさらに処理して、複数のＬＥＤ／マイクロＬＥＤを含むディスプレイを形成することができる。
本開示の第２の態様によれば、ＬＥＤ前駆体が提供される。ＬＥＤ前駆体は、ＬＥＤスタックを含む。ＬＥＤスタックは複数のＩＩＩ族窒化物層を備える。ＬＥＤスタックは、ＬＥＤスタックの発光面に対してＬＥＤスタックの反対の側に形成されたＬＥＤスタック表面を含む。ＬＥＤスタック表面の第１の部分は、第１の抵抗率を有するＬＥＤスタック表面の下のＬＥＤスタックの複数の層のうちの少なくとも１つの第１の領域を画定する。ＬＥＤスタック表面の第２の部分は、ＬＥＤスタック表面の下のＬＥＤスタックの第２の領域を画定し、ＬＥＤスタックのそれぞれの層の抵抗率は、ＬＥＤスタックの第１の領域に対して増加する。
第２の態様によるＬＥＤ前駆体は、本開示の第１の態様による方法によって形成されてもよい。したがって、ＬＥＤスタックの第２の領域は、第２の領域の抵抗率が増加するポイズニングプロセス後に形成され得る。したがって、第２の態様のＬＥＤ前駆体は、本開示の第１の態様の上記の特徴のすべてを組み込むことができる。
いくつかの実施形態では、ＬＥＤ前駆体は、ＬＥＤスタック表面の第１の部分に形成された接触層をさらに備える。したがって、接触層は、ＬＥＤスタック表面の第１の部分および第２の部分を画定するための自己整合マスクとして機能することができる。いくつかの実施形態では、接触層は、ＬＥＤスタック表面の第１の部分と、ＬＥＤスタック表面の第２の部分の少なくとも一部とを覆うように形成されてもよい。
いくつかの実施形態では、ＬＥＤスタックは、ＬＥＤスタックの発光面を提供するＩＩＩ族窒化物を含む第１の半導体層と、ＩＩＩ族窒化物を含み、第１の半導体層上に設けられる活性層と、ＩＩＩ族窒化物を含み、活性層上に設けられるｐ型半導体層とを備える。ｐ型半導体層の活性層とは反対側のｐ型半導体層の主面は、ＬＥＤスタックのＬＥＤスタック表面を提供する。
いくつかの実施形態では、ＬＥＤ前駆体はマイクロＬＥＤであり、ＬＥＤスタックは、基板上に１００μｍ×１００μｍ以下の表面積を有する。いくつかの実施形態において、複数のＬＥＤ前駆体またはマイクロＬＥＤ前駆体が、基板上にアレイとして形成されてもよい。そのような前駆体をさらに処理して、複数のＬＥＤ／マイクロＬＥＤを含むディスプレイを形成することができる。
本開示の第３の態様によれば、ＬＥＤを提供することができる。ＬＥＤは、発光面からポンプ光波長を有するポンプ光を放出するように構成されたＬＥＤ層を含む。ＬＥＤ層は、本開示の第２の態様によるＬＥＤ前駆体を含む。ＬＥＤはまた、ＬＥＤ層の発光面上に設けられたコンテナ層を含む。コンテナ層は、コンテナ層の、発光面とは反対の側にコンテナ表面を有する。コンテナ表面は、コンテナ層を貫通してＬＥＤ層の発光面までのコンテナ容積を画定する開口部を含む。ＬＥＤはまた、コンテナ容積内に設けられた色変換層も備える。色変換層は、ポンプ光を吸収し、ポンプ光波長よりも長い変換光波長の変換光を放出するように構成される。ＬＥＤはまた、開口部の上のコンテナ表面に設けられたレンズであって、レンズの、色変換層とは反対の側に凸面を有するレンズも備える。
したがって、光束の分布の改善に起因してホットスポットが低減された、色変換層を含むＬＥＤが提供される。したがって、本開示の第３の態様の色変換層は、改善された寿命を有することができる。
いくつかの実施形態では、第３の態様のＬＥＤは、ＬＥＤアレイ（すなわち、複数のＬＥＤ）として提供されてもよい。したがって、複数のＬＥＤ前駆体をＬＥＤ層に設けることができ、複数のコンテナ容積を設けることができる。さらなる色変換層が、複数のコンテナ容積のうちのさらなるコンテナ容積内に設けられてもよく、さらなる色変換層は、ポンプ光を吸収し、第１の変換光波長よりも長い第２の変換光波長の第２の変換光を放出するように構成される。レンズは、さらなるコンテナ容積の上に設けられてもよい。したがって、異なる色（例えば、赤、緑、青）を有するＬＥＤのアレイを設けることができる。
図面の簡単な説明
ここで、本開示を、以下の非限定的な図面に関連して説明する。本開示のさらなる利点は、図面と併せて考慮すると、詳細な説明を参照することによって明らかである。
メサ構造を含む第１の半導体層が設けられる、本開示の一実施形態による方法の中間ステップの図である。 過成長した第２の半導体層を有する第１の半導体層が設けられる、本開示の一実施形態による方法の中間ステップの図である。 ＬＥＤスタックが基板上に設けられる、本開示の一実施形態による方法の中間ステップの図である。 本開示の一実施形態による、ポイズニングプロセスを受けているＬＥＤスタックの第１の断面Ａ－Ａ’の図である。 本開示の一実施形態による、ポイズニングプロセスを受けているＬＥＤスタックの第２の断面Ａ－Ａ’の図である。 ＬＥＤスタック表面の平面図である。 格子状パターンを有するＬＥＤスタック表面の平面図である。 環状パターンを有するＬＥＤスタック表面の平面図である。 本開示の一実施形態によるバックプレーンエレクトロニクス基板に接合されたＬＥＤの図である。 マスキング層を使用してＬＥＤスタック表面の複数の第１の部分を画定したＬＥＤ前駆体の一実施形態を示す図である。 絶縁副層を有するＬＥＤ前駆体の断面図である。 絶縁副層を有するＬＥＤ前駆体のさらなる断面図である。 本開示の一実施形態による色変換層を含むＬＥＤアレイの図である。
詳細な説明
本開示の第１の態様によれば、発光ダイオード（ＬＥＤ）前駆体１、および、発光ダイオード前駆体１を形成する方法が提供される。
本開示の一実施形態によるＬＥＤ前駆体１は、基板１０と、ＬＥＤスタック１２と、接触層１４とを備える。接触層１４は、接触層１４が接触層の下のＬＥＤスタック１２の第１の領域を画定するように、ＬＥＤスタック１２の第１の部分を覆うＬＥＤスタック表面の第１の部分１５ａに設けられる。ＬＥＤスタック表面の第２の部分１５ｂは、ＬＥＤスタック表面１５の第２の部分の下のＬＥＤスタック１２の第２の領域を画定する。ＬＥＤスタック１２の第２の領域において、ＬＥＤスタックの複数の層のうちの少なくとも１つの抵抗率は、ＬＥＤスタックの第１の領域におけるＬＥＤスタック１２のそれぞれの層の抵抗率に対して増加している。
いくつかの実施形態では、ＬＥＤ前駆体はマイクロＬＥＤ前駆体であってもよく、ＬＥＤスタックは、基板１０上に１００μｍ×１００μｍ以下、または１０μｍ×１０μｍ以下の表面積を有する。
基板１０は、ＩＩＩ族窒化物電子デバイスの形成に適した任意の基板１０であってもよい。例えば、基板１０は、サファイア基板であってもよく、または、シリコン基板であってもよい。基板１０は、ＩＩＩ族窒化物層の形成に適した基板表面を提供するように構成された１つ以上のバッファ層を備えることができる。
ＬＥＤスタック１２は、複数の層を含む。ＬＥＤスタック１２の各層は、ＩＩＩ族窒化物を含む。いくつかの実施形態では、ＬＥＤスタックは、第１の半導体層、活性層、およびｐ型半導体層を含む。ＬＥＤスタック１２は、可視光を生成することができるＩＩＩ族窒化物半導体接合を提供するように構成される。ＬＥＤスタックのＩＩＩ族窒化物層は、様々な構成で提供されてもよい。ここで、ＬＥＤスタック１２を形成するための方法の可能な一例を、図１～図４を参照して説明する。ＬＥＤスタック１２を形成する方法のさらなる詳細は、英国特許第１９１２８５３．７号にも見出すことができる。
図１に示すように、その上にＬＥＤを形成するための基板１０を設けることができる。基板は、ＩＩＩ族窒化物光電子デバイスの形成に適した任意の基板１０であってもよい。
基板表面上に第１の半導体層２０を形成することができる。第１の半導体層２０はＩＩＩ族窒化物を備える。いくつかの実施形態では、第１の半導体層２０は、ｎ型ドープされてもよい。他の実施形態では、第１の半導体層２０は意図的にドープされなくてもよい。
例えば、図１の実施形態では、第１の半導体層２０はＧａＮを備える。ＧａＮは、適切なドーパント、例えばＳｉまたはＧｅを使用してｎ型ドープされてもよい。第１の半導体層２０は、ＩＩＩ族窒化物薄膜を製造するための任意の適切なプロセス、例えば、有機金属化学気相成長（ＭＯＣＶＤ）または分子線エピタキシ（ＭＢＥ）を使用して堆積されてもよい。第１の半導体層２０は、基板１０に対して第１の半導体層２０の反対側の、第１の半導体層２０の表面である第１の表面を有する。第１の表面は、ＬＥＤ構造の層が上に堆積される成長表面２２の少なくとも一部分を形成するために使用される。
いくつかの実施形態では、第１の半導体層２０は、基板１０の表面に平行に設けられた（０００１）結晶面を有する基板上に形成されてもよい。
第１の半導体層２０の成長表面２２は、その後、選択的除去プロセスを用いて成形されてもよい。したがって、第１の半導体層２０の成長表面２２がメサ表面２５およびバルク半導体層表面２６を備えるように、第１の半導体層２０の部分が選択的に除去されて、メサ構造２４が形成される。
例えば、図１において、成長表面２２は、エッチングプロセスを使用して成形することができる。エッチングプロセスにおいて、メサ画定マスク層（図示せず）を、第１の半導体層２０の第１の表面上に堆積することができる。メサ画定マスク層は、成長表面のメサ表面２５を形成するように意図された第１の半導体層２０の部分をマスクするように構成される。次いで、典型的にはＣｌ２系ガスを使用する誘導結合プラズマシステムにおいて、ドライエッチングプロセスを使用して、第１の半導体層２０のマスクされていない部分を選択的に除去することができる。エッチャントは、第１の半導体層２０の一部分をエッチング除去して、第１の半導体層２０のバルク半導体層表面２６を露出させることができる。すなわち、エッチャントは、第１の半導体層２０の厚さを完全にエッチングして基板１０を下方に露出させなくてもよい。次いで、メサ画定マスク層を第１の半導体層から除去することができる。上記のプロセスに従うことによって、第１の半導体層２０は、例えば図１に示すように、バルク半導体層表面２６上にモノリシックに設けられたメサ構造２４を提供するように成形することができる。
いくつかの実施形態では、第１の半導体層２０のメサ表面２５部分は選択的に除去されなくてもよい。したがって、基板１０に対するメサ表面２５の配向は、選択的除去ステップ後に不変であり得る。したがって、メサ表面２５は、基板の表面に平行であり得る。いくつかの実施形態では、バルク半導体表面２６も基板１０と実質的に平行になるように、第１の半導体層がエッチングされる。したがって、第１の半導体層２０のメサ表面２５およびバルク半導体表面２６は両方とも、互いに実質的に平行な表面であり得る。いくつかの実施形態では、メサ表面２５およびバルク半導体表面２６は、第１の半導体層２０を形成するＩＩＩ族窒化物の（０００１）面に配向することができる。
図１において、メサ構造２４は、バルク半導体表面２６およびメサ表面２５に対して実質的に垂直な側壁を含む。他の実施形態では、メサ構造２４は、傾斜側壁を有して形成されてもよい。例えば、異なるエッチャントを使用して、選択的除去プロセス中に形成される側壁の形状を制御することができる。
次に、ＬＥＤスタック１２の追加の層を、第１の半導体層２０の成長表面２２上にモノリシックに形成することができる。ＬＥＤスタック１２の追加の層は、メサ表面２５およびバルク半導体層表面２６を覆う。したがって、ＬＥＤスタック１２は複数の層を備え、各層はＩＩＩ族窒化物を備える。いくつかの実施形態では、ＩＩＩ族窒化物は、ＡｌＩｎＧａＮ、ＡｌＧａＮ、ＩｎＧａＮおよびＧａＮのうちの１つ以上を備える。
ＬＥＤスタック１２をモノリシックに形成することは、単一部品としてＬＥＤ構造を形成することを指す。すなわち、ＬＥＤスタック１２の追加の層は、第１の半導体層２０の成長表面上に単一部品として形成される。
本開示の一実施形態では、図２に示すように、第２の半導体層３０を第１の半導体層２０上に堆積させることができる。第２の半導体層３０は、基板１０に対して第１の半導体層２０の反対側で、第１の半導体層２０上に形成される。したがって、第２の半導体層３０は、モノリシックＬＥＤ構造の複数の層のうちの第１の層を形成する。参考までに、図２は、図１の成長表面２２の輪郭を破線として概略的に示している。
第２の半導体層３０は、ＩＩＩ族窒化物を成長させるための任意の適切な成長方法によって成長表面２２上に形成されてもよい。図２の実施形態では、第２の半導体層３０は、成長表面２２の上にモノリシックに形成される（すなわち、過成長方法）。第２の半導体層３０は、成長表面２２の実質的に全体を覆う連続層として形成されてもよい。第２の半導体層３０は、ＩＩＩ族窒化物薄膜を製造するための任意の適切なプロセス、例えば、有機金属化学気相成長（ＭＯＣＶＤ）または分子線エピタキシ（ＭＢＥ）を使用して堆積されてもよい。
第２の半導体層３０はＩＩＩ族窒化物を備える。図２の実施形態では、第２の半導体層３０はＧａＮを備える。第２の半導体層は、ｎ型ドープされていてもよい。ＧａＮは、適切なドーパント、例えばＳｉまたはＧｅを使用してｎ型ドープされてもよい。図２の実施形態では、第２の半導体層３０は意図的にドープされていない。したがって、第２の半導体層３０は、（実質的に）ドープされていない層であってもよい。実質的にドープされないことにより、ＩＩＩ族窒化物層は、有意な量のドーパント元素を含まないが、製造プロセスの結果としていくらかの不純物が存在し得ることが理解される。したがって、実質的にドープされていないＩＩＩ族窒化物は、意図的にドープされなくてもよい。
第１の半導体層２０上に第２の半導体層３０を成長させることにより、第２の半導体層は、第１の半導体層２０の結晶構造に対応する結晶構造を有することができる。例えば、第１の半導体層２０のメサ表面２５がＩＩＩ族窒化物の（０００１）面に配向している場合、第２の半導体層３０も同様の結晶方位で成長することができる。
図２の実施形態では、第２の半導体層３０は、成長表面２２上に形成されて、第１の半導体層のメサ表面２５上の第２の半導体層の第１の部分３４と、第１の半導体層のバルク半導体表面２６上の第２の半導体層の第２の部分３６との間に延在する傾斜側壁部分３２を提供する。したがって、第２の半導体層３０を第１の半導体層２０のメサ構造２４上に過成長させて、第２の半導体層のメサ表面３５を備え、傾斜側壁部分３３によって囲まれたＩＩＩ族窒化物半導体層を提供することができる。このように、第２の半導体層３０は、基板１０の基板表面上に形成されて、基板表面に平行な（ｎ型）メサ表面３５と、基板表面に対して傾斜したｎ型メサ表面３５を囲む（ｎ型）側壁面３３とを画定してもよい。
したがって、第２の半導体層３０は、基板に垂直な規則的な台形断面を有する柱を形成するためにメサ構造２４上に過成長することができ、第２の半導体層のメサ表面３５は台形断面の実質的に平坦な上面を形成する。第２の半導体層のメサ表面３５は、層が上に形成される基板表面に平行な面に配向することができる。
「規則的な台形断面」 とは、柱が底部よりも頂部で狭く、傾斜した直線状の側面を有して、実質的に平坦な上面を有することを意味する。これは、円錐台形状、またはより大きい可能性として、３つ以上の側面、典型的には６つの側面を有する切頭角錐形状をもたらし得る。「規則的な台形断面」 という記載は、メサ構造２４の上に成長した第２の半導体層の第１の部分３４を参照する。第２の半導体層３４の第１の部分は、第２の半導体層の、メサ構造２４とは反対側の表面を含む。第２の半導体層表面の第１の部分３５は、メサ表面２４とほぼ平行である。台形断面は、第２の半導体層の連続した平面部分の上に延在する第２の半導体層の不連続部分である。柱の台形断面の先細の側面が、本明細書においては側壁部分３３として参照される。
いくつかの実施形態では、柱の側壁部分３３は、第１の半導体層に平行な面に対して実質的に一定の角度（α）を有する。すなわち、柱の側面と第１の半導体に平行な面との間の角度は大きく変化しない。例えば、角度αは５０°～７０°であり、より好ましくは５８°～６４°であり、最も好ましくは約６２°である。
したがって、いくつかの実施形態では、柱の側壁部分３３は、第１の半導体層２０の結晶構造の（０００１）面に対して傾斜することができる。傾斜側壁は、ＳＡＧによって生成される構造と同様に、一般に、ウルツ鉱型結晶の
Figure 2023507445000003
に沿って配向され、ｃ面（半極性面）と比較して低減した分極場を呈する。
いくつかの実施形態では、第２の半導体層３０の柱は、切頭六角錐である。
このとき、図２に示すように、第２の半導体層３０上に活性層４０を形成することができる。活性層４０は、モノリシックＬＥＤ構造の一部分として第１の波長の光を生成するように構成されている。
図２の実施形態では、活性層４０は、１つ以上の量子井戸層（図示せず）を備えることができる。したがって、活性層４０は多重量子井戸層であってもよい。複数の量子井戸層は、可視光を出力するように構成されている。活性層４０内の量子井戸層は、ＩＩＩ族窒化物半導体、好ましくはＩｎを備えるＩＩＩ族窒化物合金を備えることができる。例えば、図２の実施形態では、活性層４０は、ＧａＮとＩｎｚＧａ１－ｚＮとが交互になった層を備えることができ、０＜Ｚ≦１である。量子井戸層の厚さおよびＩｎ含有量は、活性層によって生成される光の波長を制御するために制御され得る。活性層４０は、第２の半導体層３０の露出表面の相当部分（例えば、すべて）を覆う連続層として形成されてもよい。活性層４０は、ＩＩＩ族窒化物薄膜を製造するための任意の適切なプロセス、例えば、有機金属化学気相成長（ＭＯＣＶＤ）または分子線エピタキシ（ＭＢＥ）を使用して堆積されてもよい。
第２の半導体層３０上への活性層４０の堆積は、メサ表面２５上に設けられた第２の半導体層の第１の部分３５上では比較的高い堆積速度で、かつ傾斜側壁３３上では著しく低い堆積速度で行われ得る。この効果は、様々な表面の異なる結晶面配向から生じ、傾斜側壁３３上よりもメサ表面２５、３５の上がより厚い活性層４０をもたらす。この効果は、英国特許第１８１１１０９．６号明細書にさらに詳細に記載されている。
次いで、ＬＥＤスタック１２のさらなる層を、第２の半導体層３０に対して活性層４０の反対側で、活性層４０上に堆積させることができる。図３は、ＬＥＤスタック１２を構成する複数の層の一例を示す。ＬＥＤスタック１２の複数の層は、各々、連続層として形成されてもよい。
図３の実施形態では、非ドープＧａＮを備える第２の半導体層３０が第１の半導体層２０上に形成される。図３の第１の半導体層は、ｎ型ドープＧａＮを備える。第２の半導体層３０の上には、上述したように、活性層４０が設けられている。
図３の実施形態では、活性層４０上に電子ブロック層５０が設けられている。電子ブロック層５０は、第２の半導体層３０が設けられた活性層４０の側面とは反対側で、活性層４０の側面上に設けられている。電子ブロック層５０はＩＩＩ族窒化物を備える。電子ブロック層５０は、活性層４０の露出表面の相当部分（例えば、すべて）を覆う連続層として形成されてもよい。電子ブロック層５０は、活性層３０からモノリシックＬＥＤ構造のｐ型半導体層６０への電子の流れを低減するように構成される。例えば、図３の実施形態では、電子ブロック層５０はＡｌｘＧａ１－ｘＮを備えることができる。適切な電子ブロック層５０のさらなる詳細は、少なくともＳｃｈｕｂｅｒｔ，Ｅ．（２００６）．Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅｓ．Ｃａｍｂｒｉｄｇｅ：Ｃａｍｂｒｉｄｇｅ Ｕｎｉｖｅｒｓｉｔｙ Ｐｒｅｓｓに見出すことができる。
図３に示すように、活性層４０の上には、ｐ型半導体層６０が設けられている。ｐ型半導体層６０は、活性層４０が設けられた電子ブロック層５０の側面とは反対側で、電子ブロック層５０の側面上に設けられている。ｐ型半導体層６０はＩＩＩ族窒化物を備える。ｐ型半導体層は、適切な電子受容体、例えばＭｇでドープされる。ｐ型半導体層６０は、活性層４０（または存在する場合は電子ブロック層５０）の露出表面の相当部分（例えば、すべて）を覆う連続層として形成されてもよい。
したがって、ｐ型半導体層６０は、メサ構造２４と実質的に位置整合された第１の部分６４を備えてもよい。すなわち、ｐ型半導体層の第１の部分６５の表面は、メサ表面２５の上に位置整合されて設けられている（すなわち、それぞれの表面の中心が位置整合されている）。ｐ型半導体層６０はまた、メサ表面２４から離れたバルク半導体表面２６の少なくとも一部分を覆う第２の部分６６を備える。ｐ型半導体層の第２の部分６６は、バルク半導体表面２６に対してｐ型半導体層６０の反対側でバルク半導体表面と位置整合した表面６７を含む。ｐ型半導体層の傾斜側壁部分６２は、ｐ型半導体層の第１の部分６４と第２の部分６６との間に延在する。
したがって、複数のＩＩＩ族窒化物層を含むＬＥＤスタック１２を基板１０上に製造することができる。無論、上記の方法は、本開示によるＬＥＤスタック１２を形成する方法の一例にすぎないことが理解されよう。ＬＥＤスタック１２を形成するための適切な方法の別の例は、英国特許第１８１１１０９．６号に記載されている。上記の説明から理解されるように、ＬＥＤスタック１２は、ほぼ円柱形状を有するように形成されてもよい。すなわち、柱は、基板１０から基板にほぼ垂直な方向に延在する。柱は、一般に台形（例えば、規則的な台形断面）である基板表面に垂直な平面内の断面を有することができる。例えば、図１～図３の方法に従って形成されたＬＥＤスタック１２は、規則的な台形断面を含む。
ＬＥＤスタック１２の形成に続いて、ＬＥＤスタック１２上に接触層１４が形成される。例えば、図４に示すように、図３に示す実施形態のＬＥＤスタック表面１５の第１の部分上に接触層１４を形成することができる。より具体的には、接触層１４は、ｐ型半導体層６５ａの第１の部分の表面の第１の副部上に形成されてもよい（すなわち、ｐ型半導体層６５のメサ表面を部分的にのみ覆う）。接触層１４は、ＬＥＤスタック表面の第２の部分１５ｂを覆っていない。したがって、ＬＥＤスタック表面１５ｂの第２の部分は露出したままであってもよい。図４では、接触層１４によって覆われていないｐ型半導体層６５ｂの第１の部分の表面の第２の部分が露出している。
接触層１４は、ＬＥＤスタック１２への電気接点を形成するように構成される。例えば、図４の実施形態では、接触層１４は、ｐ型半導体層６０に対する抵抗接点を形成するように構成される。接触層１４は、ＬＥＤスタック１４に対する抵抗接点を形成するのに適した材料を含むことができる。例えば、図４の実施形態では、接触層は、Ｔｉ、Ａｌ、Ｎｉ、Ｐｄ、ＩＴＯなどの金属を含んでもよい。
接触層の形成に続いて、ＬＥＤスタック表面の露出した第２の部分１５ｂを、ポイズニングプロセスに供することができる。ポイズニングプロセスは、ＬＥＤスタック表面の露出した第２の部分１５ｂの下の領域におけるＬＥＤスタック１２の層のうちの少なくとも１つの抵抗率を選択的に増加させるように構成される。
いくつかの実施形態では、ポイズニングプロセスは、ＬＥＤスタック表面の露出した第２の部分１５ｂを表面処理に供することを含む。表面処理プロセスは、ｐ型半導体層６０内の正孔の補償によってｐ型半導体層６０の抵抗率を選択的に増加させることができる。例えば、ＬＥＤスタックの露出した第２の部分１５ｂ（すなわち、プラズマ処理プロセスに対するｐ型半導体層６５ｂの曝露部分）の曝露は、ｐ型半導体層６０内の正孔を補償することができる。ｐ型半導体層６０内の正孔の補償は、補償された領域内のｐ型半導体層の局所抵抗率を増加させ、一方、非露出領域（すなわち、ＬＥＤスタック表面１５ ａの第１の部分の下のｐ型半導体層の領域）の抵抗率はほぼ変化しないままである。適切なプラズマ処理プロセスは、水素プラズマ（すなわち、水素イオンを含むプラズマ）、ＣＦ４プラズマ、またはＣＨＦ４プラズマへの曝露を含む。他のプラズマ処理もまた、ＩＩＩ族窒化物における正孔の補償に適し得る。
ポイズニングプロセスは、ｐ型半導体層のみの抵抗率を増加させることに限定されず、ＬＥＤスタックの他の層の低効率も増加させる。例えば、いくつかの実施形態では、ＬＥＤスタックのポイズニングは、ＬＥＤスタック１２の層を貫通してもよい。したがって、いくつかの実施形態では、ＬＥＤスタックの第２の領域は、電子ブロック層５０、活性層４０、第２の半導体層３０、および第１の半導体層２０の第２の領域を含んでもよい。ポイズニングプロセスの条件（例えば、持続時間）に応じて、ポイズニングプロセスがＬＥＤスタック１２に貫入する深さを制御することができる。したがって、いくつかの実施形態では、ｐ型半導体層６０のみがポイズニングされる一方、他の実施形態では、ポイズニングプロセスは、例えば電子ブロック層５０、活性層４０、および第２の半導体層３０の第２の領域を含むＬＥＤスタックの第２の領域を画定することができる。特に、いくつかのＬＥＤスタックは、側壁領域と活性層４０との間で比較的高い漏れ電流を生じやすい。したがって、活性層４０の第２の領域をポイズニングすることによって、活性層から生じる側壁漏れ電流を低減することができ、それによってＬＥＤ内の電流閉じ込めを改善することができる。
いくつかの実施形態では、ポイズニングプロセスは、ＬＥＤスタック表面の露出した第２の部分１５ｂをイオン注入プロセスに供することを含んでもよい。接触層１４は、ＬＥＤスタック表面の第１の部分１５ａの下のＬＥＤスタック１２の領域のマスクとして機能する。したがって、イオン注入プロセスは、ＬＥＤスタック表面の露出した第２の部分１５ｂの下のＬＥＤスタック１２の領域のみに実質的に影響を及ぼし得る。イオン注入プロセスは、接触層１４によって覆われたＬＥＤスタック表面の第１の部分１５ａの下のＬＥＤスタック１２の領域に影響を与えなくてもよい。イオン注入プロセスは、イオンが注入されるＬＥＤスタック１２の層の抵抗率を増加させるイオンを注入することができる。イオン注入プロセスのエネルギーに応じて、イオンは、ｐ型半導体層６０の下のＬＥＤスタック１２の層に注入されてもよいことが理解されよう。したがって、第１の半導体層２０、第２の半導体層３０、活性層４０、または電子ブロック層５０のうちの少なくとも１つの領域の抵抗率は、ポイズニングプロセスによって増加され得る。
ＬＥＤスタックの領域の抵抗率を増加させるために、ＬＥＤスタック１２に様々なイオンを注入することができる。例えば、比較的高い抵抗率の領域を形成するのに適したイオンには、Ｈ、Ｎ、Ｈｅ、ＺｎまたはＣが含まれる。無論、本開示は上記の例に限定されず、他の原子または分子が使用されてもよい。
ポイズニングプロセスの結果として、ＬＥＤスタック１２の領域の抵抗率を増加させることができる。例えば、図４の実施形態では、ｐ型半導体層６０は水素プラズマに曝露される。堆積されたままのｐ型半導体層６０は、ｐ型ドープＧａＮを含む。堆積されたままのｐ型半導体層６０は、約０．５Ω・ｃｍの抵抗率を有することができる。ポイズニングプロセスに続いて、ＬＥＤスタック表面の露出した第２の部分１５ｂの下のｐ型半導体層６０の領域は、堆積時の抵抗率値の抵抗率の少なくとも１０倍の抵抗率増加を有することができる。例えば、約０．５Ω・ｃｍの抵抗率を有する堆積されたままのｐ型半導体層の場合、ポイズニングプロセスは、抵抗率を少なくとも５Ω・ｃｍに増加させることができる。いくつかの実施形態では、ポイズニングプロセスは、抵抗率を堆積されたままの抵抗率の値の１０，０００倍以下の低効率に増加させることができる。ｐ型半導体層の非露出領域、例えば、接触層１４の下のｐ型半導体層の領域は、堆積されたままの値からほぼ変化しない抵抗率を有することができる。
ＬＥＤスタック表面の露出領域１５ｂをポイズニングプロセスに供することによって、ＬＥＤスタック１２の第２の領域は、ＬＥＤスタックの第１の領域と比較して増加した局所抵抗率を有することができる。したがって、傾斜側壁に向かってＬＥＤスタック１２の局所抵抗率が増加する。したがって、ＬＥＤスタックの中央メサ部分から側壁領域への電流の流れが低減されるため、側壁領域を通る漏れ電流を低減することができる。
さらに、図４の実施形態では、ｐ型半導体層６２の傾斜側壁部分の表面６５ｃもまた、ポイズニングプロセスに曝露される。したがって、ＬＥＤスタックの傾斜側壁部分６２（典型的には、ＬＥＤスタック１２のメサ部分よりも高い堆積時の抵抗率を有する）もさらにポイズニングされる。したがって、ｐ型半導体層の傾斜側壁部分６５ｃもポイズニングプロセスに曝露することによって、側壁漏れ電流をさらに低減することができる。
図４の実施形態では、接触層１４によって覆われたＬＥＤスタック表面の第１の部分１５ ａのみが、ポイズニングプロセスに曝露されない。このように、ポイズニングプロセスに曝露されるＬＥＤスタック表面の第２の部分１５ｂは、ｐ型半導体層６５ｂの第１の部分の表面の第２の副部、ｐ型半導体層の傾斜側壁部分６５ｃの表面、およびｐ型半導体層の第２の部分６６の表面６７を含む。
ポイズニングプロセスに続いて、ＬＥＤスタック１２の側壁部分にパッシベーション層７０を堆積させて、ＬＥＤスタック表面１５ｃの表面状態を不動態化することができる。例えば、図５の実施形態では、ＬＥＤスタック１２を不動態化するために、ＬＥＤスタックの側壁およびバルク半導体領域上にパッシベーション層７０が堆積される。パッシベーション層は、典型的には、ＳｉＮまたはＳｉＯ２層などの誘電体層である。
図５の実施形態は、ＬＥＤスタック１２の側壁部分を覆うパッシベーション層７０のみを示しているが、パッシベーション層７０は、ＬＥＤスタック１２の他の表面を不動態化するために設けられてもよいことが理解されよう。いくつかの実施形態では、パッシベーション層７０は、ポイズニングプロセス後にＬＥＤスタック表面の第２の部分１５ｂまたは接触層１４の少なくとも一部を覆うように設けられてもよい。例えば、パッシベーション層７０は、ポイズニングプロセス後に、図４の実施形態のＬＥＤスタック表面１５および接触層１４の全体にわたって形成されてもよい。次いで、電気接点を形成するための接触層１４へのアクセスを提供するために、パッシベーション層７０の一部を選択的に除去することができる。
図６は、ＬＥＤ前駆体の上方からのＬＥＤスタック表面１５の平面図を示す。図６は、接触層１４およびＬＥＤスタック表面の露出した第２の部分１５ｂを含むＬＥＤスタック表面１５を示す。ＬＥＤスタックの傾斜側壁１５ ｃも、ＬＥＤスタック表面を囲んで示されている。図４に示すＬＥＤスタック１２の断面は、線Ａ－Ａ’に沿った図６のＬＥＤスタック１２の断面を表す。図５内のＬＥＤスタックの断面は、線Ｂ－Ｂ’に沿った図６のＬＥＤスタック１２の断面を表す。
図４の実施形態では、接触層１４は、ポイズニングプロセスのためにＬＥＤスタック表面１５を効果的にパターン化するために使用される。他の実施形態では、接触層の代わりにマスキング層（図示せず）が堆積されてもよい。マスキング層を、接触層１４と同様に使用して、ポイズニングプロセスのためのＬＥＤスタック表面の第１の部分１５ａおよび第２の部分１５ｂを画定することができる。ポイズニングプロセスに続いて、マスキング層を除去し、接触層１４を堆積させることができる。ＬＥＤスタック表面の第１の部分１５ａおよび第２の部分１５ｂを画定するためにマスキング層を使用することによって、接触層は、その後、ＬＥＤスタック表面の第１の部分１５ａに対して異なる形状（パターン）で堆積されてもよい。
マスキング層は、ポイズニングプロセスに供されないＬＥＤスタック１２の複数の領域を画定するために設けられてもよい。マスキング層は、パターン化されたマスキング層を画定するために、リソグラフィなどの任意の適切な技法を使用して形成することができる。マスキング層は、任意の適切なマスキング材料を含んでもよい。例えば、いくつかの実施形態では、マスキング層はＳｉＯ２を含んでもよい。
図７ａは、本開示の一実施形態による、複数の第１の領域１５ａおよび第２の領域１５ｂを画定するようにマスキング層によってパターニングされたＬＥＤスタック表面１５のＬＥＤ前駆体のさらなる平面図を示す。図７ａは、接触層１４の形成前の、ＬＥＤスタック表面１５の上から見たＬＥＤ前駆体のｐ型半導体層６５の第１の部分の平面図を示す。図７ａの実施形態では、ＬＥＤスタック表面の複数の第２の部分１５ｂおよびＬＥＤスタック表面の複数の第１の部分１５ａを画定するために、ＬＥＤスタック表面１５がパターニングされている。
図７ａのＬＥＤスタック表面１５は、ＬＥＤスタック表面のパターン化領域１５ｄ内に格子状パターンを含むようにパターニングされている。パターン化領域１５ｄは、ＬＥＤスタック表面の複数の第１の部分１５ａおよび第２の部分１５ｂを含む。パターン化領域は、ホットスポットを低減するために電流を分配するための第２のＬＥＤスタック部分のパターンを画定するように構成される。図７ａの実施形態では、接触層１４は、パターン化領域１５ｄの上に形成される（図７ａに破線で示す）。パターン化領域１５ｄは、電流漏れ周縁領域１５ｅによって囲まれている。電流漏れ周縁領域は、マスキングされていない環状の領域（すなわち、ＬＥＤスタック表面の第２の部分１５ｂ）である。電流漏れ周縁領域１５ｂは、ＬＥＤスタックの側壁領域からの漏れ電流を低減するように配置される。
図７ａの実施形態では、マスキング層（図示せず）を使用してパターンを形成しているが、他の実施形態では、接触層１２を使用してパターンを形成してもよい。他の実施形態では、接触層１２とマスキング層との組み合わせを使用して、ポイズニングプロセスのためのＬＥＤスタック表面１５上のパターンを画定することができる。
図７ａのＬＥＤスタック表面１５は、ＬＥＤスタック表面の１つ以上の露出した第２の部分１５ｂを画定するためにパターニングされることが理解されよう。図７ａの実施形態では、ＬＥＤスタック表面の第１の部分１５ａおよび第２の部分１５ｂは、ＬＥＤスタック表面の露出した第２の部分１５ｂのための格子状パターンを画定するように配置される。したがって、ポイズニングプロセス後に抵抗率が増加したＬＥＤスタック１２の領域は、ＬＥＤスタック１２の表面積にわたって分布し得る。したがって、使用中にＬＥＤによって生成される光束密度は、ＬＥＤの表面積にわたってより均一に分布することができ、その結果、ホットスポットが減少する。
図７ａに示す実施形態は、格子状パターンを含むが、他の実施形態では、ＬＥＤスタック表面１５は、様々な異なるパターンでパターン化されてもよいことが理解されよう。例えば、図７ｂでは、ＬＥＤスタック表面１５は、パターン化領域１５ｄおよび電流漏れ周縁領域１５ｅによってパターン化されている。図７ｂの実施形態では、パターン化領域１５ｄは、中央部分を取り囲む複数の環状部分を含むパターンを画定する。したがって、ＬＥＤスタック表面の第１の部分１５ａおよび第２の部分１５ｂは、ＬＥＤスタック表面の複数の環状の第２の部分１５ｂを画定するように配置されてもよい。図７ｂの実施形態では、ＬＥＤスタック表面１２の環状の第２の部分は、ＬＥＤスタック表面の第１の部分１５ａの中央副部の周りに同心円状に配置されている。環状の第２の部分１５ｂは、互いにほぼ等しい間隔で離間されている（すなわち、ＬＥＤスタック表面の第１の部分１５ａの環状副部によって離間されている）。
図７ａの実施形態と同様に、接触層１４（破線で示す）は、ポイズニングプロセス後に図７ｂの実施形態のパターン化領域１５ｄ上に形成することができる。
図７ｂの実施形態は、ＬＥＤスタック表面の環状の第２の部分１５ｂの可能な一例であることが理解されよう。図７ｂの実施形態は長方形の環状部分を含むが、他の実施形態では、環状部分は、ほぼ楕円形、三角形、五角形、六角形、または任意の他の多角形であってもよい。すなわち、ＬＥＤスタックの環状の第２の部分１５ｂは、任意の適切な形状を有することができる。
したがって、上述の方法は、発光ダイオード（ＬＥＤ）前駆体を提供することができる。上記の方法によって形成されたＬＥＤ前駆体は、ＬＥＤスタック１２を含む。いくつかの実施形態では、ＬＥＤ前駆体は、基板１０上に（すなわち、基板１０の基板表面上に）設けられてもよい。他の実施形態では、基板１０は除去されてもよい。そのような実施形態では、ＬＥＤスタック１２は、ＬＥＤの、ＬＥＤスタック表面１５とは反対の側の発光面２１から光を放出するように配置されてもよい。
いくつかの実施形態では、ＬＥＤスタック１２は、基板表面上に設けられた複数の層を含む。ＬＥＤスタックは、基板表面上に設けられたＩＩＩ族窒化物を含む第１の半導体層２０と、第１の半導体層２０上に設けられたＩＩＩ族窒化物を含む活性層４０と、活性層４０上に設けられたＩＩＩ族窒化物を含むｐ型半導体層６０と、接触層１４とを含む。ｐ型半導体層６０の、活性層とは反対の側のｐ型半導体層６０の主面６５は、ＬＥＤスタック１２のＬＥＤスタック表面１５を提供する。
接触層１４は、ｐ型半導体層６５の第１の部分を覆うＬＥＤスタック表面の第１の部分１５ａに設けられ、接触層は、接触層１４の下のＬＥＤスタックの第１の領域を画定する。ＬＥＤスタック表面の露出した第２の部分１５ｂは、ＬＥＤスタック表面の露出した第２の部分１５ｂの下のＬＥＤスタック１４の第２の領域を画定し、ＬＥＤスタック１２の複数の層のうちの少なくとも１つの抵抗率は、ＬＥＤスタック１２の第１の領域内のＬＥＤスタックのそれぞれの層の抵抗率に対して増加している。
例えば、図６の実施形態（図４および図５の断面を参照して）では、ＬＥＤ前駆体が提供される。ＬＥＤ前駆体は、基板１０、ＬＥＤスタック１２、および接触層１４を含む。
図６のＬＥＤスタック１２は、第１の半導体層２０と、第２の半導体層３０と、活性層４０と、電子ブロック層５０と、ｐ型半導体層６０とを備える。ＬＥＤスタック１２のＩＩＩ族窒化物層の構成は、上でより詳細に説明されている。無論、他の実施形態では、ＩＩＩ族窒化物層の他の組み合わせを使用してＬＥＤスタック１２を形成することができる。
図４に示すように、ＬＥＤスタック１２は、基板表面１０に垂直な平面内に規則的な台形断面を有する柱を含む。
接触層１４は、ｐ型半導体層６５ａの第１の部分を覆うＬＥＤスタック表面の第１の部分１５ａに設けられる。接触層は、接触層１４の下のＬＥＤスタック１２の第１の領域を画定する。
ＬＥＤスタック表面の第２の部分１５ｂは、ＬＥＤスタック表面の第２の部分１５ｂの下のＬＥＤスタック１２の第２の領域を画定し、ＬＥＤスタック１２の複数の層のうちの少なくとも１つの抵抗率は、ＬＥＤスタック１２の第１の領域内のＬＥＤスタックのそれぞれの層の抵抗率に対して増加している。図６などのいくつかの実施形態では、ＬＥＤスタック表面の第２の部分１５ｂを露出させることができる。無論、他の実施形態では、ＬＥＤスタック表面の第２の部分１５ｂは、ＬＥＤ前駆体のさらなる材料、例えば間隙充填絶縁体によって覆われてもよい。
例えば図６（ならびにまた図７ａおよび図７ｂ）の構成などのいくつかの実施形態では、ＬＥＤスタック表面の第２の部分１５ｂは、ＬＥＤスタック表面の第１の部分１５ａを取り囲むことができる。
いくつかの実施形態では、ＬＥＤスタック１４の側壁部分にパッシベーション層７０を堆積することもできる。したがって、ＬＥＤ前駆体の側壁部分は、上記の図７の実施形態と同様であり得る。パッシベーション層７０は、上でより詳細に論じられている。パッシベーション層はまた、上記で説明したように、後続のポイズニング後プロセスステップ中にＬＥＤスタック表面１５ｂの一部または全体を覆ってもよい。
したがって、使用時の光束分布が改善されたＬＥＤ前駆体１を提供することができる。そのようなＬＥＤ前駆体は、ＬＥＤの発光面にわたってより均一に分布する光を生成することができる。これにより、発光面２１上のホットスポットの存在を低減または排除することができる。
図４のＬＥＤ前駆体は、ＬＥＤを形成するためにさらなる処理ステップに供することができる。
例えば、いくつかの実施形態では、基板１０は、ＬＥＤ前駆体から除去されてもよい。本開示の一実施形態によるＬＥＤの一例を図８に示す。図８の実施形態では、図４のＬＥＤ前駆体は、基板１０を除去し、ＬＥＤ前駆体をバックプレーンエレクトロニクス基板１００に接合するためにさらに処理されている。基板１０の除去に続いて、透明導電性酸化物１２０が第１の半導体層２０の発光面２１上に堆積されている。
バックプレーンエレクトロニクス基板をＬＥＤ前駆体に接合する前に、ＬＥＤスタック表面は、間隙充填絶縁体８０および第１の接合可能誘電体層８４によって平坦化されてもよい。間隙充填絶縁体８０は、ＬＥＤスタック１２の表面状態を不動態化するためのパッシベーション層（図５の実施形態におけるパッシベーション層７０と同様）として機能することができる。第１の接合可能誘電体層８４は、接触層１４と位置整合された平坦な接合面８６を提供する。接合可能誘電体層８４、および間隙充填絶縁体８０は、ＳｉＯ２、またはＳｉＮｘ、または任意の他の適切な誘電体を含むことができる。
バックプレーンエレクトロニクス基板１００は、ＬＥＤに電力を供給するように構成された接触面および制御電子機器を備えてもよい。バックプレーンエレクトロニクス基板１００の接合面は、第２の接合可能誘電体層１０４と、バックプレーン接触層１０２とを備えてもよい。そのようなバックプレーンエレクトロニクス基板１００は、当業者に知られている接合のための基板を作成するための様々な方法を使用して、接合のために提供され得る。図８の実施形態では、バックプレーン接触層１０２は、接触層１４と位置整合されてもよい。次いで、バックプレーンエレクトロニクス基板の接合面とＬＥＤ前駆体の接合面８６とを接触させることができる。次いで、温度および／または圧力の印加を加えて、２つの接合可能誘電体層８４，１０４および接触層１４，１０２の間の接合の形成を促進することができる。バックプレーンエレクトロニクス基板１００をＩＩＩ族窒化物ＬＥＤに接合するのに適した方法のさらなる詳細は、英国特許第１９１７１８２．６号に記載されている。
次に、ＬＥＤスタック１２およびポイズニングプロセスのいくつかの代替的な構成について説明する。
上記の実施形態では、接触層１４を使用して、ポイズニングプロセスのためにＬＥＤスタック表面１５をパターニングするための層の一部を形成することができる。いくつかの実施形態では、マスキング層を使用して、接触層１４の形成前にＬＥＤスタック表面１５をパターニングすることができる。
たとえば、図９は、マスキング層（図示せず）を使用してＬＥＤスタック表面の複数の第１の部分１５ａを画定したＬＥＤ前駆体の一実施形態を示す図である。ＬＥＤスタック表面の露出した第２の部分１５ｂは、続いて、ＬＥＤスタック表面の第２の部分１５ｂに対応するｐ型半導体層６０の領域内のｐ型半導体層６０の抵抗率を増加させるためにポイズニングプロセスに供されている。ＬＥＤスタック表面の第１の部分に対応するｐ型半導体層６０の領域は、堆積されたままのｐ型半導体層６０と実質的に同じ抵抗率を有してもよい。
ポイズニングプロセスに続いて、図９の実施形態では、マスキング層が除去され、接触層１４がＬＥＤスタック表面１５にわたって堆積される。したがって、接触層１４は、ＬＥＤスタック表面の第１の部分１５ａおよび第２の部分１５ｂの両方を覆う。
ＬＥＤスタック表面１５上の第１の部分および第２の部分を画定するために使用されるマスキング層（図示せず）は、任意の適切なパターンを有することができる。例えば、マスキング層は、図７ａに示すような格子状パターン、または図７ｂに示すような環状パターンに構成されてもよい。したがって、マスキング層を使用して、ＬＥＤスタック表面１５のパターンを画定することができ、これは、ＬＥＤが使用されているときに活性層４０内のホットスポットの形成を低減することを目的とする。
本開示のさらなる実施形態では、ＬＥＤスタック１２のｎ型側のＬＥＤスタック１２内に絶縁副層を含めることによって、ＬＥＤスタック１２の周縁の周りの漏れ電流をさらに低減することができる。絶縁副層２８は、第１の半導体層２０の一部として形成される。絶縁副層２８は、絶縁副層２８を貫通する開口を備える。開口は、電荷キャリアをＬＥＤスタック１２の中央部分に向かって案内し、ＬＥＤスタック１２の周縁の周りの漏れ電流を低減するために、ＬＥＤスタック１２と位置整合される。
例えば、図１０の実施形態では、第１の半導体層２０は、第１の半導体副層２７、絶縁副層２８および第２の半導体副層２９を備える。
第１の半導体副層２７はＩＩＩ族窒化物を備える。基板表面上に第１の半導体副層２７が形成される。第１の半導体副層２７は、上述の第１の半導体層２０と実質的に同じ方法で形成することができる。
絶縁副層２８は、第１の半導体副層２７上に形成される。絶縁副層は、第１の半導体副層２７にわたって実質的に連続した層として形成される。その後、第１の半導体副層２７が露出するように、絶縁副層の厚さを貫通する開口が形成される。絶縁副層２８の平面内の開口表面積は、ＬＥＤスタック表面１２の表面積以下である。いくつかの実施形態では、開口の表面積は、ＬＥＤスタック表面１２の表面積の５０％以下である。開口は、一般に、ＬＥＤ表面１２の平面内のＬＥＤ前駆体の中心の周りに中心付けられてもよい。
第２の半導体副層２９は、絶縁副層２８上に形成され、絶縁副層２８の開口内にも形成される。第２の半導体副層２９は、絶縁副層上のＩＩＩ族窒化物を含む。第２の半導体副層２９は、第１の半導体層２７と同じＩＩＩ族窒化物を含んでもよい。第２の半導体層２９は、上述のように第１の半導体層２０の成長表面２２を提供するために、実質的に連続した層として絶縁副層２８にわたって形成されてもよい。したがって、図１０および図１１の実施形態によるＬＥＤ前駆体を形成するとき、メサ構造２４を形成するために第１の半導体層２０の一部を選択的に除去することは、絶縁副層２８の開口と位置整合されたメサ構造２４を形成するために第２の半導体副層２９の一部を選択的に除去することを含む。
メサ構造２４の形成に続いて、ＬＥＤスタック１２の他の層は、図１～図６の実施形態について上述した方法と同様の方法で形成することができる。
本開示の一実施形態によれば、ＬＥＤ前駆体は、色変換材料を含むＬＥＤ内に形成されてもよい。例えば、図１２は、本開示の実施形態による複数のＬＥＤ前駆体から形成されたＬＥＤ２００のアレイの図を示す。図１２に示すＬＥＤアレイは、緑色ＬＥＤ２０２、赤色ＬＥＤ２０４、および青色ＬＥＤ２０６を備える。
ＬＥＤアレイ２００は、光生成層２２０を備える。光生成層２２０はアレイＬＥＤを含み、ポンプ光を出力するように構成された各半導体接合部は、本開示によるＬＥＤ前駆体から形成される。
図１２に示すように、ＬＥＤアレイ２００は、コンテナ層２３０を含む。コンテナ層２３０は、光生成層２２０の発光面上に設けられる。コンテナ層２３０は、光生成層２２０の発光面２２４上に複数のコンテナ容積２３１，２３２，２３３を画定する複数の内側壁２３４を含む。各コンテナ容積は、コンテナ層を通じて（すなわち、コンテナ層２３０の厚さを通じて）提供される。したがって、各コンテナ容積２３１，２３２，２３３は、コンテナ層のコンテナ表面２３５の開口部から発光面２２４を通って延在する。
図２に示すように、コンテナ容積２３１，２３２のうちの少なくとも１つは、色変換層２４１を選択的に含むことができる。図１２の実施形態において、第１の（緑色）コンテナ容積２３１は、第１の（緑色）色変換層２４１を含む。第２の（赤色）コンテナ容積２３２は、第２の（赤色）色変換層２４２を含む。各色変換層は、ポンプ光を異なる波長の変換光に変換するように構成される。例えば、第１の色変換層２４１は、ポンプ光を緑色可視光に変換するように構成されてもよく、一方、第２の色変換層２４２は、ポンプ光を赤色可視光に変換するように構成されてもよい。したがって、色変換層は、少なくとも４４０ｎｍかつ／または４８０ｎｍ以下の波長を有するポンプ光を変換するように構成されてもよい。第１の色変換層２４１は、ポンプ光を少なくとも５００ｎｍかつ／または５６０ｎｍ以下の波長を有する変換光に変換してもよい。第２の色変換層２４２は、ポンプ光を少なくとも５９０ｎｍかつ／または６５０ｎｍ以下の波長を有する変換光に変換してもよい。
いくつかの実施形態では、色変換層２４１，２４２は量子ドットを含んでもよい。いくつかの実施形態では、色変換層２４１，２４２は蛍光体を含んでもよい。いくつかの実施形態では、色変換層２４１，２４２は、蛍光体と量子ドットとの組み合わせを含んでもよい。表面積が１ｍｍ２を超えるコンテナ容積を有するＬＥＤおよびＬＥＤアレイの場合、蛍光体の粒径が大きいほど有利であり得る。表面積が１ｍｍ２未満のコンテナ容積を有するＬＥＤおよびＬＥＤアレイ、例えばマイクロＬＥＤの場合、粒径が小さいため、量子ドットを含む色変換層を使用することが有利であり得る。量子ドットを含む色変換材料は当業者に既知である。色変換層として使用するのに適した量子ドットのさらなる詳細は、少なくとも「Ｍｏｎｏｌｉｔｈｉｃ Ｒｅｄ／Ｇｒｅｅｎ／Ｂｌｕｅ Ｍｉｃｒｏ－ＬＥＤｓ ｗｉｔｈ ＨＢＲ ａｎｄ ＤＢＲ ｓｔｒｕｃｔｕｒｅｓ」Ｇｕａｎ－Ｓｙｕｎ Ｃｈｅｎ他に見出すことができる。
図１２に示すように、色変換層２４１，２４２は、コンテナ容積２３１，２３２にわたって延在してもよい。コンテナ容積２３１，２３２は、色変換層によって少なくとも部分的に充填される。
図１２に示すように、ＬＥＤアレイ２００のコンテナ容積２３３の少なくとも１つは、色変換層を一切含まなくてもよい。したがって、ＬＥＤアレイ２００内のいくつかのＬＥＤは、未充填のコンテナ容積を通してポンプ光を出力することができる。例えば、ポンプ光が青色可視光である場合、コンテナ容積は、青色ＬＥＤ３００を提供するために色変換層を含まなくてもよい。
図１２に示すように、レンズ２５１はまた、第１の色変換層２４１を覆う開口部の上のコンテナ表面２３５に設けられてもよい。レンズ２５１は、レンズの、第１の色変換層２４１とは反対の側に凸面を有する。レンズは、ＬＥＤと外部環境との間の界面において内部全反射される変換光の量を減らすために設けられてもよい。
色変換層を備えるＬＥＤの提供に関するさらなる詳細は、英国特許第１９１１００８．９号に見出すことができる。
したがって、上述の実施形態に従って、ＬＥＤ前駆体およびＬＥＤ前駆体を形成する方法を提供することができる。本開示は上述の実施形態に限定されず、様々な変更および変形が添付の特許請求の範囲から当業者には明らかであろうことが理解されよう。

Claims (36)

  1. 発光ダイオード（ＬＥＤ）前駆体を形成する方法であって、
    基板上に複数のＩＩＩ族窒化物層を含むＬＥＤスタックを形成することであって、前記ＬＥＤスタックは、前記ＬＥＤスタックの前記基板とは反対の側に形成されたＬＥＤスタック表面を含む、ＬＥＤスタックを形成することと、
    前記ＬＥＤスタック表面の第１の部分をマスキングし、前記ＬＥＤスタック表面の第２の部分を露出させたままにすることと、
    前記ＬＥＤスタックの前記ＩＩＩ族窒化物層のうちの少なくとも１つを含む前記ＬＥＤスタック表面の前記第２の部分の下の前記ＬＥＤスタックの第２の領域が、前記ＬＥＤスタック表面の前記第１の部分の下の前記ＬＥＤスタックの第１の領域におけるそれぞれの前記ＩＩＩ族窒化物層の抵抗率よりも相対的に高い抵抗率を有するように、前記ＬＥＤスタック表面の前記第２の部分をポイズニングプロセスに供することと
    を含む、方法。
  2. 前記ＬＥＤスタック表面の前記第１の部分をマスキングすることは、前記ＬＥＤスタック表面の前記第１の部分上に接触層を選択的に形成することを含む、請求項１に記載の発光ダイオード（ＬＥＤ）前駆体を形成する方法。
  3. 前記ＬＥＤスタックを形成することは、
    前記基板上にＩＩＩ族窒化物を含む第１の半導体層を形成することと、
    前記第１の半導体層上にＩＩＩ族窒化物を含む活性層を形成することと、
    前記活性層上にＩＩＩ族窒化物を含むｐ型半導体層を形成すること
    を含み、
    前記ｐ型半導体層の前記活性層とは反対側の前記ｐ型半導体層の主面が、前記ＬＥＤスタックのＬＥＤスタック表面を提供する、
    請求項１または２に記載のＬＥＤ前駆体を形成する方法。
  4. 前記ＬＥＤスタックの前記第２の領域は、前記ｐ型半導体層の第２の領域を含み、
    前記ＬＥＤスタックの前記第１の領域は、前記ｐ型半導体層の第１の領域を含む、
    請求項３に記載の方法。
  5. 前記ＬＥＤスタックの前記第２の領域は、前記活性層の第２の領域を含み、
    前記ＬＥＤスタックの前記第１の領域は、前記活性層の第１の領域を含む、
    請求項３または４に記載の方法。
  6. 前記ＬＥＤスタックの前記第２の領域は、前記第１の半導体層の第２の領域を含み、
    前記ＬＥＤスタックの前記第１の領域は、前記第１の半導体層の第１の領域を含む、
    請求項３～５のいずれかに記載の方法。
  7. 前記ＬＥＤスタック表面の前記第２の部分は、前記ＬＥＤスタック表面の前記第１の部分を取り囲む、先行する請求項のいずれかに記載の方法。
  8. 前記ＬＥＤスタック表面の前記第１の部分をマスキングすることは、前記ＬＥＤスタック表面の複数の第２の部分を画定するために複数の第１の部分をマスキングすることを含み、任意選択的に、前記ＬＥＤスタック表面の前記複数の第２の部分は、環状または格子状パターンに配置される、先行する請求項のいずれかに記載の方法。
  9. 前記ＬＥＤスタック表面の第１の部分および第３の部分が覆われ、前記ＬＥＤスタック表面の前記第２の部分が露出するように、前記ＬＥＤスタック表面の前記第１の部分が接触層によってマスクされ、前記ＬＥＤスタック表面の前記第３の部分がマスキング層によってマスクされる、先行する請求項のいずれかに記載の方法。
  10. 前記マスキング層および前記接触層は、環状または格子状パターンを有する前記ＬＥＤスタック表面の１つ以上の第２の部分を画定するために、前記ＬＥＤスタック表面上に形成される、請求項９に記載の方法。
  11. 前記ポイズニングプロセスは、前記ＬＥＤスタック表面の前記第２の部分を、水素イオンを含むプラズマに曝露することを含む、先行する請求項のいずれかに記載の方法。
  12. 形成されている前記ＬＥＤスタックは、前記基板表面に垂直な平面内に規則的な台形断面を有する柱を含む、先行する請求項のいずれかに記載の方法。
  13. 前記ＬＥＤスタックを形成することは、
    前記基板の基板表面上に前記第１の半導体層を形成することであって、前記第１の半導体層は、前記第１の半導体層の前記基板とは反対の側に成長表面を有する、第１の半導体層を形成することと、
    前記第１の半導体層の前記成長表面がメサ表面およびバルク半導体表面を含むように、前記第１の半導体層の一部を選択的に除去してメサ構造を形成することと、
    前記第２の半導体層が前記メサ表面および前記バルク半導体表面を覆うように、前記第１の半導体層の前記成長表面上にＩＩＩ族窒化物を含む第２の半導体層をモノリシックに形成することと
    を含み、
    前記活性層および前記ｐ型半導体層は、前記第２の半導体層上に形成される、
    請求項１２に記載の方法。
  14. 前記ＬＥＤスタックの前記第２の領域は、前記第２の半導体層の第２の領域を含み、
    前記ＬＥＤスタックの前記第１の領域は、前記第２の半導体層の第１の領域を含む、
    請求項１３に記載の方法。
  15. 前記第２の半導体層は、前記第１の半導体層の前記成長表面上に形成されて、前記第１の半導体層の前記メサ表面上の前記第２の半導体層の第１の部分と、前記第１の半導体層の前記バルク半導体表面上の前記第２の半導体層の第２の部分との間に延在する傾斜側壁部分を提供する、請求項１４に記載の方法。
  16. 前記基板上に前記第１の半導体層を形成することは、
    前記基板表面上にＩＩＩ族窒化物を含む第１の半導体副層を形成することと、
    前記第１の半導体副層上に誘電体副層を形成することであって、前記誘電体副層は、前記誘電体副層の厚さを貫通する開口を画定する、形成することと、
    前記誘電体副層上にＩＩＩ族窒化物を含む第２の半導体副層を形成することと
    を含み、
    メサ構造を形成するために前記第１の半導体層の一部を選択的に除去することは、前記誘電体副層の前記開口と位置整合されたメサ構造を形成するために前記第２の半導体副層の一部を選択的に除去することを含む、
    請求項１４または１５に記載の方法。
  17. 前記ＬＥＤスタックの前記活性層は、可視光を出力するように構成されている複数の量子井戸層を備える、請求項３～１６のいずれかに記載の方法。
  18. 前記ＬＥＤ前駆体はマイクロＬＥＤ前駆体であり、前記ＬＥＤスタックは、前記基板上に１００μｍ×１００μｍ以下、または１０μｍ×１０μｍ以下の表面積を有する、先行する請求項のいずれかに記載の方法。
  19. 発光ダイオード（ＬＥＤ）前駆体であって、
    複数のＩＩＩ族窒化物層を含むＬＥＤスタックであって、前記ＬＥＤスタックの発光面とは反対側に形成されたＬＥＤスタック表面を含む、ＬＥＤスタックを備え、
    前記ＬＥＤスタック表面の第１の部分は、第１の抵抗率を有する前記ＬＥＤスタック表面の下の前記ＬＥＤスタックの前記複数の層のうちの少なくとも１つの第１の領域を画定し、
    前記ＬＥＤスタック表面の第２の部分は、前記ＬＥＤスタック表面の下の前記ＬＥＤスタックの第２の領域を画定し、前記ＬＥＤスタックのそれぞれの層の抵抗率は、前記ＬＥＤスタックの前記第１の領域に対して増加している、ＬＥＤ前駆体。
  20. 前記ＬＥＤスタック表面の前記第１の部分に形成された接触層をさらに備える、請求項１９に記載のＬＥＤ前駆体。
  21. 前記ＬＥＤスタックは、
    前記ＬＥＤスタックの前記発光面を提供する、ＩＩＩ族窒化物を含む第１の半導体層と、
    ＩＩＩ族窒化物を含み、前記第１の半導体層上に設けられた活性層と、
    ＩＩＩ族窒化物を含み、前記活性層上に設けられたｐ型半導体層と
    を備え、前記ｐ型半導体層の前記活性層とは反対の側にある前記ｐ型半導体層の主面は、前記ＬＥＤスタックのＬＥＤスタック表面を提供する、
    請求項１９または２０に記載のＬＥＤ前駆体。
  22. 前記ＬＥＤスタックの前記第２の領域は、前記ｐ型半導体層の第２の領域を含み、
    前記ＬＥＤスタックの前記第１の領域は、前記ｐ型半導体層の第１の領域を含む、
    請求項２１に記載のＬＥＤ前駆体。
  23. 前記ＬＥＤスタックの前記第２の領域は、前記活性層の第２の領域を含み、
    前記ＬＥＤスタックの前記第１の領域は、前記活性層の第１の領域を含む、
    請求項２１または２２に記載のＬＥＤ前駆体。
  24. 前記ＬＥＤスタックの前記第２の領域は、前記第１の半導体層の第２の領域を含み、
    前記ＬＥＤスタックの前記第１の領域は、前記第１の半導体層の第１の領域を含む、
    請求項２１～２３のいずれかに記載のＬＥＤ前駆体。
  25. 前記ＬＥＤスタック表面の前記第２の部分は、前記ＬＥＤスタック表面の前記第１の部分を取り囲む、請求項１９～２４のいずれかに記載のＬＥＤ前駆体。
  26. 前記ＬＥＤスタック表面は、前記ＬＥＤスタック表面の複数の第１の部分および複数の第２の部分を含み、任意選択的に、前記ＬＥＤスタック表面の前記複数の第１の部分および第２の部分は、環状または格子状パターンに配置される、請求項１９～２５のいずれかに記載のＬＥＤ前駆体。
  27. 前記ＬＥＤスタック表面の前記第１の部分上に接触層が設けられ、前記ＬＥＤスタック表面の第３の部分上にマスク層が設けられる、請求項１９～２６のいずれかに記載のＬＥＤ前駆体。
  28. 前記マスキング層および前記接触層は、環状または格子状パターンを有する前記ＬＥＤスタック表面の１つ以上の第２の部分を画定するために、前記ＬＥＤスタック表面上に設けられる、請求項２７に記載のＬＥＤ前駆体。
  29. 前記ＬＥＤスタックは、前記基板表面に垂直な平面内に規則的な台形断面を有する柱を含む、請求項１９～２８のいずれかに記載のＬＥＤ前駆体。
  30. 前記第１の半導体層は、前記第１の半導体層の対向する両側に成長表面および前記ＬＥＤスタックの前記発光面を有し、
    前記第１の半導体層は、前記第１の半導体層の前記成長表面がメサ表面およびバルク半導体表面を含むように、メサ構造を含み、
    第２の半導体層が、前記メサ表面および前記バルク半導体表面を覆うように前記第１の半導体層の前記成長表面上に設けられ、
    前記活性層および前記ｐ型半導体層は、前記第２の半導体層上に形成される、
    請求項１９～２９のいずれかに記載のＬＥＤ前駆体。
  31. 前記ＬＥＤスタックの前記第２の領域は、前記第２の半導体層の第２の領域を含み、
    前記ＬＥＤスタックの前記第１の領域は、前記第２の半導体層の第１の領域を含む、
    請求項３０に記載のＬＥＤ前駆体。
  32. 前記第２の半導体層は、前記第１の半導体層の前記成長表面上に形成されて、前記第１の半導体層の前記メサ表面上の前記第２の半導体層の第１の部分と、前記第１の半導体層の前記バルク半導体表面上の前記第２の半導体層の第２の部分との間に延在する傾斜側壁部分を提供する、請求項３０または３１に記載のＬＥＤ前駆体。
  33. 前記第１の半導体層は、
    前記基板表面上に設けられたＩＩＩ族窒化物を含む第１の半導体副層と、
    前記第１の半導体副層上に設けられた絶縁副層であって、前記絶縁副層の厚さを貫通する開口を画定する、絶縁副層と、
    前記絶縁層上かつ前記絶縁副層の前記開口内に設けられたＩＩＩ族窒化物を含む第２の半導体副層と
    を備え、
    前記メサ構造は、前記第２の半導体副層の一部と、前記絶縁層の前記開口と位置整合された前記メサ構造とによって提供される、
    請求項２９～３２のいずれかに記載のＬＥＤ前駆体。
  34. 前記ＬＥＤスタックの前記活性層は、可視光を出力するように構成されている複数の量子井戸層を備える、請求項１９～３３のいずれかに記載のＬＥＤ前駆体。
  35. 前記ＬＥＤ前駆体はマイクロＬＥＤ前駆体であり、前記ＬＥＤスタックは前記基板上に１００μｍ×１００μｍ以下の表面積を有する、請求項１９～３４のいずれかに記載のＬＥＤ前駆体。
  36. ＬＥＤであって、
    発光面からポンプ光波長を有するポンプ光を放出するように構成されたＬＥＤ層であって、請求項１９～３５のいずれかに記載のＬＥＤ前駆体を含む、ＬＥＤ層と、
    前記ＬＥＤ層の前記発光面上に設けられたコンテナ層であって、前記コンテナ層の前記発光面とは反対の側にコンテナ表面を有し、前記コンテナ表面は前記コンテナ層を貫通して前記ＬＥＤ層の前記発光面までのコンテナ容積を画定する開口部を含む、コンテナ層と、
    前記コンテナ容積内に設けられた色変換層であって、ポンプ光を吸収し、前記ポンプ光波長よりも長い変換光波長の変換光を放出するように構成されている、色変換層と、
    前記開口部の上の前記コンテナ表面に設けられたレンズであって、前記レンズの前記色変換層とは反対の側に凸面を有する、レンズと
    を備える、ＬＥＤ。
JP2022537629A 2019-12-18 2020-12-09 発光ダイオード前駆体およびその製造方法 Pending JP2023507445A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
GB1918746.7A GB2590450B (en) 2019-12-18 2019-12-18 Light emitting diode precursor
GB1918746.7 2019-12-18
PCT/EP2020/085344 WO2021122240A1 (en) 2019-12-18 2020-12-09 Light emitting diode precursor and its fabrication method

Publications (1)

Publication Number Publication Date
JP2023507445A true JP2023507445A (ja) 2023-02-22

Family

ID=69186771

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022537629A Pending JP2023507445A (ja) 2019-12-18 2020-12-09 発光ダイオード前駆体およびその製造方法

Country Status (8)

Country Link
US (1) US20230019308A1 (ja)
EP (1) EP4078691A1 (ja)
JP (1) JP2023507445A (ja)
KR (1) KR20220117302A (ja)
CN (1) CN114846629A (ja)
GB (1) GB2590450B (ja)
TW (1) TWI799765B (ja)
WO (1) WO2021122240A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023142146A1 (en) * 2022-01-31 2023-08-03 Jade Bird Display (Shanghai) Company Micro led structure and micro display panel

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107320A (ja) * 1996-10-02 1998-04-24 Toyoda Gosei Co Ltd ３族窒化物半導体発光素子及びその製造方法
JPH11177135A (ja) * 1997-12-15 1999-07-02 Sharp Corp 窒化ガリウム系半導体素子およびその製造方法
WO2004023569A1 (ja) * 2002-09-06 2004-03-18 Sony Corporation 半導体発光素子およびその製造方法、集積型半導体発光装置およびその製造方法、画像表示装置およびその製造方法ならびに照明装置およびその製造方法
JP2006528435A (ja) * 2003-05-09 2006-12-14 クリー　インコーポレイテッド イオン・インプラント・アイソレーションによるｌｅｄ製作
US20110263054A1 (en) * 2010-04-26 2011-10-27 Varian Semiconductor Equipment Associates, Inc. Bond pad isolation and current confinement in an led using ion implantation
JP2014056984A (ja) * 2012-09-13 2014-03-27 Stanley Electric Co Ltd 半導体発光素子、車両用灯具及び半導体発光素子の製造方法
JP2018505567A (ja) * 2015-01-06 2018-02-22 アップル インコーポレイテッド 非発光性側壁再結合を低減させるｌｅｄ構造
JP2019152851A (ja) * 2018-02-28 2019-09-12 シャープ株式会社 表示素子及び表示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3906654B2 (ja) 2000-07-18 2007-04-18 ソニー株式会社 半導体発光素子及び半導体発光装置
US7592634B2 (en) * 2004-05-06 2009-09-22 Cree, Inc. LED fabrication via ion implant isolation
WO2010001607A1 (ja) * 2008-07-03 2010-01-07 パナソニック株式会社 窒化物半導体装置
US8952405B2 (en) * 2011-03-06 2015-02-10 Mordehai MARGALIT Light emitting diode package and method of manufacture
CN104769732A (zh) * 2012-09-18 2015-07-08 Glo公司 纳米角锥体大小的光电子结构及其制造方法
US9680067B2 (en) * 2014-03-18 2017-06-13 GE Lighting Solutions, LLC Heavily phosphor loaded LED packages having higher stability
WO2019186798A1 (ja) * 2018-03-28 2019-10-03 シャープ株式会社 表示装置及び表示装置の製造方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10107320A (ja) * 1996-10-02 1998-04-24 Toyoda Gosei Co Ltd ３族窒化物半導体発光素子及びその製造方法
JPH11177135A (ja) * 1997-12-15 1999-07-02 Sharp Corp 窒化ガリウム系半導体素子およびその製造方法
WO2004023569A1 (ja) * 2002-09-06 2004-03-18 Sony Corporation 半導体発光素子およびその製造方法、集積型半導体発光装置およびその製造方法、画像表示装置およびその製造方法ならびに照明装置およびその製造方法
JP2006528435A (ja) * 2003-05-09 2006-12-14 クリー　インコーポレイテッド イオン・インプラント・アイソレーションによるｌｅｄ製作
US20110263054A1 (en) * 2010-04-26 2011-10-27 Varian Semiconductor Equipment Associates, Inc. Bond pad isolation and current confinement in an led using ion implantation
JP2014056984A (ja) * 2012-09-13 2014-03-27 Stanley Electric Co Ltd 半導体発光素子、車両用灯具及び半導体発光素子の製造方法
JP2018505567A (ja) * 2015-01-06 2018-02-22 アップル インコーポレイテッド 非発光性側壁再結合を低減させるｌｅｄ構造
JP2019152851A (ja) * 2018-02-28 2019-09-12 シャープ株式会社 表示素子及び表示装置

Also Published As

Publication number Publication date
GB2590450B (en) 2022-01-05
EP4078691A1 (en) 2022-10-26
GB2590450A (en) 2021-06-30
TWI799765B (zh) 2023-04-21
WO2021122240A1 (en) 2021-06-24
KR20220117302A (ko) 2022-08-23
CN114846629A (zh) 2022-08-02
GB201918746D0 (en) 2020-01-29
US20230019308A1 (en) 2023-01-19
TW202143505A (zh) 2021-11-16

Similar Documents

Publication Publication Date Title
US5650641A (en) Semiconductor device having group III nitride compound and enabling control of emission color, and flat display comprising such device
US11605669B2 (en) Monolithic LED array and a precursor thereto
US7015512B2 (en) High power flip chip LED
US11923401B2 (en) III-nitride multi-wavelength LED arrays
KR20080089859A (ko) 질화물 반도체 발광소자 및 그 제조 방법
JP2023536361A (ja) Ｌｅｄデバイス及びｌｅｄデバイスの製造方法
JPH1022527A (ja) ３族窒化物半導体発光素子
JP2023536360A (ja) Ｌｅｄデバイス及びｌｅｄデバイスの製造方法
JP2023507445A (ja) 発光ダイオード前駆体およびその製造方法
KR20220119118A (ko) Iii-질화물 다중 파장 led 어레이들
JP2005150664A (ja) 発光素子及びその製造方法
KR100646635B1 (ko) 복수 셀의 단일 발광 소자 및 이의 제조 방법
JP2023553850A (ja) 電圧制御可能なモノリシックネイティブｒｇｂアレイ
JP2005150645A (ja) 発光素子
KR20060027133A (ko) 발광 다이오드 및 그 제조방법
KR100781660B1 (ko) 발광띠를 구비한 발광 소자 및 그 제조 방법
KR100679271B1 (ko) 발광 소자 및 이의 제조 방법
KR100663910B1 (ko) 발광 소자 및 이의 제조 방법
KR101363432B1 (ko) 질화물 반도체 발광소자 및 그의 제조 방법
JP7338045B2 (ja) 発光ダイオードおよび発光ダイオードの形成方法
CN110534542B (zh) 一种集成发光Micro LED芯片及其制作方法
KR20080033665A (ko) 수직형 발광 소자 및 그 제조방법
KR20130007029A (ko) 광 추출 효율이 개선된 질화물계 발광 소자 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220804

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230614

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230704

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20231004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231127

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231219

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240326

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240521