JP2014056984A - 半導体発光素子、車両用灯具及び半導体発光素子の製造方法 - Google Patents

半導体発光素子、車両用灯具及び半導体発光素子の製造方法 Download PDF

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Abstract

【課題】光量を落とさずに所望の輝度分布を形成した半導体発光素子を提供する。
【解決手段】半導体発光素子１０１は、支持基板１０と、第１導電型の第１半導体層２２と、第１半導体層２２の上に形成される活性層２３と、活性層２３の上に形成される第２導電型の第２半導体層２４とを含む半導体積層２と、第１半導体層２２と電気的に接続する第１の電極層１１と、第１の電極層と対をなし、第２半導体層１４と電気的に接続する第２の電極層１２と、第１の電極層１１と第２の電極層１２の間に配置され、第２半導体層１２の一端から他端にかけて面積又は抵抗値が増大する高抵抗領域とを有する。
【選択図】図１

Description

本発明は、半導体発光素子、半導体発光素を用いた車両用灯具及び半導体発光素子の製造方法に関する。
ＧａＮ等の窒化物半導体発光ダイオード（以下、単にＬＥＤ素子と呼ぶ）は、紫外光ないし青色光を発光でき、蛍光体を利用することにより白色光を発光できる。高出力の白色光を発生できるＬＥＤ素子は照明用や車両前照灯用としても用いられる。
窒化物半導体の成長基板として一般的にサファイアが用いられているが、サファイア基板が絶縁性である為、ｎ側及びｐ側電極を同一面側（成長層側）に形成する必要がある。それぞれ別の領域にｎ側、ｐ側の電極パッドや配線を形成することになる。光吸収の増大や、直列抵抗増加による駆動電圧上昇を発生させる。更に、サファイア基板は、熱伝導率が低く放熱性に劣り、大電流を投入するデバイスには不向きである。
そこで、近年は、レーザーリフトオフ（ＬＬＯ）や研磨でサファイア成長基板を除去し、露出した窒化物半導体層（ｎ型半導体層）上にｎ側電極を形成する事により、ｎ側電極とｐ側電極とを対向位置に配置するデバイス構造の開発が行われている（例えば、特許文献１参照）。
車両前照灯の分野では、明瞭なカットオフラインを形成するため輝度分布の最大部をカットオフラインに配光することが求められている。そのため、シェード等を用いて輝度分布の半分程度をカットすることが行われているが、光利用効率が著しく低下する。これに対して、ＬＥＤ素子からの光の一部をカットすることなく、輝度分布の最大部をカットオフラインに配光する技術が提案されている（例えば、特許文献２参照）。
特許文献２に記載の技術では、光源の発光面のうち、縦断面においては一方の端部から他方の端部に向けて徐々に減少する輝度分布を形成し、横断面においては一定の輝度分布を形成している。これにより、シェード等により光の一部をカットすることなく、カットオフラインが最も明るく、当該カットオフラインから離れるに従い照度が低下していくグラデーション形状の配向パターンを形成している。
特開２０１０−０５６４５８号公報 特開２０１２−０５９５２３号公報
特許文献２に記載の技術では、一方の端部から他方の端部に向けて徐々に減少する輝度分布（輝度傾斜）を形成するために、ｎ型ＧａＮ層表面に形成する構造物（マイクロコーン）の密度やサイズを制御し、光取り出し効率を変化させている。そのためマイクロコーンが大きく密な領域は光取り出し効率が上がるが、小さく疎な領域の光取り出し効率が下がってしまい、外部量子効率が落ち、全体の光量が落ちてしまう。
また、上述の輝度傾斜をつけるため、ｐ側の反射電極に青色光に対して高反射率の金属材料からなる電極と、低反射率の材料からなる電極との二種類を用いている。そのため、輝度傾斜はつくものの、全面を高反射率の金属材料を用いた場合と比較すると、外部量子効率が落ち、全体の光量が落ちてしまう。
本発明の目的は、光量を落とさずに所望の輝度分布を形成した半導体発光素子を提供することである。
本発明の一観点によれば、半導体発光素子は、支持基板と、第１導電型の第１半導体層と、該第１半導体層の上に形成される活性層と、該活性層の上に形成される第２導電型の第２半導体層とを含む半導体積層と、前記第１半導体層と電気的に接続する第１の電極層と、前記第１の電極層と対をなし、前記第２半導体層と電気的に接続する第２の電極層と、前記第１の電極層と前記第２の電極層の間に配置され、前記第２半導体層の一端から他端にかけて面積又は抵抗値が増大する高抵抗領域とを有する。
また、本発明の他の観点によれば、半導体発光素子の製造方法は、（ａ）成長基板を準備する工程と、（ｂ）前記成長基板上に、第１導電型の第１半導体層と、該第１半導体層の上に形成される活性層と、該活性層の上に形成される第２導電型の第２半導体層とを含む半導体積層を成長する工程と、（ｃ）前記第２半導体層表面に、前記第２半導体層の一端から他端にかけて面積又は抵抗値が増大する高抵抗領域を形成する工程と、（ｄ）前記高抵抗領域を含む前記第２半導体層上に第２の電極層を形成する工程と、（ｅ）前記第２の電極層上に第１を接合層形成する工程と、（ｆ）前記半導体積層を分割する工程と、（ｇ）支持基板を準備する工程と、（ｈ）前記支持基板上に、第２接合層を形成する工程と、（ｉ）前記第１接合層と前記第２接合層とを重ね合わせて接合することにより融着層を形成する工程と、（ｊ）前記成長基板を前記半導体積層から剥離する工程と、（ｋ）前記第１半導体層上に第１の電極層を形成する工程とを含む。
本発明によれば、光量を落とさずに所望の輝度分布を形成した半導体発光素子を提供することができる。
本発明の実施例によるＬＥＤアレイ１００及びＬＥＤ素子１０１の概略平面図、回路図及び断面図である。 本発明の第１の実施例による輝度傾斜のための低抵抗領域ＬＲと高抵抗領域ＨＲを説明するための発光面の概略平面図及び断面図である。 本発明の第１の実施例によるＬＥＤアレイ１００の製造方法を説明するための概略断面図である。 本発明の第１の実施例による輝度傾斜構造の形成方法を説明するための窒化物半導体発光素子１０１の一部の概略断面図である。 本発明の第１の実施例によるＬＥＤアレイ１００の製造方法を説明するための概略断面図である。 本発明の第１の実施例によるＬＥＤアレイ１００の製造方法を説明するための概略断面図である。 本発明の第１の実施例によるＬＥＤアレイ１００の製造方法を説明するための概略断面図である。 本発明の第１の実施例によるＬＥＤアレイ１００の製造方法を説明するための概略断面図である。 本発明の第１の実施例の変形例によるＬＥＤ素子１０１の概略断面図である。 本発明の第２の実施例による輝度傾斜構造の形成方法を説明するための窒化物半導体発光素子１０１の一部の概略断面図である。 本発明の第３の実施例による輝度傾斜構造の形成方法を説明するための窒化物半導体発光素子１０１の一部の概略断面図である。 本発明の第４の実施例による輝度傾斜構造の形成方法を説明するための窒化物半導体発光素子１０１の発光面の概略平面図及び一部の概略断面図である。 本発明の実施例によるＬＥＤアレイ１００を組み込んだ車両用灯具（ヘッドランプ）５０の構成を表す概念図である。
図１（Ａ）は、本発明の第１の実施例によるＬＥＤアレイ１００の概略平面図であり、図１（Ｂ）は、ＬＥＤアレイ１００の等価回路図である。図１（Ｃ）は、図１（Ａ）の直線ａｂ間のＬＥＤアレイ１００の簡略化した断面図である。
本発明の第１の実施例によるＬＥＤアレイ１００は、４つの窒化物半導体発光素子（ＬＥＤ素子）１０１を絶縁層（ＳｉＯ２層）９が形成された支持基板（Ｓｉ基板）１０上に配置し、直列接続したものである。個々のＬＥＤ素子１０１は、ｎ型ＧａＮ層２２、活性層２３、ｐ型ＧａＮ層２４からなるＧａＮ系発光部（デバイス構造層）２と、デバイス構造層２の裏面（基板側）に形成され該デバイス構造層２の上下いずれかの長辺側に露出するｐ側電極１２と、ｐ側電極１２が露出する長辺とは逆側の長辺と一定間隔を置いて平行に配置されるｎ側電極（引き出し電極）１１及びデバイス構造層２の表面上に該デバイス構造層２の短辺に平行に配置され、ｎ型ＧａＮ層２１とｎ側電極１１とを接続する配線電極８とを有している。
個々のＬＥＤ素子１０１は、図１（Ｂ）に示すように、それぞれ左右に隣接するＬＥＤ素子１０１と直列に接続されており、ＬＥＤ素子１０１のｎ側電極１１は、左側に位置するＬＥＤ素子１０１のｐ側電極１２と電気的に接続され、ｐ側電極１２は右側に位置するＬＥＤ素子１０１のｎ側電極１１と電気的に接続されている。ＬＥＤアレイ１００の端部に位置するＬＥＤ素子１０１のｐ側電極１２及びｎ側電極１１はそれぞれ給電パッド１３に接続されている。
図１（Ｃ）に示すように、個々のＬＥＤ素子１０１のｐ側電極１２は、例えば、デバイス構造層２の裏面（ｐ型ＧａＮ層２４）に形成される反射電極層３と、第１接着層５を含んで構成される。第１接着層５は、支持基板１０に形成される第２接着層６と融着接合されて融着層（反射電極層３及びエッチングストップ層４の残部を含む）を形成している。なお、エッチングストップ層４は、図５（Ａ）及び（Ｂ）を参照して後述するエッチング工程においてエッチストッパーとして機能する。
また、素子の上面全体には、デバイス構造層２の上面（発光面）及びｐ側電極１２形成箇所に開口を有するＳｉＯ２からなる保護膜（絶縁膜）７が形成されている。さらに、デバイス構造層２の外周の一辺に沿って、該発光部から一定間隔を置いて配置されるｎ側電極（引き出し電極）１１と、デバイス構造層２の上面（発光面）から側面（保護膜７上）に添って、ｎ型ＧａＮ層２２とｎ側電極１１とを接続する配線電極８とが形成されている。
なお、ＬＥＤアレイ１００は、を構成するＬＥＤ素子１０１の数は４つに限られるものではない。また、必要に応じてＬＥＤアレイ１００上のＬＥＤ素子１０１の一部又は全部を並列接続しても良いし、ＬＥＤアレイとせずに１つのＬＥＤ素子１０１を単一素子として形成してもよい。さらに、ＬＥＤ素子１０１のレイアウトは、水平方向に並べるだけではなく、複数列複数行にわたって行列状に並べるようにしても良い。
また、個々のＬＥＤ素子１０１の形状は、横長の形状をしていても良いし、正方形やその他の形状をしていても良い。また、配線層８の平面形状も、図１（Ａ）に示すような櫛状に限らず、梯子状や、放射状など、どのような形状でも良い。
図２は、本発明の第１の実施例による輝度傾斜のための低抵抗領域ＬＲと高抵抗領域ＨＲを説明するための図である。図２（Ａ）は、輝度傾斜のための低抵抗領域ＬＲと高抵抗領域ＨＲの配置を説明するための概略平面図である。図２（Ｂ）は、図２（Ａ）の直線ｃ１−ｄ１間における反射電極層３及びｐ型ＧａＮ層２４の概略断面図である。図２（Ｃ）は、図２（Ａ）の直線ｃ２−ｄ２間における反射電極層３及びｐ型ＧａＮ層２４の概略断面図である
本発明の第１の実施例では、所望の輝度分布を得るために配線電極８（ｎ側電極１１）と反射電極層３（ｐ側電極１２）との間に輝度傾斜のための低抵抗領域ＬＲと高抵抗領域ＨＲとを形成した輝度傾斜構造を採用している。低抵抗領域ＬＲは、例えば、その下のｐ型ＧａＮ層２４とオーミック接触を形成可能なＩＴＯ膜（コンタクト層）３ａと該ＩＴＯ膜３ａ上に形成される（例えば、ＡｇやＡｇ合金からなる）反射金属膜３ｂからなり、高抵抗領域ＨＲは、ｐ型ＧａＮ層２４内のプラズマダメージ領域２４ｂの上に形成されるＡｇ層３ｂからなる。例えば、本実施例では、低抵抗領域ＬＲの接触抵抗は１×１０−５Ωｃｍ２程度に設定され、高抵抗領域ＨＲの接触抵抗は１×１０−２Ωｃｍ２程度に設定される。この時、配線電極８（ｎ側電極１１）から注入される電流は選択的に低抵抗領域ＬＲへ向かうように流れる。
低抵抗領域ＬＲおよび高抵抗領域ＨＲの平面形状は、例えば、図２（Ａ）に示すように、ｎ側電極１１から離れるに従い、低抵抗領域ＬＲの水平方向（図中Ｗ方向）の幅が狭くなり、逆にｎ側電極１１から離れるに従い、高抵抗領域ＨＲの水平方向（図中Ｗ方向）の幅が広くなるように設定される。すなわち、ｎ側電極１１から離れるに従い、ＩＴＯ膜（コンタクト層）３ａの幅が狭くなり、ｐ型ＧａＮ層２４内のプラズマダメージ領域２４ｂ及びその下の反射金属膜３ｂの幅が広くなる。
例えば、図２（Ｂ）に示す断面（図２（Ａ）の直線ｃ１−ｄ１付近）においては、ＩＴＯ膜３ａの幅（低抵抗領域の幅）がプラズマダメージ領域２４ｂ及びその下の反射金属膜３ｂの幅よりも広くなっているが、図２（Ｃ）に示す断面（図２（Ａ）の直線ｃ２−ｄ２付近）においては、ＩＴＯ膜３ａの幅（低抵抗領域の幅）がプラズマダメージ領域２４ｂ及びその下の反射金属膜３ｂの幅よりも狭くなっている。
したがって、ｎ側電極１１に近い図２（Ａ）の直線ｃ１−ｄ１付近では、低抵抗領域ＬＲの面積が高抵抗領域ＨＲの面積よりも大きくなり、ｎ側電極１１から遠い図２（Ａ）の直線ｃ２−ｄ２付近では、低抵抗領域ＬＲの面積が高抵抗領域ＨＲの面積よりも小さくなる。よって、直線ｃ１−ｄ１付近では直線ｃ２−ｄ２付近よりも電流の流れる面積が大きくなるため、直線ｃ２−ｄ２付近に比べて輝度が高くなる。このようにして、ｎ側電極１１から離れるに従い輝度が低下する分布を持たせることが可能となる。
なお、電流拡散の観点から、配線電極８直下は、高抵抗領域ＨＲとなっていることが好ましい。また、プラズマダメージがなくても反射金属膜３ｂとｐ型ＧａＮ層２４は接触抵抗が高いため、高抵抗領域ＨＲと低抵抗領域ＬＲとを形成することができる。図２ではより明確に抵抗値の差を設けるため、高抵抗領域ＨＲにプラズマダメージを利用している。
図１においては、図２のような輝度傾斜を持つ素子を、輝度傾斜方向と素子配列方向とが交差するように並べている。また、高輝度、低輝度が一側方向にそろうように並んでいる。これにより図１に示すＬＥＤアレイ１００全体でも高輝度から低輝度の輝度分布を持つようにしている。
以下、図３〜図８を参照して、本発明の第１の実施例によるＬＥＤ素子１０１を有するＬＥＤアレイ１００の製造方法を説明する。なお、図１（Ａ）に示すＬＥＤ素子１０１以外の形状のＬＥＤ素子であっても、ｐ側電極１２、ｎ側電極１１及び配線電極８の形成位置や各構成部材の形状が異なるのみであり、同様の製造方法にて作製可能である。
図３、図５〜図８は、図１（Ａ）の直線ｃｄ間の概略断面図であるので、図中２つの窒化物半導体発光素子（ＬＥＤ素子）１０１のみが表されているが、この第１の実施例では、４つのＬＥＤ素子１０１が配列されて同一基板上に同時に形成される。なお、以下の製造方法は、あくまでも一例であり、これに限られるものではない。
まず、図３（Ａ）に示すように、有機金属化学気相成長（ＭＯＣＶＤ）にてＡｌｘＩｎｙＧａｚＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｚ≦１、ｘ＋ｙ＋ｚ＝１）を成長可能な成長基板（例えば、Ｃ面サファイヤ基板）１を準備し、ＭＯＣＶＤを用いて成長基板１上にＡｌｘＩｎｙＧａｚＮから成る半導体層積層を結晶成長させる。
具体的には、例えば、サファイア基板１をＭＯＣＶＤ装置に投入後、サーマルクリーニングを行い、ＧａＮバッファ層２０及びアンドープのＧａＮ層２１を成長した後に、Ｓｉ等をドープした膜厚５μｍ程度のｎ型ＧａＮ層２２を成長させる。
次に、ＩｎＧａＮ量子井戸層及びＧａＮ障壁層を含む多重量子井戸発光層（活性層）２３を形成する。ここではＩｎＧａＮ／ＧａＮを１周期として５周期成長を行う。温度約７００℃でＴＭＧ３．６μｍｏｌ／ｍｉｎ、ＴＭＩ１０μｍｏｌ／ｍｉｎ、ＮＨ３４．４ＬＭを３３秒間供給して膜厚約２．２ｎｍのＩｎＧａＮ井戸層と、ＴＭＧ３．６μｍｏｌ／ｍｉｎ、ＮＨ３４．４ＬＭを３２０秒間供給して膜厚約１５ｎｍのＧａＮ障壁層との成長を５周期分繰り返す。
次に、ｐ型ＧａＮ層２４として、ｐ型ＡｌＧａＮ層（クラッド層）とＭｇドープのｐ型ＧａＮ層（コンタクト層）とを順次成膜する。活性層２３に引き続き、温度を８７０℃まで上げ、ＴＭＧ８．１μｍｏｌ／ｍｉｎ、ＴＭＡ７．５μｍｏｌ／ｍｉｎ、ＮＨ３４．４ＬＭ、Ｃｐ２Ｍｇ２．９×１０−７μｍｏｌ／ｍｉｎを５分間供給し、Ｍｇドープのｐ型ＡｌＧａＮ層（クラッド層）を約４０ｎｍ成長させる。引き続き、そのままの温度でＴＭＧ１８μｍｏｌ／ｍｉｎ、ＮＨ３４．４ＬＭ、Ｃｐ２Ｍｇ２．９×１０−７μｍｏｌ／ｍｉｎを７分間供給し、Ｍｇドープのｐ型ＧａＮ層（コンタクト層）を約１５０ｎｍ成長させる。
次に、ｐ型ＧａＮ層２４の活性化を行う。ｐ型半導体層は、成長過程において膜中に水素が混入し、Ｍｇ−Ｈ結合となっている。この様な状態では、ドーパントとしての機能を果たす事が出来ず、ｐ型半導体層は高抵抗化している。その為、ｐ型半導体層の水素を膜中より追い出す活性化工程が必要となる。具体的には、熱処理炉を用いて真空又は不活性ガス雰囲気中にて４００℃以上の熱処理を行う。
次に、図３（Ｂ）に示すように、デバイス構造層２表面（ｐ型ＧａＮ層２４表面）に、所定形状のｐ電極層（反射電極層）３を形成する。この第１の実施例では、ｐ電極層（反射電極層）３として、インジウムスズ酸化物（ＩＴＯ）からなるコンタクト層３ａとＡｇ層３ｂを形成する。第１の実施例による輝度傾斜構造（ｐ電極層（反射電極層）３及びその下のプラズマ処理された半導体層）の形成方法については図４（Ａ）〜図４（Ｆ）を参照して説明する。
まず、ｐ電極層（反射電極層）形成領域が露出したデバイス構造層２表面（ｐ型ＧａＮ層２４表面）に、フォトリソグラフィ及びスパッタ法を用いて、透明導電膜材料を成膜し、パターニングして透明電極を形成する。
具体的には、まず、図４（Ａ）に示すように、スパッタ装置を用い、Ａｒ：５０ｓｃｃｍ、Ｏ２：０．５ｓｃｃｍ、圧力：０．５Ｐａの条件下で、インジウムスズ酸化物（ＩＴＯ）を１５ｎｍの膜厚で成膜する。
次に、図４（Ｂ）に示すように、フォトレジストパターンＰＲを所望のパターンで形成し、図４（Ｃ）に示すように、成膜したＩＴＯ膜をフォトリソグラフィエッチング法により、所望の形状にウエットエッチングし、ｐ型ＧａＮ層２４表面の一部に透明電極層（ＩＴＯ膜）３ａを形成する。酸素を含む熱処理前なので、不要なＩＴＯ膜はすべて取り除くことが可能である。
その後、図４（Ｄ）に示すように、エッチング工程に用いたフォトレジストパターンＰＲを除去する。フォトレジストパターンＰＲの除去後、酸素を含む雰囲気中でＩＴＯ膜３ａを加熱（４００℃〜７００℃、好ましくは、４５０℃〜６００℃）する（ＩＴＯアニール処理）。加熱処理をすることで、接触抵抗と透過率が良くなる。
次に、図４（Ｅ）に示すように、フォトレジストパターンＰＲをマスクとして、ＩＴＯ膜３ａが形成されていない領域で露出しているｐ型ＧａＮ層２４表面にプラズマ照射することで、電流が流れない高抵抗領域ＨＲを形成する。プラズマ照射部の接触抵抗は１×１０−２Ωｃｍ２以上で電流が流れにくい高抵抗領域ＨＲとなる。それぞれの高抵抗領域ＨＲの厚さは、ｐ型ＧａＮ層２４の膜厚より薄く設定される。ここでは、Ａｒ、Ｈｅ、Ｎ２、ＣＦ４及びＨ２をプラズマの不活性ガスとして用いることができる。
次に、図４（Ｆ）に示すように、ＩＴＯ膜３ａ及びＩＴＯ膜３ａ間から露出したデバイス構造層２表面（ｐ型ＧａＮ層２４表面）に、電子ビーム蒸着法により膜厚２００ｎｍ程度のＡｇ層を形成し、周知のリフトオフ法によりパターニングし、ＩＴＯ膜３ａと反射金属膜３ｂからなる反射電極層３を形成する。反射電極層３は、活性層２３にて生成された光のうち、ｐ型半導体層２４側へ放射された光を再び光放射面であるｎ型半導体層２１側へ反射させる為に、発光波長に対して高反射性を有する金属層である。Ａｇ層３ｂの厚さは、１００ｎｍ以上が好ましい。これより薄いと十分な光反射性が得られない。成膜方法には電子ピーム蒸着の他、スパッタ法を用いることもできる。
第１の実施例による輝度傾斜構造では、ＩＴＯ膜３ａがコンタクト層として機能し、該コンタクト層が形成されている領域が低抵抗領域ＬＲとなり、プラズマダメージ領域２４ｂが形成されている領域が高抵抗領域ＨＲとなる。配線電極８（ｎ側電極１１）から注入される電流は選択的に低抵抗領域ＬＲに流れ、低抵抗領域ＬＲの方が高抵抗領域ＨＲよりも高い輝度となる。したがって、図２（Ａ）にしめすような平面パターンで低抵抗領域ＬＲと高抵抗領域ＨＲとを形成することにより、一方から他方にかけて徐々に輝度が変化する輝度分布を得ることができる。
その後、図５（Ａ）に示すように、反射電極層３の周辺のデバイス構造層２上（ｐ型ＧａＮ層２４上）に、スパッタ法を用いて反射電極層３と同じ膜厚のＳｉＯ２からなるエッチングストップ層４を形成する。エッチングストップ層４は、図８（Ａ）及び図８（Ｂ）を参照して後述するエッチング工程においてエッチストッパーとして機能する。
次に、図５（Ｂ）に示すように、反射電極層３及びエッチングストップ層４を含む領域に、スパッタ法を用いて膜厚２００ｎｍのＡｕからなる第１接着層５を形成する。なお、反射電極層３及びエッチングストップ層４を含む領域に、拡散防止層を形成してから第１接着層５を形成するようにしても良い。拡散防止層を形成する場合は、例えば、スパッタ法を用いて膜厚３００ｎｍのＴｉＷからなる拡散防止層を形成する。拡散防止層は反射電極層３に用いた材質の拡散を防止するためのもので、反射電極層３にＡｇを含む場合には、Ｔｉ、Ｗ、Ｐｔ、Ｐｄ、Ｍｏ、Ｒｕ、Ｉｒ、Ａｕ及びこれらの合金を用いることができる。
次に、図５（Ｃ）に示すように、レジストマスク及び塩素ガスを用いたドライエッチング法を用いることにより、デバイス構造層２を複数の長方形形状（図１（Ａ）の平面図参照）の素子に分割する。分割されたデバイス構造層２の側面は、成長基板１に対して順テーパ形状となる。
次に、図６（Ａ）に示すように、Ｓｉからなる支持基板１０を用意し、熱酸化処理を行い表面に絶縁膜（熱酸化ＳｉＯ２膜）９を形成する。絶縁膜９の膜厚は、絶縁性を確保する目的を達成できる厚さであればよい。
次に、絶縁膜９上に蒸着法を用いて膜厚１μｍのＡｕＳｎ（Ｓｎ：２０ｗｔ％）からなる第２接着層６を形成する。支持基板１０は熱膨張係数がサファイア（７．５×１０−６／Ｋ）やＧａＮ（５．６×１０−６／Ｋ）に近く、熱伝導率が高い材料が好ましい。例えば、Ｓｉ、ＡｌＮ、Ｍｏ、Ｗ、ＣｕＷ等を用いることができる。第１接着層５の材質と第２接着層６の材質は、融着接合が可能な、Ａｕ−Ｓｎ、Ａｕ−Ｉｎ、Ｐｄ−Ｉｎ、Ｃｕ−Ｉｎ、Ｃｕ−Ｓｎ、Ａｇ−Ｓｎ、Ａｇ−Ｉｎ、Ｎｉ−Ｓｎ等を含む金属や、拡散接合が可能なＡｕを含む金属を用いることができる。
第２接着層６は、例えば、図６（Ｂ）及び（Ｃ）に示すように、リフトオフ法を用いて形成することができる。まず、フォトレジスト（例えば、Ｃｌａｒｉａｎｔ Ｃｏ．製フォトレジストＡＺ５２００）を熱酸化処理した支持基板１０（絶縁膜９を表面に形成した支持基板１０）の全面に塗布し、９０℃以下に設定したホットプレートを用い、大気中で９０秒間程度のプリベークを行う。次いで、ＵＶ光を用い、ファースト露光量１７ｍＪとして、フォトレジストにパターンを露光する。露光後のフォトレジストを１２０℃の大気中で９０秒間程度のリバーサルベーク処理を行い、露光部を熱架橋させる。次に、反転露光量６００ｍＪとして、ＵＶ光を支持基板１０全面に照射する。さらに、現像液中に１３０秒間浸漬し、現像処理を行うことにより所望の（第２接着層６となる部分以外に）フォトレジストパターンＰＲ１を形成する。このように形成されたフォトレジストパターンＰＲ１は、周縁部が支持基板１０に対して逆テーパ形状となる。なお、使用するレジスト及びフォトリソグラフィの条件は、適宜変更可能である。
次に、抵抗加熱蒸着法を用いて、Ｔｉ（１５０ｎｍ）／Ｎｉ（５０ｎｍ）／Ａｕ（１００ｎｍ）／Ｐｔ（２００ｎｍ）／ＡｕＳｎ（１０００ｎｍ、Ｓｎ：２０ｗｔ％）からなる金属積層６を成膜し、その後、リフトオフによって第２接着層６を形成する。
なお、第２接着層６は、リフトオフ法以外にも、ドライエッチング法やウエットエッチング法を用いても形成可能である。
次に、図７（Ａ）に示すように、第１接着層５と第２接着層６を接触させ、圧力３ＭＰａで加圧した状態で３００℃に加熱して１０分間保持した後、室温まで冷却することにより融着接合を行う。この融着接合により融着層が形成される。
その後、図７（Ｂ）に示すようにＵＶエキシマレーザの光をサファイア基板１の裏面側から照射し、バッファ層２０を加熱分解することで、レーザーリフトオフによるサファイア基板１の剥離を行う。なお、基板１の剥離あるいは除去は、エッチング等の別の手法を用いてもよい。
次に、図７（Ｃ）に示すように、レーザーリフトオフにより発生したＧａを温水などで除去し、その後塩酸で表面処理する。これにより、ｎ型半導体層２２が露出する。表面処理には窒化物半導体をエッチングできるものであればよく、リン酸、硫酸、ＫＯＨ、ＮａＯＨなどの酸やアルカリなどの薬剤も用いることができる。また、表面処理はＡｒプラズマや塩素系プラズマを用いたドライエッチングや、研磨などで行ってもよい。さらに、ｎ型半導体層２２の表面をＲＩＥ等のドライエッチング装置を用いたＣｌ、Ａｒ処理又は、ＣＭＰ研磨装置を用いて平滑化を行いレーザー痕やレーザーダメージ層を除去する。なお、光取り出し効率を向上させる為に露出したｎ型半導体層２２表面には、凹凸加工を施す（光取り出し構造を形成する）ようにしても良い。
次に、図８（Ａ）に示すように、デバイス構造層２の端部が露出するようにフォトレジストＰＲ３を形成する。その後、塩素ガスを用いたドライエッチング法により、フォトレジストＰＲ３から露出したデバイス構造層２の端部をエッチングストップ層４が露出するまでエッチングする。これにより図８（Ｂ）に示すように、デバイス構造層２の側壁は、支持基板１０を下にした場合に上方に向かって断面積が減少するテーパ形状（支持基板１０に対して順テーパ形状）となる。なお、この工程において、エッチングストップ層４がマスクとなり、支持基板１０表面の絶縁膜９も支持基板１０に対して順テーパ形状にエッチングされる。また、エッチングストップ層４が形成されていることにより、素子の信頼性を高めることができる。これは、エッチングストップ層４を配置しない場合には、塩素ガスにより第１接着層５がエッチングされてしまい、エッチングされた第１接着層５の堆積物がデバイス構造層２に付着し、ショートの原因となることがあるためである。
次に、図８（Ｃ）に示すように、上述した工程で形成した素子の上面全体に、スパッタ等を用いてＳｉＯ２からなる保護膜（絶縁膜）７を２００℃加熱条件で６００ｎｍの膜厚で形成し、その後、フォトリソグラフィを用いてレジストパターンを形成し、ＲＩＥによるドライエッチングにより、成長基板１の剥離によって露出したデバイス構造層２の表面（ｎ型ＧａＮ層２２の表面）の一部を露出させる。
次に、電子ビーム蒸着法により、膜厚１ｎｍのＴｉ層、膜厚２００ｎｍのＡｌ層、膜厚１００ｎｍのＴｉ層、膜厚２００ｎｍのＰｔ層、膜厚２．５μｍのＡｕ層をこの順序で積層し、リフトオフによってパターニングすることにより、ｎ型ＧａＮ層２２と隣接する素子の電極部１２（ｐ側電極）とを接続する、例えば、幅１０μｍ程度の配線電極８を形成する。配線電極８は、ｎ型ＧａＮ層２２の上面から連続してデバイス構造層２の順テーパ形状の側面及び第１接着層５と第２接着層６から形成された融着層の順テーパ形状の側面上に、絶縁性保護膜９を介して形成されている。また、配線電極８は、ｎ型ＧａＮ層２２に接触している該ｎ型ＧａＮ層２２の上面領域において、当該ｎ型ＧａＮ層２２とオーミック接触を形成している。配線電極８は、平面または順テーパ形状の表面上に形成されるため、製造工程中又は製造後に断線することなく配置される。なお、配線電極８の線幅は２０μｍ以下３μｍ以上であることが好ましい。
その後、支持基板１０をレーザースクライブ又は、ダイシングにより分割する。以上により、複数の窒化物半導体発光素子１０１を有するＬＥＤアレイ１００が完成する。なお、青色ＧａＮの発光素子を白色化するには発光素子を封止充填する樹脂に蛍光体（例えば、黄色発光）を入れる。
なお、上述の例では、複数の窒化物半導体発光素子１０１を１つの支持基板１０上に作製して、直列接続し、ＬＥＤアレイ１００としたが、並列接続としてもよいし、１つ１つの窒化物半導体発光素子１０１に分割して単一素子としてもよい。その場合には、図９に示すような構成とする。
複数の窒化物半導体発光素子１０１を並列接続、もしくは単一の素子として用いる場合には、図９に示すように、支持基板１０上の絶縁膜９を省略し、代わりに支持１０の裏側に全面電極１３を形成する。また、配線電極８は、デバイス構造層２の表面（ｎ型ＧａＮ層２２の表面）のみ形成され、当該表面上に形成される電極パッドに接続され、当該電極パッドから電流が供給される。その他の構造は基本的に上述の複数の窒化物半導体発光素子１０１を直列接続したものと同様であり、特に、第１の実施例による輝度傾斜のための低抵抗領域ＬＲと高抵抗領域ＨＲの構成は同一である。
図１０は、本発明の第２の実施例による輝度傾斜構造の形成方法を説明するための窒化物半導体発光素子１０１の一部の概略断面図である。図４（Ａ）〜（Ｆ）に示す第１の実施例による輝度傾斜構造の形成方法に代えて、図１０（Ａ）〜（Ｅ）に示す工程を実行することにより、第２の実施例による窒化物半導体発光素子１０１を作製することができる。すなわち、輝度傾斜構造以外は、全て第１の実施例と同様の構成とすることができる。
第２の実施例では、まずデバイス構造層２表面（ｐ型ＧａＮ層２４表面）の所定領域にプラズマダメージを与えて高抵抗領域ＨＲとした後、その上にＩＴＯ膜３ａ、反射金属膜３ｂを順次成膜する。
まず、図１０（Ａ）に示すように、フォトリソグラフィにより、デバイス構造層２表面（ｐ型ＧａＮ層２４表面）にフォトレジストパターンＰＲを所望のパターンで形成する。
次に、図１０（Ｂ）に示すように、フォトレジストパターンＰＲをマスクとして、露出しているｐ型ＧａＮ層２４表面にプラズマ照射することで、電流が流れない高抵抗領域ＨＲを形成する。プラズマ照射部の接触抵抗は１×１０−２Ωｃｍ２以上で電流が流れにくい高抵抗領域ＨＲとなる。それぞれの高抵抗領域ＨＲの厚さは、ｐ型ＧａＮ層２４の膜厚より薄く設定される。ここでは、Ａｒ、Ｈｅ、Ｎ２、ＣＦ４及びＨ２をプラズマの不活性ガスとして用いることができる。その後、図１０（Ｃ）に示すように、フォトレジストパターンＰＲを除去する。
次に、図１０（Ｄ）に示すように、デバイス構造層２表面（ｐ型ＧａＮ層２４表面）のプラズマダメージを与えた領域および与えていない領域の双方を覆うように、フォトリソグラフィ及びスパッタ法を用いて、透明導電膜材料を成膜し、パターニングして透明電極を形成する。例えば、スパッタ装置を用い、Ａｒ：５０ｓｃｃｍ、Ｏ２：０．５ｓｃｃｍ、圧力：０．５Ｐａの条件下で、インジウムスズ酸化物（ＩＴＯ）を１５ｎｍの膜厚で成膜する。成膜したＩＴＯ膜をフォトリソグラフィエッチング法により、所望の形状にウエットエッチングし、ｐ型ＧａＮ層２４表面の一部に透明電極層（ＩＴＯ膜）３ａを形成する。酸素を含む熱処理前なので、不要なＩＴＯ膜はすべて取り除くことが可能である。その後、酸素を含む雰囲気中でＩＴＯ膜３ａを加熱（４００℃〜７００℃、好ましくは、４５０℃〜６００℃）する（ＩＴＯアニール処理）。加熱処理をすることで、接触抵抗と透過率が良くなる。
次に、図１０（Ｅ）に示すように、ＩＴＯ膜３ａ表面に、電子ビーム蒸着法により膜厚２００ｎｍ程度のＡｇ層を形成し、周知のリフトオフ法によりパターニングし、ＩＴＯ膜３ａと反射金属膜３ｂからなる反射電極層３を形成する。なお、反射金属膜３ｂは、Ａｇの他、Ｐｔ、Ｐｄ、Ｎｉ、Ｔｉ、Ａｌ及びこれらを含む合金を使用しても良い。反射電極層３は、活性層２３にて生成された光のうち、ｐ型半導体層２４側へ放射された光を再び光放射面であるｎ型半導体層２１側へ反射させる為に、発光波長に対して高反射性を有する金属層である。Ａｇ層３ｂの厚さは、１００ｎｍ以上が好ましい。これより薄いと十分な光反射性が得られない。成膜方法には電子ピーム蒸着の他、スパッタ法を用いることもできる。
なお、上述のようにＩＴＯ膜３ａ及び反射金属膜３ｂからなる反射電極層３の代わりに、十分な反射率とコンタクト抵抗を得ることができる薄いＮｉ膜やＮｉＯ膜及びＡｇ層３ｂからなる反射電極層を用いても良い。
第２の実施例による輝度傾斜構造では、プラズマダメージ領域２４ｂが形成されている領域が高抵抗領域ＨＲとなり、それ以外の領域のＩＴＯ膜３ａがコンタクト層として機能し、該コンタクト層が形成されている領域が低抵抗領域ＬＲとなる。第１の実施例と同様に、配線電極８（ｎ側電極１１）から注入される電流は選択的に低抵抗領域ＬＲに流れ、低抵抗領域ＬＲの方が高抵抗領域ＨＲよりも高い輝度となる。したがって、図２（Ａ）にしめすような平面パターンで低抵抗領域ＬＲと高抵抗領域ＨＲとを形成することにより、一方から他方にかけて徐々に輝度が変化する輝度分布を得ることができる。
図１１は、本発明の第３の実施例による輝度傾斜構造の形成方法を説明するための窒化物半導体発光素子１０１の一部の概略断面図である。図４（Ａ）〜（Ｆ）に示す第１の実施例による輝度傾斜構造の形成方法に代えて、図１１（Ａ）〜（Ｄ）に示す工程を実行することにより、第３の実施例による窒化物半導体発光素子１０１を作製することができる。すなわち、輝度傾斜構造以外は、全て第１の実施例と同様の構成とすることができる。
第３の実施例では、デバイス構造層２表面にプラズマダメージを与えずに、ＳｉＯ２で透明絶縁層３ｃを形成し、当該透明絶縁層３ｃを高抵抗領域ＨＲとする。その上にＩＴＯ膜３ａ、反射金属膜３ｂを順次成膜する。なお、透明絶縁層３ｃの発光面を上から見たときの平面形状は、図２（Ａ）に示すプラズマダメージ領域２４ｂの平面形状と同様に、ｎ側電極１１から離れるに従い、水平方向（図中Ｗ方向）の幅が広くなるように設定される。
まず、図１１（Ａ）に示すように、フォトリソグラフィにより、デバイス構造層２表面（ｐ型ＧａＮ層２４表面）にフォトレジストパターンＰＲを所望のパターンで形成し、透明絶縁層３ｃとして、ＳｉＯ２膜を形成する。その後、図１１（Ｂ）に示すように、フォトレジストパターンＰＲを除去して、リフトオフにより透明絶縁層３ｃを所望の形状（例えば、図２（Ａ）に示すプラズマダメージ領域２４ｂの平面形状）にパターニングする。
次に、図１１（Ｃ）に示すように、透明絶縁層３ｃ及び透明絶縁層３ｃ間から露出するデバイス構造層２表面（ｐ型ＧａＮ層２４表面）に、フォトリソグラフィ及びスパッタ法を用いて、透明導電膜材料を成膜し、パターニングして透明電極を形成する。例えば、スパッタ装置を用い、Ａｒ：５０ｓｃｃｍ、Ｏ２：０．５ｓｃｃｍ、圧力：０．５Ｐａの条件下で、インジウムスズ酸化物（ＩＴＯ）を１５ｎｍの膜厚で成膜する。成膜したＩＴＯ膜をフォトリソグラフィエッチング法により、所望の形状にウエットエッチングし、透明電極層（ＩＴＯ膜）３ａを形成する。酸素を含む熱処理前なので、不要なＩＴＯ膜はすべて取り除くことが可能である。その後、酸素を含む雰囲気中でＩＴＯ膜３ａを加熱（４００℃〜７００℃、好ましくは、４５０℃〜６００℃）する（ＩＴＯアニール処理）。加熱処理をすることで、接触抵抗と透過率が良くなる。
次に、図１１（Ｄ）に示すように、ＩＴＯ膜３ａ表面に、電子ビーム蒸着法により膜厚２００ｎｍ程度のＡｇ層を形成し、周知のリフトオフ法によりパターニングし、ＩＴＯ膜３ａと反射金属膜３ｂからなる反射電極層３を形成する。なお、反射金属膜３ｂは、Ａｇの他、Ｐｔ、Ｐｄ、Ｎｉ、Ｔｉ、Ａｌ及びこれらを含む合金を使用しても良い。反射電極層３は、活性層２３にて生成された光のうち、ｐ型半導体層２４側へ放射された光を再び光放射面であるｎ型半導体層２１側へ反射させる為に、発光波長に対して高反射性を有する金属層である。Ａｇ層３ｂの厚さは、１００ｎｍ以上が好ましい。これより薄いと十分な光反射性が得られない。成膜方法には電子ピーム蒸着の他、スパッタ法を用いることもできる。
なお、上述のようにＩＴＯ膜３ａ及び反射金属膜３ｂからなる反射電極層３の代わりに、十分な反射率とコンタクト抵抗を得ることができる薄いＮｉ膜やＮｉＯ膜及びＡｇ層３ｂからなる反射電極層を用いても良い。
第３の実施例による輝度傾斜構造では、透明絶縁層３ｃが形成されている領域が高抵抗領域ＨＲとなり、それ以外の領域のＩＴＯ膜３ａがコンタクト層として機能し、該コンタクト層が形成されている領域が低抵抗領域ＬＲとなる。第１及び第２の実施例と同様に、配線電極８（ｎ側電極１１）から注入される電流は選択的に低抵抗領域ＬＲに流れ、低抵抗領域ＬＲの方が高抵抗領域ＨＲよりも高い輝度となる。したがって、図２（Ａ）にしめすような平面パターンで低抵抗領域ＬＲと高抵抗領域ＨＲとを形成することにより、一方から他方にかけて徐々に輝度が変化する輝度分布を得ることができる。
図１２は、本発明の第４の実施例による輝度傾斜構造の形成方法を説明するための窒化物半導体発光素子１０１の発光面の概略平面図及び一部の概略断面図である。図４（Ａ）〜（Ｆ）に示す第１の実施例による輝度傾斜構造の形成方法に代えて、図１２（Ｂ）に示す工程を実行することにより、第４の実施例による窒化物半導体発光素子１０１を作製することができる。すなわち、輝度傾斜構造以外は、全て第１の実施例と同様の構成とすることができる。
図１２（Ａ）は、本発明の第４の実施例による窒化物半導体発光素子１０１の発光面の概略平面図であり、図１２（Ｂ）は、図１２（Ａ）の直線ｅｆ間における窒化物半導体発光素子１０１の一部の概略断面図である。
第４の実施例では、ｐ型半導体層２４表面へのプラズマダメージの深さ（プラズマダメージ領域２４ｂの深さ）を、ｎ側電極１１から離れるに従い深くし、徐々に接触抵抗が高くなるようにして、輝度分布を形成する。
まずｐ型半導体層２４表面に、フォトレジストをグレーデッドな角度、膜厚で形成する。その後、フォトレジストを削りつつプラズマダメージを与えることにより、プラズマダメージをグレーデッドに与えることができる。なお、なだらかなテーパー角をもつフォトレジストレジストのパターニング方法としては、フォトリソグラフィにおいて露光時にグレースケールのマスクを用いること等により可能である。なお、電流拡散の観点から、配線電極８直下は、高抵抗領域ＨＲとなっていることが好ましい。
その後、ｐ型半導体層２４表面に、電子ビーム蒸着法により膜厚２００ｎｍ程度のＡｇ層を形成し、周知のリフトオフ法によりパターニングし、Ａｇ膜からなる反射電極層３を形成する。なお、Ａｇ膜は、Ａｇの他、Ｐｔ、Ｐｄ、Ｎｉ、Ｔｉ、Ａｌ及びこれらを含む合金を使用しても良い。
第４の実施例による輝度傾斜構造では、ｐ型半導体層２４表面に与えられるプラズマダメージの深さが、ｎ側電極１１から離れるに従い連続的に深くなるため、徐々に接触抵抗が高くなる。そのため、ｎ側電極１１に近い領域は相対的に低抵抗領域ＬＲとなり遠く離れるに従い高抵抗領域ＨＲとなる。第１及び第２の実施例と同様に、配線電極８（ｎ側電極１１）から注入される電流は選択的に低抵抗領域ＬＲに流れ、低抵抗領域ＬＲの方が高抵抗領域ＨＲよりも高い輝度となる。したがって、図１２（Ａ）にしめすように、一方から他方にかけて徐々に輝度が変化する輝度分布を得ることができる。
なお、この例では、ｐ型半導体層２４表面に与えられるプラズマダメージの深さを連続的に変化させたが、段階的に深くするようにしてもよい。また、プラズマダメージ領域２４ｂの平面形状を第１の実施例と同様に、ｎ側電極１１から離れるに従い、水平方向（図中Ｗ方向）の幅が広くなるようにしてもよい。さらに、第１〜第３の実施例と組み合わせて、例えば、反射電極層３をＩＴＯ膜３ａ及び反射金属膜３ｂで構成してもよいし、プラズマダメージ領域２４ｂに加えてＳｉＯ２膜による透明絶縁層３ｃを形成するようにしてもよい。
図１３は、本発明の各実施例によるＬＥＤアレイ１００（もしくは単一の半導体発光素子１０１）を組み込んだ車両用灯具（ヘッドランプ）５０の構成を表す概念図である。
ヘッドランプ５０は、ＬＥＤアレイ１００の発光面を覆うように配置された蛍光体層（波長変換層）１０８からなる光源１０２と、複数の小反射領域に区画されたマルチリフレクタである反射面１０３を含んで構成される。
光源１０２は、ｎ側電極１１側（輝度がピークの部分で図１のＨｆ側）が車両前方側に位置し、ｐ電極１２側（図１のＨｂ側）が車両後方側（すなわち反射面１０３側）に位置し、かつ、当該光源１０２の照射方向（すなわち当該光源１０２の発光面）が下向きとなるように配置されている。
反射面１０３は、焦点が光源１０２近傍に設定された回転放物面系の反射面（例えば、複数の小反射領域に区画されたいわゆるマルチリフレクタ）であり、光源１０２からの光が入射するように、光源１０２の側方から前方にかけての範囲を覆うように（すなわち光源１０２の前方に）配置されている。反射面１０３は、図１３に示すように、輝度がピークの部分が上方に位置するように光源１０２の光源像１０６を車両前方に投影し、車両前端部に正対した仮想鉛直スクリーン１０７上に、光源１０２の光源像を形成するように構成されている。
上記の構成により車両用灯具５０では、カットオフライン付近が最も明るく、当該カットオフラインから下側に行くに従って照度が低下していくグラデーション形状の遠方視認性に優れたすれ違いビーム用配光パターンを形成することが可能となる。他のタイプの車両用灯具であっても、反射面で反射される光がカットオフラインから下側に行くにしたがってＬＥＤアレイの輝度傾斜の高い側から低い側の光が反映されるように配置されればよい。
以上、本発明の各実施例によれば、窒化物半導体発光素子１０１に、配線電極８（ｎ側電極１１）と反射電極層３（ｐ側電極１２）との間に低抵抗領域ＬＲと高抵抗領域ＨＲとを形成する。これにより、配線電極８（ｎ側電極１１）から注入される電流を選択的に低抵抗領域ＬＲへ向かうようすることができる。よって、低抵抗領域ＬＲと高抵抗領域ＨＲの平面視上の配置を制御することにより、窒化物半導体発光素子１０１全体の光量を落とすことなく、所望の輝度分布を形成することが可能となる。
例えば、ｎ側電極１１が形成される側にピークを有し、該ｎ側電極から離れるに従い徐々に輝度が減少する輝度分布を形成することができる。このような輝度分布を有する窒化物半導体発光素子１０１を車両用灯具に用いることにより、窒化物半導体発光素子１０１からの光の一部をカットすることなく、所望のカットオフパターンを有する配光を実現することができる。よって、光利用効率を向上させることができる。
以上、実施例、及び変形例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。
１…成長基板、２…デバイス構造層（ＧａＮ系発光部）、３…ｐ電極層（反射電極層）、４…エッチングストップ層、５…第１接着層、６…第２接着層、７…絶縁膜、８…配線電極、９…絶縁層、１０…支持基板、１１…ｎ側電極、１２…電極部（ｐ側電極）、２０…バッファ層、２１…アンドープＧａＮ層、２２…ｎ型ＧａＮ層、２３…活性層、２４…ｐ型ＧａＮ層、５０…ヘッドランプ、１００…ＬＥＤアレイ、１０１…窒化物半導体発光素子（ＬＥＤ素子）、１０８…蛍光体層（波長変換層）、１０２…光源、１０３…反射面、１０６…光源像、１０７…照射面
本発明の一観点によれば、半導体発光装置は、ｐ型半導体層と、活性半導体層と、ｎ型半導体層とを含む半導体積層と、ｐ型半導体層情報に形成された第１電極構造と、ｎ型半導体層上方に形成された第２電極構造とを含む対向電極構造と、ｐ型半導体層とｎ型半導体層の一方の表面層を含み、光出力面の１端から他端に向かって徐々に変化する輝度傾斜を作る輝度傾斜創出構造とを有する。
また、本発明の他の観点によれば、輝度勾配を持つ光を放出できる半導体発光装置の製造方法は、成長基板上に、ｐ型半導体層、活性半導体層、ｎ型半導体層を含む、半導体積層を成長し、ｐ型半導体層とｎ型半導体層の少なくとも一方の表面層を含み、光出力面の１端から他端に向かって徐々に変化する輝度傾斜を創出する、輝度傾斜創出構造を作成し、ｐ型半導体層上方に形成された第１電極構造と、ｎ型層上方に形成された第２電極構造とを含む、対向電極構造を形成する。
個々のＬＥＤ素子１０１は、図１（Ｂ）に示すように、それぞれ左右に隣接するＬＥＤ素子１０１と直列に接続されている。ＬＥＤ素子１０１のｎ側電極１１は、隣接するＬＥＤ素子１０１のｐ側電極１２と電気的に接続され、ｐ側電極１２は隣接するＬＥＤ素子１０１のｎ側電極１１と電気的に接続されている。ＬＥＤアレイ１００の端部に位置するＬＥＤ素子１０１のｐ側電極１２及びｎ側電極１１はそれぞれ給電パッド１３に接続されている。
次に、ｐ型ＧａＮ層２４の活性化を行う。ｐ型半導体層中のＭｇは、成長過程において膜中に水素が混入し、Ｍｇ−Ｈ結合となっている。この様な状態では、ドーパントとしての機能を果たす事が出来ず、ｐ型半導体層は高抵抗化している。その為、ｐ型半導体層の水素を膜中より追い出す活性化工程が必要となる。具体的には、熱処理炉を用いて真空又は不活性ガス雰囲気中にて４００℃以上の熱処理を行う。
次に、図４（Ｅ）に示すように、ＩＴＯ膜３ａをマスクとして、ＩＴＯ膜３ａが形成されていない領域で露出しているｐ型ＧａＮ層２４表面にプラズマ照射することで、電流が流れない高抵抗領域ＨＲを形成する。プラズマ照射部の接触抵抗は１×１０−２Ωｃｍ２以上で電流が流れにくい高抵抗領域ＨＲとなる。それぞれの高抵抗領域ＨＲの厚さは、ｐ型ＧａＮ層２４の膜厚より薄く設定される。ここでは、Ａｒ、Ｈｅ、Ｎ２、ＣＦ４及びＨ２をプラズマの不活性ガスとして用いることができる。
次に、電子ビーム蒸着法により、膜厚１ｎｍのＴｉ層、膜厚２００ｎｍのＡｌ層、膜厚１００ｎｍのＴｉ層、膜厚２００ｎｍのＰｔ層、膜厚２．５μｍのＡｕ層をこの順序で積層し、リフトオフによってパターニングすることにより、ｎ型ＧａＮ層２２と隣接する素子の電極部１２（ｐ側電極）とを接続する、例えば、幅１０μｍ程度の配線電極８を形成する。配線電極８は、ｎ型ＧａＮ層２２の上面から連続してデバイス構造層２の順テーパ形状の側面及び第１接着層５と第２接着層６から形成された融着層の順テーパ形状の側面上に、絶縁性保護膜７を介して形成されている。また、配線電極８は、ｎ型ＧａＮ層２２に接触し、当該ｎ型ＧａＮ層２２とオーミック接触を形成している。配線電極８は、平面または順テーパ形状の表面上に形成されるため、製造工程中又は製造後に断線することなく配置される。なお、配線電極８の線幅は２０μｍ以下３μｍ以上であることが好ましい。

Claims (5)

  1. 支持基板と、
    第１導電型の第１半導体層と、該第１半導体層の上に形成される活性層と、該活性層の上に形成される第２導電型の第２半導体層とを含む半導体積層と、
    前記第１半導体層と電気的に接続する第１の電極層と、
    前記第１の電極層と対をなし、前記第２半導体層と電気的に接続する第２の電極層と、
    前記第１の電極層と前記第２の電極層の間に配置され、前記第２半導体層の一端から他端にかけて面積又は抵抗値が増大する高抵抗領域と
    を有する半導体発光素子。
  2. 請求項１記載の半導体発光素子と、
    前記半導体発光素子の照射像を所定の配光形状で照射する光学系と
    を有する車両用灯具。
  3. （ａ）成長基板を準備する工程と、
    （ｂ）前記成長基板上に、第１導電型の第１半導体層と、該第１半導体層の上に形成される活性層と、該活性層の上に形成される第２導電型の第２半導体層とを含む半導体積層を成長する工程と、
    （ｃ）前記第２半導体層表面に、前記第２半導体層の一端から他端にかけて面積又は抵抗値が増大する高抵抗領域を形成する工程と、
    （ｄ）前記高抵抗領域を含む前記第２半導体層上に第２の電極層を形成する工程と、
    （ｅ）前記第２の電極層上に第１を接合層形成する工程と、
    （ｆ）前記半導体積層を分割する工程と、
    （ｇ）支持基板を準備する工程と、
    （ｈ）前記支持基板上に、第２接合層を形成する工程と、
    （ｉ）前記第１接合層と前記第２接合層とを重ね合わせて接合することにより融着層を形成する工程と、
    （ｊ）前記成長基板を前記半導体積層から剥離する工程と、
    （ｋ）前記第１半導体層上に第１の電極層を形成する工程と
    を含む半導体発光素子の製造方法。
  4. 前記工程（ｃ）は、前記第２半導体層表面の所定領域にプラズマダメージを与えることにより高抵抗領域を形成する請求項３記載の半導体発光素子の製造方法。
  5. 前記工程（ｃ）は、前記第２半導体層表面の所定領域に絶縁層を形成することにより高抵抗領域を形成する請求項３記載の半導体発光素子の製造方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018143751A1 (ko) * 2017-02-06 2018-08-09 엘지이노텍 주식회사 반도체 소자 및 이를 포함하는 디스플레이 장치
KR20180091277A (ko) * 2017-02-06 2018-08-16 엘지이노텍 주식회사 반도체 소자 및 이를 포함하는 디스플레이 장치
JP2018198291A (ja) * 2017-05-25 2018-12-13 スタンレー電気株式会社 半導体発光素子、半導体発光素子アレイ、半導体発光装置、及び、車両用灯具
KR20190021671A (ko) * 2017-08-23 2019-03-06 엘지이노텍 주식회사 반도체 소자
KR20190050467A (ko) * 2017-11-03 2019-05-13 엘지이노텍 주식회사 반도체 소자
KR20190095321A (ko) * 2017-01-05 2019-08-14 엘지이노텍 주식회사 디스플레이 장치 제조 방법
JP2023507445A (ja) * 2019-12-18 2023-02-22 プレッシー・セミコンダクターズ・リミテッド 発光ダイオード前駆体およびその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6068073B2 (ja) * 2012-09-18 2017-01-25 スタンレー電気株式会社 Ｌｅｄアレイ
US9691944B2 (en) * 2012-12-04 2017-06-27 Semicon Light Co., Ltd. Semiconductor light-emitting device and method for manufacturing the same
CN110504280A (zh) * 2018-05-16 2019-11-26 财团法人工业技术研究院 显示阵列
TW201947636A (zh) * 2018-05-16 2019-12-16 財團法人工業技術研究院 顯示陣列的製造方法
US11515299B2 (en) 2018-05-16 2022-11-29 Industrial Technology Research Institute Method for manufacturing display array

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI271883B (en) * 2005-08-04 2007-01-21 Jung-Chieh Su Light-emitting devices with high extraction efficiency
JP2010056458A (ja) 2008-08-29 2010-03-11 Kyocera Corp 発光素子の製造方法
CN102374466B (zh) * 2010-08-24 2016-03-09 斯坦雷电气株式会社 灯具
JP5605626B2 (ja) 2010-09-08 2014-10-15 スタンレー電気株式会社 車両用灯具
KR20130025831A (ko) * 2011-09-02 2013-03-12 스탄레 덴끼 가부시키가이샤 반도체 발광소자 어레이 및 차량용 등구

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190095321A (ko) * 2017-01-05 2019-08-14 엘지이노텍 주식회사 디스플레이 장치 제조 방법
KR102548860B1 (ko) * 2017-01-05 2023-06-30 엘지이노텍 주식회사 디스플레이 장치 제조 방법
WO2018143751A1 (ko) * 2017-02-06 2018-08-09 엘지이노텍 주식회사 반도체 소자 및 이를 포함하는 디스플레이 장치
KR20180091277A (ko) * 2017-02-06 2018-08-16 엘지이노텍 주식회사 반도체 소자 및 이를 포함하는 디스플레이 장치
KR102633028B1 (ko) * 2017-02-06 2024-02-02 엘지이노텍 주식회사 반도체 소자 및 이를 포함하는 디스플레이 장치
JP2018198291A (ja) * 2017-05-25 2018-12-13 スタンレー電気株式会社 半導体発光素子、半導体発光素子アレイ、半導体発光装置、及び、車両用灯具
JP6990529B2 (ja) 2017-05-25 2022-01-12 スタンレー電気株式会社 半導体発光素子、半導体発光素子アレイ、半導体発光装置、及び、車両用灯具
KR20190021671A (ko) * 2017-08-23 2019-03-06 엘지이노텍 주식회사 반도체 소자
KR102332450B1 (ko) 2017-08-23 2021-11-30 엘지이노텍 주식회사 반도체 소자
KR20190050467A (ko) * 2017-11-03 2019-05-13 엘지이노텍 주식회사 반도체 소자
KR102385209B1 (ko) 2017-11-03 2022-04-11 엘지이노텍 주식회사 반도체 소자
JP2023507445A (ja) * 2019-12-18 2023-02-22 プレッシー・セミコンダクターズ・リミテッド 発光ダイオード前駆体およびその製造方法

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