KR20220119118A - Iii-질화물 다중 파장 led 어레이들 - Google Patents

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로버트 아미티지
아이작 와일드슨
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루미레즈 엘엘씨
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Abstract

LED 어레이는 최상부 표면, 제1 p형 층, 제1 n형 층 및 제1 색 활성 영역을 포함하는 적어도 제1 LED 및 제1 LED 상의 터널 접합, 터널 접합 상의 제2 n형 층을 포함하는 제1 메사를 포함한다. LED 어레이는, 최상부 표면, 제1 LED, 제2 n형 층, 제2 p형 층, 및 제2 색 활성 영역을 포함하는 제2 LED를 포함하는 인접 메사를 더 포함한다. 제1 트렌치는 제1 메사와 인접 메사를 분리하고, 캐소드 금속화부는 제1 트렌치에 있고 인접 메사의 제1 및 제2 색 활성 영역들과 전기적으로 접촉하고, 애노드 금속화 콘택들은 제1 메사의 n형 층 상에 그리고 인접 메사의 애노드 층 상에 있다. 디바이스들 및 그 제조를 위한 방법들은 박막 트랜지스터(TFT)를 포함한다.

Description

III-질화물 다중 파장 LED 어레이들
본 개시내용의 실시예들은 일반적으로, 발광 다이오드(LED) 디바이스들의 어레이들 및 그 제조 방법들에 관한 것이다. 더 구체적으로, 실시예들은, 터널 접합들을 포함하는 마이크로LED들을 제공하는, 웨이퍼 상의 III-질화물 층들을 포함하는 발광 다이오드 디바이스들의 어레이들에 관한 것이다.
발광 다이오드(LED)는 그를 통해 전류가 흐를 때 가시 광을 방출하는 반도체 광원이다. LED들은 P형 반도체와 N형 반도체를 결합한다. LED들은 일반적으로, III족 화합물 반도체를 사용한다. III족 화합물 반도체는 다른 반도체들을 사용하는 디바이스들보다 더 높은 온도에서 안정적인 작동을 제공한다. III족 화합물은 전형적으로, 사파이어 또는 탄화규소(SiC)로 형성된 기판 상에 형성된다.
착용가능 디바이스들, 머리 장착식, 및 대면적 디스플레이들을 포함하는 다양한 신흥 디스플레이 응용들은, 100 ㎛ X 100 ㎛ 미만에 이르기까지의 측방향 치수를 갖는 높은 밀도를 갖는 마이크로LED들(μLED들 또는 uLED들)의 어레이들로 구성된 소형화된 칩들을 요구한다. 마이크로LED들(uLED들)은 전형적으로, 적색, 청색 및 녹색 파장들을 포함하는 마이크로LED들을 매우 근접하게 정렬함으로써 색 디스플레이들의 제조에서 사용되는 직경 또는 폭이 약 50 ㎛ 이하인 치수들을 갖는다. 일반적으로, 개별 마이크로LED 다이들로 구성된 디스플레이들을 조립하는 데 2가지 접근법들이 활용되었다. 첫째는, 각각의 개별 청색, 녹색 및 적색 파장 마이크로LED를 픽업한 다음 정렬하고 백플레인 상에 부착하며, 이어서 백플레인을 구동기 집적 회로에 전기적으로 연결하는 것을 포함하는 픽 앤드 플레이스 접근법이다. 각각의 마이크로LED의 작은 크기로 인해, 이 조립 시퀀스는 느리고 제조 오류들을 겪는다. 또한, 디스플레이들의 증가하는 해상도 요건들을 충족시키기 위해 다이 크기가 감소함에 따라, 요구되는 치수들의 디스플레이를 채우기 위해 각각의 픽 앤드 플레이스 작동에서 점점 더 많은 개수의 다이들이 전달되어야 한다.
대안적으로, 복잡한 픽 앤드 플레이스 물질 전달 프로세스를 피하기 위해, 마이크로LED 디스플레이들을 실현하기 위한 다양한 모놀리식 제조 방법들이 제안되었다. LED 디바이스들, 및 모놀리식 제조 방법들을 제공하는, LED 디바이스들의 제조 방법들을 제공하는 것이 바람직할 것이다.
본 개시내용의 실시예들은 LED 어레이들 및 LED 어레이들을 제조하기 위한 방법들에 관한 것이다. 제1 실시예에서, 발광 다이오드(LED) 어레이는, 최상부 표면, 제1 p형 층, 제1 n형 층 및 제1 색 활성 영역을 포함하는 적어도 제1 LED, 및 제1 LED 상의 제1 터널 접합을 포함하는 제1 메사 - 제1 메사의 최상부 표면은 제1 터널 접합 상에 제2 n형 층을 포함함 -; 최상부 표면, 제1 LED, 제2 n형 층, 제2 p형 층, 및 제2 색 활성 영역을 포함하는 제2 LED를 포함하는 인접 메사; 인접 메사의 제2 LED 상의 제2 터널 접합, 및 인접 메사의 제2 터널 접합 상의 제3 n형 층; 제1 메사와 인접 메사를 분리하는 제1 트렌치; 및 제1 메사의 제2 n형 층 및 인접 메사의 최상부 표면 상의 애노드 콘택들을 포함한다. LED 어레이는, VDD 라인에 연결된 제1 전극 및 제2 전극을 갖는 구동 트랜지스터, 구동 트랜지스터의 제2 전극 및 선택 트랜지스터에 연결된 제1 전극에 연결된 커패시터, 및 제1 전극 및 제2 전극을 갖는 선택 트랜지스터를 포함하는 TFT 구동기를 더 포함하고, 선택 트랜지스터의 제2 전극은 데이터 라인에 연결되고, 선택 트랜지스터는 선택 라인에 의해 제어되도록 구성되고, 구동 트랜지스터의 제2 전극은 애노드 콘택들 중 하나에 연결된다.
제2 실시예에서, 제1 실시예는 인접 메사의 최상부 표면이 제3 n형 층을 포함하도록 수정된다.
제3 실시예에서, 제1 실시예는, 인접 메사의 n형 층 상의 제3 색 활성 영역 - 인접 메사는 제3 p형 층을 포함하는 최상부 표면을 포함함 -; 제1 LED, 제2 LED, 제2 터널 접합, 및 제2 터널 접합 상의 제3 n형 층을 포함하는 제3 메사; 인접 메사와 제3 메사를 분리하는 제2 트렌치; 제1 트렌치에 있고 인접 메사의 제1 색 활성 영역 및 제2 색 활성 영역과 전기적으로 접촉하는 캐소드 금속화부; 제2 트렌치에 있고 제3 메사의 제1 색 활성 영역 및 제2 색 활성 영역과 전기적으로 접촉하는 캐소드 금속화부 및 제1 트렌치에 있고 인접 메사의 제1 색 활성 영역, 제2 색 활성 영역 및 제3 색 활성 영역과 전기적으로 접촉하는 캐소드 금속화부; 및 제3 메사의 제3 n형 층 상의 애노드 콘택을 더 포함한다.
제4 실시예에서, 제3 실시예는 인접 메사의 제3 p형 층이 식각되지 않은 p형 층이라는 특징을 포함한다. 제5 실시예에서, 제3 또는 제4 실시예는 제1 색 활성 영역이 청색 활성 영역이고 제2 색 활성 영역이 녹색 활성 영역인 것으로 수정된다. 제6 실시예에서, 제3 또는 제4 실시예는 제1 색 활성 영역이 청색 활성 영역이고 제2 색 활성 영역이 녹색 활성 영역이고 제3 색 활성 영역이 적색 활성 영역인 것으로 수정된다.
제7 실시예에서, 제1 내지 제6 실시예들 중 임의의 실시예는 제1 p형 층, 제2 p형 층, 제1 n형 층 및 제2 n형 층이 III-질화물 물질을 포함하도록 수정된다. 제8 실시예에서, 제7 실시예는 III-질화물 물질이 GaN을 포함한다는 특징을 포함한다. 제9 실시예에서, 제3 내지 제6 실시예들 중 임의의 실시예는 제1 p형 층, 제2 p형 층, 제3 p형 층, 제1 n형 층, 제1 n형 층, 제2 n형 층 및 제3 n형 층이 III-질화물 물질을 포함한다는 특징들을 포함한다. 제10 실시예에서, 제9 실시예는 III-질화물 물질이 GaN을 포함하도록 한다.
제11 실시예에서, 제1 내지 제10 실시예들 중 임의의 실시예는 제1 메사가 측벽을 갖고, 인접 메사가 측벽을 갖고, 제1 메사 측벽 및 인접 메사 측벽이, 메사들이 형성되는 기판의 최상부 표면과 60 도 내지 90 도 미만의 범위의 각도를 형성한다는 특징을 포함한다.
본 개시내용의 다른 양상은 전자 시스템에 관한 것으로, 제12 실시예에서, 전자 시스템은 제1 내지 제11 실시예들 중 임의의 실시예의 LED 어레이 및 독립적인 전압들을 하나 이상의 애노드 콘택에 제공하도록 구성된 구동기 회로를 포함한다. 제13 실시예에서, 제12 실시예는, 전자 시스템이 LED 기반 조명기구, 발광 스트립, 발광 시트, 광학 디스플레이, 및 마이크로LED 디스플레이로 구성된 그룹으로부터 선택된다는 특징을 포함한다.
다른 양상은 LED 어레이를 제조하는 방법에 관한 것이다. 제14 실시예에서, 방법은, 최상부 표면, 제1 p형 층, 제1 n형 층 및 제1 색 활성 영역을 포함하는 적어도 제1 LED, 및 제1 LED 상의 제1 터널 접합을 포함하는 제1 메사 - 최상부 표면은 제1 터널 접합 상에 제2 n형 층을 포함함 - 를 형성하는 단계; 제1 LED, 제2 n형 층, 제2 p형 층 및 제2 색 활성 영역을 포함하는 제2 LED를 포함하는 인접 메사를 형성하는 단계; 인접 메사의 제2 LED 상의 제2 터널 접합, 및 인접 메사 p형 층의 제2 터널 접합 상의 제3 n형 층을 형성하는 단계; 제1 메사와 인접 메사를 분리하는 제1 트렌치를 형성하는 단계; 및 제1 메사의 제2 n형 층 및 인접 메사의 제3 n형 층 상에 애노드 콘택들을 형성하는 단계를 포함한다.
제15 실시예에서, 제14 실시예는 제3 n형을 포함하는 인접 메사의 최상부 표면을 형성하는 단계를 더 포함한다. 제16 실시예에서, 제14 또는 제15 실시예는, 인접 메사의 n형 층 상에 제3 색 활성 영역 - 인접 메사는 제3 p형 층을 포함하는 최상부 표면을 포함함 - 을 형성하는 단계; 최상부 표면, 제1 LED, 제2 LED, 제2 터널 접합, 및 제2 터널 접합 상의 제3 n형 층을 포함하는 제3 메사를 형성하는 단계; 및 제3 색 활성 영역, 제3 메사의 최상부 표면은 제3 n형 층을 포함함; 인접 메사와 제3 메사를 분리하는 제2 트렌치를 형성하는 단계; 제1 트렌치에 있고 인접 메사의 제1 색 활성 영역 및 제2 색 활성 영역과 전기적으로 접촉하는 캐소드 금속화부를 형성하는 단계; 제2 트렌치에 있고 제3 메사의 제1 색 활성 영역 및 제2 색 활성 영역과 전기적으로 접촉하는 캐소드 금속화부 및 제1 트렌치에 있고 제2 인접 메사의 제1 색 활성 영역, 제2 색 활성 영역 및 제3 색 활성 영역과 전기적으로 접촉하는 n형 금속화부, 및 제1 트렌치에 있고 제3 색 활성 영역과 전기적으로 접촉하는 캐소드 금속화부를 형성하는 단계; 및 애노드 콘택을 제3 메사의 제3 n형 층 상에 형성하는 단계를 더 포함한다. 방법은, VDD 라인에 연결된 제1 전극 및 제2 전극을 갖는 구동 트랜지스터, 구동 트랜지스터의 제2 전극 및 선택 트랜지스터에 연결된 제1 전극에 연결된 커패시터, 및 제1 전극 및 제2 전극을 갖는 선택 트랜지스터를 포함하는 TFT 구동기를 형성하는 단계를 더 포함하고, 선택 트랜지스터의 제2 전극은 데이터 라인에 연결되고, 선택 트랜지스터는 선택 라인에 의해 제어되도록 구성되고, 구동 트랜지스터의 제2 전극은 애노드 콘택들 중 하나에 연결된다.
제17 실시예에서, 제16 실시예는 제1 LED, 제2 LED 및 제3 LED 각각이, 에피택셜 퇴적된 III-질화물 물질을 포함하도록 한다. 제18 실시예에서, 제1 LED, 제2 LED 및 제3 LED는 기판 상에 형성된다. 제19 실시예에서, 제18 실시예는 제1 트렌치 및 제2 트렌치가, 제1 메사, 인접 메사 및 제3 메사를 형성하기 위해 트렌치들을 식각함으로써 형성되도록 한다. 제20 실시예에서, 제18 또는 제19 실시예는 III-질화물 물질이 GaN을 포함하도록 한다.
본 개시내용의 위에서 언급된 특징들이 상세히 이해될 수 있도록, 위에 간략히 요약된 본 개시내용의 더 구체적인 설명이 실시예들을 참조하여 이루어질 수 있으며, 이들 중 일부는 첨부 도면들에 예시되어 있다. 그러나, 본 개시내용은 동등한 효과의 다른 실시예들을 허용할 수 있기 때문에, 첨부 도면들은 본 개시내용의 전형적인 실시예들만을 예시하고 그러므로 본 개시내용의 범위를 제한하는 것으로 간주되어서는 안 된다는 점에 주목해야 한다. 본원에서 설명되는 바와 같은 실시예들은, 유사한 참조 부호들이 유사한 요소들을 나타내는 첨부 도면들의 도들에서 제한이 아닌 예로써 예시된다.
도 1은 하나 이상의 실시예에 따른, 다수의 양자 우물들을 포함하는 적색, 녹색 및 청색 LED 디바이스의 단면도를 예시하고;
도 2는 도 1의 LED 디바이스 위에 형성된 희생 층들 및 식각 마스크를 예시하고;
도 3은 LED 어레이를 형성하기 위해 3개의 메사들을 제공하는 식각 프로세스 후의 도 2의 디바이스를 예시하고;
도 4는 도 3의 LED 어레이의 3개의 메사들 상의 등각 유전체 층을 예시하고;
도 5는 도 4의 디바이스의 유전체 층에 개구부들을 식각한 후의 도 4의 LED 어레이를 예시하고;
도 6은 개구부들에 캐소드 금속화부의 퇴적 후의 도 5의 LED 어레이를 예시하고;
도 7은 전도성 금속의 전착 후의 도 6의 LED 어레이를 예시하고;
도 8a는 애노드 형성 후 제1 메사 및 제2 메사를 포함하는 LED 어레이를 예시하고;
도 8b는 p-콘택 형성 후의 도 7의 LED 어레이를 예시하고;
도 9는 백플레인에 연결된 도 7의 LED 어레이를 예시하고;
도 10은 실시예에 따른, 2가지 이상의 색들을 방출하도록 구성된 LED 어레이를 포함하는 전자 디바이스의 평면도를 예시하고;
도 11은 도 10의 섹션(A)을 예시하고;
도 12는 실시예에 따른, LED 어레이 및 하나 이상의 TFT 구동기를 포함하는 전자 디바이스의 측면도를 예시하고;
도 13은 LED 어레이 및 TFT 구동기들을 포함하는 전자 디바이스의 실시예를 예시하고;
도 14는 도 13의 섹션(B)을 예시한다.
본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 이하의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것을 이해해야 한다. 본 개시내용은 다른 실시예들이 가능하고, 다양한 방식들로 실시되거나 수행될 수 있다.
하나 이상의 실시예에 따라 본원에 사용된 바와 같은 "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 일부를 갖는 중간 또는 최종 구조를 지칭한다. 추가적으로, 일부 실시예들에서의 기판에 대한 언급은 또한, 문맥이 명백하게 달리 나타내지 않는 한, 기판의 일부만을 지칭한다. 또한, 일부 실시예들에 따라 기판 상에 퇴적시키는 것에 대한 언급은, 베어 기판 상에 또는 하나 이상의 층, 막, 피쳐 또는 물질이 기판 상에 퇴적되거나 형성된 기판 상에 퇴적시키는 것을 포함한다.
하나 이상의 실시예에서, 기판은, 제조 프로세스 동안 막 처리가 수행되는, 임의의 기판 또는 기판 상에 형성된 물질 표면을 의미한다. 예시적인 실시예들에서, 처리가 수행되는 기판 표면은, 응용에 따라, 물질들, 예컨대, 규소, 산화규소, 절연체상 규소(SOI), 응력가해진 규소, 비정질 규소, 도핑된 규소, 탄소 도핑된 산화규소들, 게르마늄, 비화갈륨, 유리, 사파이어, 및 임의의 다른 적합한 물질들, 예컨대, 금속들, 금속 질화물들, III-질화물들(예를 들어, GaN, AlN, InN 및 다른 합금들), 금속 합금들, 및 다른 전도성 물질들을 포함한다. 기판들은, 제한없이, 발광 다이오드(LED) 디바이스들을 포함한다. 일부 실시예들에서 기판들은 기판 표면을 연마, 식각, 환원, 산화, 히드록실화, 어닐링, UV 경화, e-빔 경화 및/또는 베이킹하기 위해 전처리 프로세스에 노출된다. 일부 실시예들에서, 기판 자체의 표면에 대한 직접적인 막 처리에 추가하여, 개시된 막 처리 단계들 중 임의의 단계는 또한, 기판 상에 형성되는 하부 층에 대해 수행되고, "기판 표면"이라는 용어는 문맥이 나타내는 바와 같이 그러한 하부 층을 포함하도록 의도된다. 따라서, 예를 들어, 막/층 또는 부분적인 막/층이 기판 표면 상에 퇴적된 경우, 새롭게 퇴적된 막/층의 노출된 표면이 기판 표면이 된다.
"웨이퍼" 및 "기판"이라는 용어는 본 개시내용에서 상호교환가능하게 사용될 것이다. 따라서, 본원에서 사용되는 바와 같이, 웨이퍼는 본원에 설명된 LED 디바이스들의 형성을 위한 기판으로서 역할을 한다.
본원에 설명된 실시예들은 LED 디바이스들의 어레이들 및 LED 디바이스들의 어레이들(또는 LED 어레이들)을 형성하기 위한 방법들을 설명한다. 특히, 본 개시내용은 단일 웨이퍼로부터 다수의 색들 또는 파장들을 방출하는 LED 디바이스들 및 LED 디바이스들을 제조하기 위한 방법들을 설명한다. 다수의 색들 또는 파장들을 방출하는 LED 디바이스들의 위치들 및 크기들은 LED 디바이스들을 형성하는 물질들의 에피택셜 퇴적 후에 리소그래피 단계들 및 식각 깊이들을 조정함으로써 제어된다. 일부 실시예들에서, 다수의 색들 또는 파장들을 방출하는 인접한 LED들은 공통 n형 전기 콘택을 사용한다. 일부 실시예들에서, LED들은 기판 제거를 요구하지 않는 프로세스를 사용함으로써 형성될 수 있다. 본 개시내용의 하나 이상의 실시예는 마이크로LED 디스플레이들의 제조에 사용될 수 있다.
하나 이상의 실시예에서, 덜 복잡한 마이크로LED 제조 프로세스는 상이한 파장들을 방출하는 2개 이상의 활성 영역들을 단일 웨이퍼 상에 통합하는 LED 디바이스들 및 그의 제조를 위한 방법들의 활용에 의해 제공된다. 하나 이상의 실시예에 따라 설명된 디바이스들 및 방법들은 청색, 녹색 및 적색 LED들을 형성하기 위해 제조될 수 있는 III-질화물 물질들, 예를 들어, AlInGaN 물질 시스템의 물질들을 활용한다. 본원에 설명된 실시예들은 마이크로LED 디스플레이에서 사용될 수 있는 다색 디바이스, 예컨대, 칩을 제공한다. 하나 이상의 실시예에서, 다수의 층들이 단일 에피택셜 성장 프로세스에서 적층되고, 다수의 층들은 상이한 파장에서 방출하도록 구성된다. 상이한 파장들의 방출기들 사이에서 각각의 방출 강도 비율들이 변경될 수 있도록 구성된 디바이스들이 제공된다.
하나 이상의 실시예에 따르면, 디바이스들 및 방법들은 단일 활성 영역 내에서, 즉, 하나의 p-n 접합의 p층과 n층 사이에서 적색, 녹색 및 청색 광을 방출하도록 구성된 다수의 양자 우물들(MQW)을 제공한다. 하나 이상의 실시예에서, 동일한 에피택셜 웨이퍼 상에 수 개의 p-n 접합들을 포함하는, 동일한 LED 디바이스 내의 상이한 파장들의 2개 이상의 픽셀들이 형성된다. 본원에 더 설명되는 바와 같이 다수의 단계들을 사용하여 메사들을 식각함으로써, 실시예들은 p-n 접합들 각각에 대한 독립적인 전기 콘택들의 형성을 제공한다. 하나 이상의 실시예에 따르면, 상이한 파장들의 하나 이상의 방출기 층은 별개의 전류 경로들을 갖는 별개의 p-n 접합들에 매립되어 파장 및 방사 휘도가 독립적으로 제어된다.
도 3은 동일한 웨이퍼 상에서 서로 인접하여 2가지 이상의 상이한 색들을 방출하도록 구성된 LED 어레이의 예시적인 실시예를 도시한다. 수 개의 p-n 접합들 및 활성 영역들은 서로의 최상부 상에 적층되고, 이는 일부 실시예들에서 성장 후 식각에 의해 불필요한 층들이 제거되는 에피택셜 성장 시퀀스에 의해 만들어진다. 하나 이상의 실시예에서, 매립된 층들과 접촉하기 위해 트렌치들을 개방하기 위해 건식 식각을 활용하는 방법들이 제공된다. 그러나, 건식 식각의 프로세스는 에피택셜 층들의 III-질화물 결정 구조에 원자 레벨 손상을 도입하고, 이는 p형 층들의 전도형을 n형 층들로 변경한다는 것을 발견했다.
건식 식각 동안의 이러한 전도형 변환으로 인해, 건식 식각에 의해 노출된 매립된 p형 질화물 표면에 대한 낮은 저항의 옴 콘택을 획득하는 것이 가능하지 않다. 따라서, p-GaN 표면에 대한 손상을 초래하는 건식 식각에 의해 처리된 도 3에 도시된 유형의 LED 어레이(109)에서, 건식 식각된 p-GaN 표면에 대한 비-옴 콘택은 청색 및 녹색 활성 영역들에 대해 1 볼트 이상의 순방향 전압 페널티를 초래한다. 전압 페널티가 디바이스 제조자에게 수용가능하더라도, p-GaN 층들은 p-GaN 층에서 식각이 정지되는 것을 보장하기 위해 식각 속도를 제어하는 데 있어서 오류에 대한 충분한 마진을 제공하기 위해 최적인 것보다 훨씬 더 두껍게 성장되어야 할 것이다.
하나 이상의 실시예에 따르면, 에피택셜 층 내에 터널 접합들을 통합함으로써, 식각된 p-GaN 표면들에 대한 전기 콘택들을 만들려는 시도와 연관된 어려움 없이, 도 3에 도시된 기능이 달성된다. 특정 실시예들에서, 전기 콘택이 n형 GaN 층들에 대해 만들어지는데, 이는 활성 영역을 손상시키거나 광학적 흡수 손실을 유도하지 않고 상당히 높은 두께로 성장될 수 있다. 본원에 설명된 리소그래피 및 식각 방법들의 실시예들은 동일한 웨이퍼 상의 인접한 위치들에서 상이한 색들을 방출하도록 구성된 LED들의 제조를 허용한다. 기판 제거를 요구하지 않고 상이한 LED 색들의 그룹에 대해 공통 n형 전기 콘택이 만들어진다.
하나 이상의 실시예에 따르면, LED 어레이들 및 그의 제조를 위한 프로세스들은 기존의 방법들에 비해 마이크로LED 디스플레이들을 위한 소스 다이를 생산하기 위해 제조되어야 하는 개별 에피택시 레시피들의 개수의 감소를 초래하는 것으로 제공된다. 감소된 개수의 에피택시 레시피들은 LED 어레이 제조의 에피택셜 제조 스테이지에서 비용 및 복잡성을 감소시킨다. 기존의 방법들은 별개의 청색, 녹색 및 적색 에피택시 레시피들의 제조를 요구한다. 하나 이상의 실시예에서, 디스플레이를 채우는 데 요구되는 픽 앤드 플레이스 작동들의 횟수가 감소되는데, 이는 픽셀들의 어레이들이, 한 번에 단지 하나의 픽셀 대신에, 함께 전달될 수 있기 때문이다. 더 적은 픽 앤드 플레이스 작동들은 디스플레이 조립 스테이지에서 비용 및 처리량 개선들로 이어질 것이다. 일부 실시예들에서, 픽 앤드 플레이스 작동들에 대한 필요성이 완전히 제거되고, 그 대신에 실시예들은 각각의 웨이퍼가 모든 3개의 요구되는 색들(적색, 청색 및 녹색)을 포함할 수 있기 때문에 디스플레이 상으로의 픽셀들의 전체 웨이퍼 레벨 전달을 허용한다. 그러한 실시예들에서, 전체 처리된 웨이퍼 또는 그의 큰 조각은 디스플레이에 직접 통합될 수 있다. 하나 이상의 실시예에 따르면, 식각된 p-GaN 표면들에 대한 옴 전기 콘택을 만들어야 하는 문제가 회피되고, 더 낮은 작동 전압 및 더 높은 전력 변환 효율을 가능하게 한다. 일부 실시예들에서, 터널 접합에서의 모든 식각된 콘택들이, 높은 LED 효율을 유지하면서 p-GaN 층들보다 훨씬 더 두껍게 성장될 수 있는 n-GaN 층들에 대해 만들어지기 때문에 식각 속도의 제어에 대한 제한들이 완화된다.
따라서, 하나 이상의 실시예는 상이한 색들을 방출하도록 구성된 2개 이상의 별개의 활성 영역들을 포함하는 GaN 기반 LED 웨이퍼와 같은 III-질화물 기반 LED를 제공하고, 활성 영역들은 순차적으로 성장되고 터널 접합들에 의해 연결된다. 실시예들은 별개의 활성 영역들 각각에 대해 독립적인 전기 콘택들이 만들어지는 것을 허용하고 동일한 웨이퍼 상에 서로 매우 근접하여 2가지 또는 3가지의 상이한 색들의 LED들을 생성하는 다중 레벨 메사 식각 프로세스를 제공한다. 하나 이상의 실시예는, 평면 n형 III-질화물(예를 들어, GaN) 표면들에 대해 만들어진 콘택 대신에, 식각된 메사들의 측벽들에 대해 만들어진 n형 전기 콘택을 포함한다. 기판 측에 대향하는 웨이퍼의 측으로부터 만들어진 공통 n-콘택은 적색, 녹색, 및 청색 LED 메사들의 전체 어레이에 사용될 수 있다.
본 개시내용의 양상은 LED 어레이를 제조하는 방법에 관한 것이다. 먼저 도 1을 참조하면, LED 디바이스(100)는 색 활성 영역들을 포함하는 복수의 LED들을 기판 상에 형성하기 위해 복수의 III-질화물 층들을 기판(101) 상에 형성함으로써 제조된다. 색 활성 영역들은 제1 색 활성 영역(124), 제2 색 활성 영역(114) 및 제3 색 활성 영역(104)을 포함한다. 상이한 색 활성 영역들을 적층하는 임의의 순서는 본 개시내용의 범위 내에 있지만, 특정 실시예들에서, 층들이 형성되는 기판(101)을 향해 방출하는 디바이스의 경우, 최단 방출 파장의 색 활성 영역은 2개 이상의 색 활성 영역들을 형성하는 시퀀스에서 성장된 제1 색 활성 영역이다. 이에 따라, 하나 이상의 실시예에서, 제1 색 활성 영역(124)은 기판 상에 먼저 형성되고 청색 활성 영역이고, 그 다음, 녹색 활성 영역인 제2 색 활성 영역(114)이 형성되고, 그 다음, 적색 활성 영역인 제3 색 활성 영역(104)이 형성된다. 제1 색 활성 영역(124)이 청색이고, 제2 색 활성 영역(114)이 녹색이고, 제3 색 활성 영역(104)이 적색인 이 시퀀스는, 더 긴 파장들의 색 활성 영역들에 의한, 청색 활성 영역(124)으로부터의 방출의 내부 흡수를 회피한다.
그러므로, 소정의 특정 실시예들에 따르면, LED 디바이스(100)는 기판 상에 형성된 제1 n형 층(126), 제1 n형 층(126) 상에 형성된 제1 p형 층(122), 및 제1 n형 층(126)과 제1 p형 층(122) 사이의 제1 색 활성 영역(124)을 포함하는 제1 LED를 포함한다. 하나 이상의 실시예에서, 제1 색 활성 영역(124)은 청색 활성 영역이다. 도시된 실시예에서, 제1 LED 상에, 특히, 제1 p형 층(122) 상에 제1 터널 접합(120)이 있다. 터널 접합은 전자들이 역바이어스로 p형 층의 가전자대로부터 n형 층의 전도대로 터널링하는 것을 허용하는 구조이다. p형 층과 n형 층이 서로 접하는 위치를 p/n 접합이라고 한다. 전자 터널들이 있을 때, p형 층에 정공이 남겨지고, 이에 의해, 캐리어들이 양쪽 영역들에서 생성된다. 이에 따라, 다이오드와 같은 전자 디바이스에서, 작은 누설 전류만이 역바이어스로 흐른다면, 터널 접합에 걸쳐 역바이어스로 큰 전류가 운반될 수 있다. 터널 접합은 p/n 터널 접합에서 전도대 및 가전자대의 특정 정렬을 포함한다. 이는 (예를 들어, p++/n++ 접합에서) 매우 높은 도핑을 사용하여 달성될 수 있다. 추가적으로, III-질화물 물질들은 상이한 합금 조성물들 사이의 이종 계면들에서 전기장을 생성하는 고유 분극을 갖는다. 이 분극장은 또한, 터널링을 위한 대역 정렬을 달성하기 위해 활용될 수 있다.
도 1을 계속 참조하면, LED 디바이스(100)는 제1 터널 접합(120) 상의 제2 n형 층(116), 제2 n형 층(116) 상에 형성된 제2 p형 층(112), 및 제2 n형 층(116)과 제2 p형 층(112) 사이의 제2 색 활성 영역(114)을 포함하는 제2 LED를 더 포함한다. 하나 이상의 실시예에서, 제2 색 활성 영역(114)은 녹색 활성 영역이다. 도시된 실시예에서, 제2 LED 상에, 특히, 제2 p형 층(112) 상에 제2 터널 접합(110)이 있다. LED 디바이스(100)는 제2 터널 접합(110) 상에 형성된 제3 n형 층(106), 제3 n형 층(106) 상에 형성된 제3 p형 층(102), 및 제3 n형 층(106)과 제3 색 활성 영역 사이의 제3 색 활성 영역(104)을 포함하는 제3 LED를 더 포함한다. 하나 이상의 실시예에서, 제3 색 활성 영역(104)은 녹색 활성 영역이다.
기판(101)은 III-질화물 LED 디바이스들의 형성에서의 사용을 위해 구성된, 관련 기술분야의 통상의 기술자에게 알려진 임의의 기판일 수 있다. 하나 이상의 실시예에서, 기판은 사파이어, 탄화규소, 실리카(Si), 석영, 산화마그네슘(MgO), 산화아연(ZnO), 스피넬 등 중 하나 이상을 포함한다. 특정 실시예들에서, 기판(101)은 사파이어를 포함한다. 하나 이상의 실시예에서, 기판(101)은 기판(101)의 최상부 표면(101t) 상에 LED들의 형성 전에 패터닝되지 않는다. 따라서, 일부 실시예들에서, 기판(101)은 패터닝되지 않고 평평하거나 실질적으로 평평한 것으로 간주될 수 있다. 다른 실시예들에서, 기판(101)은 패터닝된 기판이다.
하나 이상의 실시예에서, 제1 LED, 제2 LED 및 제3 LED 각각의 n형 층들 및 p형 층들은 각각 III-질화물 물질의 층을 포함한다. 일부 실시예에서, III-질화물 물질은 갈륨(Ga), 알루미늄(Al) 및 인듐(In) 중 하나 이상을 포함한다. 따라서, 일부 실시예들에서, 각각의 LED들의 n형 및 p형 층들은 질화갈륨(GaN), 질화알루미늄(AlN), 질화인듐(InN), 질화갈륨알루미늄(GaAlN), 질화갈륨인듐(GaInN), 질화알루미늄갈륨(AlGaN), 질화알루미늄인듐(AlInN), 질화인듐갈륨(InGaN), 질화인듐알루미늄(InAlN) 등 중 하나 이상을 포함한다. 특정 실시예들에서, 각각의 LED들의 n형 및 p형 층들은 n-도핑된 및 p-도핑된 GaN을 포함한다.
하나 이상의 실시예에서, 제1 LED, 제2 LED 및 제3 LED를 형성하는 III-질화물 물질의 층들은 스퍼터 퇴적, 원자 층 퇴적(ALD), 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 플라즈마 강화 원자 층 퇴적(PEALD) 및 플라즈마 강화 화학 기상 퇴적(PECVD) 중 하나 이상에 의해 퇴적된다.
본원에서 사용되는 바와 같은 "스퍼터 퇴적"은 스퍼터링에 의한 박막 퇴적의 물리 기상 퇴적(PVD) 방법을 지칭한다. 스퍼터 퇴적에서, 물질, 예를 들어, III-질화물은 소스인 타겟으로부터 기판 상으로 방출된다. 이 기법은 소스 물질인 타겟의 이온 충격에 기초한다. 이온 충격은 순수하게 물리적 프로세스, 즉, 타겟 물질의 스퍼터링으로 인해 증기를 초래한다.
본원의 일부 실시예들에 따라 사용되는 바와 같이, "원자 층 퇴적"(ALD) 또는 "주기적 퇴적"은 박막들을 기판 표면 상에 퇴적시키는 데 사용되는 기상 기법을 지칭한다. ALD의 프로세스는, 물질의 층을 기판 표면 상에 퇴적시키기 위해 기판의 표면 또는 기판의 일부가, 교번하는 전구체들, 즉 2가지 이상의 반응성 화합물들에 노출되는 것을 수반한다. 교번하는 전구체들에 기판이 노출될 때, 전구체들은 순차적으로 또는 동시에 도입된다. 전구체들이 처리 챔버의 반응 구역 내에 도입되고, 기판 또는 기판의 일부가 전구체들에 개별적으로 노출된다.
일부 실시예들에 따라 본원에서 사용되는 바와 같이, "화학 기상 퇴적"은 기판 표면 상의 화학물질의 분해에 의해 물질의 막들이 증기상으로부터 퇴적되는 프로세스를 지칭한다. CVD에서, 기판 표면은 전구체 및/또는 공-시약들에 동시에 또는 실질적으로 동시에 노출된다. 본원에서 사용되는 바와 같이, "실질적으로 동시에"는, 공동 유동 또는 전구체들의 대부분의 노출들에 대해 중첩이 존재하는 경우를 지칭한다.
일부 실시예들에 따라 본원에서 사용되는 바와 같이, "플라즈마 강화 원자 층 퇴적(PEALD)"은 기판 상에 박막들을 퇴적시키기 위한 기법을 지칭한다. 열 ALD 프로세스들에 대한 PEALD 프로세스들의 일부 예들에서, 물질은 동일한 화학 전구체들로부터, 그러나 더 높은 퇴적 속도로 더 낮은 온도에서 형성될 수 있다. PEALD 프로세스, 일반적으로, 반응물 가스 및 반응물 플라즈마가, 챔버 내에 기판을 갖는 프로세스 챔버 내로 순차적으로 도입된다. 제1 반응물 가스는 프로세스 챔버에서 펄싱되고 기판 표면 상에 흡착된다. 그 후, 반응물 플라즈마는 프로세스 챔버 내로 펄싱되고 제1 반응물 가스와 반응하여 기판 상에 퇴적 물질, 예를 들어, 박막을 형성한다. 열 ALD 프로세스와 유사하게, 퍼지 단계는 각각의 반응물들의 전달 사이에 수행될 수 있다.
하나 이상의 실시예에 따라 본원에서 사용되는 바와 같이, "플라즈마 강화 화학 기상 퇴적(PECVD)"은 기판 상에 박막들을 퇴적시키기 위한 기법을 지칭한다. PECVD 프로세스에서, 가스 또는 액체 상인 소스 물질, 예컨대, 캐리어 가스에 비말동반된 가스 상 III-질화물 물질 또는 액체 상 III-질화물 물질의 증기가 PECVD 챔버 내로 도입된다. 플라즈마 개시 가스가 또한, 챔버 내에 도입된다. 챔버에서의 플라즈마의 생성은 여기된 라디칼들을 생성한다. 여기된 라디칼들은 챔버에 위치된 기판의 표면에 화학적으로 결합되고, 원하는 막을 기판의 표면 상에 형성한다.
하나 이상의 실시예에서, LED 어레이를 형성하는 LED 디바이스(100)는 LED 디바이스 층들이 에피택셜 성장되도록 기판(101)을 유기금속 기상 에피택시(MOVPE) 반응기에 배치함으로써 제조된다. 제1 n형 층(126)은 상이한 조성물들 및 도펀트 농도들을 포함하는 반도체 물질의 하나 이상의 층을 포함한다. 특정 실시예들에서, 제1 n형 층(126)은 III-질화물, 예를 들어, n-GaN의 에피택셜 층을 성장시킴으로써 형성된다. 제1 p형 층(122)은 상이한 조성물들 및 도펀트 농도들을 포함하는 반도체 물질의 하나 이상의 층을 포함한다. 특정 실시예들에서, 제1 p형 층(122)은 III-질화물, 예를 들어, p-GaN의 에피택셜 층을 성장시킴으로써 형성된다. 사용 시에, 전류가 제1 색 활성 영역(124)의 p-n 접합을 통해 흐르게 되고, 제1 색 활성 영역(124)은 물질들의 밴드갭 에너지에 의해 부분적으로 결정되는 제1 파장의 광을 생성한다. 일부 실시예들에서, 제1 n형 층(126), 제1 p형 층(122), 및 제1 색 활성 영역(124)을 포함하는 제1 LED는 하나 이상의 양자 우물을 포함한다. 하나 이상의 실시예에서, 제1 색 활성 영역(124)은 청색 광을 방출하도록 구성된다.
특정 실시예들에서, 청색 LED의 p-GaN 층을 구성하는 제1 p형 층(122)의 형성을 완료한 후, 제1 터널 접합(120)을 성장시키기 위해 에피택셜 성장 조건들이 수정된다. 그 다음, 제2 n형 층(116), 제2 p형 층(112), 및 제2 n형 층(116)과 제2 p형 층(112) 사이의 제2 색 활성 영역(114)을 포함하는 제2 LED가 형성된다. 제2 n형 층(116)은 III-질화물, 예를 들어, n-GaN의 에피택셜 층을 성장시킴으로써 형성된다. 제2 p형 층(112)은 상이한 조성물들 및 도펀트 농도들을 포함하는 반도체 물질의 하나 이상의 층을 포함한다. 특정 실시예들에서, 제2 p형 층(112)은 III-질화물, 예를 들어, p-GaN의 에피택셜 층을 성장시킴으로써 형성된다. 사용 시에, 전류가 제2 색 활성 영역(114)의 p-n 접합을 통해 흐르게 되고, 제2 색 활성 영역(114)은 물질들의 밴드갭 에너지에 의해 부분적으로 결정되는 제2 파장의 광을 생성한다. 일부 실시예들에서, 제2 n형 층(116), 제2 p형 층(112), 및 제2 색 활성 영역(114)을 포함하는 제2 LED는 하나 이상의 양자 우물을 포함한다. 하나 이상의 실시예에서, 제2 색 활성 영역(114)은 녹색 광을 방출하도록 구성된다. 일부 실시예들에 따른 제2 LED의 형성은 제2 n형 층(116)의 두께 및/또는 성장 조건들에 대한 변경들을 포함한다.
특정 실시예들에서, 녹색 LED의 p-GaN 층을 구성하는 제2 p형 층(112)의 형성을 완료한 후, 제2 터널 접합(110)을 성장시키기 위해 에피택셜 성장 조건들이 수정된다. 그 다음, 제3 n형 층(106), 제3 p형 층(102) 및 제3 n형 층(106)과 제3 p형 층(102) 사이의 제3 색 활성 영역(104)을 포함하는 제3 LED가 형성된다. 제3 n형 층(106)은 III-질화물, 예를 들어, n-GaN의 에피택셜 층을 성장시킴으로써 형성된다. 제3 p형 층(102)은 상이한 조성물들 및 도펀트 농도들을 포함하는 반도체 물질의 하나 이상의 층을 포함한다. 특정 실시예들에서, 제3 p형 층(102)은 III-질화물, 예를 들어, p-GaN의 에피택셜 층을 성장시킴으로써 형성된다. 사용 시에, 전류가 제3 색 활성 영역(104)의 p-n 접합을 통해 흐르게 되고, 제3 색 활성 영역(104)은 물질들의 밴드갭 에너지에 의해 부분적으로 결정되는 제3 파장의 광을 생성한다. 일부 실시예들에서, 제3 n형 층(106), 제3 p형 층(102), 및 제3 색 활성 영역(104)을 포함하는 제3 LED는 하나 이상의 양자 우물을 포함한다. 하나 이상의 실시예에서, 제3 색 활성 영역(104)은 적색 광을 방출하도록 구성된다. 일부 실시예들에 따른 제3 LED의 형성은 제3 n형 층(106)의 두께 및/또는 성장 조건들에 대한 변경들을 포함한다.
본 개시내용은 제1 터널 접합(120) 및 제2 터널 접합(110) 또는 LED 색 활성 영역들의 임의의 특정 에피택셜 설계들로 제한되지 않는다. 제1 LED, 제2 LED 및 제3 LED의 에피택셜 성장 후에, 도 2-8에 도시된 바와 같이, 하나 이상의 실시예에 따른 LED 어레이(109)를 형성하기 위해 일련의 포토리소그래피 및 건식 식각 프로세스들이 활용된다. 포토리소그래피 및 건식 식각 프로세스들의 최종 결과는 도 8에 도시된 바와 같이 상이한 높이들을 갖는 메사들의 어레이이다. 특정 방출 색을 위해 요구되지 않는 양자 우물들 및 p-n 접합들은 메사들 중 일부에서 식각 제거되고, 이는 상이한 높이를 갖는 메사들을 초래한다.
실시예들에 따르면, 다양한 옵션들이, 아래에 논의될 바와 같이 포토리소그래피 및 건식 식각 프로세스들에서 사용될 수 있다. 일상적인 처리 단계들, 예컨대, 포토레지스트 노출, 현상, 스트립 및 세정 단계들은 도 2-8로부터 생략되었다. 식각 프로세스의 일 실시예에서, 제1 희생 층(125a)은 도 2에 도시된 바와 같이 가장 큰 높이를 갖는 메사가 요구되는 제3 p형 층(102)의 부분 위에 패터닝된다. 제2 희생 층(125b)은, 인접 메사가, 제1 메사의 높이보다 큰 높이를 갖는 제3 p형 층(102)의 부분으로 패터닝된다. 제1 희생 층(125a)은 제2 희생 층(125b)보다 큰 높이를 갖는다.
제1 희생 층(125a) 및 제2 희생 층(125b)의 형성 후에, 식각 마스크 층(127)이, 도 2에 도시된 바와 같이, 제1 희생 층(125a) 및 제2 희생 층(125)에 의해 커버되지 않은 제3 p형 층(102) 위에 뿐만 아니라 제1 희생 층(125a) 및 제2 희생 층 위에도 퇴적된다. 도시된 실시예에서, 식각 마스크 층(127)을 형성하는 물질 또는 제1 희생 층(125a) 및 제2 희생 층(125b)을 형성하는 물질 어느 것도 건식 식각 화학물질에 대해 불침투성이 아니다. 그러므로, 식각 마스크 층(127) 및/또는 희생 층들을 통해 식각하기에 충분히 긴 식각 시간의 경우, 에피택셜 웨이퍼 내로 식각되는 깊이는 식각 마스크 층 및 희생 층들의 두께에 의존한다. 그 다음, 각각의 메사의 높이를 제어하기 위해 희생 층들의 두께 및 희생 층들, 식각 마스크 층, 및 제1 LED, 제2 LED 및 제3 LED의 에피택셜 형성된 층들 사이의 식각 속도들의 차이를 사용하여 상이한 높이들을 갖는 인접 메사들이 단일 건식 식각 단계로 획득될 수 있다. 제1 메사(103)는 H로 표시되는 제1 높이를 갖고, 인접 메사(105)는 제2 높이를 갖고, 제3 메사(107)는 제3 높이를 갖는다. 도시된 실시예에서, 제1 메사(103)의 제1 높이(H)는 인접 메사(105)의 제2 높이, 및 제3 메사(107)의 제3 높이보다 작다. 인접 메사(105)의 제2 높이는 제3 메사(107)의 제3 높이보다 크다. 따라서, 제1 메사(103)는 3개의 메사들 중 가장 짧다. 제1 트렌치(111)는 제1 메사(103)와 인접 메사(105)를 분리하고, 제2 트렌치(113)는 인접 메사(105)와 제3 메사(107)를 분리한다. 제1 메사(103)는 측벽(103s)을 갖고, 인접 메사(105)는 측벽(105s)을 갖고, 제3 메사(107)는 측벽(107s)을 갖는다. 하나 이상의 실시예에서, 측벽들(103s, 105s 및 107s)은 기판의 최상부 표면(101t)에 대해 경사진다. 제1 메사(103)의 측벽(103s), 인접 메사(105)의 측벽(105s) 및 제3 메사(107)의 측벽(107s)은 각각, 75 내지 90 도 미만의 범위에서 기판(101)의 최상부 표면(101t)과 각도 "a"를 형성한다.
도 8a와 관련하여 논의될 일부 실시예들에서는, 제1 메사(103) 및 인접 메사(105)가 있다. 따라서, 그러한 실시예들에서, 제조 프로세스 동안 제1 희생 층만이 활용되고 제1 트렌치만이 형성된다.
제1 트렌치(111) 및 제2 트렌치(113)에서, III-질화물 에피택셜 층들을 식각하기 위해 사용되는 조건들 하에서 기판(101)이 식각에 대해 거의 불침투성이기 때문에, 식각 프로세스는 기판에서 효과적으로 정지된다. 하나 이상의 실시예에서, 식각 마스크 층(127), 제1 희생 층(125a) 및 제2 희생 층(125b)은 동일한 물질 또는 상이한 물질들로 구성된다. 포토레지스트들 또는 유전체 물질들, 예컨대, 이산화규소 및 질화규소가, 마스킹 및 식각 프로세스들을 위한 적합한 식각 마스크 물질들로서 사용될 수 있다.
식각 프로세스의 대안적인 실시예들에서, 상이한 높이들을 각각 갖는 제1 메사(103), 인접 메사(105) 및 제3 메사(107)는 별개의 건식 식각 단계들에서 처리된다. 제1 식각 단계에서, 동일한 높이들의 메사들이 생성된다. 제1 식각 단계가 정지되고, 일부 메사들은 후속 식각 단계들에서 그들의 높이들이 감소되는 것을 방지하기 위해 재마스킹된다. 마스크 층은 프로세스 동안 완전히 관통 식각되지 않고, 일부 실시예들에서는 식각 화학물질에 대해 불침투성인 물질을 포함한다. 이 대안적인 실시예는 이전 문단에서 설명된 실시예보다 더 느린 제조 처리량을 나타내지만, 파라미터들, 예컨대, 마스크 및 희생 층 두께 및 식각 속도 선택성의 덜 엄격한 제어를 나타낸다.
도 3에 도시된 메사 식각 프로세스 및 적합한 세정 단계들의 종료 후에, 매립된 p형 층들의 활성화는 매립된 p형 층들의 식각된 측벽들을 통해 수소를 측방향으로 확산시킴으로써 달성된다. 하나 이상의 실시예에 따르면, 메사들 사이의 공간들이, p형 층들로부터 수소의 측방향 확산 및 탈출을 위한 효율적인 경로를 허용하기 때문에, 메사들은 프로세스에서 더 일찍이 아니라 메사 식각 후에 어닐링된다. 어닐링은 종래의 LED의 것과 유사할 수 있거나 더 높은 온도 및/또는 더 긴 시간을 사용할 수 있다.
이제 도 4를 참조하면, p형 층 활성화 어닐링 후에, 유전체 층(130)의 등각 코팅, 예를 들어, 이산화규소가, 플라즈마 강화 화학 기상 퇴적, 원자 층 퇴적, 또는 스퍼터링과 같은 방법을 사용하여 메사들 및 그들의 측벽들 위에 퇴적된다. 유전체 층(130)은, 나중의 프로세스 단계들에서 제조될 금속 콘택들을 서로로부터 격리시킨다.
본원에서 사용되는 바와 같이, "유전체"라는 용어는 인가된 전기장에 의해 분극될 수 있는 전기 절연체 물질을 지칭한다. 하나 이상의 실시예에서, 유전체 층은 산화물들, 예를 들어, 산화규소(SiO2), 산화알루미늄(Al2O3), 질화물들, 예를 들어, 질화규소(Si3N4)를 포함하지만 이에 제한되지 않는다. 하나 이상의 실시예에서, 유전체 층은 질화규소(Si3N4)를 포함한다. 하나 이상의 실시예에서, 유전체 층은 산화규소(SiO2)를 포함한다. 일부 실시예들에서, 유전체 층 조성물은 이상적인 분자식에 대해 비화학량론적이다. 예를 들어, 일부 실시예들에서, 유전체 층은 산화물들(예를 들어, 산화규소, 산화알루미늄), 질화물들(예를 들어, 질화규소(SiN)), 산탄화물(예를 들어, 산탄화규소(SiOC)), 및 산질탄화물(예를 들어, 산탄질화규소(SiNCO))을 포함하지만 이에 제한되지 않는다.
하나 이상의 실시예에서, 유전체 층(130)은 스퍼터 퇴적, 원자 층 퇴적(ALD), 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 플라즈마 강화 원자 층 퇴적(PEALD) 및 플라즈마 강화 화학 기상 퇴적(PECVD) 중 하나 이상에 의해 퇴적된다.
이제 도 5를 참조하면, 후속하여 메사들의 부분들이 레지스트로 마스킹되고 개구부들이 유전체 층(130)에서 건식 식각된다. 도 5에 도시된 바와 같이, 유전체 층(130)은 인접 메사(105)의 제3 p형 층(102) 및 제3 색 활성 영역(104)(적색 활성 영역)에서만 인접 메사(105)의 측벽(105s)을 커버한다. 제3 메사(107) 상에서, 유전체 층(130)은 제3 n형 층(106), 제2 터널 접합(110), 제2 p형 층(112) 및 제2 색 활성 영역(114)(녹색 활성 영역)에서만 측벽(107s) 위로 연장된다. 제1 메사(103) 상에서, 유전체 층(130)은 제2 n형 층(116), 제1 터널 접합(120), 제1 p형 층(122) 및 제1 색 활성 영역(124)(청색 활성 영역)에서만 측벽(103s)을 커버한다.
이제 도 6을 참조하면, 캐소드 금속화 층(132)이, 도 5에 도시된 건식 식각 단계에 의해 남겨진 개방 영역들에 퇴적된다. 하나 이상의 실시예에서, 캐소드 금속화 층(132)은 알루미늄 함유 금속 층을 포함하고, 도 6에 도시된 바와 같이 물리 기상 퇴적에 의해 퇴적되고 패터닝된다. n-콘택 금속화 층(132)은 제1 메사(103) 및 인접 메사(105)의 n형 층(126)에 걸쳐 측벽을 커버한다. n-콘택 금속화 층(132)은 인접 메사(105)의 제3 n형 층(106)의 측벽까지 연장되고 이를 커버한다. n-콘택 금속화 층(132)은 제3 메사(107)의 측벽으로 제2 n형 층(116)까지 연장되고 이를 커버한다.
이제 도 7을 참조하면, 인접 메사들 사이의 제1 트렌치(111) 및 제2 트렌치(113)는 시드 층으로서 이전에 퇴적된 알루미늄 함유 금속을 사용하여 구리와 같은 금속의 용액 기반 전착을 사용하여 부분적으로 채워진다. 필요하다면, 전착된 금속은 화학적 기계적 평탄화를 사용하여 후속 처리 단계에서 평탄화될 수 있다.
이제 도 8b를 참조하면, 세정 후에, LED 어레이(109)가 다시 마스킹되고, 애노드 금속화 콘택들을 위한 개구부들의 세트가 패터닝되고, 개구부들의 다른 세트가 유전체 층(130)에 식각된다. 그 다음, 도 8b에 도시된 바와 같이 은과 같은 전도성 금속을 포함하는 애노드 금속화 콘택이 개구부들 내에 패터닝된다. 선택적으로, 도 8b에 도시된 패터닝은, 제1 메사(103) 상의 제3 p형 층(102)(적색 LED) 상의 전극 콘택 및 제3 메사(107)의 청색 LED 및 인접 메사(105)의 녹색 LED의 n-GaN 터널 접합 콘택들 상의 p형 금속화 콘택들(136)에 대해 상이한 콘택 금속들을 사용하는 것이 요구되는 경우에 별개의 포토리소그래피 및 퇴적 단계들에서 수행될 수 있다.
도 8b에서, 녹색 LED 제3 메사(107)의 캐소드 금속화 층(132)은 또한, 제3 메사(107)의 청색 LED의 층들과 접촉하고, 적색 LED 제1 메사(103)의 캐소드 금속화 층(132)은 또한, 그 메사의 녹색 및 청색 LED들의 층들과 접촉한다. 그러나, 이 접촉은 공통 캐소드를 공유하는 인접한 LED들의 독립적인 작동을 방지하지 않는다. 전형적인 응용들에서의 바이어스 전압은 4 V를 초과하지 않을 것이고, 이는 캐소드 금속들이 에피택시 구조 내의 더 깊은 층들과 접촉하더라도 애노드에 가장 가까운 활성 영역을 넘어 정공들을 주입하기에는 불충분하다. 도 8b의 파선 화살표들(150)은 4 V 미만의 전형적인 바이어스에 대한 전류의 경로를 도시한다.
본 개시내용의 다른 양상은 도 8a 및 8b에 도시된 LED 어레이에 관한 것이다. 도 8a에 도시된 제1 실시예에서, LED 어레이(109a)는 최상부 표면(103t), 제1 p형 층(122), 제1 n형 층(126) 및 제1 색 활성 영역(124)을 포함하는 적어도 제1 LED, 및 제1 LED 상의 p형 층(122) 상의 제1 터널 접합(120)을 포함하는 제1 메사(103)를 포함하고, 제1 메사(103)의 최상부 표면(103t)은 제1 터널 접합(120) 상에 제2 n형 층(116)을 포함한다. 도 8a를 여전히 참조하면, 최상부 표면(105t), 제1 LED, 제2 n형 층(116), 제2 p형 층(112) 및 제2 색 활성 영역(114)을 포함하는 제2 LED를 포함하는 인접 메사(150)가 있다. 인접 메사(105)의 제2 LED 상의 제2 터널 접합(110) 및 인접 메사(105)의 제2 터널 접합(110) 상의 제3 n형 층(106)이 있다. 제1 메사(103)와 인접 메사(105)를 분리하는 제1 트렌치(111)가 있다. 제1 트렌치(111)에 있고 인접 메사(105)의 제1 색 활성 영역(124) 및 제2 색 활성 영역(114)과 전기적으로 접촉하는 캐소드 금속화부(134)가 있다. 제1 메사(103)의 제2 n형 층(116) 상에 그리고 인접 메사(105)의 제3 n형 층(106) 상에 애노드 금속화 콘택들(136)이 있다. 도 8a에 도시된 실시예에서, 인접 메사(105)의 최상부 표면(105t)은 제3 n형 층(106)을 포함한다.
도 8에 도시된 LED 어레이(109a)는 제1 메사(103)에 의해 형성된 단일 색(청색) LED 및 인접 메사(105)에 의해 형성된 2가지 색 LED(청색 및 녹색)를 포함한다.
도 8b는, 최상부 표면(103t), 제1 p형 층(122), 제1 n형 층(126) 및 제1 색 활성 영역(124)을 포함하는 적어도 제1 LED, 및 제1 LED 상의 p형 층(122) 상의 제1 터널 접합(120)을 포함하는 제1 메사(103)를 포함하고, 제1 메사(103)의 최상부 표면(103t)은 제1 터널 접합(120) 상에 제2 n형 층(116)을 포함하는 LED 어레이(109B)의 다른 실시예를 도시한다. 인접 메사(105)는 최상부 표면(105t), 제1 LED, 제2 n형 층(116), 제2 p형 층(112) 및 제2 색 활성 영역(114)을 포함하는 제2 LED를 포함한다. 인접 메사(105)의 제2 LED 상의, 즉, p형 층(112) 상의 제2 터널 접합(110) 및 인접 메사(105)의 제2 터널 접합(110) 상의 제3 n형 층(106)이 있다. 제1 메사(103)와 인접 메사(105)를 분리하는 제1 트렌치(111)가 있다. 제1 트렌치(111)에 있고 인접 메사(104)의 제1 색 활성 영역(124) 및 제2 색 활성 영역(114)과 전기적으로 접촉하는 n형 금속화부(134)가 있다. 제1 메사의 제2 n형 층 상에 그리고 인접 메사(105)의 최상부 표면(105t) 상에 p형 금속화 콘택들(136)이 있다.
도 8b에 도시된 LED 어레이(109b)는 인접 메사(105)의 n형 층(106) 상의 제3 색 활성 영역(104)을 더 포함하고, 인접 메사는 제3 p형 층(102)을 포함하는 최상부 표면(105t)을 포함한다. LED 어레이(109b)는 제1 LED, 제2 LED, 제2 터널 접합(110), 및 제2 터널 접합(110) 상의 제3 n형 층(106)을 포함하는 제3 메사(107)를 더 포함한다. 인접 메사(105)와 제3 메사(107)를 분리하는 제2 트렌치(113)가 있다. 제2 트렌치(113)에 있고 제3 메사(107)의 제1 색 활성 영역(124) 및 제2 색 활성 영역(114)과 전기적으로 접촉하는 캐소드 금속화부(134)가 있고 제1 트렌치(111)에 있고 인접 메사(105)의 제1 색 활성 영역(124), 제2 색 활성 영역(114) 및 제3 색 활성 영역(104)과 전기적으로 접촉하는 캐소드 금속화부(134)가 있다. 추가적으로, 제3 메사(107)의 제3 n형 층(106) 상에 애노드 금속화 콘택(136)이 있다.
일부 실시예들에서, 인접 메사(105)의 제3 p형 층(102)은 식각되지 않은 p형 층이다. 일부 실시예들에서, 제1 색 활성 영역(124)은 청색 활성 영역이고, 제2 색 활성 영역(114)은 녹색 활성 영역이다. 일부 실시예들에서, 제1 색 활성 영역(124)은 청색 활성 영역이고, 제2 색 활성 영역(114)은 녹색 활성 영역이고, 제3 색 활성 영역(104)은 적색 활성 영역이다.
광이 구조의 기판 측을 향해 방출되는 실시예들에서, 메사들의 높이들은 증가하는 방출 파장의 순서(이 예에서 적색>녹색>청색)로 증가한다.
이제 도 9를 참조하면, 도 8의 LED 어레이(109), 및 제1 메사들(103), 인접 메사(105) 및 제3 메사의 애노드 콘택들(136) 중 하나 이상에 독립적인 전압들을 제공하도록 구성되는 구동기 회로를 포함하는 전자 시스템 또는 디바이스(200)가 도시된다. 이는 금속 금속(192), 예컨대, 솔더 범프들에 의해 애노드 콘택들(136)에 연결되는 백플레인(190), 예컨대, CMOS 백플레인(190)에 의해 달성될 수 있다. 하나 이상의 실시예에서, 전자 시스템은 LED 기반 조명기구, 발광 스트립, 발광 시트, 광학 디스플레이, 및 마이크로LED 디스플레이로 구성된 그룹으로부터 선택된다.
이제 도 10 내지 15를 참조하면, 하나 이상의 박막 트랜지스터(TFT) 구동기(850)와 통합된 LED 어레이(809)를 포함하는 TFT 구동 회로를 포함하는 전자 디바이스(800)가 도시된다. 하나 이상의 실시예에서, 하나 이상의 TFT 구동기(850)를 포함하는 TFT 구동 회로는 본원에서 설명된 LED 어레이들의 실시예들 중 임의의 실시예와 통합된다.
2가지 이상의 색들을 방출하도록 구성된 LED 어레이(809)의 부분 평면도가 도 10에 도시된다. 도 10의 부분 평면도는 복수의 행들 및 열들을 갖는 TFT 매트릭스 그리드(802)의 섹션을 포함하는 LED 어레이(809)를 도시한다. 도시된 실시예에서, 그리드(802)의 섹션은 총 9개의 셀들에 대해 3개의 행들 및 3개의 열들을 갖고, 3개의 셀들의 각각의 행은 복수의 행들(최상부 행(855A), 중간 행(855B) 및 바닥 행(855C))을 제공하기 위해 LED들의 청색(854B) 열들, 적색(854R) 열들, 및 녹색(854G) 열들의 패턴으로 배열된다. 각각의 셀은 본원에 설명된 실시예들 중 임의의 실시예의 LED의 메사 상에 배치된 애노드 금속화 콘택(836)(도 12-14에 단면으로 도시됨)에 전기적으로 연결된 전극 콘택(853)을 포함한다. 각각의 셀들의 각각의 전극 콘택(853)은 n형 물질(852)(예를 들어, n형 GaN)에 의해 둘러싸인다.
그리드(802)는 행들(855A, 855B, 855C) 각각에 대해 평행하게 이어지는 적어도 복수의 선택 라인들(856) 및 행들 각각에 대해 수직으로 이어지는 복수의 VDD 라인들(858) 및 복수의 데이터 라인들(860)을 더 포함한다. 복수의 VDD 라인들(858) 및 복수의 데이터 라인들(860)은, 이하에서 더 상세히 설명되는 바와 같이, 선택 라인(856) 위에 적어도 하나의 층에 퇴적된다. 하나 이상의 실시예에서, 복수의 VDD 라인들(858) 각각은 LED들 각각에 대한 임계 "켜짐" 전압 초과의 일정한 전압을 공급한다. 디스플레이의 각각의 행에 대한 하나의 선택 라인(856) 및 각각의 디스플레이 열에 대한 하나의 VDD 라인(858)이 있지만, 모두가 하나의 공통 외부 전력 공급부에 연결된다. 각각의 열 구동기에 대한 하나의 데이터 라인(860)이 (디스플레이 열마다) 외부 CMOS 열 구동기들에 연결되어 있다. LED 공통 캐소드는 디스플레이와 같은 디바이스 외부의 접지에 연결된다.
도 11은 도 10의 점선에 의해 도시된 섹션(A)에 의해 표시된 바와 같은 하나 이상의 TFT 구동기(850)의 개략도를 예시한다. 명확성을 위해, 절연체 물질들은 도시되지 않는다. 예시된 바와 같이, TFT 구동기들(850) 각각은 적어도 2개의 트랜지스터들, 커패시터, 선택 라인들(856) 중 하나, VDD 라인들(858) 중 하나 및 데이터 라인들(860) 중 하나를 포함한다. VDD 라인(858)은 구동 트랜지스터(865)의 제1 전극(868)에 연결되고, 구동 트랜지스터(865)는 디바이스를 위한 게이트로서 구성된다. 구동 트랜지스터(865)는 커패시터(864)에 연결되고, 커패시터(864)는 차례로, 선택 트랜지스터(863)의 제1 전극(867)에 연결된다. 선택 트랜지스터(863)의 제2 전극(869)은 데이터 라인(860)에 연결된다. 구동 트랜지스터(865)의 제2 전극(866)은 LED에 전력을 공급하는 각각의 메사의 애노드 금속화 콘택(836)(도 12-14에 도시됨)에 연결된다.
하나 이상의 실시예에 따르면, VDD 라인(858)은 각각의 LED의 켜짐 임계 초과의 일정한 전력 공급 전압을 제공하는 소스로서 구성되고, 선택 라인(856)은 드레인으로서 구성된다. 데이터 라인(860)은 커패시터(864)를 원하는 전압으로 충전하도록 구성되고, 선택 라인(856)은 구동 트랜지스터(865)를 개방하도록 구성된다. 작동 시에, VDD 라인(858)은 일정한 전력 공급 전압을 제공한다. 선택 라인(856)에 대한 사이클 전압은 선택 트랜지스터(863)를 개방하고, 데이터 라인(860)에 대한 전압은 커패시터(864)를 충전한다. 각각의 LED를 통한 전류는 커패시터(864) 내에 저장된 전압에 의해 제어된다. 하나 이상의 실시예에서, 예시적인 전압은 3.5 V이다.
도 12는, 도 8b에 도시된 LED 어레이와 유사하고, 최상부 표면(803t), 제1 p형 층(822), 제1 n형 층(826) 및 제1 색 활성 영역(824)을 포함하는 적어도 제1 LED, 및 제1 LED 상의 p형 층(822) 상의 제1 터널 접합(820)을 포함하는 제1 메사(803)를 포함하고, 제1 메사(803)의 최상부 표면(803t)은 제1 터널 접합(820) 상에 제2 n형 층(816)을 포함하는 LED 어레이(809)를 예시한다. 인접 메사(805)는 최상부 표면(805t), 제1 LED, 제2 n형 층(816), 제2 p형 층(812) 및 제2 색 활성 영역(814)을 포함하는 제2 LED를 포함한다. 인접 메사(805)의 제2 LED 상의, 즉, p형 층(812) 상의 제2 터널 접합(810) 및 인접 메사(805)의 제2 터널 접합(810) 상의 제3 n형 층(806)이 있다. 제1 메사(803)와 인접 메사(805)를 분리하는 제1 트렌치가 있다. 제1 트렌치에 있고 인접 메사(804)의 제1 색 활성 영역(824) 및 제2 색 활성 영역(814)과 전기적으로 접촉하는 n형 금속화부(834)가 있다. 제1 메사의 제2 n형 층 상에 그리고 인접 메사(805)의 최상부 표면(805t) 상에 애노드 금속화 콘택들(836)이 있다. 제1 및 제2 트렌치들 위에, 그리고 캐소드 금속화부(834)와 접촉하여 공통 접지 전극들(847)이 퇴적된다.
유전체 층(830)의 등각 코팅, 예를 들어, 이산화규소가, 플라즈마 강화 화학 기상 퇴적, 원자 층 퇴적, 또는 스퍼터링과 같은 방법을 사용하여 메사들 및 그들의 측벽들 위에 퇴적된다. 유전체 층(830)은, 나중의 프로세스 단계들에서 제조될 금속 콘택들을 서로로부터 격리시킨다. (일부 실시예들에서 유전체 물질을 포함하는) 평탄화 물질(845)은 유전체 층(830), 메사들 및 공통 접지 전극들(847) 위에 퇴적된다. 전기 콘택들은 제1 메사(803), 인접 메사(805) 및 제3 메사(807)의 p형 금속화 콘택들(836)을 하나 이상의 TFT 구동기(850)의 구동 트랜지스터(865)의 제2 전극(866)에 연결하는 평탄화 물질(845)를 통해 연장되고, LED들에 전력을 공급한다.
도 13 및 14는 하나 이상의 TFT 구동기(850)를 포함하는 적층된 층들을 예시하고, 도 14는 도 13에서 점선(B)으로 표시된 바와 같이, 적층된 층들을 더 상세히 예시한다. 참조의 용이함을 위해, LED들의 도 12의 모든 상세사항은 도 13 및 14에서 반복되지 않는다. 도 12에 도시된 커패시터(864)가, 도 13 및 14에 도시된 단면도들에서 보이지 않는 것을 이해할 것이다. 평탄화 물질(845) 위에, 일부 실시예들에서 선택 트랜지스터(863)의 게이트 및 커패시터에 대한 절연체로서 기능하는 TFT 하부 유전체 층(870)이 퇴적된다. 또한, 제1 부분(872a), 제2 부분(872b) 및 제3 부분(872c)을 포함하는 하부 레벨 TFT 금속화 층(872)이 있다. 일부 실시예에서, 하부 TFT 금속화 층(872)의 이러한 제1, 제2 및 제3 부분들은 선택 트랜지스터(863)의 게이트 및 구동 트랜지스터(865)의 소스 및 드레인으로서 기능한다. 선택 트랜지스터(863)는 도 13 및 14에 도시된 바와 같이 TFT 하부 유전체 층(870) 상의 반도체 물질(863S)을 포함한다. 구동 트랜지스터(865)는 하부 TFT 금속화 층(872)의 제2 부분(872b) 및 제3 부분(872c) 상의 반도체 물질(865S)을 포함한다. 일부 실시예들에서 선택 트랜지스터의 게이트 및 구동 트랜지스터(865)의 소스 및 드레인으로서 각각 기능하는 제1 부분(877a), 제2 부분(877b) 및 제3 부분(877c)을 포함하는 상부 레벨 TFT 금속화 층(877)이 있다. 일부 실시예에서 구동 트랜지스터(865)의 게이트에 대한 절연체로서 기능하는, 구동 트랜지스터(865)의 반도체 물질(865S) 상의 TFT 상부 유전체 층(879)이 있다. 또한, 일부 실시예들에서 선택 트랜지스터(863)의 소스(881a) 및 드레인(881b)으로서 그리고 구동 트랜지스터(865)의 게이트(881c)로서 각각 기능하는 제1 부분(881a), 제2 부분(881b) 및 제3 부분(881c)을 포함하는 상부 레벨 TFT 금속화 층(881)이 있다. 도 13 및 14의 단면도에 도시되지 않았지만, 하부 금속화 층의 제3 부분(872c)은 커패시터(864)의 바닥에 연결되고, 하부 금속화 층의 제1 부분(872a)은 선택 라인(856)에 연결된다. 전자 디바이스(800)는, 제1 메사들(803), 인접 메사(805) 및 제3 메사(807)의 애노드 금속화 콘택들(836) 중 하나 이상에 독립적인 전압들을 제공하도록 구성된 구동기 회로 및 LED 어레이(809)를 포함한다. 이는 하나 이상의 실시예에 따라 본원에 도시되고 설명된 TFT 회로에 의해 달성될 수 있다. 하나 이상의 실시예에서, 전자 디바이스(800)는 LED 기반 조명기구, 발광 스트립, 발광 시트, 광학 디스플레이, 및 마이크로LED 디스플레이로 구성된 그룹으로부터 선택된다.
본원에 제공된 실시예들에 따르면, CMOS 게이트 및 열 구동기들은 비디오 입력 신호를 취하고 비디오 입력 신호를, 이미지를 생성하는 데 필요한 광 레벨을 방출하도록 LED를 프로그래밍하는 데이터 라인들 상의 전압들로 변환한다. 본원에 설명된 실시예들에서, 디바이스(800)의 작동은 "프로그램"과 "디스플레이" 사이클들 사이에서 분할된다. "프로그램" 사이클에서, 선택 라인에 대한 전압은 특정 행을 따라 선택 트랜지스터들을 개방하고, 데이터 라인들에 대한 전압들은 열 상의 각각의 커패시터를 원하는 전압에 충전한다. 하나 이상의 실시예에서, 디바이스(800)의 프로그래밍은 한 번에 한 행씩 진행된다. "디스플레이" 사이클에서, 각각의 LED를 통한 전류는 "프로그램" 사이클에서 커패시터 상에 저장된 전압에 의해 제어된다.
실시예들에 따르면, 트랜지스터는 비정질 규소 N-채널 트랜지스터이다. 소스 및 드레인 콘택들은 높은 n형(인) 도핑을 갖는 개별적으로 퇴적된 비정질 규소 막일 수 있다. 비-소스 및 드레인 반도체 영역은 약한 p형 전도성을 갖는 비의도적으로 도핑된 비정질 Si이다. 일부 실시예들에서, 인가된 게이트 전압은 게이트 아래의 p형 물질을 n형으로 반전시키고, 켜짐 전류 흐름을 측방향으로 스위칭한다. 일부 실시예들에서, 유전체 물질들은, 또한, 비정질 Si를 퇴적시키는 데 사용되는 방법인 플라즈마 강화 화학 기상 퇴적에 의해 제조되는 SiNx이다. 일부 실시예들의 금속들은 전형적으로, Cr 또는 Mo이고 e-빔 증발 또는 스퍼터링에 의해 퇴적된다.
하나 이상의 실시예에서, LED 웨이퍼에 적합한 프로세스 온도들을 갖는, TFT들을 제조하는 데 사용될 수 있는 반도체 물질들은 비정질 규소, 레이저로 결정화된 다결정 규소, 비정질 전도성 산화물들, 예컨대, 인듐 갈륨 아연 산화물, 또는 II-VI 화합물들, 예컨대, CdS을 포함한다. TFT들은 일반적으로, N-채널 또는 P-채널일 수 있지만, 비정질 Si 트랜지스터들은 (불량한 정공 이동도로 인해) 항상 N-채널이다. 일부 실시예들에서, 다결정 Si는 TFT들의 더 작은 물리적 치수들을 허용할 수 있고 더 작은 픽셀 피치들을 허용한다. 또한, 다결정 Si는 더 양호한 장기 신뢰성을 갖고, 디스플레이의 전기 효율을 개선할 수 있다.
본 개시내용의 더 간단한 실시예들은 (2개의 터널 접합들 대신에) 단지 하나의 터널 접합 및 (3가지 색들 대신에) 단지 2가지 색들의 활성 영역들을 특징으로 하는 에피택셜 성장 시퀀스를 포함한다. 도면들은 완성된 디바이스에 기판이 부착된 채로 남아 있는 아키텍처들을 도시하지만, 일부 실시예들에서, 완성된 디바이스에서 기판이 제거되도록, 레이저 리프트오프 또는 다른 에피택셜 막 분리 프로세스들이 적용될 수 있다. 노출된 GaN 표면을 거칠게 하고 광 추출 효율을 개선하기 위해 기판이 제거된 후에 광전기화학 식각이 적용될 수 있다.
실시예들
다양한 실시예들이 아래에 열거된다. 아래에 열거된 실시예들은 본 발명의 범위에 따라 모든 양상들 및 다른 실시예들과 조합될 수 있다는 것이 이해될 것이다.
실시예(a). 발광 다이오드(LED) 어레이는: 최상부 표면, 제1 p형 층, 제1 n형 층 및 제1 색 활성 영역을 포함하는 적어도 제1 LED, 및 제1 LED 상의 제1 터널 접합을 포함하는 제1 메사 - 제1 메사의 최상부 표면은 제1 터널 접합 상에 제2 n형 층을 포함함 -; 최상부 표면, 제1 LED, 제2 n형 층, 제2 p형 층, 및 제2 색 활성 영역을 포함하는 제2 LED를 포함하는 인접 메사; 인접 메사의 제2 LED 상의 제2 터널 접합, 및 인접 메사의 제2 터널 접합 상의 제3 n형 층; 및 제1 메사와 인접 메사를 분리하는 제1 트렌치; 제1 메사의 제2 n형 층 및 인접 메사의 최상부 표면 상의 애노드 금속화 콘택들을 포함한다.
실시예(b). 실시예(a)의 LED 어레이에서, VDD 라인에 연결된 제1 전극 및 제2 전극을 갖는 구동 트랜지스터, 구동 트랜지스터의 제2 전극 및 선택 트랜지스터에 연결된 제1 전극에 연결된 커패시터, 및 제1 전극 및 제2 전극을 갖는 선택 트랜지스터를 포함하는 박막 트랜지스터(TFT) 구동기를 더 포함하고, 선택 트랜지스터의 제2 전극은 데이터 라인에 연결되고, 선택 트랜지스터는 선택 라인에 의해 제어되도록 구성되고, 구동 트랜지스터의 제2 전극은 애노드 금속화 콘택들 중 하나에 연결된다.
실시예(c). 실시예(a) 또는 실시예(b)의 LED 어레이에서, 인접 메사의 최상부 표면은 제3 n형 층을 포함한다.
실시예(d). 실시예(a) 내지 (c) 중 어느 하나의 실시예의 LED 어레이에서, 인접 메사의 n형 층 상의 제3 색 활성 영역 - 인접 메사는 제3 p형 층을 포함하는 최상부 표면을 포함함 -; 제1 LED, 제2 LED, 제2 터널 접합, 및 제2 터널 접합 상의 제3 n형 층을 포함하는 제3 메사; 인접 메사와 제3 메사를 분리하는 제2 트렌치; 제1 트렌치에 있고 인접 메사의 제1 색 활성 영역 및 제2 색 활성 영역과 전기적으로 접촉하는 캐소드 금속화부; 제2 트렌치에 있고 제3 메사의 제1 색 활성 영역 및 제2 색 활성 영역과 전기적으로 접촉하는 캐소드 금속화부 및 제1 트렌치에 있고 인접 메사의 제1 색 활성 영역, 제2 색 활성 영역 및 제3 색 활성 영역과 전기적으로 접촉하는 캐소드 금속화부; 및 제3 메사의 제3 n형 층 상의 애노드 금속화 콘택을 더 포함한다.
실시예(e). 실시예(d)의 LED 어레이에서, 인접 메사의 제3 p형 층은 식각되지 않은 p형 층이다.
실시예(f). 실시예(d)의 LED 어레이에서, 제1 색 활성 영역은 청색 활성 영역이고 제2 색 활성 영역은 녹색 활성 영역이다.
실시예(g). 실시예(d)의 LED 어레이에서, 제1 색 활성 영역은 청색 활성 영역이고, 제2 색 활성 영역은 녹색 활성 영역이고, 제3 색 활성 영역은 적색 활성 영역이다.
실시예(h). 실시예(a) 내지 (g) 중 어느 하나의 실시예의 LED 어레이에서, 제1 p형 층, 제2 p형 층, 제1 n형 층 및 제2 n형 층은 III-질화물 물질을 포함한다.
실시예(i). 실시예(h)의 LED 어레이에서, III-질화물 물질은 GaN을 포함한다.
실시예(j). 실시예(d)의 LED 어레이에서, 제1 p형 층, 제2 p형 층, 제3 p형 층, 제1 n형 층, 제1 n형 층, 제2 n형 층 및 제3 n형 층은 III-질화물 물질을 포함한다.
실시예(k). 실시예(j)의 LED 어레이에서, III-질화물 물질은 GaN을 포함한다.
실시예(l). 실시예(a) 내지(k) 중 임의의 실시예의 LED 어레이에서, 제1 메사는 측벽을 갖고, 인접 메사는 측벽을 갖고, 제1 메사 측벽 및 인접 메사 측벽은 메사들이 형성되는 기판의 최상부 표면과 60 도 내지 90 도 미만의 범위의 각도를 형성한다.
실시예(m). 전자 시스템은: 실시예(b)의 LED 어레이; 및 독립적인 전압들을 애노드 콘택들 중 하나 이상에 제공하도록 구성된 구동기 회로를 포함한다.
실시예(n). 실시예(m)의 전자 시스템에서, 전자 시스템은 LED 기반 조명기구, 발광 스트립, 발광 시트, 광학 디스플레이, 및 마이크로LED 디스플레이로 구성된 그룹으로부터 선택된다.
실시예(o). LED 어레이를 제조하는 방법은: 최상부 표면, 제1 p형 층, 제1 n형 층 및 제1 색 활성 영역을 포함하는 적어도 제1 LED, 및 제1 LED 상의 제1 터널 접합을 포함하는 제1 메사 - 최상부 표면은 제1 터널 접합 상에 제2 n형 층을 포함함 - 를 형성하는 단계; 제1 LED, 제2 n형 층, 제2 p형 층 및 제2 색 활성 영역을 포함하는 제2 LED를 포함하는 인접 메사를 형성하는 단계; 인접 메사의 제2 LED 상의 제2 터널 접합, 및 인접 메사 p형 층의 제2 터널 접합 상의 제3 n형 층을 형성하는 단계; 제1 메사와 인접 메사를 분리하는 제1 트렌치를 형성하는 단계; 및 제1 메사의 제2 n형 층 및 인접 메사의 제3 n형 층 상에 애노드 금속화 콘택들을 형성하는 단계를 포함한다.
실시예(p). 실시예(o)의 방법에서, VDD 라인에 연결된 제1 전극 및 제2 전극을 갖는 구동 트랜지스터, 구동 트랜지스터의 제2 전극 및 선택 트랜지스터에 연결된 제1 전극에 연결된 커패시터, 및 제1 전극 및 제2 전극을 갖는 선택 트랜지스터를 포함하는 박막 트랜지스터(TFT) 구동기를 형성하는 단계를 더 포함하고, 선택 트랜지스터의 제2 전극은 데이터 라인에 연결되고, 선택 트랜지스터는 선택 라인에 의해 제어되도록 구성되고, 구동 트랜지스터의 제2 전극은 애노드 금속화 콘택들 중 하나에 연결된다.
실시예(q). 실시예(o) 또는 실시예(p)의 방법에서, 제3 n형을 포함하는 인접 메사의 최상부 표면을 형성하는 단계를 더 포함한다.
실시예(r). 실시예(o) 내지 (q) 중 어느 하나의 실시예의 방법에서, 인접 메사의 n형 층 상에 제3 색 활성 영역 - 인접 메사는 제3 p형 층을 포함하는 최상부 표면을 포함함 - 을 형성하는 단계; 최상부 표면, 제1 LED, 제2 LED, 제2 터널 접합, 및 제2 터널 접합 상의 제3 n형 층을 포함하는 제3 메사를 형성하는 단계; 및 제3 색 활성 영역, 제3 메사의 최상부 표면은 제3 n형 층을 포함함; 인접 메사와 제3 메사를 분리하는 제2 트렌치를 형성하는 단계; 제1 트렌치에 있고 인접 메사의 제1 색 활성 영역 및 제2 색 활성 영역과 전기적으로 접촉하는 캐소드 금속화부를 형성하는 단계; 제2 트렌치에 있고 제3 메사의 제1 색 활성 영역 및 제2 색 활성 영역과 전기적으로 접촉하는 캐소드 금속화부 및 제1 트렌치에 있고 제2 인접 메사의 제1 색 활성 영역, 제2 색 활성 영역 및 제3 색 활성 영역과 전기적으로 접촉하는 캐소드 금속화부, 및 제1 트렌치에 있고 제3 색 활성 영역과 전기적으로 접촉하는 n형 금속화부를 형성하는 단계; 및 애노드 금속화 콘택을 제3 메사의 제3 n형 층 상에 형성하는 단계를 더 포함한다.
실시예(s). 실시예(r)의 방법에서, 제1 LED, 제2 LED 및 제3 LED 각각은 에피택셜 퇴적된 III-질화물 물질을 포함한다.
실시예(t). 실시예(s)의 방법에서, 제1 LED, 제2 LED 및 제3 LED는 기판 상에 형성되고, 제1 트렌치 및 제2 트렌치는 제1 메사, 인접 메사 및 제3 메사를 형성하기 위해 트렌치들을 식각함으로써 형성된다.
본원에서 논의된 물질들 및 방법들을 설명하는 맥락에서(특히, 이하의 청구항들의 맥락에서) 단수형 용어들 및 유사한 지시대상들의 사용은, 본원에 달리 지시되거나 문맥에 의해 명확히 부정되지 않는 한, 단수형 및 복수형 양쪽 모두를 포함하는 것으로 해석된다. 본원에 달리 지시되지 않는 한, 본원에서 값들의 범위에 대한 언급은 단지, 그러한 범위 내에 포함되는 각각의 별개의 값을 개별적으로 언급하는 약칭 방법으로서의 역할을 하도록 의도된 것이며, 각각의 별개의 값은 본원에 개별적으로 언급된 것처럼 본 명세서 내에 포함된다. 본원에 달리 지시되거나 문맥에 의해 달리 명백하게 부정되지 않는 한, 본원에 설명된 모든 방법들은 임의의 적합한 순서로 수행될 수 있다. 본원에 제공된 임의의 그리고 모든 예들, 또는 예시적인 어휘(예를 들어, "예컨대")의 사용은, 단지 물질들 및 방법들을 더 명확히 하도록 의도된 것이고, 달리 주장하지 않는 한, 범위를 제한하지 않는다. 본 명세서의 어떠한 어휘도, 임의의 주장되지 않는 요소를 개시된 물질들 및 방법들을 실시하는 데에 필수적인 것으로 나타내는 것으로서 해석되어서는 안된다.
다양한 요소들을 설명하기 위해 본 명세서 전반에 걸쳐 제1, 제2, 제3 등의 용어들에 대한 언급이 사용될 수 있고, 이러한 요소들은 이러한 용어들에 의해 제한되어서는 안 된다. 이러한 용어들은 하나의 요소를 다른 요소와 구별하는 데 사용될 수 있다.
본 명세서 전반에 걸쳐, 층, 영역 또는 기판이 다른 요소 "상에" 있거나 다른 요소 "상으로" 연장되는 것으로 언급되는 것은, 한 요소가 다른 요소 상에 직접 있거나 다른 요소 상으로 직접 연장될 수 있거나 개재 요소들이 또한 존재할 수 있다는 것을 의미한다. 한 요소가 다른 요소 "상에 직접" 있거나 다른 요소 "상으로 직접" 연장되는 것으로 언급될 때, 개재 요소들이 존재하지 않을 수 있다. 더욱이, 한 요소가 다른 요소에 "연결" 또는 "결합"되는 것으로 언급될 때, 한 요소가 다른 요소에 직접 연결 또는 결합될 수 있고/있거나 하나 이상의 개재 요소를 통해 다른 요소에 연결 또는 결합될 수 있다. 한 요소가 다른 요소에 "직접 연결" 또는 "직접 결합"되는 것으로 언급될 때, 한 요소와 다른 요소 사이에 개재 요소들이 존재하지 않는다. 이러한 용어들은 도면들에 도시된 임의의 배향 외에 요소의 상이한 배향들을 포함하도록 의도된다는 것이 이해될 것이다.
상대적 용어들, 예컨대, "아래", "위", "상부", "하부", "수평" 또는 "수직"이, 도면들에 예시된 바와 같이 한 요소, 층, 또는 영역과 다른 요소, 층, 또는 영역의 관계를 설명하기 위해 본원에서 사용될 수 있다. 이러한 용어들은 도면들에 도시된 배향 외에 디바이스의 상이한 배향들을 포함하도록 의도된다는 것이 이해될 것이다.
본 명세서 전체에 걸친 "일 실시예", "특정 실시예들", "하나 이상의 실시예" 또는 "실시예"에 대한 참조는, 실시예와 관련하여 설명된 특정 피쳐, 구조, 물질, 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전체에 걸쳐 다양한 곳들에서 "하나 이상의 실시예에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들은, 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 하나 이상의 실시예에서, 특정한 피쳐들, 구조들, 물질들, 또는 특성들은 임의의 적합한 방식으로 조합된다.
본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이러한 실시예들은 본 개시내용의 원리들 및 응용들을 단지 예시하는 것임을 이해해야 한다. 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 본 개시내용의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다. 따라서, 본 개시내용이, 첨부된 청구항들 및 그들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것이 의도된다.

Claims (15)

  1. 발광 다이오드(LED) 어레이로서,
    최상부 표면, 제1 p형 층, 제1 n형 층 및 제1 색 활성 영역을 포함하는 적어도 제1 LED 및 상기 제1 LED 상의 제1 터널 접합을 포함하는 제1 메사 - 상기 제1 메사의 상기 최상부 표면은 상기 제1 터널 접합 상의 제2 n형 층을 포함함 -;
    최상부 표면, 상기 제1 LED, 상기 제2 n형 층, 제2 p형 층, 및 제2 색 활성 영역을 포함하는 제2 LED를 포함하는 인접 메사;
    상기 인접 메사의 상기 제2 LED 상의 제2 터널 접합, 및 상기 인접 메사의 상기 제2 터널 접합 상의 제3 n형 층; 및
    상기 제1 메사와 상기 인접 메사를 분리하는 제1 트렌치;
    상기 제1 메사의 제2 n형 층 상의 그리고 상기 인접 메사의 상기 최상부 표면 상의 애노드 금속화 콘택들
    을 포함하는, 발광 다이오드(LED) 어레이.
  2. 제1항에 있어서,
    VDD 라인에 연결된 제1 전극 및 제2 전극을 갖는 구동 트랜지스터, 상기 구동 트랜지스터의 상기 제2 전극 및 선택 트랜지스터에 연결된 제1 전극에 연결된 커패시터, 및 상기 제1 전극 및 제2 전극을 갖는 상기 선택 트랜지스터를 포함하는 박막 트랜지스터(TFT) 구동기를 더 포함하고, 상기 선택 트랜지스터의 상기 제2 전극은 데이터 라인에 연결되고, 상기 선택 트랜지스터는 선택 라인에 의해 제어되도록 구성되고, 상기 구동 트랜지스터의 상기 제2 전극은 상기 애노드 금속화 콘택들 중 하나에 연결되는, 발광 다이오드(LED) 어레이.
  3. 제1항에 있어서,
    상기 인접 메사의 상기 최상부 표면은 상기 제3 n형 층을 포함하는, 발광 다이오드(LED) 어레이.
  4. 제1항에 있어서,
    상기 인접 메사의 상기 n형 층 상의 제3 색 활성 영역 - 상기 인접 메사는 제3 p형 층을 포함하는 최상부 표면을 포함함 -;
    상기 제1 LED, 제2 LED, 상기 제2 터널 접합, 및 상기 제2 터널 접합 상의 상기 제3 n형 층을 포함하는 제3 메사;
    상기 인접 메사와 상기 제3 메사를 분리하는 제2 트렌치;
    상기 제1 트렌치에 있고 상기 인접 메사의 상기 제1 색 활성 영역 및 상기 제2 색 활성 영역과 전기적으로 접촉하는 캐소드 금속화부;
    상기 제2 트렌치에 있고 상기 제3 메사의 상기 제1 색 활성 영역 및 상기 제2 색 활성 영역과 전기적으로 접촉하는 캐소드 금속화부 및 상기 제1 트렌치에 있고 상기 인접 메사의 상기 제1 색 활성 영역, 상기 제2 색 활성 영역 및 상기 제3 색 활성 영역과 전기적으로 접촉하는 캐소드 금속화부; 및
    상기 제3 메사의 상기 제3 n형 층 상의 애노드 금속화 콘택을 더 포함하는, 발광 다이오드(LED) 어레이.
  5. 제4항에 있어서,
    상기 인접 메사의 상기 제3 p형 층은 식각되지 않은 p형 층인, 발광 다이오드(LED) 어레이.
  6. 제4항에 있어서,
    상기 제1 색 활성 영역은 청색 활성 영역이고, 상기 제2 색 활성 영역은 녹색 활성 영역인, 발광 다이오드(LED) 어레이.
  7. 제4항에 있어서,
    상기 제1 색 활성 영역은 청색 활성 영역이고, 상기 제2 색 활성 영역은 녹색 활성 영역이고, 상기 제3 색 활성 영역은 적색 활성 영역인, 발광 다이오드(LED) 어레이.
  8. 제1항에 있어서,
    상기 제1 p형 층, 상기 제2 p형 층, 상기 제1 n형 층 및 상기 제2 n형 층은 III-질화물 물질을 포함하는, 발광 다이오드(LED) 어레이.
  9. 제8항에 있어서,
    상기 III-질화물 물질은 GaN을 포함하는, 발광 다이오드(LED) 어레이.
  10. 제4항에 있어서,
    상기 제1 p형 층, 상기 제2 p형 층, 상기 제3 p형 층, 상기 제1 n형 층, 상기 제1 n형 층, 상기 제2 n형 층 및 상기 제3 n형 층은 III-질화물 물질을 포함하는, 발광 다이오드(LED) 어레이.
  11. 제10항에 있어서,
    상기 III-질화물 물질은 GaN을 포함하는, 발광 다이오드(LED) 어레이.
  12. 제1항에 있어서,
    상기 제1 메사는 측벽을 갖고, 상기 인접 메사는 측벽을 갖고, 상기 제1 메사 측벽 및 상기 인접 메사 측벽은 상기 메사들이 형성되는 기판의 최상부 표면과 60 도 내지 90 도 미만의 범위의 각도를 형성하는, 발광 다이오드(LED) 어레이.
  13. 전자 시스템으로서,
    제2항의 LED 어레이; 및
    독립적인 전압들을 애노드 콘택들 중 하나 이상에 제공하도록 구성된 구동기 회로
    를 포함하는, 전자 시스템.
  14. 제13항에 있어서,
    상기 전자 시스템은 LED 기반 조명기구, 발광 스트립, 발광 시트, 광학 디스플레이, 및 마이크로LED 디스플레이로 구성된 그룹으로부터 선택되는, 전자 시스템.
  15. LED 어레이를 제조하는 방법으로서,
    최상부 표면, 제1 p형 층, 제1 n형 층 및 제1 색 활성 영역을 포함하는 적어도 제1 LED 및 상기 제1 LED 상의 제1 터널 접합을 포함하는 제1 메사 - 상기 최상부 표면은 상기 제1 터널 접합 상의 제2 n형 층을 포함함 - 를 형성하는 단계;
    상기 제1 LED, 상기 제2 n형 층, 제2 p형 층, 및 제2 색 활성 영역을 포함하는 제2 LED를 포함하는 인접 메사를 형성하는 단계;
    상기 인접 메사의 상기 제2 LED 상에 제2 터널 접합, 및 상기 인접 메사 p형 층의 상기 제2 터널 접합 상에 제3 n형 층을 형성하는 단계;
    상기 제1 메사와 상기 인접 메사를 분리하는 제1 트렌치를 형성하는 단계; 및
    상기 제1 메사의 상기 제2 n형 층 상에 그리고 상기 인접 메사의 상기 제3 n형 층 상에 애노드 금속화 콘택들을 형성하는 단계
    를 포함하는, LED 어레이를 제조하는 방법.
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