JP5381836B2 - 画素回路基板、表示装置、電子機器、及び表示装置の製造方法 - Google Patents
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Description
画素電極と、
前記画素電極の一辺側に接続された第1駆動素子と、
前記画素電極の前記一辺側と対向するとともに、前記一辺側と平行な他辺側において前記第1駆動素子に並列に接続された第2駆動素子と、
を備え、
前記第1駆動素子及び前記第2駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、前記半導体層及び前記ソース、ドレイン電極の間に配置されたチャンネル保護膜と、を備えた駆動トランジスタであり、
前記第1駆動素子及び前記第2駆動素子の前記ソース電極の組と、前記第1駆動素子及び前記第2駆動素子の前記ドレイン電極の組とは、一方がそれぞれ前記画素電極の前記一辺側、前記他辺側に接続され、他方がそれぞれアノードラインに接続されることによって、前記第1駆動素子の前記ソース、ドレイン電極と、前記第2駆動素子の前記ソース、ドレイン電極は、前記画素電極に対して対称な関係であることを特徴とする。
前記第1駆動素子及び前記第2駆動素子をスイッチングするスイッチング素子をさらに備えてもよい。
前記スイッチング素子は、ゲートラインに接続されたゲート電極を備えるトランジスタであってもよい。
前記スイッチング素子は前記画素電極の他辺側に配置され、前記第1駆動素子は、前記画素電極の一辺側のうち、前記第2駆動素子側よりも前記スイッチング素子側に配置されていることが望ましい。
前記スイッチング素子はスイッチング素子用ソース、ドレイン電極を備え、前記スイッチング素子用ソース、ドレイン電極の一方がデータラインに接続され、前記スイッチング素子用ソース、ドレイン電極の他方が前記第1駆動素子及び前記第2駆動素子に接続されていることが望ましい。
前記スイッチング素子は、前記第1駆動素子及び前記第2駆動素子のゲート電極にそれぞれ接続された第1スイッチング素子と、
前記第1駆動素子及び前記第2駆動素子のソース電極或いは前記第1駆動素子及び前記第2駆動素子のドレイン電極に接続された第1スイッチング素子と、を有してもよい。
本発明の第2の観点に係る表示装置は、
上記画素回路基板と、
対向電極と、
前記画素電極と前記対向電極との間に配置された発光層と、
を備えることを特徴とする。
本発明の第3の観点に係る電子機器は、上記表示装置を備えることを特徴とする。
本発明の第4の観点に係る表示装置の製造方法は、
画素回路基板を有する表示装置の製造方法において、
前記画素回路基板は、
画素電極と、
前記画素電極の一辺側に接続された第1駆動素子と、
前記画素電極の前記一辺側と対向するとともに、前記一辺側と平行な他辺側において前記第1駆動素子に並列に接続された第2駆動素子と、
を備え、
前記第1駆動素子及び前記第2駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、前記半導体層及び前記ソース、ドレイン電極の間に配置されたチャンネル保護膜と、を備えた駆動トランジスタであり、
前記第1駆動素子及び前記第2駆動素子の前記ソース電極の組と、前記第1駆動素子及び前記第2駆動素子の前記ドレイン電極の組とは、一方がそれぞれ前記画素電極の前記一辺側、前記他辺側に接続され、他方がそれぞれアノードラインに接続されることによって、前記第1駆動素子の前記ソース、ドレイン電極と、前記第2駆動素子の前記ソース、ドレイン電極は、前記画素電極に対して対称な関係であり、
前記画素電極の前記一辺側に接続された前記第1駆動素子と、前記画素電極の前記一辺側と対向する前記他辺側に接続された前記第2駆動素子と、を同一工程で形成することを特徴とする。
前記第1駆動素子及び前記第2駆動素子の前記半導体層をパターニング形成する工程におけるレジストマスクと、
前記第1駆動素子及び前記第2駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることが望ましい。
前記第1駆動素子及び前記第2駆動素子は、前記半導体層と、前記ソース、ドレイン電極との間に配置されたチャンネル保護膜をさらに備え、
前記チャンネル保護膜を形成する工程におけるレジストマスクと、前記第1駆動素子及び前記第2駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることが望ましい。
図1に示すように、本第1実施形態に係る画素回路基板を有する表示装置は、ガラス等の基板31上にそれぞれ赤(R)、緑(G)、青(B)の3色を発する3つの発光画素30を一組として、この組が行方向(左右方向)に繰り返し複数配列されるとともに、列方向(上下方向)に同一色の発光画素30が複数配列されている。このようにRGBの各色を発する発光画素30がマトリクス状に配列される。各発光画素30は、RGBそれぞれの光を発する表示素子としての有機EL素子である発光素子21を備える。
本第2実施形態の表示装置が上述した第1実施形態の表示装置と異なる点は、第1実施形態では、画素駆動回路DS1が、1つの選択トランジスタTr11、2つの第1及び第2駆動トランジスタTr12,Tr13の合計3つのトランジスタを備えていたのに対し、第2実施形態では、画素駆動回路DS11が、2つの第1及び第2選択トランジスタTr51,Tr52、2つの第1及び第2駆動トランジスタTr53,Tr54の合計4つのトランジスタを備えている点やデータラインが駆動トランジスタのゲートではなく、駆動トランジスタのソース、ドレインのいずれか一方に間接的に接続されている点等にある。以下、第1実施形態と共通する点については同一又は対応する符号を付し、特に説明する場合を除き、説明を省略する。
図14に示すように、ゲートドライバ12は、外部から供給されるタイミング信号に基づいて制御回路10から出力される制御信号群に従って1行目のゲートラインLgからn行目のゲートラインLgへと順次ハイレベル(オンレベルON)の選択信号を各行の書込み期間(走査期間)に出力する。オンレベルの選択信号が出力されているゲートラインLg以外のゲートラインLgはローレベル(オフレベル)の選択信号が出力されている。また、制御回路10から出力される制御信号群に従ってアノードドライバ14が、オンレベルONの選択信号が出力されているゲートラインLgに対応する行方向に配列された複数の発光画素30に接続されたアノードラインLaを、第1供給電圧Vdd1の電位に設定する。データドライバ13は、外部から供給される階調信号に基づき、制御回路10から出力される制御信号群に従って全列のデータラインLdに、階調信号に応じた、電圧値が基準電圧Vss以下の階調電圧又はアノードラインLaからデータドライバ13側に引き込む方向に流れる階調電流を印加する。アノードラインLaに設定される第1供給電圧Vdd1の電位は、基準電圧Vssと同電位或いはそれより低い。
書込み期間後の表示期間に、ゲートドライバ12から所定の行のゲートラインLgに出力される選択信号がオンレベルONからオフレベルOFFに切り替わり、そして当該所定の行のアノードドライバ14によりアノードラインLaの電位が第1供給電圧Vdd1から第2供給電圧Vdd2に切り替わる。このため、当該所定のゲートラインLgに接続された発光画素30では、第1選択トランジスタTr51のゲート及び第2選択トランジスタTr52のゲートがオフ状態になり、当該所定の行のアノードラインLaを介して、第1駆動トランジスタTr53のドレイン電極53d及び第2駆動トランジスタTr54のドレイン電極54dに第2供給電圧Vdd2が供給される。
また、上述した各実施形態では、赤(R)、緑(G)、青(B)の3色を発する3つの発光画素を一組として、縦方向に同色の画素が配置されるいわゆるストライプ配列の画素構造であった。しかしこれに限られず、赤(R)、緑(G)、青(B)の3色を発する3つの発光画素の各重心がそれぞれ三角形の頂点となる、いわゆるデルタ配列の画素構造であってもよい。
Claims (11)
- 画素電極と、
前記画素電極の一辺側に接続された第1駆動素子と、
前記画素電極の前記一辺側と対向するとともに、前記一辺側と平行な他辺側において前記第1駆動素子に並列に接続された第2駆動素子と、
を備え、
前記第1駆動素子及び前記第2駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、前記半導体層及び前記ソース、ドレイン電極の間に配置されたチャンネル保護膜と、を備えた駆動トランジスタであり、
前記第1駆動素子及び前記第2駆動素子の前記ソース電極の組と、前記第1駆動素子及び前記第2駆動素子の前記ドレイン電極の組とは、一方がそれぞれ前記画素電極の前記一辺側、前記他辺側に接続され、他方がそれぞれアノードラインに接続されることによって、前記第1駆動素子の前記ソース、ドレイン電極と、前記第2駆動素子の前記ソース、ドレイン電極は、前記画素電極に対して対称な関係であることを特徴とする画素回路基板。 - 前記第1駆動素子及び前記第2駆動素子をスイッチングするスイッチング素子をさらに備えていることを特徴とする請求項1に記載の画素回路基板。
- 前記スイッチング素子は、ゲートラインに接続されたゲート電極を備えるトランジスタであることを特徴とする請求項2に記載の画素回路基板。
- 前記スイッチング素子は前記画素電極の他辺側に配置され、前記第1駆動素子は、前記画素電極の一辺側のうち、前記第2駆動素子側よりも前記スイッチング素子側に配置されていることを特徴とする請求項2又は3に記載の画素回路基板。
- 前記スイッチング素子はスイッチング素子用ソース、ドレイン電極を備え、前記スイッチング素子用ソース、ドレイン電極の一方がデータラインに接続され、前記スイッチング素子用ソース、ドレイン電極の他方が前記第1駆動素子及び前記第2駆動素子に接続されていることを特徴とする請求項2乃至4のいずれか1項に記載の画素回路基板。
- 前記スイッチング素子は、前記第1駆動素子及び前記第2駆動素子のゲート電極にそれぞれ接続された第1スイッチング素子と、
前記第1駆動素子及び前記第2駆動素子のソース電極或いは前記第1駆動素子及び前記第2駆動素子のドレイン電極に接続された第1スイッチング素子と、を有することを特徴とする請求項2乃至5のいずれか1項に記載の画素回路基板。 - 請求項1乃至6のいずれか1項に記載の画素回路基板と、
対向電極と、
前記画素電極と前記対向電極との間に配置された発光層と、
を備えることを特徴とする表示装置。 - 請求項7に記載の表示装置を備えることを特徴とする電子機器。
- 画素回路基板を有する表示装置の製造方法において、
前記画素回路基板は、
画素電極と、
前記画素電極の一辺側に接続された第1駆動素子と、
前記画素電極の前記一辺側と対向するとともに、前記一辺側と平行な他辺側において前記第1駆動素子に並列に接続された第2駆動素子と、
を備え、
前記第1駆動素子及び前記第2駆動素子は、それぞれゲート電極と、半導体層と、ソース、ドレイン電極と、前記半導体層及び前記ソース、ドレイン電極の間に配置されたチャンネル保護膜と、を備えた駆動トランジスタであり、
前記第1駆動素子及び前記第2駆動素子の前記ソース電極の組と、前記第1駆動素子及び前記第2駆動素子の前記ドレイン電極の組とは、一方がそれぞれ前記画素電極の前記一辺側、前記他辺側に接続され、他方がそれぞれアノードラインに接続されることによって、前記第1駆動素子の前記ソース、ドレイン電極と、前記第2駆動素子の前記ソース、ドレイン電極は、前記画素電極に対して対称な関係であり、
前記画素電極の前記一辺側に接続された前記第1駆動素子と、前記画素電極の前記一辺側と対向する前記他辺側に接続された前記第2駆動素子と、を同一工程で形成することを特徴とする表示装置の製造方法。 - 前記第1駆動素子及び前記第2駆動素子の前記半導体層をパターニング形成する工程におけるレジストマスクと、
前記第1駆動素子及び前記第2駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることを特徴とする請求項9に記載の表示装置の製造方法。 - 前記チャンネル保護膜を形成する工程におけるレジストマスクと、前記第1駆動素子及び前記第2駆動素子の前記ソース、ドレイン電極をパターニング形成する工程におけるレジストマスクと、は分離独立したものであることを特徴とする請求項9又は10に記載の表示装置の製造方法。
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