KR20210021579A - 모놀리식 led 어레이 및 그의 전구체 - Google Patents

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안드레아 피노스
사밀 미주어리
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플레세이 세미컨덕터스 리미티드
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Abstract

본 발명은 제 1 반도체 층을 공유하는 복수의 LED 구조들을 포함하되, 제 1 반도체 층은 LED 어레이 전구체의 평면을 정의하고, 각각의 LED 구조는: (i) LED 어레이 전구체의 평면에 평행한 상부 표면 부분을 갖는 제 1 반도체 층상의 제 2 반도체 층, 제 2 반도체 층은 상부 표면 부분에 수직인 규칙적인 사다리꼴 단면을 가지며, 제 2 반도체 층은 경사면을 가짐; (ii) LED 어레이 전구체의 평면에 평행한 상부 표면 부분을 갖는 제 2 반도체 층 상의 제 3 반도체 층, 제 3 반도체 층은 상부 표면 부분에 수직인 규칙적인 사다리꼴 단면을 가지며, 제 3 반도체 층은 제 2 반도체 층의 경사면에 평행한 경사면을 가짐; (iii) LED 어레이 전구체의 평면에 평행한 상부 표면 부분을 갖는 제 3 반도체 층 상의 제 4 반도체 층, 제 4 반도체 층은 상부 표면 부분에 수직인 규칙적인 사다리꼴 단면을 가지며, 제 4 반도체 층은 제 3 반도체 층의 경사면에 평행한 경사면을 가짐; 그리고(iv) 제 4 반도체 층 상의 1 차 전기 접촉부, 접촉부는 LED 어레이 전구체의 평면에 평행한 제 4 반도체 층의 상부 표면 부분에만 존재함;을 포함하되, 제 3 반도체 층은 복수의 양자 우물 서브-층을 포함하고, 양자 우물 서브-층은 LED 어레이 전구체의 평면에 평행한 부분에서 더 큰 두께를 가지며, LED 어레이 전구체의 평면에 평행하지 않은 부분에서 감소된 두께를 갖는, 모놀리식 LED 어레이 전구체를 제공한다.

Description

모놀리식 LED 어레이 및 그의 전구체
본 개시는 모놀리식 LED 어레이, 모놀리식 LED 어레이를 포함하는 LED 장치 및 그 제조 방법에 관한 것이다. 특히, 본 개시는 개선된 발광을 갖는 모놀리식 LED 어레이를 제공한다.
마이크로 발광 다이오드(LED) 어레이는 크기가 100 × 100 μm2 이하인 LED 어레이로 정의할 수 있다. 마이크로 LED 어레이는 웨어러블 디스플레이, 헤드 업 디스플레이, 캠코더, 뷰 파인더, 다중 사이트 여기 소스 및 피코 프로젝터와 같은 다양한 장치에 통합될 수 있는 자체 발광 마이크로 디스플레이 및 프로젝터와 같은 다양한 상업용 및 군사용 애플리케이션을 위해 개발되고 있다.
III 족 질화물 기반 마이크로 LED는 활성 발광 영역에서 GaN 및 InN 및 AlN과의 합금을 포함하는 무기 반도체 LED이다. III 족 질화물 기반 마이크로 LED는 기존의 대면적 LED, 특히 발광층이 유기 화합물인 유기 발광 다이오드(OLED)보다 훨씬 더 높은 전류 밀도에서 구동될 수 있고 더 높은 광 전력 밀도를 방출할 수 있기 때문에 널리 사용된다. 결과적으로, 주어진 방향으로 광원의 단위 면적당 방출되는 빛의 양으로 정의되며, 평방 미터당 칸델라(cd/m2)로 측정되며 일반적으로 Nit(nt)라고도 하는, 고휘도(밝기)는 마이크로 LED를 고휘도 환경 또는 프로젝션의 디스플레이와 같이 고휘도를 필요로 하거나 그로부터 이익을 얻는 애플리케이션에 적합하게 만든다.
또한 III 족 질화물 마이크로 LED에서 와트 당 루멘(lm/W)으로 표현되는 높은 발광 효율은 다른 광원에 비해 전력 사용량을 낮출 수 있으며 마이크로 LED를 특히 휴대용 장치에 적합하게 만든다. 또한 III 족 질화물의 고유한 재료 특성으로 인해 마이크로 LED는 고온 또는 저온 및 습도와 같은 극한 조건에서 작동할 수 있으므로 웨어러블 및 실외 애플리케이션에서 성능 및 신뢰성 이점을 제공한다.
현재 무기 마이크로 LED 어레이 생산을 위한 두 가지 주요 접근법이 존재한다. 제 1 접근 방식에서 개별 마이크로 LED 장치는 기존 크기의 LED와 유사한 기술로 생산된 다음 기판에 픽 앤 플레이스 기술을 통해 어레이로 조립되는데, 이것은 개별 마이크로 LED 어드레싱을 위한 구동 회로를 포함하는 액티브 매트릭스 백플레인일 수 있다. 이러한 제 1 접근 방식은 풀 컬러 디스플레이를 달성하기 위해 다른 성장 기판에서 제조된 다양한 방출 파장과 같은 다른 속성을 가진 LED를 제품 기판으로 전송할 수 있다. 또한, 결함이 있는 장치가 어레이의 일부가 되기 전에 폐기될 수 있어 잠재적으로 어레이의 최종 수율이 향상된다. 반면에 다양한 애플리케이션에 필요한 해상도(작은 피치) 및 어레이 크기(많은 수의 마이크로 LED)는 픽 앤 플레이스 정확도 및 전송 시간 측면에서 이 접근 방식에 심각한 문제를 제기하고, 이는 프로세스의 신뢰성과 처리량에 각각 영향을 미친다.
제 2 접근 방식은 단일 성장 기판에서 마이크로 LED 어레이를 제작하기 위해 모놀리식 통합을 사용하여 더 높은 집적 밀도, 더 작은 LED 및 더 작은 피치(즉, 더 높은 어레이 해상도)를 허용한다. 이러한 제 2 접근 방식은 풀 컬러 디스플레이를 얻기 위해 착색(colourisation) 기술에 의존한다. 마이크로 LED에 사용되는 착색 기술은 마이크로 LED 어레이 피치에 따라 다르다.
조명 애플리케이션 분야를 위한 기존의 형광체 재료는 현재 대형 피치 및 저해상도 어레이에만 적합하며, 고해상도 애플리케이션 분야에는 퀀텀 닷 기반 파장 변환 재료가 필요하다. 사용된 접근 방식에 관계없이, 어레이 내의 개별 마이크로 LED의 활성 영역의 주변은 일반적으로 발광 활성 영역의 일부를 제거하는 에칭 공정에 의해 형성되고, 따라서 각 마이크로 LED에 독립적인 전류 주입을 허용하고 어레이의 각 마이크로 LED 내에서 방사 재결합의 양을 조정할 목적으로 개별 마이크로 LED를 전기적으로 절연한다.
덜 일반적으로 사용되는 제조 공정은 US 7,087,932에 개시된 바와 같이 에칭 단계를 사용하지 않고 전류로 독립적으로 주입될 수 있는 활성 영역의 전기적으로 절연된 부분을 달성하기 위해 선택적 영역 성장(SAG)을 사용한다. 선택적 영역 성장 기술에서, 마스크는 버퍼 레이어에 패턴화된다. 마스크의 재료는 성장 조건에서 추가 재료가 마스크 위에 직접 성장하지 않고 하부 버퍼 층 표면의 일부를 노출하는 개구(apertures) 내부에서만 성장하도록 되어 있다.
III 족 질화물 LED의 휘도는 작동 전류가 증가함에 따라 증가하지만 발광 효율은 전류 밀도(A/cm2)에 따라 달라지며, 초기에는 전류 밀도가 증가하면 증가하고 최대값에 도달한 다음 "효율 저하"라는 현상으로 인해 감소한다. 내부 양자 효율(internal quantum efficiency, IQE)로 알려진 내부적으로 광자를 생성하는 능력을 포함하여 많은 요인이 LED 장치의 발광 효율에 기여한다. 외부 양자 효율(external quantum efficiency, EQE)은 활성 영역에서 방출되는 광자의 수를 주입된 전자 수로 나눈 값으로 정의된다. EQE는 LED 장치의 광 추출 효율(light extraction efficiency, LEE)과 IQE의 함수이다. 낮은 전류 밀도에서는 전자와 정공이 광을 생성하지 않고 재결합하는 결함이나 기타 프로세스(비방사 재결합이라고 함)의 강력한 효과로 인해 효율이 낮다. 이러한 결함이 포화됨에 따라 방사성 재결합이 우세하고 효율성이 증가한다. 주입 전류 밀도가 LED 장치의 특성 값을 초과 할 때 "효율 저하" 또는 점진적인 효율성 감소가 시작된다.
표면 재결합은 마이크로 LED의 비방사 재결합에 주요 원인으로 여겨진다. 마이크로 LED 활성 영역 주변의 결함 및 댕글링 본드(dangling bonds)는 원자 격자를 방해하고 일반적으로 금지된 반도체 밴드 갭 내부에 전자 에너지 레벨을 도입한다. 이것은 전도대와 원자가대(valence bands) 사이의 전하 캐리어 전이를 위한 디딤돌 역할을 함으로써 비방사성 재조합을 강화시킬 수 있다.
표면 재결합은 무기 마이크로 LED에서 특히 중요한데, 이는 표면에 대한 큰 둘레 비율과 활성 영역 주위의 둘레를 정의하는 데 일반적으로 사용되는 건식 에칭 기술 때문이다. 활성 발광 영역의 주변에서 손상을 완화하고 댕글링 본드를 줄이는 것을 목표로 하는 US 9,601,659에 개시된 바와 같이, 습식 에칭제를 사용한 표면 처리 또는 고온 처리 또는 적합한 "패시베이션 층"을 사용한 주변 커버리지를 포함하는 다양한 기술이 당업자에게 알려져 있다.
그러나 비방사성 재결합, 특히 표면 재결합 및 이를 생산하는 방법과 관련된 문제를 회피하는 반면, 고집적 밀도, 더 작은 LED 및 더 작은 피치를 갖는 마이크로 LED 어레이 및 LED 어레이 전구체에 대한 요구가 남아 있다.
본 발명의 목적은 종래 기술 어레이와 관련된 문제 중 적어도 하나를 해결하거나 적어도 그에 대한 상업적으로 유용한 대안을 제공하는 개선된 LED 어레이 전구체를 제공하는 것이다.
제 1 측면에 따르면, 본 개시 내용은 모놀리식 LED 어레이 전구체를 형성하는 방법을 제공하며, 상기 방법은:
(i) 표면을 갖는 기판을 제공하는 단계;
(ii) 기판의 표면 상에 연속적인 제 1 반도체 층을 형성하는 단계;
(iii) 복수의 개구들을 포함하는 마스킹 층을 제 1 반도체 층 상에 증착함으로써 제 1 반도체 층을 선택적으로 마스킹하는 단계;
(iv) 각각 기판에 수직인 규칙적인 사다리꼴 단면 및 실질적으로 평평한 상면 부분을 갖는 복수의 기둥을 형성하도록 제 1 반도체 층의 마스킹되지 않은 부분 상에, 마스킹 층의 개구를 통해 제 2 반도체 층을 성장시키는 단계;
(v) 제 2 반도체 층을 덮는 제 3 반도체 층을 형성하되, 제 3 반도체 층은 하나 이상의 양자 우물 서브-층을 포함하고 실질적으로 평평한 상면 부분을 갖는, 단계;
(vi) 제 3 반도체 층을 덮는 제 4 반도체 층을 형성하여, 제4 반도체 층이 실질적으로 평평한 상면 부분을 갖는, 단계; 및
(vii) 제 4 반도체 층의 실질적으로 평평한 상면 부분 상에 1 차 전기 접촉부를 형성하는 단계;를 포함하되,
제 1 내지 제 4 반도체 층은 III 족 질화물을 포함한다.
본 발명이 이제 더 설명될 것이다. 다음의 구절에서 본 발명의 다른 측면이 더욱 상세하게 정의된다. 그렇게 정의된 각 측면은 반대로 명확하게 표시되지 않는 한 임의의 다른 측면 또는 측면과 결합될 수 있다. 특히, 바람직하거나 유리한 것으로 표시된 임의의 특징은 바람직하거나 유리한 것으로 표시된 임의의 다른 특징 또는 특징과 결합될 수 있다.
본 개시 내용은 개선된 발광 특성 및 감소된 비방사 재결합을 나타내는 전자적으로 분리된 LED 구조가 생성될 수 있는 방식으로 모놀리식 LED 어레이 전구체를 형성하는 방법을 제공한다. 본 발명자들은 개시된 특정 구조의 성장 및 LED 구조의 특정 영역에만 전기 접촉을 제공함으로써 개선된 특성을 갖는 LED 장치를 제공하는 LED 어레이 전구체가 형성될 수 있음을 발견하였다.
본 발명은 모놀리식 LED 어레이 전구체를 형성하는 방법에 관한 것이다. LED는 당 업계에 잘 알려져 있으며 발광 다이오드를 의미한다.
모놀리식 어레이는 단일 부품으로 형성된 다중 LED 구조를 제공하는 것을 의미한다. 어레이는 LED가 모놀리식 구조를 가로질러 의도적으로 간격을 두고 있으며 일반적으로 육각형 밀집 어레이 또는 정사각형 LED 어레이와 같은 일반 어레이를 형성함을 의미한다.
용어 "전구체(precursor )"에 의해, 설명된 LED 어레이는 빛의 방출을 허용하는 것과 같이 각각의 LED에 대해 필요한 대향 전기 접촉부 또는 관련 회로를 갖지 않는다는 점에 유의한다. 따라서, 설명된 어레이는 기판을 제거함으로써 달성될 수있는 바와 같이 카운터 전극 및 임의의 광 추출 표면을 포함하는 것과 같이 필요한 추가 단계가 수행되면 형성될 모놀리식 LED 어레이의 전구체이다.
이 방법에는 번호가 매겨진 여러 단계가 포함된다. 가능한 경우 이들 단계는 동시에 또는 동시에 수행될 수 있음을 이해할 것이다.
제 1 단계는 표면을 갖는 기판을 제공하는 것이다. 적합한 기판에는 사파이어, SiC 및 실리콘이 포함된다. 다른 적합한 기판은 당업계에 잘 알려져 있다.
제 2 단계는 기판의 표면 상에 연속적인 제 1 반도체 층을 형성하는 것을 포함한다. 제 1 반도체 층은 버퍼층으로 작용할 수 있다. 제 1 반도체 층 및 실제로 추가적인 반도체 층은 III 족 질화물을 포함한다. 바람직하게 III 족 질화물은 AlInGaN, AlGaN, InGaN 및 GaN 중 하나 이상을 포함한다.
여기에 사용된 바와 같이, 구성 성분에 의한 종에 대한 언급은 모든 이용 가능한 화학량론을 포함한다. 따라서, 예를 들어 AlGaN은 AlxGa1-xN(여기서 x는 1 또는 0과 같지 않음)과 같은 모든 합금을 포함한다. 바람직한 화학량론은 특정 층의 기능에 따라 달라질 것이다.
제 3 단계는 제 1 반도체 층 상에 복수의 개구를 포함하는 마스킹 층을 증착함으로써 제 1 반도체 층을 선택적으로 마스킹하는 것을 포함한다. 바람직하게는, 마스킹 층은 SiO2 및/또는 SiNx를 포함한다. SiO2 및/또는 SiNx 마스킹 층은 플라즈마강화화학기상증착과 같은 표준 증착 기술을 사용하여 현장에서 증착될 수 있다. 대안적으로, 인-시튜 SiNx 마스킹 층이 반응 챔버에 증착될 수 있으며, MOCVD 반응기와 같은 적합한 반응 챔버가 당업계에 잘 알려져 있다.
선택적으로 복수의 개구는 규칙적으로 이격된 어레이를 형성한다. 이것은 정사각형 패킹 또는 육각 패킹과 같은 원의 밀착 패킹을 위한 모든 구성과 유사할 수 있다.
제 3 단계를 달성하는 데 선호되는 방법은 다음과 같다.
(a) 연속적인 마스킹 층 증착 단계, 및
(b) 복수의 개구를 제공하기 위해 상기 마스킹 층의 복수의 부분을 선택적으로 제거하는 단계.
선택적으로 마스킹 층의 복수의 부분을 선택적으로 제거하는 것은 제 1 반도체 층의 복수의 대응하는 부분을 선택적으로 제거하는 것을 포함한다. 이것은 제 2 선택적 불연속적 층이 제 1 반도체 층의 웰 내에 형성된다는 것을 의미한다.
제 4 단계는 제 1 반도체 층의 마스킹되지 않은 부분 상에 선택적으로 불연속적인 제 2 반도체 층을 마스킹 층의 개구를 통해 성장시켜 각각 기판에 수직인 규칙적인 사다리꼴 단면과 실질적으로 평평한 상면 부분을 갖는 복수의 기둥을 형성하는 것을 포함한다. 평평한 상부 부분은 층이 형성된 기판 표면의 평면에 평행한 평면에 있다.
"규칙적 사다리꼴 횡단면(regular trapezoidal cross-section)"은 기둥이 바닥보다 상단이 더 좁고 경사 선형 측면이 있는 실질적으로 평평한 상부 및 하부 평행 표면을 갖는다는 것을 의미한다. 이것은 절두 원추형 형상, 또는 3개 이상의 측면, 일반적으로 6개의 측면을 갖는 절두체 피라미드 형상을 초래할 수 있다. "규칙적 사다리꼴 단면(regular trapezoidal cross-section)"의 설명은 제 1 반도체 층 위로 연장되는 제 2 반도체 층의 부분을 지칭한다. 제 2 반도체 층의 맨 아래 부분은 제 1 반도체 층에 의해 정의된 개구 내에 있으므로, 바닥 부분은 일반적으로 테이퍼링이 아닌 일정한 단면을 가질 것이다. 기둥의 테이퍼링 측면은 본 명세서에서 측면 또는 면으로 지칭된다. 제 2 층이 연속적인 경우, 사다리꼴 단면은 제 2 반도체 층의 연속적인 평면 부분 위로 연장되는 제 2 반도체 층의 불연속 부분이다.
바람직하게는 기둥의 측면은 제 1 반도체 층에 평행한 평면에 대해 실질적으로 일관된 각도(α)를 갖는다. 즉, 기둥의 측면과 제 1 반도체에 평행한 평면 사이의 각도가 크게 변하지 않는다. 바람직하게 각도 α는 50° 내지 70°, 보다 바람직하게는 58° 내지 64°, 가장 바람직하게는 대략 62°이다.
바람직하게는 제 2 반도체 층의 복수의 기둥 각각은 잘린 육각형 피라미드이다.
제 5 단계는 선택적으로 불연속적인 제 2 반도체 층을 덮는 선택적으로 불연속적인 제 3 반도체 층을 형성하는 것을 포함하며, 여기서 제 3 반도체 층은 하나 이상의 양자 우물 서브 층을 포함하고 실질적으로 평평한 상부 표면(상면) 부분을 갖는다.
"실질적으로 평평한 상부 표면 부분"은 특정 반도체 층의 상부가 일반적으로 제 1 반도체 층에 평행하다는 것을 의미하는 것으로 이해되어야 한다(즉, 기판의 평면에 평행한 평면을 제공함).
본 발명자들은 제 2 반도체 층 상에 제 3 반도체 층의 물질의 증착이 가장 두꺼운 최상부 표면에서 발생하지만 상당히 더 얇은 층이 표면(facet) 상에 증착된다는 것을 발견했다. 이것은 결정 구조와 관련된 다양한 방향의 성장 속도로 인해 자동으로 발생한다.
마스크 개구 주위의 경사면 상에 증착되는 층은 일반적으로 c-평면 배향 표면 부분 상에 증착되는 층에 비해 더 얇다. 특히, LED 내의 p-n 접합부에서 n 형 도핑 층과 p 형 도핑 층 사이에 증착되는 InGaN 다중 양자 우물(MQW)은 경사면과 접촉하여 증착되는 부분에서, c-평면 배향 표면과 접촉하여 증착되는 부분과 비교하여, 더 얇다.
경사진 GaN 평면으로부터의 방출이 반극성 평면에서 감소된 편광 필드로 인해 조명 장치의 효율을 개선하는 수단을 제공할 수 있다는 것은 당업자에게 알려져 있다. 추가적으로, 평평한 표면 부분과 비교하여 경사면에서 상이한 MQW 두께의 존재는 또한 컬러 튜닝의 목적을 위해 단일 장치로부터 인광체없는 다중 파장 방출을 달성할 수 있다.
이와 대조적으로, 본 발명의 하나의 목적은 광 생성을 실질적으로 평평한 표면 영역으로 제한하여 캐리어 주입 및/또는 경사면으로의 확산 및 활성 영역(결정에서 원자의 주기적인 배열이 끝나는 영역)의 주변에서 잠재적인 비복사 재결합을 방지하는 것이다. 상부 평탄 영역에서의 캐리어 제한은 전기 접촉 영역의 형성을 경사면으로부터 떨어진 상부 평탄 표면의 일부로 제한함으로써 달성되어야 한다.
MQW의 두께는 양자 우물 서브 층의 상부 표면과 하부 표면 사이의 평균 최단 거리를 의미하는 것으로 이해되어야 한다. 특정 부분(예 : c-평면 또는 경사면)에서 각각의 양자 우물 서브 층의 두께는 바람직하게는 실질적으로 동일하다. MQW의 두께는 바람직하게는 그것이 증착되는 특정 부분에 걸쳐 실질적으로 일정하며, 따라서 상부 및 하부 표면은 실질적으로 평행하다.
바람직하게는, c-평면을 따라 배향된 MQW 부분의 두께는 1nm 초과, 1.5nm 초과, 2nm 초과, 2.5nm 초과이다. 바람직하게는 c-평면을 따라 배향된 MQW 부분의 두께는 15nm 미만, 12nm 미만, 8nm 미만, 5nm 미만이다. 바람직한 실시 예에서, c-평면을 따라 배향된 MQW 부분의 두께는 1nm와 15nm 사이, 더 바람직하게는 2nm와 12nm 사이, 가장 바람직하게는 2.5nm와 8nm 사이이다.
바람직하게는, 경사면상의 MQW 부분의 두께는 0.05nm 초과, 0.1nm 초과, 0.2nm 초과 0.15nm 초과이다. 바람직하게는 경사면상의 MQW 부분의 두께는 5nm 미만, 2nm 미만, 1nm 미만, 0.8nm 미만이다. 바람직한 실시 예에서, 경사면상의 MQW 부분의 두께는 0.1nm와 1nm 사이, 더욱 바람직하게는 0.15nm와 0.6nm 사이, 가장 바람직하게는 0.2nm와 0.5nm 사이이다.
또한 c-평면을 따라 배향된 MQW 부분과 경사면에 있는 MQW 부분 사이의 MQW 두께 차이는 두 MQW 부분 간의 밴드 갭 차이에 해당하는데, 이는 평평한 MQW 부분에서 경사 MQW 부분으로의 캐리어 확산을 효과적으로 방지한다. 이것은 주입된 캐리어가 스레딩 전위 코어(threading dislocation cores)에서 멀어져 비방사성 재결합의 가능성을 방지하는 III 족 질화물 LED의 스레딩 전위 주변에서 발생하는 메커니즘과 유사한 메커니즘이다. 부수적으로, 표면(facets) 상에 증착되는 영역의 MQW 구성은 또한 두꺼운 최상부 표면에서의 캐리어 구속이 여전히 발생하는 방식으로 두꺼운 최상부 표면의 MQW의 구성과 다를 수 있다. 결과적으로 균일하고 상대적으로 좁은 파장 방출이 예상된다.
본 발명자들은 밴드 갭 차이가 평평한 MQW 부분으로부터 경사진 MQW 부분으로의 캐리어의 확산을 효과적으로 방지할 때를 인식했다. 이러한 캐리어 제한은 몇 배의 kT의 전위 장벽이 필요하다(여기서 kT는 볼츠만 상수에 온도를 곱한 값이며, 298K의 실온에서 약 25.7meV와 동일하다). 몇 배의 kT의 잠재적 장벽을 달성하기 위해 c-평면을 따라 배향된 MQW의 부분과 경사면의 MQW 부분 사이에 필요한 MQW 두께의 차이는 MQW의 구성에 따라 달라질 수 있고 숙련된 사람에 의해 쉽게 계산된다. 바람직하게는, 전자 및/또는 정공인 캐리어의 제한에 대한 장벽은 2kT보다 크고, 3kT보다 크고, 4kT보다 크고, 가장 바람직하게는 5kT보다 크다. 바람직하게는, 온도는 실온(298K)이다.
바람직한 실시 예에서, c-평면을 따라 배향된 MQW 부분의 두께는 2nm보다 크고, 경사면 상의 MQW 부분의 두께는 2nm 미만이다. 보다 바람직한 실시 예에서, c-평면을 따라 배향된 MQW 부분의 두께는 2.5nm보다 크고, 경사면상의 MQW 부분의 두께는 1.5nm 미만이다.
제 6 단계는 선택적으로 불연속적인 제 3 반도체 층을 덮는 선택적으로 불연속적인 제 4 반도체 층을 형성하는 것을 포함하고, 이에 의해 제 4 반도체 층은 실질적으로 평평한 상부 표면 부분을 갖는다. 다시, 제 3 반도체 층 상에 제 4 반도체 층의 재료의 증착은 두꺼운 최상부 표면에서 발생하지만 훨씬 더 얇은 층이 표면(facets) 상에 증착된다.
바람직하게는, 제 4 반도체 층은 마그네슘으로 도핑된다. 선택적으로, Mg 도핑 밀도는 두꺼운 최상부 표면에서 더 높지만, 제 3 반도체 층의 두꺼운 최상부 표면에 대한 캐리어 주입의 제한을 추가로 돕기 위해 표면(facets) 상에 증착되는 층에서 훨씬 더 낮다.
바람직하게는 제 2, 제 3 및 제 4 반도체 층은 불연속적이다. 바람직하게는 제 1 측면의 마스킹 방법은 불연속 층을 생성하지만, 특히 타이트한 피치를 갖는 일부 실시 예에서 제 3, 제 4 및 제 5 반도체 층이 융합될 수 있다. 이것은 이러한 층이 다수의 LED 구조에 의해 공유되는 연속 또는 부분 연속 부분을 형성한다.
제 1 반도체는 100nm 내지 8um, 바람직하게는 3um 내지 5um의 두께를 가질 수 있다.
제 2 반도체 층의 기둥은 500nm 내지 4um, 바람직하게는 1um 내지 2um의 두께를 가질 수 있다.
제 3 반도체 층의 실질적으로 평평한 상부 표면 부분은 30nm 내지 150nm 사이, 바람직하게는 40nm 내지 60nm 사이의 두께를 가질 수 있다.
제 4 반도체 층의 실질적으로 평탄한 상부 표면 부분은 50nm 내지 300nm, 바람직하게는 100nm 내지 150nm의 두께를 가질 수 있다.
마스크의 개구와 정렬되지 않은 반도체 층의 부분은 0nm에서 위에서 논의된 각 층의 최소값까지의 두께를 갖는다. 마스킹된 영역은 후속 반도체 층의 성장에 상대적으로 덜 유리하지만 완전히 방지되지 않을 수 있다.
제 7 단계는 선택적으로 불연속적인 제 4 반도체 층의 실질적으로 평평한 상부 표면 부분 상에 1 차 전기 접촉부를 형성하는 것을 포함한다. 임의의 종래의 전극 재료가 사용될 수 있고 열 증발 또는 전자빔 증발과 같은 종래 기술에 의해 적용될 수 있다.
상술한 각 층은 하나 이상의 서브 층으로 형성될 수 있다. 예를 들어, 제 1 반도체 층은 AlxGa1-xN의 조성적으로 등급화된 층으로 형성될 수 있다.
선택적으로, 제 1 반도체 층은 제 2 반도체에 근접한 서브 층을 포함하고, 서브 층은 실리콘 도핑된 GaN을 포함한다. 바람직하게는, 제 1 반도체 층은 실리콘 도핑된 서브 층을 제외하고는 실질적으로 도핑되지 않는다. 일 실시 예에서, 제 1 반도체 층은 복수의 도핑되지 않은(Al)GaN 서브 층 및 실리콘 도핑된 서브 층을 포함한다. 실리콘 도핑된 AlxGa1-xN 서브 층은 100nm 내지 1um, 바람직하게는 300nm 내지 500nm의 두께를 가질 수 있다. 바람직하게는, Al 조성은 x = 0 내지 0.2, 더 바람직하게는 0.05 내지 0.1이다. 바람직하게는 도핑 레벨은 1x1018at/cm3 내지 1 x1021at/cm3, 보다 바람직하게는 1x1020at/cm3 내지 2x1020at/cm3이다.
바람직하게는, 제 1 반도체 층이 실리콘 도핑된 서브 층을 포함하는 경우, 실리콘 도핑된 서브 층은 복수의 개구를 형성할 때 부분적으로 제거되어 제 2 반도체 층이 제 1 반도체 층의 도핑되지 않은 부분 상에 직접 형성된다. 유리하게는, 이 구조는 제 2 반도체가 성장하는 곳에서(Al)GaN:Si 서브 층이 제거되기 때문에 재료 품질을 저하시키지 않고 유익한 전류 확산을 위해 고실리콘 도핑된 층을 사용할 수있게 한다.
위의 모든 증착 단계는 기존의 반도체 형성 시스템을 사용하여 수행할 수 있다. LED 생산을 위한 반도체 층의 형성은 MOCVD와 같은 당업계에 잘 알려져 있다.
이해되는 바와 같이, 각각의 제 2 반도체 층 기둥들은 최종 모놀리식 LED 어레이 전구체의 관련 층으로부터 형성된 개별 LED 구조를 위한 베이스를 제공한다.
본 발명의 또 다른 측면은 유사한 방법을 제공하지만, 제 2 반도체 층을 형성하는 대안적인 접근법을 제공한다. 위에서 논의된 제 1 측면의 모든 측면은 이 실시 예와 자유롭게 결합될 수 있다.
이러한 추가적 측면에서, 제 1 반도체 층은 후속 층 성장에 덜 선호되는 비정질 재료의 패턴을 제공하도록 처리된다. 이는 제 2 반도체 층이 결정질 미처리 영역에 우선적으로 형성되어 기둥을 생성함을 의미한다. 이러한 층은 처리된 영역과 처리되지 않은 영역에서 달성된 상대적 성장에 따라 연속적이거나 불연속적일 수 있다. 사다리꼴 단면은 제 2 반도체 층의 연속적인 평면 부분 위로 연장되는 제 2 반도체 층의 불연속 부분이다.
구체적으로, 이러한 추가적인 측면은 모놀리식 LED 어레이 전구체를 형성하는 방법을 제공하며, 방법은:
(i) 표면을 갖는 기판을 제공하는 단계;
(ii) 기판의 표면 상에 연속적인 제 1 반도체 층을 형성하는 단계;
(iii) 비정질 표면 패턴을 형성하기 위해 제 1 반도체 층을 선택적으로 처리하되, 비정질 표면 패턴은 제 1 반도체 층의 복수의 미처리 부분을 정의하는, 단계;
(iv) 각각 기판에 수직인 규칙적인 사다리꼴 단면 및 실질적으로 평평한 상면 부분을 갖는 복수의 기둥을 형성하도록 제 1 반도체 층의 미처리 부분 상에 제 2 반도체 층을 성장시키는 단계;
(v) 제 2 반도체 층을 덮는 제 3 반도체 층을 형성하되, 제 3 반도체 층은 하나 이상의 양자 우물 서브-층을 포함하고 실질적으로 평평한 상면 부분을 갖는, 단계;
(vi) 제 3 반도체 층을 덮는 제 4 반도체 층을 형성하여, 제 4 반도체 층이 실질적으로 평평한 상면 부분을 갖는, 단계; 및
(vii) 제 4 반도체 층의 실질적으로 평평한 상면 부분에 1 차 전기 접촉부를 형성하는 단계를 포함하되,
제 1 내지 제 4 반도체 층은 III 족 질화물을 포함한다.
선택적으로, 제 1 반도체 층은 제 2 반도체에 근접한 서브 층을 포함하고, 서브 층은 실리콘 도핑된 GaN을 포함한다. 바람직하게는, 제 1 반도체 층은 실리콘 도핑된 서브 층을 제외하고는 실질적으로 도핑되지 않는다. 즉, 바람직하게는 제 1 반도체 층은 복수의 도핑되지 않은(Al)GaN 서브 층 및 실리콘 도핑된 서브 층을 포함한다.
바람직하게는, 제 1 반도체 층을 선택적으로 처리하는 것은 이온 주입에 의해 제 1 반도체 층의 표면 부분을 비정질화하는 것을 포함한다. 바람직하게는 선택적 처리는 리소그래피 패터닝 및 에칭 후 이온 주입 단계를 포함한다. 주입에 적합한 이온은 N+, H+ 및 Ar+에서 선택될 수 있다. 유리하게는, 적절한 마스킹 패턴을 리소그래피 패터닝 및 에칭하는 것은 제 1 반도체 층의 에칭되지 않은 영역에 대한 이온 손상을 방지한다.
선택적으로, 제 2 측면의 방법에서 단계(iii)은 다음 단계를 포함한다:
(a) 연속적인 제 1 반도체 층 상에 마스킹 층 재료를 포함하는 연속 마스킹 층을 증착하는 단계;
(b) 제 1 반도체 층의 복수의 마스킹된 영역을 제공하도록 마스킹 층 재료를 선택적으로 제거하는 단계;
(c) 마스킹된 영역을 제외하고 층에 비정질 물질을 형성하기 위해 이온 주입으로 제 1 반도체 층을 처리하는 단계; 및
(d) 나머지 마스킹 층 재료를 제거하고, 선택적으로, 제 1 반도체 층의 복수의 미처리된 부분을 제공하도록 제 1 반도체 층의 복수의 대응하는 부분을 제거하는 단계.
바람직하게는, 제 1 반도체 층이 실리콘 도핑된 서브 층을 포함하는 경우, 실리콘 도핑된 서브 층은 복수의 개구를 형성할 때 부분적으로 제거되어 제 2 반도체 층이 제 1 반도체 층의 도핑되지 않은 부분 상에 직접 형성된다. 유리하게는, 이 구조는 AlGaN:Si 서브 층이 제 2 반도체가 성장되는 곳에서 제거되기 때문에 재료 품질을 저하시키지 않고 유익한 전류 확산을 위해 고실리콘 도핑 층을 사용할 수 있게 한다.
바람직하게는 제 2 측면의 방법에서 제 2, 제 3 및 제 4 반도체 층은 불연속적이다.
다음의 개시는 위에서 논의된 두 측면 모두에 동일하게 적용될 수 있는 바람직한 특징에 관한 것이다.
바람직하게는 제 2 반도체 층은 n 형 도핑된다. 바람직하게는, 제 2 반도체 층은 실리콘 또는 게르마늄, 바람직하게는 실리콘으로 n 형 도핑된다.
바람직하게는, 제 3 반도체 층은 도핑되지 않는다.
바람직하게는 제 4 반도체 층은 p 형 도핑되고, 바람직하게는 제 4 반도체 층은 마그네슘으로 도핑된다.
유리하게는, 상기 층 조성물은 우수한 광 생성 및 발광 특성을 갖는 LED 활성 영역을 제공한다.
바람직하게는, 모놀리식 LED 전구체의 픽셀 피치는 10nm 이하, 더욱 바람직하게는 8nm 이하이다. 픽셀 피치는 1nm 내지 10nm, 보다 바람직하게는 4nm 내지 8nm 일 수 있다.
바람직하게는, 각 LED 구조(픽셀)의 폭은 10nm 미만이다. 픽셀이 잘린 6각형 피라미드 모양인 경우 각 픽셀의 너비는 6각형 피라미드 밑면의 최대 길이이다. 그것은 한 모서리에서 반대쪽 모서리까지 육각형 피라미드의 밑면을 가로지르는 거리이다. 층이 연속적인 경우, 육각형 베이스는 제 2 반도체 층의 연속적인 평면 부분 위로 연장되는 최상부 반도체 층의 불연속 부분의 베이스이다. 바람직하게는, 폭은 9nm 미만, 8nm 미만, 7nm 미만, 6nm 미만, 5nm 미만이다. 바람직하게는, 각 LED 구조의 폭은 2nm와 8nm 사이, 더욱 바람직하게는 3nm와 6nm 사이이다.
바람직하게는, 제 1 반도체 층은(0001) 평면을 갖는 울츠광 결정 구조(wurtzite crystal structure)를 갖고, 제 4 반도체 층의 실질적으로 평평한 상부 표면 부분은 제 1 반도체 층의(0001) 평면에 평행하다. 마찬가지로, 제 2 및 제 3 반도체 층의 평평한 상부 표면 각각은 제 1 반도체 층의(0001) 평면과 평행해야 한다.
바람직하게는, 방법은 제조된 장치의 바닥으로부터 광 추출을 용이하게 하기 위해 기판을 제거하는 단계를 더 포함한다(사용 중에 뒤집힘). 어레이 전구체로부터의 광 추출을 위해 제 1 반도체 층의 일부를 노출시키기 위해, 기판의 대안적인 적어도 일부가 전술한 개별 LED 구조 각각에 대응하여 제거된다. 바람직하게는 기판이 완전히 제거되고 선택적으로 조면화된 표면 층이 노출된 제 1 반도체 층에 부착된다. 성장 기판이라고도하는 기판은 LED 어레이가 성장하는 표면을 제공하지만 일반적으로 최종 장치의 일부를 형성하지 않는다. 바람직하게는, Si와 같은 불투명 기판의 경우 흡수를 최소화하고 SiC 또는 사파이어와 같은 투명 기판의 경우 어레이에서 LED 구조 사이의 혼선을 최소화하기 위해 기판이 실질적으로 완전히 제거된다.
선택적으로 기판은 선택적으로 제거되어 복수의 시준 채널(collimating channels)을 형성하고, 시준 채널 각각은 제 4 반도체 층의 실질적으로 평평한 상부 표면 부분에 형성된 1 차 접촉부와 정렬된다.
선택적으로, 상기 방법은 기판을 적어도 부분적으로 제거하는 단계, 및 상기 제 1 반도체 층을 적어도 부분적으로 제거하여 제 2 반도체 층의 복수의 기둥 각각에 대응하고 그와 정렬된 복수의 돔 또는 렌즈 구조를 형성하는 단계를 제공하는 단계를 더 포함한다. 바람직하게는, 방법은 기판을 완전히 제거하고 제 1 반도체 층을 부분적으로 제거하여 제 2 반도체 층에 대해 원 위에 복수의 볼록 돔을 제공하는 단계를 포함한다. 각각의 돔은 어레이의 복수의 LED 구조 중 하나와 정렬된다.
유리하게는, 돔 구조는 추가 재료의 추가를 요구하지 않고 LED 구조의 광 추출 및 시준을 향상시킨다. 바람직하게는, 복수의 돔 구조는 돔의 표면에서의 반사를 최소화하기 위해 유전체 코팅 또는 투명한 에폭시 층으로 코팅될 수 있다.
바람직하게는, 방법은 하나 이상의 투명 절연 층을 제공하는 단계를 추가로 포함할 수 있으며, 이어서 1 차 전기 접촉부가 제공되지 않은 제 3 반도체 층에 대해 원 위에 있는 제 4 반도체 층의 적어도 일부 상에 반사층이 뒤따른다. 바람직하게는, 절연 층은 SiO2 및/또는 SiNx를 포함한다. 유리하게는, 이러한 코팅 층은 어레이 내의 광 손실을 감소시킴으로써 LED 구조로부터의 광 추출을 개선할 수 있고 추출된 광의 시준을 개선할 수 있다.
선택적으로, 이 방법은 모놀리식 LED 어레이를 형성하기 위해 양자 우물 서브 층을 가로 질러 1 차 전기 접촉부와 전기적으로 통신하는 하나 이상의 2 차 전기 접촉부를 형성하는 단계를 더 포함한다. 보조 전기 접촉부(접점)를 제공함으로써 LED 어레이가 작동하는 데 필요한 모든 기능이 제공된다. 즉, 1 차 및 2 차 접속부에 전위차를 적용하면 LED 구조가 빛을 생성한다.
바람직하게는 하나 이상의 2 차 전기 접촉부가 제 1 반도체 층 상에 형성된다.
형성되는 모놀리식 LED 어레이 전구체는 바람직하게는 적어도 4개의 LED 구조를 포함하고, 각각의 LED 구조는 별개의 제 2 반도체 층 부분에 대응하고, 대응하는 제 3 반도체 층 부분이 그 위에 형성되고, 대응하는 제 4 반도체 층 부분이 그 위에 형성되고, 대응하는 1 차 전기 접촉부가 그 위에 형성된다. LED 어레이 전구체는 바람직하게는 마이크로 LED 어레이이다.
바람직하게는, 모놀리식 LED 어레이 전구체는 LED 구조의 적어도 제 1 및 제 2 서브 어레이를 포함하고, 각각의 서브 어레이는 상이한 우세 파장에서 광을 방출할 수 있다.
추가 측면에서, 본 개시 내용은 모놀리식 LED 어레이 전구체를 제공한다. 이것은 바람직하게는 상기 측면에서 설명된 방법 중 하나에 의해 얻을 수 있다. 따라서, 상기 방법에서 형성된 구조와 관련하여 기술된 모든 측면은 본원에 기술된 전구체에 동일하게 적용된다.
추가적인 측면에서, 본 개시 내용은 모놀리식 LED 어레이 전구체를 제공하며,
제 1 반도체 층을 공유하는 복수의 LED 구조들을 포함하되, 제 1 반도체 층은 LED 어레이 전구체의 평면을 정의하고, 각각의 LED 구조는:
(i) LED 어레이 전구체의 평면에 평행한 상부 표면 부분을 갖는 제 1 반도체 층상의 제 2 반도체 층, 제 2 반도체 층은 상부 표면 부분에 수직인 규칙적인 사다리꼴 단면을 가지며, 제 2 반도체 층은 경사면을 가짐;
(ii) LED 어레이 전구체의 평면에 평행한 상부 표면 부분을 갖는 제 2 반도체 층 상의 제 3 반도체 층, 제 3 반도체 층은 상부 표면 부분에 수직인 규칙적인 사다리꼴 단면을 가지며, 제 3 반도체 층은 제 2 반도체 층의 경사면에 평행한 경사면을 가짐;
(iii) LED 어레이 전구체의 평면에 평행한 상부 표면 부분을 갖는 제 3 반도체 층 상의 제 4 반도체 층, 제 4 반도체 층은 상부 표면 부분에 수직인 규칙적인 사다리꼴 단면을 가지며, 제 4 반도체 층은 제 3 반도체 층의 경사면에 평행한 경사면을 가짐; 그리고
(iv) 제 4 반도체 층 상의 1 차 전기 접촉부, 접촉부는 LED 어레이 전구체의 평면에 평행한 제 4 반도체 층의 상부 표면 부분에만 존재함;을 포함하되,
제 3 반도체 층은 복수의 양자 우물 서브-층을 포함하고, 양자 우물 서브-층은 LED 어레이 전구체의 평면에 평행한 부분에서 더 큰 두께를 가지며, LED 어레이 전구체의 평면에 평행하지 않은 부분에서 감소된 두께를 갖는다.
바람직하게는 LED 어레이 전구체는 제 1 반도체 층과 제 2 반도체 층 사이의 계면에 마스크 부분을 포함한다. LED 전구체의 마스크 부분은 상기 제 1 측면과 관련하여 논의된 것과 동일할 수 있다. 대안으로, LED 어레이 전구체는 이온 주입에 의해 생성된 제 1 반도체 층의 비정질 부분을 가질 수 있다.
바람직하게는, 제 2 반도체 층의 경사면으로부터 제 3 반도체 층의 경사면의 간격은 제 2 반도체 층의 상부 표면 부분으로부터 제 3 반도체 층의 상부 표면 부분의 간격보다 작다.
바람직하게는, 제 3 반도체 층의 경사진 측면으로부터 제 4 반도체 층의 경 사진 측면의 간격은 제 3 반도체 층의 상부 표면 부분으로부터 제 4 반도체 층의 상부 표면 부분의 간격보다 작다.
선택적으로 제 2, 제 3 및 제 4 반도체 층은 어레이의 LED 구조간에 공유된다. 이것은 후속하는 상부 성장을 방해하는 비정질 베이스 패턴을 갖는 하나의 제 2 측면을 사용하여 전구체를 제조할 때 발생할 수 있다.
바람직하게는 복수의 LED 구조는 규칙적으로 이격된 어레이를 형성한다. 바람직하게는 LED 구조의 제 2-4 층은 잘린 육각형 피라미드이다.
유리하게는, 상기 층 조성물은 우수한 광 생성 및 광 추출 특성을 갖는 LED 활성 영역을 제공한다.
바람직하게는, 제 1 반도체 층은(0001) 평면을 갖는 울츠광 결정 구조를 갖고, 제 4 반도체 층의 실질적으로 평평한 상부 표면 부분은 제 1 반도체 층의(0001) 평면에 평행하다.
바람직하게는, LED 어레이 전구체의 LED 구조는 제 2 반도체 층으로부터 먼 표면상의 제 1 반도체 층상의 공유 광 추출 층을 포함한다. 일 실시 예에서, 공유 된 광 추출 층은 복수의 시준 채널을 포함하고, 시준 채널 각각은 1 차 접촉부와 정렬된다. 대안으로, 제 1 반도체 층은 제 2 반도체 층으로부터 먼 표면 상에 복수의 LED 구조에 대응하고 정렬된 복수의 돔 또는 렌즈 구조를 형성한다.
추가적인 측면에서, 본 개시 내용은 본원에 기재된 모놀리식 LED 어레이 전구체를 포함하는 모놀리식 LED 어레이를 제공하고, 양자 우물 서브 층을 가로질러 1 차 전기 접촉부와 전기 통신하는 하나 이상의 2 차 전기 접촉부를 더 포함한다. 이러한 어레이는 상기 기재된 전구체에 기초하고, 바람직하게는 본원에 기재된 방법으로부터 수득된 바와 같다. 따라서, 이러한 측면에서 설명된 모든 특징은 이 추가적인 측면에 동일하게 적용된다.
바람직하게는 모놀리식 LED 어레이는 적어도 4개의 LED 구조를 포함한다. LED 어레이는 바람직하게는 마이크로 LED 어레이이다. 바람직하게는, 모놀리식 LED 어레이는 LED 구조의 적어도 제 1 및 제 2 서브 어레이를 포함하고, 각각의 서브 어레이는 상이한 우세 파장에서 광을 방출할 수 있다. 바람직하게는 각각의 서브 어레이 내의 광-생성 층은 좁은 파장 대역폭, 바람직하게는 370nm 내지 680nm 범위, 더욱 바람직하게는 420nm 내지 520nm 범위에서 광을 방출한다.
추가적인 측면에서, 본 개시 내용은 본 명세서에 개시된 모놀리식 LED 어레이를 포함하는 디스플레이 장치를 제공한다. 바람직하게는 본 개시 내용의 방법은 본 명세서에 개시된 LED 어레이 전구체 및 LED 어레이를 제조하는데 적합하다.
본 발명은 이제 다음의 비제한적인 도면과 관련하여 설명될 것이다. 본 개시 내용의 추가적 이점은 도면과 관련하여 고려될 때 상세한 설명을 참조하여 명백하며, 이는 상세한 사항을 보다 명확하게 나타내도록 축척되지 않으며, 여기서 유사한 참조 번호는 여러 뷰에 걸쳐 유사한 요소를 나타내고, 여기서:
도 1은 제 1 측면에 따른 LED 어레이 전구체를 보여주며:
도 1a는 LED 어레이 전구체의 평면도를 도시한다.
도 1b는 LED 어레이 전구체의 단면을 도시한다.
도 2는 제 2 측면에 따른 LED 어레이 전구체의 일부의 단면을 도시한다.
도 3은 제 1 반도체 층이 실리콘 도핑된 표면 층을 포함하는 LED 어레이 전구체의 실시 예를 통한 단면을 도시한다.
도 4a-4e는 제 1 측면에 따른 LED 어레이 전구체의 LED 구조의 추가적 세부 사항을 도시한다.
도 5a-5c는 본 개시 내용의 LED에 대한 각도의 절반 최대 빔 각도에서의 시뮬레이션된 광 추출 효율 값 및 전체 폭을 도시한다.
도 6a-6c는 본 개시 내용의 마이크로 LED에 대한 주사 전자 현미경(SEM) 이미지 및 원자간력 현미경(AFM) 측정을 보여준다. 도 6d 및 6e에서, 볼록 돔이 있거나 없는 본 발명에 따른 마이크로 LED 내의 광 경로가 도시되어 있다.
도 7은 본 개시 내용의 LED 어레이를 도시한다.
도 1a는 본 개시 내용의 제 1 양태에 따른 LED 어레이 전구체의 일부 평면도를 도시한다. 도 1b는 S1 선을 따른 수직 단면을 도시한다.
도 1의 LED 어레이 전구체(1)는 성장 기판(100); 제 1 반도체 층(110); 마스킹 층(120); 복수의 기둥(columns)(130)을 포함하는 불연속적인 제 2 반도체 층; 복수의 양자 우물 서브 층(141)을 포함하는 불연속적인 제 3 반도체 층(140); 불연속적인 제 4 반도체 층(150); 및 불연속적인 제 4 반도체 층(150)의 실질적으로 평평한 상부 표면 부분상의 1 차 전기 접촉부(160)를 포함한다.
제 2 반도체 층(130)의 사다리꼴 단면은 단면도에서 볼 수 있다. 도시된 실시 예에서, 제 3 반도체 층(140) 및 제 4 반도체 층(150)의 경사 부분은 실질적으로 평평한 상부 표면 부분에 평행한 부분보다 얇다. 유사하게, 양자 우물 서브 층(141)의 경사 부분은 제 2 반도체 층(130)의 실질적으로 평평한 상부 표면 부분에 평행한 부분보다 얇다.
도 1b의 평면도에서, 기둥의 육각형 형상은 각 기둥의 중앙에 분리된 1 차 전기 접속부(160)와 함께 제 4 반도체 층(150)의 상면으로 보일 수 있다. 기둥 사이의 영역은 마스크 층(120)의 상부 표면이다.
도 2의 LED 어레이 전구체는 성장 기판(100); 제 1 반도체 층(110); 제 1 반도체 층(121)의 비정질 표면 영역; 복수의 기둥(130)을 포함하는 제 2 반도체 층; 복수의 양자 우물 서브 층(미도시)을 포함하는 제 3 반도체 층(140); 제 4 반도체 층(150); 및 불연속적인 제 4 반도체 층(150)의 실질적으로 평평한 상부 표면 부분 상의 1 차 전기 접촉부(160)를 포함한다.
도 2의 실시 예에서, 제 2, 제 3 및 제 4 반도체 층(130, 140, 150)은 연속적이다.
도 3은 제 1 반도체 층(110)이 제 2 반도체 층(130)에 근접한 표면에 실리콘 도핑된 서브 층(190)을 포함하는 본 발명의 LED 어레이 전구체의 단일 LED 구조의 단면을 도시한다. 또한, 마스크 층(120)을 형성할 때, 제 1 반도체 층은 마스크 층의 개구 아래에서 부분적으로 제거되어 제 2 반도체 층(130)이 실리콘 도핑된 서브 층(190)을 통해 제 1 반도체 층(110)으로 침투한다.
도 4a는 성장 기판이 완전히 제거되고 제 1 반도체 층(110)이 LED 구조와 정렬된 돔 형태로 형성된 제 1 측면의 LED 어레이 전구체의 단일 LED 구조를 도시한다. 도 4b의 LED 구조에서 돔 표면은 볼록 돔 표면에서의 반사를 최소화하기 위해 유전체 코팅 또는 투명 에폭시 층(115)으로 코팅되어 있다. 도 4c에서 돔은 도 4b와 같이 코팅되었고 기둥의 표면은 SiO2 및/또는 SiNx의 투명한 층과 반사 층(170)으로 코팅되었다. 구체적으로, 제 4 반도체 층(150)의 경사 부분의 노출된 표면이 코팅되었다. 유리하게 이러한 특징(돔, 돔 코팅 및 기둥 측면의 코팅)은 광 추출 및 시준(collimation)을 개선한다.
본 발명자들은 피라미드 베이스와 정렬된 돔형 영역을 추가하면 도 4a-4c에 도시된 바와 같이 피라미드로부터의 광 추출이 향상된다는 것을 발견했다. 유리하게 이것은 피라미드 측벽에서 내부 전반사에 의해 얻어지는 시준 효과를 보완한다. 바람직하게, 돔형 영역은 피라미드 바닥의 크기와 일치하는 곡률 반경을 갖는다. 즉, 돔형 영역의 베이스와 피라미드의 베이스는 대략 동일한 크기인 것이 바람직하다.
도 4d 및 4e는 본 발명에 따른 마이크로 LED 내의 예시적인 광 경로를 도시한다. 도 4d와 도 4e를 비교하면 피라미드 베이스와 정렬된 볼록 돔을 추가하면 광 추출 표면(빛이 LED를 빠져나가는 표면)에서 마이크로 LED 내부로 다시 반사되는 빛의 양이 줄어 든다. 따라서 광 추출 효율을 더욱 향상시킨다.
도 5a-5c는 본 개시 내용의 3개의 모델 LED에 대한 각도의 절반 최대 빔 각도에서의 시뮬레이션된 광 추출 효율 값 및 전체 폭을 도시한다. 특히, 도 5a는 기둥의 측면이 코팅되지 않은 LED에 해당하는 반면 그림 5b에서는 측면이 SiO2로 코팅되고 도 5c에서 측면이 Ag/Si3N4로 코팅되어 있다.
피라미드가 다른 평면 및 풀어진 광 생성 영역(unbounded light-generating region)에서 먼 표면에 에칭된 기존의 LED에서 광 추출을 개선하는 것을 목표로 하는 알려진 구조와 비교하여, 개시된 발명의 광 발생 영역은 피라미드형 구조 내에 완전히 포함되어 있어 광 전파가 측면으로(LED 층에 평행) 실질적으로 방지된다
광 추출을 개선하기 위한 목적으로 건식 식각으로 얻은 경사면 내에 광 생성 영역이 완전히 포함되는 이미 알려진 유사한 구조의 또 다른 클래스와 비교하여(예 : US7518149 참조), 건식 식각으로 얻은 표면에 비해 더 매끄럽기 때문에 경사 측벽에서 내부 전반사를 촉진하고 생성된 빛의 더 높은 비율을 수직에 가까운 각도에서 만나는 광 추출 표면으로 시준함에 따라 선택적 영역 성장 과정으로 얻은 경사면은 광 추출 측면에서 우수하다.
도 6a는 SEM 이미지를 나타내고, 도 6b는 본 개시에 따른 마이크로 LED의 AFM 측정을 나타낸다. 도 6c는 측벽에 대응하는 마이크로 LED의 지형을 보다 자세히 보여주는 도 6b의 AFM 측정 단면이다. 이미지는 본 발명에 개시된 방법이 매끄러운 마이크로 LED 측벽을 생성함을 입증한다.
이방성 건식 식각과 비교하여 다른 결정학적 평면에서 다른 성장 속도로 인해 일반적으로 62°에 가까운 피라미드(도 4a의 α)의 베이스에서 각도를 갖는 보다 일관되게 재현 가능한 측벽 경사를 얻을 수 있다. 이것은 도 6c의 AFM 단면으로 표시된다.
광 생성 영역을 둘러싼 경사진 측벽의 존재에 의해 얻어지는 광 추출의 개선은 내부 전반사의 효과에 기인하는 반면, 빛의 더 큰 부분이 이미 기울어진 면에 의해 부분적으로 시준되어 거의 수직에 가까운 각도로 내부 돔 표면과 만나기 때문에, 돔 모양의 영역을 추가하여 얻은 광 추출 향상은 광 추출 표면에서 전체 내부 반사의 감소로 인해 발생한다는 것이 당업자에 의해 이해된다. 따라서 돔 모양의 표면에서 빛을 추출하는 것이 내부 전반사에 의존하지 않는다는 사실을 고려하면, 건식 에칭에 의해 돔을 얻는 것은 여기에 개시된 작동 원리의 손상을 구성하지 않는다.
도 7은 본 개시 내용의 LED 어레이를 통한 단면을 도시한다. 도 7의 LED 어레이는 도 1의 LED 어레이 전구체를 포함한다. 어레이 전구체는 백플레인 기판(200) 및 백플레인 접촉 패드(202)를 포함하는 백플레인에 뒤집혀서 본딩된다. LED 어레이 전구체의 성장 기판을 제거하고 조면화 층(112)을 제 1 반도체 층(110)의 노출된 표면에 적층한다. 추가로, 2 차 전기 접촉부(180)가 제 1 반도체 층에 적용된다. 1 차 및 2 차 전기 접촉부는 LED 구조를 통해 서로 전기적으로 접촉한다.
위에서 논의된 다양한 실시 예가 단일 LED 백라이트에 결합될 수 있다는 것을 당업자는 이해할 것이다. 예를 들어, 도 4에 도시된 바와 같이, 돔, 돔 코팅(115) 및 기둥(170)의 코팅된 측면은 도 3의 실리콘 도핑 서브 층(190)과 결합 될 수 있다.
본 발명의 바람직한 실시 예가 본 명세서에서 상세히 설명되었지만, 본 발명의 범위 또는 첨부된 청구 범위를 벗어나지 않고 변형이 이루어질 수 있음을 당업자는 이해할 것이다.

Claims (20)

  1. 제 1 반도체 층을 공유하는 복수의 LED 구조들을 포함하되, 제 1 반도체 층은 LED 어레이 전구체의 평면을 정의하고, 각각의 LED 구조는:
    (i) LED 어레이 전구체의 평면에 평행한 상부 표면 부분을 갖는 제 1 반도체 층상의 제 2 반도체 층, 제 2 반도체 층은 상부 표면 부분에 수직인 규칙적인 사다리꼴 단면을 가지며, 제 2 반도체 층은 경사면을 가짐;
    (ii) LED 어레이 전구체의 평면에 평행한 상부 표면 부분을 갖는 제 2 반도체 층 상의 제 3 반도체 층, 제 3 반도체 층은 상부 표면 부분에 수직인 규칙적인 사다리꼴 단면을 가지며, 제 3 반도체 층은 제 2 반도체 층의 경사면에 평행한 경사면을 가짐;
    (iii) LED 어레이 전구체의 평면에 평행한 상부 표면 부분을 갖는 제 3 반도체 층 상의 제 4 반도체 층, 제 4 반도체 층은 상부 표면 부분에 수직인 규칙적인 사다리꼴 단면을 가지며, 제 4 반도체 층은 제 3 반도체 층의 경사면에 평행한 경사면을 가짐; 그리고
    (iv) 제 4 반도체 층 상의 1 차 전기 접촉부, 접촉부는 LED 어레이 전구체의 평면에 평행한 제 4 반도체 층의 상부 표면 부분에만 존재함;을 포함하되,
    제 3 반도체 층은 복수의 양자 우물 서브-층을 포함하고, 양자 우물 서브-층은 LED 어레이 전구체의 평면에 평행한 부분에서 더 큰 두께를 가지며, LED 어레이 전구체의 평면에 평행하지 않은 부분에서 감소된 두께를 갖는, 모놀리식 LED 어레이 전구체.
  2. 제 1 항에 있어서,
    제 2 반도체 층의 경사면으로부터 제 3 반도체 층의 경사면의 간격은 제 2 반도체 층의 상면 부분으로부터 제 3 반도체 층의 상면 부분의 간격보다 작고, 그리고/또는
    제 3 반도체 층의 경사면으로부터 제 4 반도체 층의 경사면의 간격은 제 3 반도체 층의 상면 부분으로부터 제 4 반도체 층의 상면 부분의 간격보다 작은, 모놀리식 LED 어레이 전구체.
  3. 제 1 항 또는 제 2 항에 있어서,
    각 층의 경사면은 복수의 평평한 면을 형성하는, 모놀리식 LED 어레이 전구체.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    제 2, 제 3 및 제 4 반도체 층은 LED 구조간에 공유되는, 모놀리식 LED 어레이 전구체.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    제 1 반도체 층은(0001) 평면을 갖는 울츠광 결정 구조(wurtzite crystal structure)를 가지며, 제 4 반도체 층의 실질적으로 평평한 상면 부분은 제 1 반도체 층의(0001) 평면에 평행한, 모놀리식 LED 어레이 전구체,
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    제 1 반도체 층은 복수의 LED 구조에 대응하고 정렬된 복수의 렌즈 구조를 포함하는, 모놀리식 LED 어레이 전구체.
  7. 제 1 항 내지 제 6 항 중 어느 한 항의 모놀리식 LED 어레이 전구체를 포함하고 양자 우물 서브-층을 가로질러 1 차 전기 접촉부와 전기 통신하는 하나 이상의 2 차 전기 접촉부를 더 포함하는, 모놀리식 LED 어레이.
  8. 제 7 항에 있어서,
    모놀리식 LED 어레이는 LED 구조의 적어도 제 1 및 제 2 서브-어레이를 포함하고, 각각의 서브-어레이는 상이한 우세 파장에서 광을 방출할 수 있는, 모놀리식 LED 어레이.
  9. 제 7 항 또는 제 8 항 중 어느 한 항에 따른 모놀리식 LED 어레이를 포함하는 디스플레이 장치.
  10. (i) 표면을 갖는 기판을 제공하는 단계;
    (ii) 기판의 표면 상에 연속적인 제 1 반도체 층을 형성하는 단계;
    (iii) 복수의 개구들을 포함하는 마스킹 층을 제 1 반도체 층 상에 증착함으로써 제 1 반도체 층을 선택적으로 마스킹하는 단계;
    (iv) 각각 기판에 수직인 규칙적인 사다리꼴 단면 및 실질적으로 평평한 상면 부분을 갖는 복수의 기둥을 형성하도록 제 1 반도체 층의 마스킹되지 않은 부분 상에, 마스킹 층의 개구를 통해 제 2 반도체 층을 성장시키는 단계;
    (v) 제 2 반도체 층을 덮는 제 3 반도체 층을 형성하되, 제 3 반도체 층은 하나 이상의 양자 우물 서브-층을 포함하고 실질적으로 평평한 상면 부분을 갖는, 단계;
    (vi) 제 3 반도체 층을 덮는 제 4 반도체 층을 형성하여, 제 4 반도체 층이 실질적으로 평평한 상면 부분을 갖는, 단계; 및
    (vii) 제 4 반도체 층의 실질적으로 평평한 상면 부분 상에 1 차 전기 접촉부를 형성하는 단계;를 포함하되,
    제 1 내지 제 4 반도체 층은 III 족 질화물을 포함하는 모놀리식 LED 어레이 전구체를 형성하는, 방법.
  11. 제 10 항에 있어서,
    제 2, 제 3 및 제 4 반도체 층은 불연속적인, 방법.
  12. 제 10 항 또는 제 11 항에 있어서, 단계(iii)은
    (a) 연속적인 마스킹 층을 증착하는 단계, 및
    (b) 복수의 개구를 제공하기 위해 마스킹 층의 복수의 부분을 선택적으로 제거하는 단계를 포함하되, 선택적으로 마스킹 층의 복수의 부분을 선택적으로 제거하는 단계는 제 1 반도체 층의 복수의 대응하는 부분을 선택적으로 제거함을 포함하는, 방법.
  13. (i) 표면을 갖는 기판을 제공하는 단계;
    (ii) 기판의 표면 상에 연속적인 제 1 반도체 층을 형성하는 단계;
    (iii) 비정질 표면 패턴을 형성하기 위해 제 1 반도체 층을 선택적으로 처리하되, 비정질 표면 패턴은 제 1 반도체 층의 복수의 미처리 부분을 정의하는, 단계;
    (iv) 각각 기판에 수직인 규칙적인 사다리꼴 단면 및 실질적으로 평평한 상면 부분을 갖는 복수의 기둥을 형성하도록 제 1 반도체 층의 미처리 부분 상에 제 2 반도체 층을 성장시키는 단계;
    (v) 제 2 반도체 층을 덮는 제 3 반도체 층을 형성하되, 제 3 반도체 층은 하나 이상의 양자 우물 서브-층을 포함하고 실질적으로 평평한 상면 부분을 갖는, 단계;
    (vi) 제 3 반도체 층을 덮는 제 4 반도체 층을 형성하여, 제 4 반도체 층이 실질적으로 평평한 상면 부분을 갖는, 단계; 및
    (vii) 제 4 반도체 층의 실질적으로 평평한 상면 부분에 1 차 전기 접촉부를 형성하는 단계를 포함하되,
    제 1 내지 제 4 반도체 층은 III 족 질화물을 포함하는, 모놀리식 LED 어레이 전구체를 형성하는, 방법.
  14. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서, 복수의 개구가 규칙적으로 이격된 어레이를 형성하는, 방법.
  15. 제 10 항 내지 제 14 항 중 어느 한 항에 있어서,
    제 1 반도체 층은(0001) 평면을 갖는 울츠광 결정 구조(wurtzite crystal structure)를 갖고, 제 4 반도체 층의 실질적으로 평평한 상면 부분은 제 1 반도체 층의(0001) 평면에 평행한, 방법.
  16. 제 10 항 내지 제 15 항 중 어느 한 항에 있어서,
    방법은 모노리식 LED 어레이를 형성하기 위해 양자 우물 서브-층을 가로질러 1 차 전기 접촉부와 전기적으로 통신하는 하나 이상의 2 차 전기 접촉부를 형성하는 단계를 더 포함하되, 바람직하게는 하나 이상의 2 차 전기 접촉부가 제 1 반도체 층 상에 형성되는, 방법.
  17. 제 10 항 내지 제 16 항 중 어느 한 항에 있어서,
    모놀리식 LED 어레이 전구체는 LED 구조의 적어도 제 1 및 제 2 서브-어레이를 포함하고, 각각의 서브-어레이는 상이한 우세 파장에서 광을 방출할 수 있는, 방법.
  18. 제 10 항 내지 제 17 항 중 어느 한 항에 있어서,
    기판을 적어도 부분적으로 제거하는 단계, 및 제 1 반도체 층을 적어도 부분적으로 제거하여 제 2 반도체 층의 복수의 기둥 각각에 대응하고 정렬된 복수의 돔 또는 렌즈 구조를 형성하는 단계를 더 포함하는, 방법.
  19. 제 10 항 내지 제 18 항 중 어느 한 항에 있어서,
    기판은 선택적으로 제거되어 복수의 시준 채널들(collimating channels)을 형성하고, 시준 채널들 각각은 제 4 반도체 층의 실질적으로 평평한 상면 부분 상에 형성된 1 차 전기 접촉부와 정렬되는, 방법.
  20. 제 10 항 내지 제 19 항 중 어느 한 항의 방법에 의해 얻을 수 있는 모놀리식 LED 어레이 전구체 또는 LED 어레이.
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