KR20050039734A - 반도체 발광소자와 그 제조방법, 집적형 반도체발광장치와 그 제조방법, 화상 표시장치와 그 제조방법,및 조명 장치와 그 제조방법 - Google Patents

반도체 발광소자와 그 제조방법, 집적형 반도체발광장치와 그 제조방법, 화상 표시장치와 그 제조방법,및 조명 장치와 그 제조방법 Download PDF

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Abstract

사파이어 기판 상에 ｎ형 GaN층을 성장시키고, 그 위에 육각 형상의 에칭 마스크를 형성한다. 이 에칭 마스크를 이용하여 RIE 법에 의해 ｎ형 GaN층을 소정 깊이까지 에칭하고, 상면이 C면으로 이루어지는 육각기둥부를 형성한다. 에칭 마스크를 제거한 후, 육각기둥부를 덮도록 기판의 전 면에 활성층 및 ｐ형 GaN층을 순차 성장시켜 발광소자 구조를 형성한다. 이 후, 육각기둥부 위의 ｐ형 GaN층 위에 ｐ측 전극을 형성함과 동시에 ｎ형 GaN층에 ｎ측 전극을 형성한다.

Description

반도체 발광소자와 그 제조방법, 집적형 반도체 발광장치와 그 제조방법, 화상 표시장치와 그 제조방법, 및 조명 장치와 그 제조방법{SEMICONDUCTOR LIGHT-EMITTING DEVICE AND METHOD FOR MANUFACTURING SAME, INTEGRATED SEMICONDUCTOR LIGHT EMITTER AND METHOD FOR MANUFACTURING SAME, IMAGE DISPLAY AND MEDHOD FOR MANUFACTURING SAME, AND ILLUMINATOR AND METHOD FOR MANUFACTURING SAME}
본 발명은 반도체 발광소자와 그 제조방법, 집적형 반도체 발광장치와 그 제조방법, 화상 표시장치와 그 제조방법, 및 조명 장치와 그 제조방법에 관한 것으로, 특히 질화물계 Ⅲ-Ⅴ족 화합물 반도체를 이용한 발광다이오드에 적용하기에 적합한 것이다.
종래, 반도체 발광소자로서, 사파이어 기판 상에 ｎ형 GaN층을 성장시키고, 그 위에 소정의 개구부를 가지는 성장 마스크를 형성하고, 이 성장 마스크의 개구부에 있어서의 ｎ형 GaN층 위에 기판의 주면에 대하여 경사진 경사 결정면을 가지는 육각추 형상의 ｎ형 GaN층을 선택 성장시키고, 그 경사 결정면 위에 활성층이나 ｐ형 GaN층 등을 성장시킨 발광다이오드가 본 출원인에 의해 제안되어 있다(예를 들면, 국제공개 제02/07231호 팜플렛(제 47∼50페이지, 도 3∼도 9) 참조). 이 발광다이오드에 의하면, 소자 구조를 형성하는 층으로의 기판측으로부터의 관통 전위(轉位)의 전파를 억제할 수가 있고, 그들 층의 결정성을 양호하게 할 수 있는 것에 의해 높은 발광 효율을 얻을 수가 있다.
또, 주 표면이 (0001)면인 사파이어 기판의 주 표면 상에 비정질 구조의 제 1 질화물 반도체 박막을 형성하고, 그것을 고상(固相) 에피택셜(epitaxial) 성장에 의해 단결정화하고, 그 위에 제 2 질화물 반도체 박막을 기상(氣相)에피택셜 성장시키며, 또 그 위에 이산화실리콘 박막으로 이루어지며, 개구율이 50% 이상이고 또한 인접하는 창과의 최단 거리가 100㎛ 이하인 제 2 질화물 반도체 박막의 표면을 노출시키는 복수의 창을 가지는 마스크를 형성하고, 그 창의 부분에 노출되는 제 2 질화물 반도체 박막 위에 질화물 반도체의 미소 구조체를 기상 선택 에피택셜 성장시키는 기술이 알려져 있다(예를 들면, 일본 특개평 10-256151호 공보(제 3∼4 페이지, 도 1∼도 7)).
그러나, 상술한 바와 같이 경사 결정면 위에 소자 구조를 형성하는 층을 성장시키는 것에 의해 발광소자 구조를 형성하는 방법은 성장 마스크의 형성이나 선택 성장 등이 필요하기 때문에 공정이 복잡하다는 문제점이 있었다.
본 발명자의 지견에 따르면, 상술한 바와 같은 경사 결정면 위에 소자 구조를 형성하는 층을 성장시키는 것이 아니라, 기판 주면(主面)과 평행한 면 위에 소자 구조를 형성하는 층을 성장시키는 것에 의해서도 상기와 동등한 높은 발광 효율의 반도체 발광소자를 간단한 공정으로 얻을 수 있다는 것을 발견하였다.
따라서, 본 발명이 해결하려고 하는 과제는 종래와 같은 경사 결정면 위에서의 결정 성장을 이용하지 않고, 간단한 공정으로 발광 효율을 대폭적으로 향상시킬 수 있는 반도체 발광소자 및 그 제조방법을 제공하는 것에 있다.
본 발명이 해결하려고 하는 다른 과제는, 종래와 같은 경사 결정면 위에서의 결정 성장을 이용하지 않고, 간단한 공정으로 발광 효율을 대폭적으로 향상시킬 수 있는 화상 표시장치 및 그 제조방법을 제공하는 것에 있다.
본 발명이 해결하려고 하는 또 다른 과제는, 종래와 같은 경사 결정면에서의 결정 성장을 이용하지 않고, 간단한 공정으로 발광 효율을 대폭적으로 향상시킬 수 있는 조명 장치 및 그 제조방법을 제공하는 것에 있다.
도 1a 및 도 1b는, 본 발명의 제 1 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 2a 및 도 2b는, 본 발명의 제 1 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 3a 및 도 3b는, 본 발명의 제 1 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 4a 및 도 4b는, 본 발명의 제 1 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 5a 및 도 5b는, 본 발명의 제 1 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 6a 및 도 6b는, 본 발명의 제 1 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 7은, 본 발명의 제 1 실시형태에 따른 GaN계 발광다이오드의 단면도.
도 8은, 본 발명의 제 2 실시형태에 따른 GaN계 발광다이오드를 도시하는 단면도.
도 9는, 본 발명의 제 2 실시형태에 따른 GaN계 발광다이오드를 ｎ측 전극에서 본 사시도.
도 10은, 본 발명의 제 3 실시형태에 따른 화상 표시장치를 도시하는 사시도.
도 11은, 본 발명의 제 5 실시형태에 따른 GaN계 발광다이오드의 단면도.
도 12a 및 도 12b는, 본 발명의 제 7 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 13a 및 도 13b는, 본 발명의 제 7 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 14a 및 도 14b는, 본 발명의 제 7 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 15a 및 도 15b는, 본 발명의 제 7 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 16a 및 도 16b는, 본 발명의 제 7 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 17a 및 도 17b는, 본 발명의 제 7 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 18a 및 도 18b는, 본 발명의 제 7 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 19a 및 도 19b는, 본 발명의 제 8 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 20a 및 도 20b는, 본 발명의 제 9 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 21a 및 도 21b는, 본 발명의 제 10 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 22는, 본 발명의 제 11 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도.
도 23a 및 도 23b는, 본 발명의 제 13 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 24a 및 도 24b는, 본 발명의 제 13 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 25a 및 도 25b는, 본 발명의 제 13 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 26a 및 도 26b는, 본 발명의 제 13 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 27a 및 도 27b는, 본 발명의 제 13 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 28a 및 도 28b는, 본 발명의 제 13 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 29a 및 도 29b는, 본 발명의 제 13 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 30a 및 도 30b는, 본 발명의 제 19 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 31a 및 도 31b는, 본 발명의 제 19 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 32a 및 도 32b는, 본 발명의 제 19 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 33a 및 도 33b는, 본 발명의 제 19 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 34a 및 도 34b는, 본 발명의 제 20 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 35a 및 도 35b는, 본 발명의 제 20 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 36a 및 도 36b는, 본 발명의 제 20 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 37a 및 도 37b는, 본 발명의 제 20 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 38a 및 도 38b는, 본 발명의 제 20 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 39는, 본 발명의 제 20 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도.
도 40a 및 도 40b는, 본 발명의 제 21 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 41a 및 도 41b는, 본 발명의 제 22 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 42a 및 도 42b는, 본 발명의 제 22 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 43a 및 43b는, 본 발명의 제 22 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 44a 및 도 44b는, 본 발명의 제 22 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 45a 및 도 45b는, 본 발명의 제 23 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 46a 및 도 46b는, 본 발명의 제 24 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 47a 및 도 47b는, 본 발명의 제 25 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 사시도 및 단면도.
도 48∼도 50은, 본 발명의 제 26 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 단면도.
도 51∼도 53은, 본 발명의 제 27 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 단면도.
도 54∼도 57은, 본 발명의 제 28 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 단면도.
도 58은, 본 발명의 제 29 실시형태에 따른 GaN계 발광다이오드 어레이의 제조방법을 설명하기 위한 단면도.
도 59는, 본 발명의 제 30 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 단면도.
도 60은, 본 발명의 제 31 실시형태에 따른 GaN계 발광다이오드의 제조방법을 설명하기 위한 단면도.
도 61a 및 도 61b는, 본 발명의 제 32 실시형태에 따른 단순 매트릭스 구동형 디스플레이의 제조방법을 설명하기 위한 평면도 및 단면도.
도 62a 및 도 62b는, 본 발명의 제 33 실시형태에 따른 병렬 동시 구동 GaN계 발광다이오드 어레이의 제조방법을 설명하기 위한 단면도 및 평면도.
상기 과제를 해결하기 위해, 본 발명의 제 1 발명은 1주면에, 이 주면에 대해서 거의 평행한 상면 및 이 주면에 대해서 거의 수직 또는 경사진 측면을 가지는 기둥 형상 또는 뿔체 형상의 결정부를 가지는 제 1 도전형의 반도체층; 적어도 결정부의 상면 위에 순차 적층된 적어도 활성층 및 제 2 도전형의 반도체층; 제 1 도전형의 반도체층과 전기적으로 접속된 제 1 전극; 및 결정부의 상면 위의 제 2 도전형의 반도체층 위에 설치되어 제 2 도전형의 반도체층과 전기적으로 접속된 제 2전극을 가지는 것을 특징으로 하는 반도체 발광소자이다.
여기서, 제 1 도전형의 반도체층, 활성층 및 제 2 도전형의 반도체층의 재료로서는 기본적으로는 어떠한 반도체를 이용하더라도 좋지만, 전형적으로는 우르차이트광형의 결정 구조를 가지는 것이 이용된다. 이와 같은 우르차이트광형의 결정 구조를 가지는 반도체로서는 질화물계 Ⅲ-Ⅴ족 화합물 반도체 외에, BeMgZnCdS계 화합물 반도체나 BeMgZnCdO계 화합물 반도체 등의 Ⅱ-Ⅵ족 화합물 반도체 등을 들 수가 있다. 질화물계 Ⅲ-Ⅴ족 화합물 반도체는 가장 일반적으로는 AlxByGa1-x-y-z Inz AsuN1-u-vPv(단, O≤x≤1, 0≤y≤1, 0≤z≤1, 0≤u≤1, 0≤v≤1, 0≤x+y+z＜1, 0≤u+v＜1)로 이루어지고, 보다 구체적으로는 AlxByGa1-x-y-zInzN(단, O≤x≤1, 0≤y≤1, 0≤z≤1, 0≤x+y+z＜1)으로 이루어지며, 전형적으로는 AlxGa1-x-zInzN(단, O≤x≤1, 0≤z≤1)으로 이루어진다. 질화물계 Ⅲ-Ⅴ족 화합물 반도체의 구체적인 예를 들면, GaN, InN, AlN, AlGaN, InGaN, AlGaInN 등이다.
제 1 도전형의 반도체층의 기둥 형상의 결정부는 전형적으로는 상면을 C면으로 하는 각기둥, 특히 상면을 C면으로 하는 육각기둥 형상을 가진다. 또한, 제 1 도전형의 반도체층의 뿔체 형상의 결정부는 전형적으로는 상면을 C면으로 하는 뿔체, 특히 상면을 C면으로 하는 순 테이퍼형 또는 역 테이퍼형 원뿔대 형상이나 육각뿔대 형상을 가진다. 제 2 도전형의 반도체층 위에 형성되는 제 2 도전형측의 전극은, 바람직하게는 일반적으로 결정성이 떨어지는 기둥 형상 또는 뿔체 형상의 결정부의 상면 바깥둘레의 모서리부를 피해 형성된다.
본 발명의 제 2 발명은 기판 상에 제 1 도전형의 반도체층을 성장시키는 공정; 제 1 도전형의 반도체층 위에 소정 형상의 에칭 마스크를 형성하는 공정; 에칭 마스크를 이용하여 제 1 도전형의 반도체층을 소정의 깊이까지 에칭하는 것에 의해 기둥 형상 또는 뿔체 형상의 결정부를 형성하는 공정; 및 적어도 결정부 위에, 적어도 활성층 및 제 2 도전형의 반도체층을 순차 성장시키는 공정을 가지는 것을 특징으로 하는 반도체 발광소자의 제조방법이다. 여기서, 에칭은 전형적으로는 드라이 에칭, 특히 이방성 에칭이 가능한 반응성 이온 에칭(RIE)이 이용되지만, 그 때의 에칭 마스크로서는 바람직하게는 금속막, 예를 들면 Ti막 위에 Ni막을 적층한 Ti/Ni 적층막이 이용된다. 테이퍼 에칭을 행하는 경우에는 에칭 마스크로서 바람직하게는 레지스트로 이루어지는 것이 이용된다.
기판은 제 1 도전형의 반도체층, 활성층, 제 2 도전형의 반도체층 등을 양호한 결정성으로 성장시키는 것이 가능한 한, 기본적으로는 어떠한 재료를 이용하더라도 좋다. 구체적으로는, 사파이어(Al203)(C면, A면, R면을 포함), SiC(6H, 4H, 3C를 포함), 질화물계 Ⅲ-Ⅴ족 화합물 반도체(GaN, InAlGaN, AlN 등), Si, ZnS, ZnO, LiMgO, GaAs, MgA1204 등으로 이루어지는 기판을 이용할 수가 있고, 바람직하게는 이들 재료로 이루어지는 육방정 기판 또는 입방정 기판, 보다 바람직하게는 육방정 기판을 이용한다. 예를 들면, 제 1 도전형의 반도체층, 활성층, 제 2 도전형의 반도체층이 질화물계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 경우에는 C 면을 주면으로 한 사파이어 기판을 이용할 수가 있다. 다만, 여기에서 말하는 C면에는 이것에 대해서 5∼6°정도까지 기울어져 있어서 실질적으로 C면으로 간주할 수 있는 결정면도 포함하는 것으로 한다.
결정부는 전형적으로는 기판의 주면에 대해서 거의 평행한 상면을 가진다. 이 상면은 전형적으로는 C면이다.
에칭 마스크를 제거한 후, 활성층을 성장시키기 전에 바람직하게는 활성층을 성장시키기 직전에, 제 1 도전형의 반도체층 위에 제 1 도전형의 제 2 반도체층을 성장시키도록 해도 좋다. 이와 같이 함으로써 다음과 같은 이점을 얻을 수가 있다. 첫째, 에칭 마스크를 제거한 후에 활성층을 직접 성장시키면, 이 활성층과 하지(下地)의 제 2 도전형의 반도체층과의 계면에 산화막 등이 존재하기 때문에 활성층의 발광 특성 등에 악영향이 생기지만, 우선 제 1 도전형의 제 2 반도체층을 성장시키고 나서 그 위에 활성층을 성장시키면, 산화막 등이 존재하지 않는 청정한 면 위에 활성층을 성장시킬 수가 있어 이 문제를 방지할 수가 있다. 둘째, 에칭 마스크를 제거하기 위해서 기판을 대기에 노출시켰을 경우 제 1 도전형의 반도체층의 표면이 산화되어 산화막이 불균일하게 형성되는 결과, 활성층의 성장시에는 이 산화막의 많은 부분에서는 성장이 일어나기 어렵고, 산화막의 적은 부분부터 먼저 성장하는 결과, 활성층의 표면에 요철이 생기기 쉽지만, 상술한 바와 같이 제 1 도전형의 반도체층 위에 활성층을 성장시키면, 산화막 등이 존재하지 않는 청정한 면 위에 활성층을 성장시킬 수 있는 것에 의해, 활성층의 표면의 평탄성의 향상을 도모할 수가 있다. 예를 들면, 제 1 도전형의 반도체층, 활성층 및 제 2 도전형의 반도체층이 질화물계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 경우, 제 1 도전형의 제 2 반도체층의 재료로서는, 예를 들면 GaN, InGaN, AlGaN, AlGaInN 등의 질화물계 Ⅲ-Ⅴ족 화합물 반도체를 이용할 수가 있다.
에칭 마스크를 이용하여 제 1 도전형의 반도체층을 소정의 깊이까지 에칭하는 것에 의해 기둥 형상 또는 뿔체 형상의 결정부를 형성한 후, 적어도 활성층 및 제 2 도전형의 반도체층을 성장시키기 전에, 에칭된 부분의 표면의 전부 또는 일부에 성장 마스크를 형성하도록 해도 좋다.
또한, 적어도 활성층 및 제 2 도전형의 반도체층을 순차 성장시킨 후, 기판을 제거하고, 계속해서 제 1 도전형의 반도체층의 이면측부터 에칭하는 것에 의해 결정부를 분리하도록 해도 좋다. 이와 같이 하면, 소자의 분리가 극히 용이하게 되고 소자의 미세화가 용이하게 되어, 제조 코스트의 저감을 도모할 수가 있다.
적어도 활성층 및 제 2 도전형의 반도체층은 정점에서 닫힐 때까지 성장시키도록 해도 좋다.
제 1 도전형의 반도체층, 제 1 도전형의 제 2 반도체층, 활성층 및 제 2 도전형의 반도체층의 성장 방법으로서는, 예를 들면 유기금속화학 기상 성장(MOCVD), 하이드라이드 기상 에피택셜 성장 또는 할라이드 기상 에피택셜 성장(HVPE) 등을 이용할 수가 있다.
본 발명의 제 3 발명은 1주면에, 이 주면에 대해서 거의 평행한 상면 및 이 주면에 대해서 거의 수직 또는 경사진 측면을 가지는 기둥 형상 또는 뿔체 형상의 결정부를 가지는 제 1 도전형의 반도체층; 적어도 결정부의 상면 위에 순차 적층된 적어도 활성층 및 제 2 도전형의 반도체층; 제 1 도전형의 반도체층과 전기적으로 접속된 제 1 전극; 및 결정부의 상면 위의 제 2 도전형의 반도체층 위에 설치되어 제 2 도전형의 반도체층과 전기적으로 접속된 제 2 전극을 가지는 복수의 반도체 발광소자가 집적된 집적형 반도체 발광장치이다.
여기서, 집적형 반도체 발광장치는 그 용도를 문제삼지는 않지만, 전형적인 용도를 예로 들면, 화상 표시장치나 조명장치 등이다.
본 발명의 제 4 발명은 기판 상에 제 1 도전형의 반도체층을 성장시키는 공정; 제 1 도전형의 반도체층 위에 소정 형상의 에칭 마스크를 형성하는 공정; 에칭 마스크를 이용하여 제 I 도전형의 반도체층을 소정의 깊이까지 에칭하는 것에 의해 기둥 형상 또는 뿔체 형상의 결정부를 형성하는 공정; 적어도 결정부 위에, 적어도 활성층 및 제 2 도전형의 반도체층을 순차 성장시키는 공정을 가지는 것을 특징으로 하는 집적형 반도체 발광장치의 제조방법이다.
본 발명의 제 5 발명은, 1주면에 이 주면에 대해서 거의 평행한 상면 및 이 주면에 대해서 거의 수직 또는 경사진 측면을 가지는 기둥 형상 또는 뿔체 형상의 결정부를 가지는 제 1 도전형의 반도체층; 적어도 결정부의 상면 위에 순차 적층된 적어도 활성층 및 제 2 도전형의 반도체층; 제 1 도전형의 반도체층과 전기적으로 접속된 제 1 전극; 및 결정부의 상면 위의 제 2 도전형의 반도체층 위에 설치되어 제 2 도전형의 반도체층과 전기적으로 접속된 제 2 전극을 가지는 복수의 반도체 발광소자가 집적된 화상 표시장치이다.
본 발명의 제 6 발명은, 기판 상에 제 1 도전형의 반도체층을 성장시키는 공정; 제 1 도전형의 반도체층 위에 소정 형상의 에칭 마스크를 형성하는 공정; 에칭 마스크를 이용하여 제 1 도전형의 반도체층을 소정의 깊이까지 에칭하는 것에 의해 기둥 형상 또는 뿔체 형상의 결정부를 형성하는 공정; 및 적어도 결정부 위에 적어도 활성층 및 제 2 도전형의 반도체층을 순차 성장시키는 공정을 가지는 것을 특징으로 하는 화상 표시장치의 제조방법이다.
본 발명의 제 7 발명은 1주면에, 이 주면에 대해서 거의 평행한 상면 및 이 주면에 대해서 거의 수직 또는 경사진 측면을 가지는 기둥 형상 또는 뿔체 형상의 결정부를 가지는 제 1 도전형의 반도체층; 적어도 결정부의 상면 위에 순차 적층된 적어도 활성층 및 제 2 도전형의 반도체층; 제 1 도전형의 반도체층과 전기적으로 접속된 제 1 전극; 및 결정부의 상면 위의 제 2 도전형의 반도체층 위에 설치되어 제 2 도전형의 반도체층과 전기적으로 접속된 제 2 전극을 가지는 복수의 반도체 발광소자가 집적된 조명 장치이다.
본 발명의 제 8 발명은 기판 상에 제 1 도전형의 반도체층을 성장시키는 공정; 제 1 도전형의 반도체층 위에 소정 형상의 에칭 마스크를 형성하는 공정; 에칭 마스크를 이용하여 제 1 도전형의 반도체층을 소정의 깊이까지 에칭하는 것에 의해 기둥 형상 또는 뿔체 형상의 결정부를 형성하는 공정; 및 적어도 결정부 위에, 적어도 활성층 및 제 2 도전형의 반도체층을 순차 성장시키는 공정을 가지는 것을 특징으로 하는 조명 장치의 제조방법이다.
본 발명의 제 2∼제 8 발명에 있어서는 그 성질에 반하지 않는 한, 제 1 발명에 관련하여 설명했던 것이 성립한다.
상술한 바와 같이 구성된 본 발명에 따르면, 제 1 도전형의 반도체층의 기둥 형상 또는 뿔체 형상의 결정부의 상면, 특히 C면 위에 성장시키는 활성층 및 제 2 도전형의 반도체층의 결정성은 매우 양호하다는 사실로부터, 그 제 2 도전형의 반도체층 위에 제 2 도전형측의 전극을 형성한 경우, 제 2 도전형측의 전극과 제 1 도전형측의 전극 사이에 전류를 흘려 소자를 구동하였을 때, 결정성이 양호한 활성층에서만 발광을 일으키게 할 수 있다.
이하, 본 발명의 실시형태에 대해 도면을 참조하면서 설명한다. 또, 실시형태의 모든 도면에 있어서, 동일 또는 대응되는 부분에는 동일한 부호를 붙인다.
도 1a, 도 1b, 도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a 및 도 6b는 본 발명의 제 1 실시형태에 따른 GaN계 발광다이오드의 제조방법을 공정순으로 도시하고, 도 1a, 도 2a, 도 3a, 도 4a, 도 5a 및 도 6a는 사시도, 도 1b, 도 2b, 도 3b, 도 4b, 도 5b 및 도 6b는 단면도이다. 또한 도 7은 이 GaN계 발광다이오드의 완성 상태를 도시하는 단면도이다.
이 제 1 실시형태에 있어서는 도 1a 및 도 1b에 도시하는 바와 같이, 우선 예를 들면 주면이 C＋면인 사파이어 기판(11)을 준비하고, 서멀(thermal) 크리닝 등에 의해 그 표면을 청정화한 후, 이 사파이어 기판(11) 상에, 예를 들면 유기금속화학 기상 성장(MOCVD)법에 의해, ｎ형 불순물로서 예를 들면 Si가 도핑된 ｎ형 GaN층(12)을 성장시킨다. 이 MOCVD는 상압, 감압, 고압 중의 임의의 것으로 행하는 것도 가능하지만, 상압이 간편하다. 이 ｎ형 GaN층(12)은 가능한 한 결정 결함, 특히 관통 전위가 적은 것이 바람직하고, 그 두께는 예를 들면 2㎛ 정도 이상이면 통상은 충분하지만, 나중에 RIE에 의해 에칭을 행하는 것을 고려하여 좀 두껍게 설정하는 것이 바람직하다. 결함이 적은 ｎ형 GaN층(12)의 형성 방법으로서는 여러 방법이 있지만, 일반적인 방법으로서 사파이어 기판(11) 상에, 우선 예를 들면 500℃ 정도의 저온으로 GaN 버퍼층이나 AlN 버퍼층(도시하지 않음)을 성장시키고, 그 후 1000℃ 정도까지 승온시켜 결정화시키고나서, 그 위에 ｎ형 GaN층(12)을 성장시키는 방법이 있다.
다음에, ｎ형 GaN층(12)의 모든 면에 예를 들면 진공증착법, 스퍼터링법 등에 의해 예를 들면 두께가 각각 100㎚ 정도의 Ti막 및 Ni막을 순차 형성시킨 후, 그 위에 리소그래피에 의해 소정 형상의 레지스트 패턴(도시하지 않음)을 형성하고, 이 레지스트 패턴을 마스크로 해서 예를 들면 RIE법에 의해 Ti/Ni 적층막을 에칭 하며, 소자 형성 위치에 육각 형상의 Ti/Ni 적층막으로 이루어지는 에칭 마스크 (13)를 형성한다. 이 에칭 마스크(13)의 한 변은 <11-20> 방향으로 평행하게 되도록 하는 것이 바람직하다. 이 육각 형상의 에칭 마스크(13)의 직경은 필요에 따라서 결정할 수 있지만, 예를 들면 10㎛ 정도이다.
다음에, 도 2a 및 도 2b에 도시하는 바와 같이, 이 에칭 마스크(13)를 이용하여 ｎ형 GaN층(12)을 예를 들면 염소계의 에칭 가스를 이용한 RIE법에 의해, 기판 표면에 대해서 수직 방향으로 소정의 깊이까지 에칭하고, 육각기둥부(14)를 형성한다. 이 에칭 깊이는 얻어지는 육각기둥부(14)의 어스펙트비(＝높이/폭)를 얼마로 설정하는지에 따라 선택된다. 이 육각기둥부(14)의 어스펙트비는 발광 효율을 높게 하는 등의 관점으로부터는, 본래 크게(예를 들면, 5 정도) 취하는 것이 바람직하지만, 그 직경이 큰 경우에는 ｎ형 GaN층(12)의 두께도 비례적으로 증대하여 에피택셜 성장에 요하는 시간이나 코스트가 상승하기 때문에, 이것을 고려하여 설정할 필요가 있다. 구체적으로는, 예를 들면 육각 형상의 에칭 마스크(13)의 직경이 상술한 바와 같이 10㎛인 때를 생각하면, 육각기둥부(14)의 어스펙트비는 바람직하게는 0.2∼1.0의 범위가 되도록 선택되며, 이 때 상기의 에칭 깊이는 2∼10㎛이다. 여기서는, 특히 어스펙트비를 비교적 작게 선택하여 0.2∼0.3으로 한다. 이 경우, 에칭 깊이는 2∼3㎛로 된다. ｎ형 GaN층(12)의 두께는 이 에칭 깊이보다 충분히 두껍게 해 둘 필요가 있다.
다음에, 예를 들면 RIE법 등에 의해 에칭 마스크(13)를 에칭 제거한다. 이것에 의해, 도 3a 및 도 3b에 도시하는 바와 같이, ｎ형 GaN층(12)의 표면에 상면이 C면으로 이루어지는 육각기둥부(14)가 형성된 GaN 가공 기판이 얻어진다.
다음에, 이 GaN 가공 기판을 MOCVD 장치의 반응관에 넣고, 이 반응관 내에 있어서 예를 들면 1∼2분간 서멀 크리닝을 행하여 표면의 청정화를 행하고, 계속해서 도 4a 및 도 4b에 도시하는 바와 같이, 이 GaN 가공 기판 상에 예를 들면 InGaN계의 활성층(15) 및 ｐ형 불순물로서 예를 들면 Mg이 도핑된 ｐ형 GaN층(16)을 순차 성장시킨다. 이것에 의해, ｎ형 GaN층(12)의 육각기둥부(14)와 그 C면으로 이루어지는 상면에 성장된 활성층(15) 및 ｐ형 GaN층(16)에 의해, 더블 헤테로 구조의 발광다이오드 구조가 형성된다. 활성층(15) 및 ｐ형 GaN층(16)의 두께는 필요에 따라 결정할 수 있지만, 활성층(15)의 두께는 예를 들면 3㎚, ｐ형 GaN층(16)의 두께는 예를 들면 0.2㎛이다. 이들 GaN계 반도체층의 성장 온도는, 예를 들면 활성층 (15)은 650∼800℃, 전형적으로는 예를 들면 700℃ 정도, ｐ형 GaN층(16)은 800∼1050℃, 바람직하게는 850∼900℃로 한다. 활성층(15)은 예를 들면 단일의 InGaN층으로 이루어지는 것이어도, 예를 들면 In 조성이 서로 다른 두 개의 InGaN층을 교대로 적층한 다중 양자 웰 구조여도 좋고, 그들의 In 조성은 발광 파장을 어느 파장으로 설정하는지에 따라 결정된다. 또한, ｐ형 GaN층(16)에 있어서는, 바람직하게는 그 최상층의 Mg 농도를 후술하는 ｐ측 전극과 양호한 오 믹 접촉을 취할 수 있도록 상승시킨다.
단, ｐ형 GaN층(16) 위에 오믹 접촉을 보다 취하기 쉬운 ｐ형 불순물로서 예를 들면 Mg가 도핑된 ｐ형 InGaN층을 ｐ형 컨택트층으로서 성장시키고, 그 위에 ｐ측 전극을 형성해도 좋다. 또한, 필요에 따라 활성층(15)을 성장시키기 직전에 GaN 가공 기판 상에 우선 얇게 ｎ형 불순물로서 예를 들면 Si가 도핑된 ｎ형 GaN층을 성장시키고, 계속해서 그 위에 활성층(15)을 성장시키도록 해도 좋다. 이와 같이 하면, 활성층(15)을 ｎ형 GaN층의 청정한 면 위에 성장시킬 수가 있기 때문에, 결정성이 양호한 활성층(15)을 확실히 얻을 수 있으며, 또한 육각기둥부(14)를 RIE법에 의해 형성했을 때에 측면이 거친 상태로 되어도 ｎ형 GaN층이 성장함에 따라 그 측면의 요철이 메워져서 평탄한 면으로 되기 때문에, 활성층(15)을 ｎ형 GaN층의 평탄한 면 위에 성장시킬 수가 있다. 이 경우, 이 ｎ형 GaN층의 성장 시에는, 우선 850℃ 정도의 성장 온도에서부터 성장을 시작하고, 그 후 서서히 성장 온도를 상승시켜 950℃ 정도로 설정하는 것이 좋다는 것이 경험적으로 발견되어 있다. 단, 이 ｎ형 GaN층은 가장 간편하게는 예를 들면 1020℃ 정도의 온도로 성장시키도록 해도 좋다.
또, 상기의 GaN계 반도체층의 성장을 1000℃ 정도의 성장 온도로 행할 때에는 일반적으로 Ga의 원료의 공급량을 대폭적으로 늘릴(예를 들면, 100μ㏖/min 이상) 필요가 있다.
상기의 GaN계 반도체층의 성장 원료는, 예를 들면 Ga의 원료로서는 트리메틸갈륨((CH3)3Ga, TMG), Al의 원료로서는 트리메틸알루미늄((CH3)3Al, TMA), In의 원료로서는 트리메틸인듐((CH3)3In, TMI)을, N의 원료로서는 NH3을 이용한다. 도펀트 (dopant)에 대해서는, ｎ형 도펀트로서는 예를 들면 실란(SiH4)을, ｐ형 도펀트로서는 예를 들면 비스＝메틸시클로펜타디에닐마그네슘((CH3C5H4)2Mg) 혹은 비스＝시클로펜타디에닐마그네슘((C5H5)2Mg)을 이용한다.
또한, 상기의 GaN계 반도체층의 성장시의 캐리어 가스 분위기로서는, ｎ형 GaN층(12)은 N2와 H2의 혼합 가스, 활성층(15)은 N2 가스 분위기, ｐ형 GaN층(16)은 N2와 H2의 혼합 가스를 이용한다. 이 경우, 활성층(15)의 성장에서는 캐리어 가스 분위기를 N2 분위기로 하고 있고, 캐리어 가스 분위기에 H2가 포함되지 않기 때문에, In이 이탈되는 것을 억제할 수가 있어서 활성층(15)의 열화를 방지할 수가 있다. 또한, ｐ형 GaN층(16)의 성장시에는 캐리어 가스 분위기를 N2와 H2의 혼합 가스 분위기로 하고 있기 때문에, 이 ｐ형 GaN층(16)을 양호한 결정성으로 성장시킬 수가 있다.
다음에, 상술한 바와 같이 하여 GaN계 반도체층을 성장시킨 사파이어 기판 (11)을 MOCVD 장치로부터 꺼낸다.
다음에, 리소그래피에 의해 ｎ형 GaN층(12)의 육각기둥부(14)와 다른 부위의 ｎ측 전극 형성 영역을 제외한 영역의 ｐ형 GaN층(16)의 표면을 덮는 레지스트 패턴(도시하지 않음)을 형성한다.
다음에, 도 5a 및 도 5b에 도시하는 바와 같이, 이 레지스트 패턴을 마스크로 해서 예를 들면 RIE법에 의해 ｐ형 GaN층(16) 및 활성층(15)을 에칭하여 개구부 (17)를 형성하고, 이 개구부(17)에 ｎ형 GaN층(12)을 노출시킨다. 이 후, 레지스트 패턴을 제거한다.
다음에, 기판의 전 면에 예를 들면 진공 증착법에 의해 Ti막, Pt막 및 Au막을 순차 형성시킨 후, 그 위에 리소그래피에 의해 소정 형상의 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 해서 Ti막, Pt막 및 Au막을 에칭한다. 이것에 의해, ｐ형 GaN층(16) 및 활성층(15)의 개구부(17)를 통해 ｎ형 GaN층(12)에 접촉된 Ti/Pt/Au 구조의 ｎ측 전극(18)이 형성된다.
다음에, 마찬가지로 해서 ｎ형 GaN층(12)의 육각기둥부(14)의 C면으로 이루어지는 상면에 성장된 활성층(15) 및 ｐ형 GaN층(16)의 상면에, 예를 들면 Ni/Pt/Au 구조의 ｐ측 전극(19)을 형성한다. 여기서, 이 ｐ측 전극(19)은 바람직하게는 육각기둥부(14)의 상면과 측면 사이의 모서리부 위를 피하도록 형성된다. 이것은 이 모서리부 근방의 활성층(15) 및 ｐ형 GaN층(16)의 결정성은 다른 부분에 비해 나쁜 경우가 많기 때문이다.
이 후, 상술한 바와 같이 하여 발광다이오드 구조가 형성된 기판을 RIE에 의한 에칭이나 다이서 등에 의해 칩(chip)화시킨다. 칩화된 GaN계 발광다이오드를 도 6a 및 도 6b에 도시한다. 도 7에 완성 상태의 GaN계 발광다이오드의 단면도를 도시한다.
이와 같이 해서 제조된 GaN계 발광다이오드의 ｐ측 전극(19)과 ｎ측 전극 (18) 사이에 전류를 흘려 구동한 결과, 활성층(15)의 In 조성에 따라 발광 파장 380∼620㎚의 범위에서 사파이어 기판(11)을 통한 발광을 확인할 수가 있었다.
이상과 같이, 이 제 1 실시형태에 따르면 ｎ형 GaN층(12)에 상면이 C면으로 이루어지는 육각기둥부(14)를 형성하고, 이 육각기둥부(14)의 C면으로 이루어지는 상면에 활성층(15) 및 ｐ형 GaN층(16)을 성장시키고 있기 때문에, 이들 활성층(15) 및 ｐ형 GaN층(16)의 결정성을 극히 양호하게 할 수가 있다. 그리고, 육각기둥부 (14)의 상면에 성장된 ｐ형 GaN층(16)의 C면으로 이루어지는 상면에 주변의 모서리부로부터 떨어져서 ｐ측 전극(19)을 형성하고 있기 때문에 결정성이 매우 양호한 활성층(15)으로부터만 발광을 일으키게 할 수가 있다. 이 때문에 높은 발광 효율을 얻을 수 있다.
더욱이, ｎ측 전극(18)의 형성을 위해 ｐ형 GaN층(16) 및 활성층(15)에 RIE 와 같은 드라이 에칭에 의해 개구부(17)를 형성하거나 집적형 반도체 발광장치를 제조하는 경우에 소자 사이를 분리하기 위해 ｐ형 GaN층(16) 및 활성층(15)을 RIE 와 같은 드라이 에칭에 의해 에칭하면, 그 부분의 활성층(15)에 손상이 발생하는 것을 피하기가 어렵지만, 이 손상이 발생하는 부분은 실제로 발광이 일어나는 부분 (ｐ측 전극(19)과 그 근방의 2∼5㎛의 범위)에서 충분히 떨어져 있기 때문에, 발광 특성에 아무런 악영향을 미치지 않는다.
또한, ｎ형 GaN층(12)의 육각기둥부(14)의 단차의 높이를 어느 정도 취함으로써, 그 상면의 활성층(15)으로부터 발생한 광을 육각기둥부(14)의 측면에서 아래쪽으로 반사시킬 수가 있고, 광의 취출 효율을 높게 할 수가 있어 발광 효율을 높게 할 수가 있다. 또, ｐ측 전극(19)으로서 Ni/Pt/Au 구조의 것을 이용하는 대신에, 반사율이 높은 금속막, 예를 들면 은(Ag)막 등을 이용함으로써 육각기둥부(14) 위의 ｐ형 GaN층(17)의 상면에서의 반사율을 높게 할 수가 있고, 광의 취출 효율을 높게 할 수가 있어 발광 효율을 높게 할 수가 있다. 또한, 특히 육각기둥부(14)의 어스펙트비를 크게 함으로써 발광 효율을 보다 높게 할 수가 있다.
또한, 이미 설명한 종래의 GaN계 발광다이오드에서는 산화실리콘(SiO2)이나 질화실리콘(SiN)으로 이루어지는 성장 마스크의 개구부에 있어서의 ｎ형 GaN층 위에 기판의 주면에 대해 경사진 경사 결정면을 가지는 육각추 형상의 ｎ형 GaN층을 선택 성장시키고, 성장 마스크를 남긴 채로 그 경사 결정면 위에 활성층이나 ｐ형 GaN층 등을 성장시킨 결과, ｎ형 GaN층의 선택 성장이나 그 후의 ｐ형 GaN층의 성장은 1000℃ 전후의 고온에서 실행되기 때문에, 이 성장시에 성장 마스크의 표면으로부터 실리콘(Si)이나 산소(0)가 이탈하고, 이것이 그 부근의 성장층으로 취입되는 현상이 일어난다. 이 현상이 미치는 영향은 ｐ형 GaN층의 성장시에 특히 현저하고, GaN에 대해서 ｎ형 불순물로서 작용하는 Si가 ｐ형 GaN층의 성장시에 성장층에 취입되면 ｐ형으로 되기 어렵고, ｐ형으로 되었다고 하더라도 정공 농도와 이동도가 모두 격감되는 것이 분명해지고, 이것이 발광다이오드의 발광 효율의 향상을 저해하는 원인이라는 것이 판명되었다. 또, 이 성장 마스크의 개구부를 형성할 때에는 포트리소그래피 공정을 필요로 하지만, 그 때에는 레지스트를 마스크면에 밀착시켜 부분적으로 제거하는 공정이 필요하다. 그러나, 이 제거시에는 레지스트가 성장 마스크의 미소한 간극에 남기 쉽고, 그 제거는 극히 어렵다. 이 때문에, 후의 고온 성장시에 이 잔존 레지스트가 불순물원으로 되어 ｐ형 GaN층 등의 특성을 악화시키는 경우도 있다. 이것에 대해, 이 제 1 실시형태에 있어서는 성장 마스크를 이용한 선택 성장을 행하지 않기 때문에, 활성층(15) 및 ｐ형 GaN층(16)의 성장시에 SiO2나 SiN 등으로 이루어지는 성장 마스크가 존재하는 일은 있을 수 없고, ｐ형 GaN층(16)의 성장시에 성장 마스크로부터 Si가 이탈되어 성장층에 취입되는 문제가 본질적으로 존재하지 않는다. 또한, 레지스트에 의한 오염의 문제도 본질적으로 존재하지 않는다. 이 때문에, 충분히 Mg가 도핑된 저(低) 비저항의 ｐ형 GaN층(16)을 얻을 수 있고, 더 나아가서는 GaN계 발광다이오드의 발광 효율의 향상을 도모할 수가 있다.
다음에, 본 발명의 제 2 실시형태에 의한 GaN계 발광다이오드의 제조방법에 대해 설명한다.
이 제 2 실시형태에 있어서는, 제 1 실시형태와 마찬가지로 공정을 진행시켜 ｐ형 GaN층(16)의 성장까지 실행시킨 후, 이 ｐ형 GaN층(16) 위에 ｐ측 전극(19)을 형성시킨다. 다음에, 사파이어 기판(11)의 이면 측으로 예를 들면 엑시머 레이저 등에 의한 레이저 빔을 조사하는 것에 의해, 사파이어 기판(11)으로부터 ｎ형 GaN층(12)에서 위의 부분을 박리시킨다. 다음에, 이와 같이 해서 박리된 ｎ형 GaN층 (12)의 이면을 에칭 등에 의해 평탄화한 후, 도 8에 도시하는 바와 같이 ｎ형 GaN층(12)의 이면에 ｎ측 전극(18)을 형성한다. 이 ｎ측 전극(18)은 예를 들면 ITO 등으로 이루어지는 투명 전극으로 해도 좋고, 이 경우에는 육각추 형상의 부분에 대응하는 부분을 포함하는 ｎ형 GaN층(12)의 이면의 넓은 면적에 걸쳐서 ｎ측 전극 (18)을 형성할 수가 있다. 이와 같이 ｎ측 전극(18)으로서 ITO 등으로 이루어지는 투명 전극을 이용하는 경우, ｎ형 GaN층(12)과의 오믹 접촉을 보다 양호하게 취할 수가 있도록 하기 위해, 바람직하게는 ｎ형 GaN층(12)의 이면의 광 취출에 지장이 없는 부분에 예를 들면 Ti/Au 구조의 패드(P)를 형성하고, 그 위에 이 패드(P)를 덮도록 투명 전극을 형성하도록 한다. 이 Ti/Au 구조의 패드(P)에 있어서, Ti막의 두께는 예를 들면 10㎚ 정도, Au막의 두께는 예를 들면 1OO㎚ 정도이다. 또한, 이 ｎ측 전극(18)을 Ti/Pt/Au 구조의 금속 적층막에 의해 형성하는 경우에는, ｎ형 GaN층(12)을 통해 외부로 광이 방사되도록 하기 위해, 도 9에 도시하는 바와 같이 육각기둥(14)에 대응하는 부분에 있어서의 ｎ측 전극(18)에 개구부(18a)를 설치한다.
상기 이외의 것은 제 1 실시형태와 마찬가지이다.
이 제 2 실시형태에 따르면, 제 1 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 3 실시형태에 따른 화상 표시장치에 대해 설명한다. 이 화상 표시장치를 도 10에 도시한다.
도 10에 도시하는 바와 같이, 이 화상 표시장치에 있어서는 사파이어 기판 (11)의 면 내의 서로 직교하는 x방향 및 y방향으로 GaN계 발광다이오드가 규칙적으로 배열되어, GaN계 발광다이오드의 2차원 어레이가 형성되어 있다. 각 GaN계 발광다이오드의 구조는 예를 들면 제 1 실시형태와 마찬가지이다.
y방향으로는 적색(R) 발광용의 GaN계 발광다이오드, 녹색(G) 발광용의 GaN계 발광다이오드 및 청색(B) 발광용의 GaN계 발광다이오드가 인접해서 배열되고, 이들 3개의 GaN계 발광다이오드에 의해 1화소가 형성되어 있다. x방향으로 배열된 적색 발광용의 GaN계 발광다이오드의 ｐ측 전극(19)끼리는 배선(20)에 의해 서로 접속되고, 마찬가지로 x방향으로 배열된 녹색 발광용의 GaN계 발광다이오드의 ｐ측 전극 (19)끼리는 배선(21)에 의해 서로 접속되며, x방향으로 배열된 청색 발광용의 GaN계 발광다이오드의 ｐ측 전극(19)끼리는 배선(22)에 의해 서로 접속되어 있다. 한편, ｎ측 전극(18)은 y방향으로 연장되어 있고, y방향으로 배열된 GaN계 발광다이오드의 공통 전극으로 되어 있다.
이와 같이 구성된 단순 매트릭스 방식의 화상 표시장치에 있어서는, 표시해야 할 화상의 신호에 따라 배선(20∼22)과 ｎ측 전극(18)을 선택하고, 선택된 화소의 선택된 GaN계 발광다이오드에 전류를 흘려 구동시키고 발광을 일으키는 것에 의해 화상을 표시할 수가 있다.
이 제 3 실시형태에 따르면, 각 GaN계 발광다이오드가 제 1 실시형태에 따른 GaN계 발광다이오드와 마찬가지의 구성을 가짐으로 인해 발광 효율이 높기 때문에, 고휘도의 풀 컬러 화상 표시장치를 실현할 수가 있다.
다음에, 본 발명의 제 4 실시형태에 따른 조명 장치에 대해 설명한다. 이 조명 장치는 도 10에 도시하는 화상 표시장치와 마찬가지의 구성을 가진다.
이 조명 장치에 있어서는 조명광의 색에 따라 배선(20∼22)과 ｎ측 전극(18)을 선택하고, 선택된 화소의 선택된 GaN계 발광다이오드에 전류를 흘려 구동시켜 발광을 일으키는 것에 의해 조명광을 발생시킬 수가 있다.
이 제 4 실시형태에 따르면, 각 GaN계 발광다이오드가 제 1 실시형태에 따른 GaN계 발광다이오드와 마찬가지의 구성을 가짐에 따라 발광 효율이 높기 때문에, 고휘도의 조명 장치를 실현할 수가 있다.
다음에, 본 발명의 제 5 실시형태에 따른 GaN계 발광다이오드에 대해 설명한다.
이 제 5 실시형태에 있어서는, 제 1 실시형태에 있어서 에칭 마스크(13)를 이용하여 ｎ형 GaN층(12)을 RIE 법에 의해 에칭하여 육각기둥부(14)를 형성할 때의 에칭 깊이를 크게 한다. 구체적으로는, 얻어지는 육각기둥부(14)의 어스펙트비가, 예를 들면 0.8∼1.0의 범위로 되도록 선택하고, 육각 형상의 에칭 마스크(13)의 직경이 10㎛일 때에는 8∼10㎛로 한다.
상기 이외의 것은 제 1 실시형태와 마찬가지이다.
이 제 5 실시형태에 따르면, 제 1 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 6 실시형태에 따른 GaN계 발광다이오드에 대해 설명한다.
이 제 6 실시형태에 있어서는, 제 1 실시형태에 있어서 에칭 마스크(13)를 이용하여 ｎ형 GaN층(12)을 RIE 법에 의해 에칭하여 육각기둥부(14)를 형성할 때의 에칭 마스크(13)의 직경을 작게 한다. 구체적으로는, 육각 형상의 에칭 마스크(13)의 직경을 5㎛ 로 하고, 그 때 얻어지는 육각기둥부(14)의 어스펙트비가 예를 들면 2로 되도록 선택한다. 이 때, 에칭 깊이는 10㎛로 된다.
상기 이외의 것은 제 1 실시형태와 마찬가지이다.
이 제 6 실시형태에 따르면, 제 1 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 7 실시형태에 대해 설명한다.
이 제 7 실시형태에 있어서는 도 12a 및 도 12b에 도시하는 바와 같이, 제 1 실시형태와 마찬가지로 공정을 진행시켜 ｎ형 GaN층(12)의 성장까지 실행한 후, 이 ｎ형 GaN층(12) 위에 원형의 레지스트로 이루어지는 에칭 마스크(13)를 형성한다.
다음에, 도 13a 및 도 13b에 도시하는 바와 같이, 이 에칭 마스크(13)를 이용하여, ｎ형 GaN층(12)을 예를 들면 염소 가스에 아르곤 가스를 첨가한 에칭 가스를 이용한 RIE법에 의해 소정의 깊이까지 에칭한다. 이 경우, 에칭 마스크(13)의 후퇴가 서서히 발생하여 테이퍼 에칭이 실행되는 결과, 기판 표면에 대해서 경사진 측면을 가지는 순 테이퍼 형상의 원뿔대부(23)가 형성된다. 이 원뿔대부(23)의 측면의 경사 각도는 예를 들면 45°±10°, 상면의 직경은 예를 들면 10∼20㎛, 전형적으로는 예를 들면 15㎛ 정도, 높이(두께)는 예를 들면 2∼7㎛(예를 들면, 5㎛ 정도)로 한다.
다음에, 예를 들면 플라즈마 애싱 등에 의해 에칭 마스크(13)를 제거한다. 이것에 의해, 도 14a 및 도 14b에 도시하는 바와 같이, ｎ형 GaN층(12)의 표면에, 상면이 C면으로 이루어지는 원뿔대부(23)가 형성된 GaN 가공 기판이 얻어진다.
다음에, 도 15a 및 도 15b에 도시하는 바와 같이 제 1 실시형태와 마찬가지로 해서 활성층(15) 및 ｐ형 GaN층(16)을 순차 성장시킨다. 이 경우, 활성층(15)를 성장시키기 직전에 GaN 가공 기판 위에 우선 얇게, ｎ형 GaN층을 예를 들면 1020℃ 정도의 온도로 성장시키고, 계속해서 그 위에 활성층(15)을 성장시키도록 해도 좋다.
다음에, 도 16a 및 도 16b에 도시하는 바와 같이 제 1 실시형태와 마찬가지로 하고, ｎ형 GaN층(12)의 원뿔대부(23)의 C면으로 이루어지는 상면에 성장시킨 ｐ형 GaN층(16)의 상면에, 예를 들면 Ni/Pt/Au 구조나 Pd/Pt/Au 구조의 ｐ측 전극 (19)을 원형으로 형성한다. 이 ｐ측 전극(19)으로서는 예를 들면 반사율이 높은 Ag막을 포함하는 Ni/Ag/Au 구조의 것이나, 마찬가지로 반사율이 높은 Re막을 포함하는 Re/Au 구조의 것을 이용할 수도 있고, 이들을 이용하는 것에 의해 원뿔대부(23) 위의 ｐ형 GaN층(16)의 상면에서의 반사율을 높게 할 수가 있고, 광 취출 효율을 높게 할 수가 있어서 발광 효율을 높게 할 수가 있다. ｐ측 전극(19)으로서 Ni/ Ag/Au 구조의 것을 이용하는 경우, Ni막이 너무 두꺼우면 Ag막에 도달하는 광의 양이 적어져서 반사막으로서 Ag막을 함유시킨 의미가 없어지기 때문에, Ni막은 가능한 한 얇게, 예를 들면 2㎚ 정도의 두께로 하고, 한편, Ag막 및 Au막의 두께는 각각 예를 들면 1OO㎚ 정도로 충분하다. 이 ｐ측 전극(19)은 바람직하게는 원뿔대부 (23)의 상면과 측면 사이의 모서리부의 위를 피하도록 형성한다. 이것은 이 모서리부 근방의 활성층(15) 및 ｐ형 GaN층(16)의 결정성은 다른 부분에 비해 나쁜 경우가 많기 때문이다.
다음에, 사파이어 기판(11)의 이면측으로 예를 들면 엑시머 레이저 등에 의한 레이저 빔을 조사하는 것에 의해 사파이어 기판(11)으로부터 ｎ형 GaN층(12)에서 위의 부분을 박리시킨다. 다음에, 이와 같이 해서 박리된 ｎ형 GaN층(12)의 이면을 에칭등에 의해 평탄화시킨 후, 도 17a 및 도 17b에 도시하는 바와 같이 제 2 실시형태와 마찬가지로 해서 ｎ형 GaN층(12)의 이면에 ｎ측 전극(18)을 형성시킨다. 이 경우, 이 ｎ측 전극(18)으로서는 예를 들면 IT0 등으로 이루어지는 투명 전극을 이용하고, 또, ｎ형 GaN층(12)과의 오믹 접촉을 보다 양호하게 취할 수가 있도록 하기 위해 ｎ형 GaN층(12)의 이면의 광 취출에 지장이 없는 부분에 예를 들면 Ti/Au 구조의 패드를 형성시키고 나서 투명 전극을 형성하도록 한다.
이 후, 상술한 바와 같이 하여 발광다이오드 구조가 형성된 기판을 RIE에 의한 에칭이나 다이서 등에 의해 칩화한다. 칩화된 GaN계 발광다이오드를 도 18a 도 18b에 도시한다.
상기 이외의 것은 도 1 및 제 2 실시형태와 마찬가지이다.
이 제 7 실시형태에 따르면, 제 1 및 제 2 실시형태와 마찬가지의 이점에 부가하여, 도 18b에 있어서 화살표로 도시하는 바와 같이, 원뿔대부(23)의 상면 부분에 형성된 활성층(15)으로부터 경사 아래쪽 방향으로 발생한 빛은 원뿔대부(23)의 경사진 측면에 형성된 ｐ형 GaN층(16)의 측면에서 아래쪽으로 반사시킬 수가 있고, 광의 취출 효율을 높게 할 수가 있어 발광 효율을 보다 더한층 높게 할 수 있다는 이점을 얻을 수가 있다.
다음에, 본 발명의 제 8 실시형태에 대해 설명한다.
이 제 8 실시형태에 있어서는 도 19a 및 도 19b에 도시하는 바와 같이, ｎ형 GaN층(12)의 원뿔대부(23)의 상면으로 성장시킨 ｐ형 GaN층(16)의 상면에 링 모양의 ｐ측 전극(19)을 형성한다.
상기 이외의 것은 제 7 실시형태와 마찬가지이다.
이 제 8 실시형태에 따르면, 제 7 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 9 실시형태에 대해 설명한다.
이 제 9 실시형태에 있어서는 도 20a 및 도 20b에 도시하는 바와 같이 ｎ형 GaN층(12)의 원뿔대부(23)의 상면에 형성된 ｐ측 전극(19) 및 원뿔대부(23)의 측면으로 성장시킨 ｐ형 GaN층(16)을 덮도록 Ag막(24)이 형성되어 있다. 이 Ag막(24)에 의해, 원뿔대부(23)의 상면 부분에 형성된 활성층(15)에서 비스듬히 아래 방향으로 발생한 광이 원뿔대부(23)의 경사진 측면에 형성된 ｐ형 GaN층(16)의 측면에서 아래쪽으로 반사될 때의 반사율을 높게 할 수가 있고, 광의 취출 효율을 보다 높게 할 수가 있어 발광 효율을 더 한층 높게 할 수가 있다. 또, 이 경우 Ag막(24)은 ｐ형 GaN층(16)과 접촉하지만, 이 접촉은 쇼트키 접촉으로 되기 때문에 동작 전류는 ｐ측 전극(19)과 ｐ형 GaN층(16)의 접촉부에만 흐른다.
상기 이외의 것은 제 7 실시형태와 마찬가지이다.
이 제 9 실시형태에 따르면, 제 7 실시형태와 마찬가지의 이점을 얻을 수가있다.
다음에, 본 발명의 제 10 실시형태에 대해 설명한다.
이 제 10 실시형태에 있어서는, 도 18a 및 도 18b에 도시하는 GaN계 발광다이오드에 있어서 ｐ측 전극(19)으로서 예를 들면 ITO 등의 투명 전극이 이용되고, ｎ측 전극(18)으로서 예를 들면 Ni/Pt/Au 구조, Pd/Pt/Au 구조, Ni/Ag/Au 구조, Re /Au 구조 등의 것이 이용된다. 이 경우, 광은 ｐ측 전극(19)을 통해 외부로 취출된다.
상기 이외의 것은 제 7 실시형태와 마찬가지이다.
이 제 10 실시형태에 따르면, 제 7 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 11 실시형태에 대해 설명한다.
이 제 11 실시형태에 있어서는, 제 7 실시형태와 마찬가지로 공정을 진행시켜 ｐ측 전극(19)의 형성까지 실행한 후, 예를 들면 이 ｐ측 전극(19)을 마스크로서 예를 들면 RIE 법에 의해 ｐ형 GaN층(16) 및 활성층(15)을 순차 에칭하고, 인접하는 원뿔대부(23)끼리의 사이에서 ｐ형 GaN층(16)을 분리한다. 그 후, 사파이어 기판(11)으로부터의 ｎ형 GaN층(12)에서 위의 부분의 박리, ｎ형 GaN층(12)의 이면으로의 ｎ측 전극(18)의 형성을 행한다. 이 상태를 도 21a 및 도 21b에 도시한다.
이렇게 해서 다수의 원뿔대부(23)가 소정의 배치 및 간격으로 어레이 형상으로 형성된 ｎ형 GaN층(12)의 전체를 도 22에 도시한다. 이 ｎ형 GaN층(12)을 인접하는 원뿔대부(23) 사이의 부분에서 분리하여 칩화하고, GaN계 발광다이오드를 얻는다.
상기 이외의 것은 제 7 실시형태와 마찬가지이다.
이 제 11 실시형태에 따르면, 제 7 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 12 실시형태에 대해 설명한다.
이 제 12 실시형태에 있어서는 제 7 실시형태에 있어서 원뿔대부(23)의 상면의 직경을 충분히 작게, 예를 들면 5㎛ 정도 이하(예를 들면, 2∼3㎛)로 하고, ｐ측 전극(19)도 마찬가지로 작게 한다.
상기 이외의 것은 제 7 실시형태와 마찬가지이다.
이 제 12 실시형태에 따르면, 제 7 실시형태와 마찬가지의 이점을 얻을 수가 있는 이외에, 발광면의 크기가 충분히 작은 것에 의해 발광면 이외의 검은 부분의 면적이 상대적으로 커져서, 발광을 관측한 경우 검은 부분이 약해지도록 할 수가 있다는 이점을 얻을 수가 있다.
다음에, 본 발명의 제 13 실시형태에 대해 설명한다.
이 제 13 실시형태에 있어서는, 도 23a 및 도 23b에 도시하는 바와 같이 제 1 실시형태와 마찬가지로 공정을 진행시켜 ｎ형 GaN층(12)의 성장까지 실행한 후, 이 ｎ형 GaN층(12) 위에 육각 형상의 레지스트로 이루어지는 에칭 마스크(13)를 형성시킨다. 이 육각 형상의 에칭 마스크(13)의 한 변은 <11-20> 방향으로 평행하게 되도록 하는 것이 바람직하다.
다음에, 도 24a 및 도 24b에 도시하는 바와 같이 이 에칭 마스크(13)를 이용하여 ｎ형 GaN층(12)을, 예를 들면 염소 가스에 아르곤 가스를 첨가한 에칭 가스를 이용한 RIE 법에 의해 소정의 깊이까지 에칭한다. 이 경우, 에칭 마스크(13)의 후퇴가 서서히 발생하여 테이퍼 에칭이 실행되는 결과, 기판 표면에 대해서 경사진 측면을 가지는 순 테이퍼 형상의 육각뿔대부(25)가 형성된다.
다음에, 예를 들면 플라즈마 애싱 등에 의해 에칭 마스크(13)를 제거한다. 이것에 의해, 도 25a 및 도 25b에 도시하는 바와 같이 ｎ형 GaN층(12)의 표면에 상면이 C면으로 이루어지는 육각뿔대부(25)가 형성된 GaN 가공 기판이 얻어진다. 이 육각뿔대부(25)의 육각 형상의 상면 위에 있어서의, 육각형의 변에 수직인 방향은 <1-100> 방향이고, 육각뿔대부(25)의 측면의 법선 방향은 <1-101> 방향이도록 하는 것이 바람직하다.
다음에, 도 26a 및 도 26b에 도시하는 바와 같이 제 1 실시형태와 마찬가지로 해서 활성층(15) 및 ｐ형 GaN층(16)을 순차 성장시킨다. 이 경우, 활성층(15)을 성장시키기 직전에, GaN 가공 기판 상에 우선 얇게, ｎ형 불순물로서 예를 들면 Si 가 도프된 ｎ형 GaN층을 성장시키고, 계속해서 그 위에 활성층(15)을 성장시키도록 하더라도 좋다. 이와 같이 하면, 활성층(15)을 ｎ형 GaN층의 평탄하고 청정한 면 위에 성장시킬 수가 있기 때문에, 결정성이 양호한 활성층(15)을 확실히 얻을 수가 있고, 또한 육각뿔대부(25)를 RIE법 등에 의해 형성했을 때에 정확한 육각뿔대로부터 어긋난 형상으로 되거나 측면이 거칠어진 상태가 되더라도, 이 ｎ형 GaN층의 성장에 따라 형상이 수정되어 양호한 형상의 육각뿔대에 가까워지거나 그 표면의 요철이 메워져서 평탄한 면으로 되기 때문에, 육각뿔대부(25)의 형상을 양호하게 할 수가 있고, 그 위에 활성층(15) 및 ｐ형 GaN층(16)을 양호하게 성장시킬 수가 있다.
다음에, 도 27a 및 도 27b에 도시하는 바와 같이 제 1 실시형태와 마찬가지로 해서 ｎ형 GaN층(12)의 육각뿔대부(25)의 C면으로 이루어지는 상면에 성장된 활성층(15) 및 ｐ형 GaN층(16)의 상면에, 예를 들면 Ni/Pt/Au 구조나 Pd/Pt/Au 구조의 ｐ측 전극(19)을 육각 형상으로 형성한다. 이 ｐ측 전극(19)으로서는 예를 들면 반사율이 높은 Ag막을 포함하는 Ni/Ag/Au 구조의 것이나, 마찬가지로 반사율이 높은 Re막을 포함하는 Re/Au 구조의 것을 이용할 수도 있으며, 이들을 이용함으로써 육각뿔대부(25) 위의 ｐ형 GaN층(16)의 상면에서의 반사율을 높게 할 수가 있고, 광 취출 효율을 높게 할 수가 있어 발광 효율을 높게 할 수가 있다. ｐ측 전극(19)으로서 Ni/Ag/Au 구조의 것을 이용하는 경우, Ni막이 너무 두꺼우면 Ag막에 도달하는 광의 양이 적어져 반사막으로서 Ag막을 함유시킨 의미가 없어지기 때문에, Ni막은 가능한 한 얇게, 예를 들면 2㎚ 정도의 두께로 하고, 한편 Ag막 및 Au막의 두께는 각각 예를 들면 1OO㎚ 정도로 충분하다. 이 ｐ측 전극(19)은 바람직하게는 육각뿔대부(25)의 상면과 측면 사이의 모서리부의 위를 피하도록 형성시킨다. 이것은 이 모서리부 근방의 활성층(15) 및 ｐ형 GaN층(16)의 결정성은 다른 부분에 비해 나쁜 경우가 많기 때문이다.
다음에, 사파이어 기판(11)의 이면측으로 예를 들면 엑시머 레이저 등에 의한 레이저 빔을 조사하는 것에 의해 사파이어 기판(11)으로부터 ｎ형 GaN층(12)에서 위의 부분을 박리시킨다. 다음에, 이와 같이 해서 박리된 ｎ형 GaN층(12)의 이면을 에칭 등에 의해 평탄화한 후, 도 28a 및 도 28b에 도시하는 바와 같이 제 2 실시형태와 마찬가지로 해서 ｎ형 GaN층(12)의 이면에 ｎ측 전극(18)을 형성한다.
이 경우, 이 ｎ측 전극(18)으로서는 예를 들면 ITO 등으로 이루어지는 투명 전극을 이용하고, 또, ｎ형 GaN층(12)과의 오믹 접촉을 보다 양호하게 취할 수가 있도록 하기 위해서 ｎ형 GaN층(12)의 이면의 광 취출에 지장이 없는 부분에 예를 들면 Ti/Au 구조의 패드를 형성하고 나서 투명 전극을 형성하도록 한다.
이 후, 상술한 바와 같이 하여 발광다이오드 구조가 형성된 기판을 RIE에 의한 에칭이나 다이서 등에 의해 칩화한다. 칩화된 GaN계 발광다이오드를 도 29a 및 도 29b에 도시한다.
상기 이외의 것은 제 1 및 제 2 실시형태와 마찬가지이다.
이 제 13 실시형태에 따르면, 제 1 및 제 2 실시형태와 마찬가지의 이점에 부가되어 육각뿔대부(25)의 상면 부분에 형성된 활성층(15)에서 비스듬히 아래 방향으로 발생한 광은 육각뿔대부(25)의 경사진 측면에 형성된 ｐ형 GaN층(16)의 측면에서 아래쪽으로 반사시킬 수가 있고, 광 취출 효율을 높게 할 수가 있어 발광 효율을 보다 더 한층 높게 할 수가 있다는 이점을 얻을 수 있다.
다음에, 본 발명의 제 14 실시형태에 대해 설명한다.
이 제 14 실시형태에 있어서는, 제 13 실시형태에 있어서 ｎ형 GaN층(12)의 육각뿔대부(25)의 상면으로 성장시킨 활성층(15) 및 ｐ형 GaN층(16)의 상면에 육각형의 환상의 ｐ측 전극(19)을 형성한다.
상기 이외의 것은 제 13 실시형태와 마찬가지이다.
이 제 14 실시형태에 따르면, 제 13 실시형태와 마찬가지의 이점을 얻을 수 있다.
다음에, 본 발명의 제 15 실시형태에 대해 설명한다.
이 제 15 실시형태에 있어서는 제 13 실시형태에 있어서 제 9 실시형태와 마찬가지로, ｎ형 GaN층(12)의 육각뿔대부(25)의 상면에 형성된 ｐ측 전극(19) 및 육각뿔대부(25)의 측면에 성장시킨 ｐ형 GaN층(16)을 덮도록 Ag막(24)이 형성되어 있다.
상기 이외의 것은 제 13 및 제 9 실시형태와 마찬가지이다.
이 제 15 실시형태에 따르면, 제 13 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 16 실시형태에 대해 설명한다.
이 제 16 실시형태에 있어서는 제 13 실시형태에 있어서 제 10 실시형태와 마찬가지로, 도 29a 및 도 29b에 도시하는 GaN계 발광다이오드에 있어서 ｐ측 전극 (19)으로서 예를 들면 IT0 등의 투명 전극이 이용되고, ｎ측 전극(18)으로서 예를 들면 Ni/Pt/Au 구조, Pd/Pt/Au 구조, Ni/Ag/Au 구조, Re/Au 구조 등의 것이 이용된다. 이 경우, 광은 ｐ측 전극(19)을 통해 외부로 취출된다.
상기 이외의 것은 제 13 및 제 10 실시형태와 마찬가지이다.
이 제 16 실시형태에 따르면, 제 13 실시형태와 마찬가지의 이점을 얻을 수 있다.
다음에, 본 발명의 제 17 실시형태에 대해 설명한다.
이 제 17 실시형태에 있어서는 제 7 실시형태와 마찬가지로 공정을 진행시켜 ｐ측 전극(19)의 형성까지 실행한 후, 예를 들면 이 ｐ측 전극(19)을 마스크로 해서 예를 들면 RIE법에 의해 ｐ형 GaN층(16) 및 활성층(15)을 순차 에칭하고, 인접하는 육각뿔대부(25) 사이에서 ｐ형 GaN층(16)을 분리한다. 그 후, 사파이어 기판 (11)으로부터의 ｎ형 GaN층(12)에서 위의 부분의 박리, ｎ형 GaN층(12)의 이면으로의 ｎ측 전극(18)의 형성을 행한다. 이렇게 해서, 다수의 육각뿔대부(25)가 소정의 배치 및 간격으로 어레이 형상으로 형성된 ｎ형 GaN층(12)을 인접하는 육각뿔대부 (25) 사이의 부분에서 분리하여 칩화시키고, GaN계 발광다이오드를 얻는다.
상기 이외의 것은 제 13 및 제 11 실시형태와 마찬가지이다.
이 제 17 실시형태에 따르면, 제 7 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 18 실시형태에 대해 설명한다.
이 제 18 실시형태에 있어서는 제 13 실시형태에 있어서 육각뿔대부(25)의 상면의 직경을 충분히 작게, 예를 들면 5㎛ 정도 이하(예를 들면, 2∼3㎛)로 하고, ｐ측 전극(19)도 이와 마찬가지로 작게 한다.
상기 이외의 것은 제 13 실시형태와 마찬가지이다.
이 제 18 실시형태에 따르면, 제 13 실시형태와 마찬가지의 이점을 얻을 수 있는 것 외에, 발광면의 크기가 충분히 작은 것에 의해 예를 들면 이 GaN계 발광다이오드를 이용하여 화상 표시장치를 구성한 경우, 발광면 이외의 검은 부분의 면적이 상대적으로 커져서, 발광을 관측한 경우 검은 부분이 약해지도록 할 수가 있다는 이점을 얻을 수도 있다.
다음에, 본 발명의 제 19 실시형태에 대해서 설명한다.
이 제 19 실시형태에 있어서는 제 13 실시형태와 마찬가지로 공정을 진행시키고, 도 25a 및 도 25b에 도시하는 바와 같이 ｎ형 GaN층(12)에 육각뿔대부(25)를 형성한다. 이 후, 필요에 따라서 GaN 가공 기판 상에 얇게, ｎ형 GaN층을 성장시키도록 해도 좋다.
다음에, 도 30 a 및 도 30b에 도시하는 바와 같이 육각뿔대부(25)의 상면과 측면의 하부를 제외한 부분이 노출되도록 예를 들면 SiO2막이나 SiN막 등으로 이루어지는 성장 마스크(26)를 형성한다. 이 성장 마스크(26)는 구체적으로는 예를 들면 다음과 같이 해서 형성한다. 우선, 육각뿔대부(25)를 포함하는 ｎ형 GaN층 (12)의 모든 면에 예를 들면 CVD법, 진공 증착법, 스퍼터링법 등에 의해, 예를 들면 두께가 1OO㎚ 정도의 SiO2막을 형성한 후, 그 위에 리소그래피에 의해 소정 형상의 레지스트 패턴(도시하지 않음)을 형성하고, 이 레지스트 패턴을 마스크로서, 예를 들면 불화수소산계의 에칭액을 이용한 습식식각(wet etching) 또는 CF4나 CHF3 등의 불소를 포함하는 에칭 가스를 이용한 RIE법에 의해 SiO2막을 에칭하고, 패터닝한다.
이렇게 해서 성장 마스크(26)가 형성된다. 이 성장 마스크(26)의 개구부의 형상은 그 한 변이 <11-20> 방향으로 평행한 육각형으로 하는 것이 바람직하다.
다음에, 도 31a 및 도 31b에 도시하는 바와 같이, 성장 마스크(26)를 이용하여 그 개구부에 있어서의 육각뿔대부(25) 위에 ｎ형 GaN층(27), 활성층(15) 및 ｐ형 GaN층(16)을 순차 선택하여 성장시킨다. 이 경우, 활성층(15)을 ｎ형 GaN층(27)의 평탄하고 청정한 면 위에 성장시킬 수가 있기 때문에, 결정성이 양호한 활성층 (15)을 확실히 얻을 수 있고, 또 육각뿔대부(25)의 형상을 양호하게 할 수가 있으며, 그 위에 활성층(15) 및 ｐ형 GaN층(16)을 양호하게 성장시킬 수가 있다.
다음에, 도 32a 및 도 32b에 도시하는 바와 같이 제 1 실시형태와 마찬가지로 해서 ｎ형 GaN층(12)의 육각뿔대부(25)의 C면으로 이루어지는 상면에 성장시킨 ｐ형 GaN층(16)의 상면에, 예를 들면 Ni/Pt/Au 구조나 Pd/Pt/Au 구조의 ｐ측 전극 (19)을 육각 형상으로 형성한다. 이 ｐ측 전극(19)으로서는 예를 들면 반사율의 높은 Ag막을 포함하는 Ni/Ag/Au 구조의 것이나, 마찬가지로 반사율이 높은 Re막을 포함하는 Re/Au 구조의 것을 이용할 수도 있고, 이들을 이용함으로써 육각뿔대부(25) 위의 ｐ형 GaN층(17)의 상면에서의 반사율을 높게 할 수가 있으며, 광 취출 효율을 높게 할 수가 있어 발광 효율을 높게 할 수가 있다. ｐ측 전극(19)으로서 Ni/Ag/Au 구조의 것을 이용하는 경우, Ni막이 너무 두꺼우면 Ag막에 도달하는 광의 양이 적어져 반사막으로서 Ag막을 함유시킨 의미가 없어지기 때문에, Ni막은 가능한 한 얇게, 예를 들면 2㎚ 정도의 두께로 하고, 한편 Ag막 및 Au막의 두께는 각각 예를 들면 100㎚ 정도로 충분하다. 이 ｐ측 전극(19)은 바람직하게는 육각뿔대부(25)의 상면과 측면 사이의 모서리부의 위를 피하도록 형성한다. 이것은, 이 모서리부 근방의 활성층(15) 및 p형 GaN층(16)의 결정성은 다른 부분에 비해 나쁜 경우가 많기 때문이다.
다음에, 사파이어 기판(11)의 이면측으로 예를 들면 엑시머 레이저 등에 의한 레이저 빔을 조사하는 것에 의해 사파이어 기판(11)으로부터 ｎ형 GaN층(12)에서 위의 부분을 박리시킨다. 다음에, 이와 같이 해서 박리된 ｎ형 GaN층(12)의 이면을 에칭 등에 의해 평탄화한 후, 도 33a 및 도 33b에 도시하는 바와 같이 제 2 실시형태와 마찬가지로 해서 ｎ형 GaN층(12)의 이면에 ｎ측 전극(18)을 형성한다.
이 경우, 이 ｎ측 전극(18)으로서는 예를 들면 IT0 등으로 이루어지는 투명 전극을 이용하고, 또 ｎ형 GaN층(12)과의 오믹 접촉을 보다 양호하게 취할 수가 있도록 하기 위해서 ｎ형 GaN층(12)의 이면의 광 취출에 지장이 없는 부분에 예를 들면 Ti/Au 구조의 패드를 형성하고 나서 투명 전극을 형성하도록 한다.
이 후, 상술한 바와 같이 하여 발광다이오드 구조가 형성된 기판을 RIE에 의한 에칭이나 다이서 등에 의해 칩화한다.
상기 이외의 것은 제 1 및 제 2 실시형태와 마찬가지이다.
이 제 19 실시형태에 따르면, 제 1 및 제 2 실시형태와 마찬가지의 이점에 부가하여, 육각뿔대부(25)의 상면 부분에 형성된 활성층(15)에서 비스듬히 아래 방향으로 발생한 광은 육각뿔대부(25)의 경사진 측면에 형성된 ｐ형 GaN층(16)의 측면에서 아래쪽으로 반사시킬 수가 있고, 광의 취출 효율을 높게 할 수가 있어서, 발광 효율을 보다 더 한층 높게 할 수가 있다는 이점을 얻을 수 있다.
다음에, 본 발명의 제 20 실시형태에 대해 설명한다.
이 제 20 실시형태에 있어서는, 제 13 실시형태와 마찬가지로 공정을 진행시키고, 도 25a 및 도 25b에 도시하는 바와 같이 ｎ형 GaN층(12)에 육각뿔대부(25)를 형성한다. 이 후, 필요에 따라 GaN 가공 기판 상에 얇게 ｎ형 GaN층을 성장시키도록 해도 좋다.
다음에, 도 34a 및 도 34b에 도시하는 바와 같이 육각뿔대부(25)의 상면만 노출되도록 예를 들면 SiO2막이나 SiN막 등으로 이루어지는 성장 마스크(26)를 형성한다. 이 성장 마스크(26)의 형성 방법은 제 19 실시형태와 마찬가지이다.
다음에, 도 35a 및 도 35b에 도시하는 바와 같이 성장 마스크(26)를 이용하여, 육각뿔대부(25)의 상면에 우선, ｎ형 불순물로서 예를 들면 Si가 도핑된 ｎ형 GaN층(28)을 육각뿔대부(25)의 상면에서 돌출될 때까지 선택 성장시킨다.
다음에, 도 36a 및 도 36b에 도시하는 바와 같이 ｎ형 GaN층(28) 상에 활성층(15) 및 ｐ형 GaN층(16)을 선택 성장시킨다. 이 경우, 활성층(15)을 성장시키기 직전에, GaN 가공 기판 상에 우선 얇게 ｎ형 GaN층을 성장시키고, 계속해서 그 위에 활성층(15)을 성장시키도록 해도 좋다.
다음에, 도 37a 및 도 37b에 도시하는 바와 같이 제 1 실시형태와 마찬가지로 해서 ｎ형 GaN층(12)의 육각뿔대부(25)의 C면으로 이루어지는 상면에 성장시킨 ｐ형 GaN층(16)의 상면에, 예를 들면 Ni/Pt/Au 구조나 Pd/Pt/Au 구조의 ｐ측 전극 (19)을 육각 형상으로 형성시킨다. 이 ｐ측 전극(19)으로서는 예를 들면 반사율이 높은 Ag막을 포함하는 Ni/Ag/Au 구조의 것이나, 마찬가지로 반사율이 높은 Re막을 포함하는 Re/AU 구조의 것을 이용할 수도 있으며, 이들을 이용함으로써 육각뿔대부 (25) 상의 ｐ형 GaN층(17)의 상면에서의 반사율을 높게 할 수가 있고, 광 취출 효율을 높게 할 수가 있어 발광 효율을 높게 할 수가 있다.
다음에, 사파이어 기판(11)의 이면측으로부터 예를 들면 엑시머 레이저 등에 의한 레이저 빔을 조사하는 것에 의해, 사파이어 기판(11)으로부터 ｎ형 GaN층(12)에서 위의 부분을 박리시킨다. 다음에, 이와 같이 해서 박리된 ｎ형 GaN층(12)의 이면을 에칭 등에 의해 평탄화한 후, 도 38a 및 도 38b에 도시하는 바와 같이 제 2 실시형태와 마찬가지로 해서 ｎ형 GaN층(12)의 이면에 ｎ측 전극(18)을 형성시킨다.
이 경우, 이 ｎ측 전극(18)으로서는 예를 들면 IT0 등으로 이루어지는 투명 전극을 이용하고, 또한 ｎ형 GaN층(12)과의 오믹 접촉을 보다 양호하게 취할 수가 있도록 하기 위해서 ｎ형 GaN층(12)의 이면의 광 취출에 지장이 없는 부분에 예를 들면 Ti/Au 구조의 패드를 형성하고 나서 투명 전극을 형성하도록 한다.
이 후, 상술한 바와 같이 하여 발광다이오드 구조가 형성된 기판을 RIE에 의한 에칭이나 다이서 등에 의해 칩화한다.
상기 이외의 것은 제 1 및 제 2 실시형태와 마찬가지이다.
이 제 20 실시형태에 따르면, 제 1 및 제 2 실시형태와 마찬가지의 이점을 얻을 수가 있다.
또한, 이 제 20 실시형태에 있어서는 도 39에 도시하는 바와 같이 육각뿔대부(25)를 형성할 때의 간격이나 배치 등에 따라서는 ｎ형 GaN층(28)을 선택 성장시킬 때에 서로 인접하는 육각뿔대부(25)로부터 가로 방향으로 성장하는 ｎ형 GaN층 (28)끼리의 경합으로, 양자가 만나 경계가 형성된 시점에서 성장이 종료된다. 이 경우, ｎ형 GaN층(28)의 경계부는 일반적으로 기계적 강도가 낮기 때문에, 사파이어 기판(11)으로부터 ｎ형 GaN층(12)에서 위의 부분을 박리시킬 때에 자연스럽게 소자 분리가 실행되어 GaN계 발광다이오드 칩을 얻을 수가 있다.
다음에, 본 발명의 제 21 실시형태에 대해 설명한다.
이 제 21 실시형태에 있어서는 제 7 실시형태와 마찬가지로 공정을 진행시켜 에칭 마스크(13)의 형성까지 실행한 후, 도 40a 및 도 40b에 도시하는 바와 같이 ｎ형 GaN층(12)의 육각뿔대부(25)의 C면으로 이루어지는 상면에 성장시킨 ｎ형 GaN층(28)의 상면에 성장시킨 ｐ형 GaN층(16)의 상면에, 육각형의 환상의 ｐ측 전극 (19)을 형성한다. 이 경우, 이 ｐ측 전극(19)의 안쪽 둘레는 육각뿔대부(25)의 상면의 바깥둘레보다 외측에 오도록 한다. 이것은, 육각뿔대부(25)의 바로 윗쪽 부분의 ｎ형 GaN층(28)에는 선택 성장시에 하지의 육각뿔대부(25)로부터의 전위가 전파하는 것에 대해, 육각뿔대부(25)로부터 돌출하도록 가로 방향으로 성장된 부분의 ｎ형 GaN층(28)에는 전위가 거의 전파되지 않고 결정성이 양호하기 때문에, 이 결정성이 양호한 ｎ형 GaN층(28) 위에 성장시킨 활성층(15) 및 ｐ형 GaN층(16)의 결정성도 양호해진다는 점에서, 그 위에 한정되어 ｐ측 전극(19)을 형성하는 것이 바람직하기 때문이다.
상기 이외의 것은 제 13 및 제 20 실시형태와 마찬가지이다.
이 제 21 실시형태에 따르면, 제 13 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 22 실시형태에 대해 설명한다.
이 제 22 실시형태에 있어서는 제 7 실시형태와 마찬가지로 공정을 진행시켜 에칭 마스크(13)의 형성까지 실행한 후, 도 41a 및 도 41b에 도시하는 바와 같이 이 에칭 마스크(13)를 이용하여, ｎ형 GaN층(12)를 소정의 에칭 가스를 이용한 RIE 법에 의해 소정의 깊이까지 에칭하여 역 테이퍼 형상의 역 원뿔대부(29)가 형성된다.
다음에, 예를 들면 플라즈마 애싱 등에 의해, 에칭 마스크(13)를 제거한다. 이것에 의해, 도 42a 및 도 42b에 도시하는 바와 같이 ｎ형 GaN층(12)의 표면에, 상면이 C면으로 이루어지는 역원뿔대부(29)가 형성된 GaN 가공 기판이 얻어진다.
다음에, 도 43a 및 도 43b에 도시하는 바와 같이 제 1 실시형태와 마찬가지로 하여 활성층(15) 및 ｐ형 GaN층(16)을 순차 성장시킨다.
이 경우, 이들 활성층(15) 및 ｐ형 GaN층(16)이 역 원뿔대부(29)의 측면에는 성장되지 않도록 할 수가 있다. 또한, 활성층(15)을 성장시키기 직전에 GaN 가공 기판 상에 우선 얇게 ｎ형 GaN층을 성장시키고, 계속해서 그 위에 활성층(15)을 성장시키도록 해도 좋다.
다음에, 도 44a 및 도 44b에 도시하는 바와 같이 제 1 실시형태와 마찬가지로 하여 ｎ형 GaN층(12)의 역 원뿔대부(29)의 C면으로 이루어지는 상면에 성장된 ｐ형 GaN층(16)의 상면에, 예를 들면 Ni/Pt/Au 구조나 Pd/Pt/Au 구조의 ｐ측 전극 (19)을 원형 형상으로 형성한다. 이 ｐ측 전극(19)으로서는, 예를 들면 반사율이 높은 Ag막을 포함하는 Ni/Ag/Au 구조의 것이나, 마찬가지로 반사율이 높은 Re막을 포함하는 Re/Au 구조의 것을 이용할 수도 있다.
다음에, 사파이어 기판(11)의 이면측으로 예를 들면 엑시머 레이저 등에 의한 레이저 빔을 조사함으로써, 사파이어 기판(11)으로부터 ｎ형 GaN층(12)에서 위의 부분을 박리시킨다. 다음에, 이와 같이 하여 박리된 ｎ형 GaN층(12)의 이면을 에칭 등에 의해 평탄화한 후, 도 45a 및 도 45b에 도시하는 바와 같이 제 2 실시형태와 마찬가지로 해서 ｎ형 GaN층(12)의 이면에 ｎ측 전극(18)을 형성한다. 이 경우, 이 ｎ측 전극(18)으로서는 예를 들면 IT0 등으로 이루어지는 투명 전극을 이용하고, 또한 ｎ형 GaN층(12)과의 오믹 접촉을 보다 양호하게 취할 수가 있도록 하기 위해서 ｎ형 GaN층(12)의 이면의 광 취출에 지장이 없는 부분에 예를 들면 Ti/Au 구조의 패드를 형성하고 나서 투명 전극을 형성하도록 한다.
이 후, 상술한 바와 같이 하여 발광다이오드 구조가 형성된 기판을 RIE에 의한 에칭이나 다이서 등에 의해 칩화한다.
상기 이외의 것은 제 1 및 제 2 실시형태와 마찬가지이다.
이 제 22 실시형태에 따르면, 제 1 및 제 2 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 23 실시형태에 대해서 설명한다.
이 제 23 실시형태에 있어서는 도 45a 및 도 45b에 도시하는 GaN계 발광다이오드에 있어서, ｐ측 전극(19)으로서 예를 들면 ITO 등의 투명 전극이 이용되고, ｎ측 전극(18)으로서 예를 들면 Ni/Pt/Au 구조, Pd/Pt/Au 구조, Ni/Ag/Au 구조, Re /Au 구조 등의 것이 이용된다. 이 경우, 광은 ｐ측 전극(19)을 통해 외부로 취출된다.
상기 이외의 것은 제 22 실시형태와 마찬가지이다.
이 제 23 실시형태에 따르면, 제 7 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 24 실시형태에 대해 설명한다.
이 제 24 실시형태에 있어서는, 도 45a 및 도 45b에 도시하는 GaN계 발광다이오드에 있어서, 도 46a 및 도 46b에 도시하는 바와 같이 ｐ측 전극(19)으로서 우선 오믹 접촉 특성이 우수한 Ti/Pt/Au로 이루어지는 패드(P)를 역 원뿔대부(29)의 상면의 한쪽 구석의 일부에 작은 면적으로 형성한 후, 그 위에 이 패드(P)를 덮도록 역 원뿔대부(29)의 거의 상면 전체에 퍼지는 Ni/Au 금속 적층막으로 이루어지는 ｐ측 전극(19)을 형성한다. 이 Ni/Au 금속 적층막에 있어서는, Ni막의 두께는 예를 들면 2㎚ 정도, Au막의 두께는 예를 들면 10㎚ 정도로 얇게 하여, 이 Ni/Au 금속 적층막의 광투과율이 충분히 높아지도록 한다. ｎ측 전극(18)으로서는 예를 들면 Ni/Pt/Au 구조, Pd/Pt/Au 구조, Ni/Ag/Au 구조, Re/Au 구조 등의 것이 이용된다. 이 경우, 광은 ｐ측 전극(19)을 통해 외부로 취출된다.
상기 이외의 것은 제 7 실시형태와 마찬가지이다.
이 제 24 실시형태에 따르면, 제 7 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 25 실시형태에 대해서 설명한다.
이 제 25 실시형태에 있어서는, 도 45a 및 도 45b에 도시하는 GaN계 발광다이오드에 있어서, 도 47a 및 도 47b에 도시하는 바와 같이 ｐ측 전극(19)을 그물눈 (mesh) 형상으로 형성한다. ｎ측 전극(18)으로서는 예를 들면 Ni/Pt/Au 구조, Pd/Pt/Au 구조, Ni/Ag/Au 구조, Re/Au 구조 등의 것이 이용된다. 이와 같이 ｐ측 전극(19)을 그물눈 형상으로 형성하는 것에 의해, 이 ｐ측 전극(19)의 틈을 통해 광 취출을 양호하게 실행할 수가 있다.
상기 이외의 것은 제 22 실시형태와 마찬가지이다.
이 제 25 실시형태에 따르면, 제 7 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 26 실시형태에 대해 설명한다.
이 제 26 실시형태에 있어서는 제 22 실시형태와 마찬가지로 공정을 진행시켜 ｐ형 GaN층(16)의 성장까지 실행한다. 이 상태는 도 43a 및 도 43b에 도시하는 것과 마찬가지이다.
다음에, 사파이어 기판(11)의 이면측으로 예를 들면 엑시머 레이저에 의한 레이저 빔을 조사하는 것에 의해 사파이어 기판(11)으로부터 ｎ형 GaN층(12)에서 위의 부분을 박리시킨다. 이 상태를 도 48a 및 도 48b에 도시한다.
다음에, ｎ형 GaN층(12)의 활성층(15) 및 ｐ형 GaN층(16)이 형성되어 있는 표면 측을, 예를 들면 레지스트 등(도시하지 않음)으로 덮어 보호한 상태에서, ｎ형 GaN층(12)의 이면에서부터 예를 들면 RIE법에 의해 파선으로 도시한 위치까지 에칭한다. 이것에 의해, 도 49에 도시하는 바와 같이 역 원뿔대부(29)가 잘려나가 소자 분리가 실행된다.
이 후, 도 50에 도시하는 바와 같이 ｐ형 GaN층(16) 위에 투명 전극으로 이루어지는 ｐ측 전극(19)을 형성함과 동시에 ｎ형 GaN층(12)의 이면에 ｎ측 전극 (18)을 형성하여, 목적으로 하는 CaN계 발광다이오드를 완성시킨다.
상기 이외의 것은 제 22 실시형태와 마찬가지이다.
이 제 26 실시형태에 따르면, 제 7 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 27 실시형태에 대해 설명한다.
이 제 27 실시형태에 있어서는 제 7 실시형태와 마찬가지로 공정을 진행시켜 ｐ측 전극(19)의 형성까지 실행하고, 또한 사파이어 기판(11)의 이면측으로 예를 들면 엑시머 레이저 등에 의한 레이저 빔을 조사하는 것에 의해 사파이어 기판(11)으로부터 ｎ형 GaN층(12)에서 위의 부분을 박리시킨다.
다음에, 도 51에 도시하는 바와 같이 ｎ형 GaN층(12)의 ｐ측 전극(19)이 형성되어 있는 표면 측을, 예를 들면 레지스트 등(도시하지 않음)으로 덮어 보호한 상태에서, ｎ형 GaN층(12)의 이면에서부터 예를 들면 RIE법에 의해 파선으로 도시한 위치까지 에칭한다. 이것에 의해, 도 52에 도시하는 바와 같이 원뿔대부(23)가 잘려나가 소자 분리가 실행된다.
다음에, 도 53에 도시하는 바와 같이 ｎ형 GaN층(12)의 이면에 ｎ측 전극 (18)을 형성하여 목적으로 하는 CaN계 발광다이오드를 완성시킨다.
상기 이외의 것은 제 22 실시형태와 마찬가지이다.
이 제 27 실시형태에 따르면, 제 22 실시형태와 마찬가지의 이점을 가진다.
다음에, 본 발명의 제 28 실시형태에 대해 설명한다.
이 제 28 실시형태에 있어서는 도 54에 도시하는 바와 같이 우선, 사파이어 기판(11) 상에 ｎ형 GaN층(12)을 성장시킨 후, 이 ｎ형 GaN층(12)의 표면을 부분적으로 에칭하는 것에 의해 테이퍼 형상의 육각뿔대부(25)를 형성한다. 이 육각뿔대부(25)의 상면은 C면으로 이루어지고, 측면은 바람직하게는 S면에 가까운 경사면이 되도록 한다. 또한, 이 육각뿔대부(25)의 폭은 예를 들면 1∼50㎛, 높이는 예를 들면 1∼10㎛로 한다. 다음에, 이 육각뿔대부(25)가 형성된 ｎ형 GaN층(12) 상에 ｎ형 GaN층(27), 활성층(15) 및 ｐ형 GaN층(16)을 순차 성장시킨다. 이 후, 각 육각뿔대부(25) 위의 부분의 ｐ형 GaN층(16) 위에 ｐ측 전극(19)을 형성한다.
다음에, 도 55에 도시하는 바와 같이 ｐ측 전극(19)이 형성된 ｐ형 GaN층 (16) 측의 표면에 접착제층(30)을 형성시키고, 이 접착제층(30)에 의해 지지 기판 (31)을 서로 점착시킨 후, 사파이어 기판(11)으로부터 ｎ형 GaN층(27)에서 위의 부분을 박리시킨다.
다음에, 도 56에 도시하는 바와 같이 ｎ형 GaN층(12)의 이면측으로부터 전면 에칭하는 것에 의해 각 육각뿔대부(25)를 서로 분리한다.
다음에, 도 57에 도시하는 바와 같이 육각뿔대부(25)의 저면에 ｎ측 전극 (18)을 형성시킨다.
이 후, 접착제층(30)을 에칭 제거함으로써 육각뿔대부(25)를 완전히 분리한다. 이것에 의해, GaN계 발광다이오드를 얻을 수 있다.
이 제 28 실시형태에 따르면, 제 7 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 29 실시형태에 대해 설명한다.
이 제 29 실시형태에 있어서는 제 28 실시형태와 마찬가지로 공정을 진행시켜 사파이어 기판(11)으로부터 ｎ형 GaN층(12)에서 위의 부분의 박리를 실행한 후, 도 58에 도시하는 바와 같이 ｎ형 GaN층(12)의 이면에 ｎ측 전극(18)을 형성한다. 이 ｎ측 전극(18)은 동작시에는 각 육각뿔대부(25)의 상면 부분의 활성층(15)으로부터 발광이 발생하기 때문에, 광 취출의 방해가 되지 않도록 각 육각뿔대부(25) 사이의 부분에 대응하는 부분의 ｎ형 GaN층(12) 상에 그물눈 형상으로 형성된다. 이것에 의해, GaN계 발광다이오드 어레이가 얻어진다.
이 제 29 실시형태에 따르면, 제 7 실시형태와 마찬가지의 이점을 얻을 수 있다는 점 외에 각 GaN계 발광다이오드를 동시에 점등시키는 것에 의해 대출력을 얻을 수 있다는 이점을 얻을 수가 있다.
다음에, 본 발명의 제 30 실시형태에 따른 GaN계 발광다이오드의 제조방법에 대해 설명한다.
이 제 30 실시형태에 있어서는 제 28 실시형태와 마찬가지로 공정을 진행시켜 사파이어 기판(11)으로부터 ｎ형 GaN층(12)에서 위의 부분의 박리를 실행한다.
다음에, ｎ형 GaN층(12)의 이면에서부터 예를 들면 RIE법에 의해 선택적으로 에칭하는 것에 의해, 도 59에 도시하는 바와 같이 각 육각뿔대부(25)를 서로 분리한다.
다음에, 육각뿔대부(25)의 저면에 ｎ측 전극(18)을 형성한다.
이 후, 접착제층(30)을 에칭 제거하는 것에 의해 육각뿔대부(25)를 완전히 분리한다. 이것에 의해, GaN계 발광다이오드가 얻어진다.
이 제 30 실시형태에 따르면, 제 7 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 31 실시형태에 대해 설명한다.
이 제 31 실시형태에 있어서는 제 28 실시형태와 마찬가지로 공정을 진행시켜 ｎ형 GaN층(12)의 성장까지 실행한 후, 도 60에 도시하는 바와 같이 이 ｎ형 GaN층(12)의 표면을 RIE법 등에 의해 기판 표면에 대해서 수직인 방향으로 선택적으로 에칭하는 것에 의해 육각기둥부(14)를 형성한다. 다음에, 이 육각기둥부(14)가 형성된 ｎ형 GaN층(12) 상에 ｎ형 GaN층(27), 활성층(15) 및 ｐ형 GaN층(16)을 순차 성장시킨다. 여기서, ｎ형 GaN층(27)은 육각기둥부(14)의 측벽 부분에서 기판 표면에 대해서 경사진 면이 형성되어 전체적으로 육각뿔대 형상이 되도록 성장시킨다.
상기 이외의 것은 제 28 실시형태와 마찬가지이다.
이 제 31 실시형태에 따르면, 제 7 실시형태와 마찬가지의 이점을 얻을 수가 있다.
다음에, 본 발명의 제 32 실시형태에 따른 단순 매트릭스 구동형 디스플레이의 제조방법에 대해 설명한다.
이 단순 매트릭스 구동형 디스플레이를 도 61a 및 도 61b에 도시한다. 여기서, 도 61a는 평면도, 도 61b는 도 61a의 B-B선을 따른 단면도이다.
도 61a 및 도 61b에 도시하는 바와 같이, 이 단순 매트릭스 구동형 디스플레이에 있어서는, 예를 들면 상술한 제 28 실시형태에 의해 제조된 GaN계 발광다이오드를 접착제 등으로 이루어지는 고정화층(32)에 의해 소정의 배치 및 간격으로 어레이 형상으로 고정시킨다. 그리고, 고정화층(32)의 이면의 한 방향으로 배열한 GaN계 발광다이오드의 ｐ측 전극(19)을 서로 접속하도록 예를 들면 금속 배선으로 이루어지는 데이터선(33)이 형성되어 있다. 또한, 고정화층(32)의 표면에는 이 데이터선(33)과 직교하는 방향으로 배열된 GaN계 발광다이오드의 ｎ측 전극(18)을 상호 접속하도록 IT0 등으로 이루어지는 투명 도전막(34)이 형성되고 있다. 이 고정화층(32)의 표면에는 또한, 이 투명 도전막(34)에 평행하게 예를 들면 금속 배선으로 이루어지는 어드레스 선(35)이 형성되어 있고, 투명 도전막(34)은 이 어드레스 선(35)과 일부 겹치고 있으며 전기적으로 접촉되어 있다.
이 제 32 실시형태에 따르면, 각 GaN계 발광다이오드의 발광 효율이 높음으로 인해, 고휘도의 단순 매트릭스 구동형 디스플레이를 실현할 수가 있다.
다음에, 본 발명의 제 33 실시형태에 따른 병렬 동시 구동 GaN계 발광다이오드 어레이의 제조방법에 대해 설명한다.
이 제 33 실시형태에 있어서는, 제 28 실시형태와 마찬가지로 공정을 진행시켜 그물눈 형상의 ｎ측 전극(18)의 형성까지 실행하여 GaN계 발광다이오드 어레이를 제조한 후, 접착제층(30)을 에칭 제거함으로써 지지 기판(31)으로부터 ｎ형 GaN층(12)에서 위의 부분을 박리시킨다.
다음에, 도 62a에 도시하는 바와 같이 GaN계 발광다이오드 어레이의 각 GaN계 발광다이오드의 ｐ측 전극(19)을 히트싱크(heat sink)를 겸용하는 애노드 전극 (36) 상에 납땜 등에 의해 접합시킨다. 이것에 의해, 병렬 동시 구동 GaN계 발광다이오드 어레이가 제조된다. 이 병렬 동시 구동 GaN계 발광다이오드 어레이의 평면도를 도 62b에 도시한다.
이 제 33 실시형태에 따르면, 고출력 광원을 실현할 수가 있다.
이상, 본 발명의 실시형태에 대해 구체적으로 설명하였지만, 본 발명은 상술한 실시형태에 한정되는 것이 아니고, 본 발명의 기술적 사상에 의거한 각종 변형이 가능하다.
예를 들면, 상술한 제 1∼제 33 실시형태에 있어서 예로 들은 수치, 재료, 구조, 형상, 기판, 원료, 프로세스 등은 어디까지나 예에 지나지 않고, 필요에 따라 이들과 다른 수치, 재료, 구조, 형상, 기판, 원료, 프로세스 등을 이용해도 좋다.
구체적으로는, 예를 들면 상술한 제 1∼제 33 실시형태에 있어서, 활성층 (15)의 특성을 향상시키기 위해 그 근방에 광 감금 특성이 우수한 AlGaN층을 설치하거나, In 조성이 작은 InGaN층 등을 설치해도 좋다. 또한, 필요에 따라 이른바 보우잉(bowing)에 의한 밴드 갭의 축소 효과를 얻기 위해 InGaN에 Al를 첨가하여 AlGaInN으로 해도 좋다. 또, 필요에 따라서 활성층(15)과 ｎ형 GaN층(12) 사이나 활성층(15)과 ｐ형 GaN층(16) 사이에 광도파층을 설치해도 좋다.
또한, 상술한 제 1∼제 33 실시형태에 있어서는 사파이어 기판을 이용하고 있지만, 필요에 따라 이미 설명한 SiC 기판, Si 기판 등의 다른 기판을 이용해도 좋다. 또, ELO(Epitaxial Lateral Overgrowth)나 펜데오 등의 가로 방향 결정 성장 기술을 이용하여 얻어지는 낮은 전위 밀도의 GaN 기판을 이용해도 좋다.
또, 상술한 제 1∼제 33 실시형태에 있어서, ｐ측 전극(19)의 재료로서 예를 들면 Au나 Ag 등을 이용함과 동시에, ｐ형 GaN층(16)과 ｐ측 전극(19) 사이에 활성층(15)에서 발생한 광의 침입 길이 이하의 두께를 가지고, Ni, Pd, Co, Sb 등으로 이루어지는 컨택트 금속층을 형성하더라도 좋다. 이와 같이 함으로써, 컨택트 금속층에 의한 반사 증강 효과로 GaN계 발광다이오드의 발광 효율의 더한층의 향상을 도모할 수가 있다.
또한, 본 발명의 기술적 사상으로부터 일탈하지 않는 한, 상술한 제 1∼제33 실시형태 중의 둘 이상을 적절히 조합해도 좋다.
<부호의 설명>
11 : 사파이어 기판 12 : n형 GaN층
13 : 에칭 마스크 14 : 육각기둥부
15 : 활성층 16 : p형 GaN층
17 : 개구부 18 : n측 전극
19 : p측 전극 P : 패드
20, 21, 22 : 배선 23 : 원뿔대부
24 : Ag막 25 : 육각뿔대부
26 : 성장 마스크 27, 28 : n형 GaN층
29 : 역 원뿔대부 30 : 접착제층
31 : 지지 기판 32 : 고정화층
33 : 데이터선 34 : 투명 도전막
35 : 어드레스선 36 : 애노드 전극
이상 설명한 바와 같이, 본 발명에 의하면 제 1 도전형의 반도체층의 기둥 형상 또는 뿔체 형상의 결정부의 상면, 특히 C면 위에 활성층 및 제 2 도전형의 반도체층을 성장시킨다는 점에서, 반도체 발광소자의 동작시에 결정성이 양호한 활성층으로부터만 발광을 일으키게 할 수가 있고, 이 때문에 발광 효율이 대폭적으로 향상된 반도체 발광소자, 집적형 반도체 발광장치, 화상 표시장치 및 조명 장치를 얻을 수가 있다. 또한, 종래와 같은 경사 결정면 위에서의 결정 성장을 이용하지 않기 때문에, 간단한 공정으로 이들 반도체 발광소자, 집적형 반도체 발광장치, 화상 표시장치 및 조명 장치를 제조할 수가 있다.

Claims (34)

1주면에, 이 주면에 대해서 거의 평행한 상면 및 이 주면에 대해서 거의 수직 또는 경사진 측면을 가지는 기둥 형상 또는 뿔체 형상의 결정부를 가지는 제 1 도전형의 반도체층과,
적어도 상기 결정부의 상기 상면 위에 순차 적층된 적어도 활성층 및 제 2 도전형의 반도체층과,
상기 제 1 도전형의 반도체층과 전기적으로 접속된 제 1 전극과,
상기 결정부의 상기 상면 위의 상기 제 2 도전형의 반도체층 위에 설치되고, 상기 제 2 도전형의 반도체층과 전기적으로 접속된 제 2 전극을 가지는 것을 특징으로 하는 반도체 발광소자.
제 1항에 있어서, 상기 결정부는 우르차이트광형의 결정 구조를 가지는 것을 특징으로 하는 반도체 발광소자.
제 1항에 있어서, 상기 결정부는 질화물계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 것을 특징으로 하는 반도체 발광소자.
제 1항에 있어서, 상기 제 1 도전형의 반도체층, 상기 활성층 및 상기 제 2 도전형의 반도체층은 질화물계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 것을 특징으로 하는 반도체 발광소자.
제 2항에 있어서, 상기 상면은 C면인 것을 특징으로 하는 반도체 발광소자.
제 1항에 있어서, 상기 결정부는 각기둥 형상을 가지는 것을 특징으로 하는 반도체 발광소자.
제 1항에 있어서, 상기 결정부는 육각기둥 형상을 가지는 것을 특징으로 하는 반도체 발광소자.
제 1항에 있어서, 상기 결정부는 순 테이퍼형 또는 역 테이퍼형 원뿔대 형상을 가지는 것을 특징으로 하는 반도체 발광소자.
제 1항에 있어서, 상기 결정부는 육각뿔대 형상을 가지는 것을 특징으로 하는 반도체 발광소자.
제 1항에 있어서, 상기 제 2 전극은 상기 결정부의 상기 상면 위의 상기 제 2 도전형의 반도체층의 상면 주위의 모서리부를 제외한 부분에 형성되어 있는 것을 특징으로 하는 반도체 발광소자.
기판 상에 제 1 도전형의 반도체층을 성장시키는 공정과,
상기 제 1 도전형의 반도체층 위에 소정 형상의 에칭 마스크를 형성하는 공정과,
상기 에칭 마스크를 이용하여 상기 제 1 도전형의 반도체층을 소정의 깊이까지 에칭하는 것에 의해 기둥 형상 또는 뿔체 형상의 결정부를 형성하는 공정과,
적어도 상기 결정부 위에 적어도 활성층 및 제 2 도전형 의 반도체층을 순차 성장시키는 공정을 가지는 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 11항에 있어서, 상기 에칭 마스크는 금속막으로 이루어지는 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 11항에 있어서, 상기 에칭 마스크는 Ti/Ni 적층막으로 이루어지는 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 11항에 있어서, 상기 에칭 마스크는 레지스트로 이루어지는 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 11항에 있어서, 상기 제 1 도전형의 반도체층, 상기 활성층 및 상기 제 2 도전형의 반도체층은 질화물계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 11항에 있어서, 상기 결정부는 상기 기판의 주면에 대해서 거의 평행한 상면을 가지는 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 16항에 있어서, 상기 상면은 C면인 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 11항에 있어서, 상기 결정부는 각기둥 형상을 가지는 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 11항에 있어서, 상기 결정부는 육각기둥 형상을 가지는 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 11항에 있어서, 상기 결정부는 순 테이퍼형 또는 역 테이퍼형 원뿔대 형상을 가지는 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 11항에 있어서, 상기 결정부는 육각뿔대 형상을 가지는 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 16항에 있어서, 상기 결정부의 상기 상면 위의 상기 제 2 도전형의 반도체층의 상면에 제 2 도전형 측의 전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 16항에 있어서, 상기 결정부의 상기 상면 위의 상기 제 2 도전형의 반도체층의 상면 주위의 모서리부를 제외한 부분에 제 2 도전형 측의 전극을 형성하는 공정을 가지는 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 11항에 있어서, 상기 기판의 주면은 C면인 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 11항에 있어서, 상기 에칭 마스크를 제거한 후 상기 활성층을 성장시키기 전에, 상기 제 1 도전형의 반도체층 위에 제 1 도전형의 제 2 반도체층을 성장시키는 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 11항에 있어서, 상기 적어도 활성층 및 제 2 도전형의 반도체층을 정점에서 닫힐 때까지 성장시키는 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 11항에 있어서, 상기 에칭 마스크를 이용하여 상기 제 1 도전형의 반도체층을 소정의 깊이까지 에칭하는 것에 의해 기둥 형상 또는 뿔체 형상의 결정부를 형성한 후, 상기 적어도 활성층 및 제 2 도전형의 반도체층을 성장시키기 전에, 에칭된 부분의 표면의 전부 또는 일부에 성장 마스크를 형성하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
제 11항에 있어서, 상기 적어도 활성층 및 제 2 도전형의 반도체층을 순차 성장시킨 후 상기 기판을 제거하고, 계속해서 상기 제 1 도전형의 반도체층의 이면측부터 에칭하는 것에 의해 상기 결정부를 분리하는 것을 특징으로 하는 반도체 발광소자의 제조방법.
1주면에, 이 주면에 대해서 거의 평행한 상면 및 이 주면에 대해서 거의 수직 또는 경사진 측면을 가지는 기둥 형상 또는 뿔체 형상의 결정부를 가지는 제 1 도전형의 반도체층과,
적어도 상기 결정부의 상기 상면 위에 순차 적층된 적어도 활성층 및 제 2 도전형의 반도체층과,
상기 제 1 도전형의 반도체층과 전기적으로 접속된 제 1 전극과,
상기 결정부의 상기 상면 위의 상기 제 2 도전형의 반도체층 위에 설치되어, 상기 제 2 도전형의 반도체층과 전기적으로 접속된 제 2 전극을 가지는 복수의 반도체 발광소자가 집적된 집적형 반도체 발광장치.
기판 상에 제 1 도전형의 반도체층을 성장시키는 공정과,
상기 제 1 도전형의 반도체층 위에, 소정 형상의 에칭 마스크를 형성하는 공정과,
상기 에칭 마스크를 이용하여 상기 제 1 도전형의 반도체층을 소정의 깊이까지 에칭하는 것에 의해 기둥 형상 또는 뿔체 형상의 결정부를 형성하는 공정과,
적어도 상기 결정부 위에, 적어도 활성층 및 제 2 도전형의 반도체층을 순차 성장시키는 공정을 가지는 것을 특징으로 하는 집적형 반도체 발광장치의 제조방법.
1주면에, 이 주면에 대해서 거의 평행한 상면 및 이 주면에 대해서 거의 수직 또는 경사진 측면을 가지는 기둥 형상 또는 뿔체 형상의 결정부를 가지는 제 1 도전형의 반도체층과,
적어도 상기 결정부의 상기 상면 위에 순차 적층된 적어도 활성층 및 제 2 도전형의 반도체층과,
상기 제 1 도전형의 반도체층과 전기적으로 접속된 제 1 전극과,
상기 결정부의 상기 상면 위의 상기 제 2 도전형의 반도체층 위에 설치되어, 상기 제 2 도전형의 반도체층과 전기적으로 접속된 제 2 전극을 가지는 것을 특징으로 하는 복수의 반도체 발광소자가 집적된 화상 표시장치.
기판 상에 제 1 도전형의 반도체층을 성장시키는 공정과,
상기 제 1 도전형의 반도체층 위에 소정 형상의 에칭 마스크를 형성하는 공정과,
상기 에칭 마스크를 이용하여 상기 제 1 도전형의 반도체층을 소정의 깊이까지 에칭하는 것에 의해 기둥 형상 또는 뿔체 형상의 결정부를 형성하는 공정과,
적어도 상기 결정부 위에, 적어도 활성층 및 제 2 도전형의 반도체층을 순차 성장시키는 공정을 가지는 것을 특징으로 하는 화상 표시장치의 제조방법.
1주면에, 이 주면에 대해서 거의 평행한 상면 및 이 주면에 대해서 거의 수직 또는 경사진 측면을 가지는 기둥 형상 또는 뿔체 형상의 결정부를 가지는 제 1 도전형의 반도체층과,
적어도 상기 결정부의 상기 상면 위에 순차 적층된 적어도 활성층 및 제 2 도전형의 반도체층과,
상기 제 1 도전형의 반도체층과 전기적으로 접속된 제 1 전극과,
상기 결정부의 상기 상면 위의 상기 제 2 도전형의 반도체층 위에 설치되어, 상기 제 2 도전형의 반도체층과 전기적으로 접속된 제 2 전극을 가지는 것을 특징으로 하는 복수의 반도체 발광소자가 집적된 조명 장치.
기판 상에 제 1 도전형의 반도체층을 성장시키는 공정과,
상기 제 1 도전형의 반도체층 위에 소정 형상의 에칭 마스크를 형성하는 공정과,
상기 에칭 마스크를 이용하여 상기 제 1 도전형의 반도체층을 소정의 깊이까지 에칭하는 것에 의해 기둥 형상 또는 뿔체 형상의 결정부를 형성하는 공정과,
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