JPH02194519A - 複合半導体基板およびその製造方法 - Google Patents
複合半導体基板およびその製造方法Info
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- JPH02194519A JPH02194519A JP1199589A JP1199589A JPH02194519A JP H02194519 A JPH02194519 A JP H02194519A JP 1199589 A JP1199589 A JP 1199589A JP 1199589 A JP1199589 A JP 1199589A JP H02194519 A JPH02194519 A JP H02194519A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複合半導体基板に係り、特に半導体装置結晶よ
りなる基板または半導体単結晶層を形成した基板と、こ
れとは異種の半導体単結晶基板または半導体単結晶層を
設けた基板とを直接接合して構成した転位密度が極めて
低い複合半導体基板およびその製造方法に関する。
りなる基板または半導体単結晶層を形成した基板と、こ
れとは異種の半導体単結晶基板または半導体単結晶層を
設けた基板とを直接接合して構成した転位密度が極めて
低い複合半導体基板およびその製造方法に関する。
ＳｉやＧｅなどの半導体材料からなるデバイスと、Ｇａ
ＡｓやＩｎＰなどの化合物半導体材料からなるデバイス
を組合せ、光・電子集積回路を実現することを目的とし
て、ＳｉやＧｅなどの単結晶基板上に、該単結晶基板と
は異なるＧａＡｓ、ＩｎＰ、Ｚｎ５ｅなどの化合物半導
体の単結晶層を成長させた複合半導体基板が作製されて
いる。これらの複合半導体基板を用いて高性能な半導体
デバイスを実現するためには、化合物半導体の単結晶層
内の格子欠陥の少ないことが要求されている（アプライ
ド フィジックス レターズ、５３巻、２３号（１９８
８年）、第２２９３頁［Ａｐｐｌ、Ｐｈｙｓ、Ｌｅｔｔ
、 、 ｖｏｌ、５３． ＆２３（１９８８） 、 ｐ
、２２９３） ）。
ＡｓやＩｎＰなどの化合物半導体材料からなるデバイス
を組合せ、光・電子集積回路を実現することを目的とし
て、ＳｉやＧｅなどの単結晶基板上に、該単結晶基板と
は異なるＧａＡｓ、ＩｎＰ、Ｚｎ５ｅなどの化合物半導
体の単結晶層を成長させた複合半導体基板が作製されて
いる。これらの複合半導体基板を用いて高性能な半導体
デバイスを実現するためには、化合物半導体の単結晶層
内の格子欠陥の少ないことが要求されている（アプライ
ド フィジックス レターズ、５３巻、２３号（１９８
８年）、第２２９３頁［Ａｐｐｌ、Ｐｈｙｓ、Ｌｅｔｔ
、 、 ｖｏｌ、５３． ＆２３（１９８８） 、 ｐ
、２２９３） ）。
しかし、上記複合半導体基板においては、単結晶基板材
料と化合物半導体の東結晶層材料との間の格子常数およ
び熱膨張係数の相異から、格子不整合に起因する不整合
転位や熱応力に起因する転位発生のため、１０１′〜１
０１２ＣＩＴＩ−”程度の高密度の転位が単結晶層内に
存在するという問題があった。
料と化合物半導体の東結晶層材料との間の格子常数およ
び熱膨張係数の相異から、格子不整合に起因する不整合
転位や熱応力に起因する転位発生のため、１０１′〜１
０１２ＣＩＴＩ−”程度の高密度の転位が単結晶層内に
存在するという問題があった。
ここで、従来技術における代表的な一例として。
Ｓｉ単結晶基板上にＧａＡｓ単結晶層を形成した複合半
導体基板の例を挙げ、複合半導体基板に関する従来技術
の問題点を説明する。
導体基板の例を挙げ、複合半導体基板に関する従来技術
の問題点を説明する。
第４図に、従来の複合半導体基板の構成例を示すもので
、界面３および単結晶成長層２内における転位密度を示
す。従来は、Ｓｉなどのｍ結晶基板１上に、有機金属気
相成長（ＯＭＶＰＥ）法などの方法で、ＧａＡｓなとの
単結晶成長層２を、成長温度７００℃程度で形成してい
た。しかし、従来法においては単結晶基板１と単結晶成
長層２との格子常数が異なるため、格子不整合に起因す
る不整合転位が発生し、単結晶基板１と単結晶成長層２
との界面３に１．０”ＣＩ＋−２程度の高密度の転位が
存在するという問題があった。また、単結晶基板１と星
結晶成長層２との熱膨張係数が異なるため、熱応力に起
因する転位発生のため、単結晶成長層２内には１０″ａ
１１−２程度の高密度の転位が生じるという問題があっ
た。
、界面３および単結晶成長層２内における転位密度を示
す。従来は、Ｓｉなどのｍ結晶基板１上に、有機金属気
相成長（ＯＭＶＰＥ）法などの方法で、ＧａＡｓなとの
単結晶成長層２を、成長温度７００℃程度で形成してい
た。しかし、従来法においては単結晶基板１と単結晶成
長層２との格子常数が異なるため、格子不整合に起因す
る不整合転位が発生し、単結晶基板１と単結晶成長層２
との界面３に１．０”ＣＩ＋−２程度の高密度の転位が
存在するという問題があった。また、単結晶基板１と星
結晶成長層２との熱膨張係数が異なるため、熱応力に起
因する転位発生のため、単結晶成長層２内には１０″ａ
１１−２程度の高密度の転位が生じるという問題があっ
た。
第３図に、従来のＧａＡｓ／Ｓｉからなる複合半導体基
板を用いて作製したＧａＡｓ／Ｓｉ光ダイオードの分光
感度特性を破線で示す。上記単結晶基板１と単結晶成長
層の界面３および単結晶成長層２内における高密度の転
位発生のため、ＧａＡｓ／Ｓｉ光ダイオードの収集効率
が低く、界面３および単結晶成長層２内の転位密度の低
減が必要であり、これの改善が強く望まれていた。
板を用いて作製したＧａＡｓ／Ｓｉ光ダイオードの分光
感度特性を破線で示す。上記単結晶基板１と単結晶成長
層の界面３および単結晶成長層２内における高密度の転
位発生のため、ＧａＡｓ／Ｓｉ光ダイオードの収集効率
が低く、界面３および単結晶成長層２内の転位密度の低
減が必要であり、これの改善が強く望まれていた。
上述したごとく、従来技術による複合半導体基板は、単
結晶基板材料と化合物半導体などの単結晶層材料との間
の格子常数および熱膨張係数の相異から、格子不整合に
起因する不整合転位や熱応力に起因する転位発生のため
に、１０８〜１０”ａｍ−”程度の高密度の転位が界面
および単結晶層内に存在するという問題があった。
結晶基板材料と化合物半導体などの単結晶層材料との間
の格子常数および熱膨張係数の相異から、格子不整合に
起因する不整合転位や熱応力に起因する転位発生のため
に、１０８〜１０”ａｍ−”程度の高密度の転位が界面
および単結晶層内に存在するという問題があった。
本発明の目的は、上記従来技術における問題点を解消し
、転位密度の極めて少ない接合界面特性に優れた半導体
単結晶成長層を有する複合半導体基板および、それを容
易に製造する方法を提供することにある。
、転位密度の極めて少ない接合界面特性に優れた半導体
単結晶成長層を有する複合半導体基板および、それを容
易に製造する方法を提供することにある。
上記本発明の課題を達成するために１本発明の複合半導
体基板は、Ｓｉ、Ｇｅに代表される元素の周期表■族の
元素、ＧａＡｓ、ＩｎＰに代表されるｍ−ｖ族の化合物
半導体、ＺｎＳｅ、ＺｎＳＳｅに代表される■−■族の
化合物半導体のうちより選択される少なくとも１種の元
素または化合物半導体の単結晶よりなる基板、もしくは
上記元素または化合物半導体の単結晶成長層を設けた第
１の基板面と、上記第１の基板とは構成元素または元素
の構成比の異なる上記■族の元素、ＩＩＩ−■族の化合
物半導体、ｎ−ｖｒ族の化合物半導体のうちより選択さ
れる少なくとも１種の元素または化合物半導体の単結晶
よりなる基板、もしくは上記元素または化合物半導体の
単結晶成長層を設けた第２０基板面とを、転位発生の臨
界温度以下の温度で直接接合して構成するものである。
体基板は、Ｓｉ、Ｇｅに代表される元素の周期表■族の
元素、ＧａＡｓ、ＩｎＰに代表されるｍ−ｖ族の化合物
半導体、ＺｎＳｅ、ＺｎＳＳｅに代表される■−■族の
化合物半導体のうちより選択される少なくとも１種の元
素または化合物半導体の単結晶よりなる基板、もしくは
上記元素または化合物半導体の単結晶成長層を設けた第
１の基板面と、上記第１の基板とは構成元素または元素
の構成比の異なる上記■族の元素、ＩＩＩ−■族の化合
物半導体、ｎ−ｖｒ族の化合物半導体のうちより選択さ
れる少なくとも１種の元素または化合物半導体の単結晶
よりなる基板、もしくは上記元素または化合物半導体の
単結晶成長層を設けた第２０基板面とを、転位発生の臨
界温度以下の温度で直接接合して構成するものである。
そして１本発明の複合半導体基板の製造方法の基本とす
る要件は、上記の元素または化合物半導体によって、第
１の基板および第２の基板を作製し、上記第１の基板面
と第２の基板面を清浄化処理した後、４５０℃以下の温
度で直接接合するか、あるいは両法板面を清浄化処理し
た後、直接接合して４５０℃以下の温度で熱処理を施す
ところにある。
る要件は、上記の元素または化合物半導体によって、第
１の基板および第２の基板を作製し、上記第１の基板面
と第２の基板面を清浄化処理した後、４５０℃以下の温
度で直接接合するか、あるいは両法板面を清浄化処理し
た後、直接接合して４５０℃以下の温度で熱処理を施す
ところにある。
ここで１本発明の複合半導体基板の基本的構成例を第１
図（ａ）に示す。表面を清浄化したＳｉあるいはＧｅか
らなる第１の単結晶基板１と、該第１の基板とは異種の
Ｇ ａ Ａ、 ｓやＩｎＰなどの元素の周期表■族と■
族の元素よりなる化合物半導体や、Ｚｎ５ｅなどの■族
と■族の元素よりなる化合物半導体で構成される単結晶
成長層２′、あるいはこれら■−■族、ＩＩ−ＶＩ族化
合物半導体よりなる貼結晶基板４′からなる第２の単結
晶基板の表面を清浄化した後、温度４５０℃以下で清浄
な雰囲気下で直接接合するか、または直接接合した後に
４５０℃以下の温度で熱処理を施すことにより、本発明
の複合半導体基板を得ることができる。
図（ａ）に示す。表面を清浄化したＳｉあるいはＧｅか
らなる第１の単結晶基板１と、該第１の基板とは異種の
Ｇ ａ Ａ、 ｓやＩｎＰなどの元素の周期表■族と■
族の元素よりなる化合物半導体や、Ｚｎ５ｅなどの■族
と■族の元素よりなる化合物半導体で構成される単結晶
成長層２′、あるいはこれら■−■族、ＩＩ−ＶＩ族化
合物半導体よりなる貼結晶基板４′からなる第２の単結
晶基板の表面を清浄化した後、温度４５０℃以下で清浄
な雰囲気下で直接接合するか、または直接接合した後に
４５０℃以下の温度で熱処理を施すことにより、本発明
の複合半導体基板を得ることができる。
また５本発明の複合半導体基板は５第１図（ｂ）に示す
ごとく、ＧａＡｓやＩｎＰなどの■−■族の化合物半導
体あるいはＺｎ５ｅなどのＩＩ−ＶＩ族の化合物半導体
からなる第１の単結晶基板４の表面を清浄化した後、上
記第１の単結晶基板とは構成元素の異なる■−■族化合
物半導体やＴＩ−ＶＩ族化合物半導体で構成される単結
晶成長層２′、あるいはそれらの単結晶基板４′からな
る第２の単結晶基板の表面を清浄化し、温度４５０℃以
下で直接接合するか、あるいは直接接合した後４５０℃
以下の温度で熱処理することにより得られる。
ごとく、ＧａＡｓやＩｎＰなどの■−■族の化合物半導
体あるいはＺｎ５ｅなどのＩＩ−ＶＩ族の化合物半導体
からなる第１の単結晶基板４の表面を清浄化した後、上
記第１の単結晶基板とは構成元素の異なる■−■族化合
物半導体やＴＩ−ＶＩ族化合物半導体で構成される単結
晶成長層２′、あるいはそれらの単結晶基板４′からな
る第２の単結晶基板の表面を清浄化し、温度４５０℃以
下で直接接合するか、あるいは直接接合した後４５０℃
以下の温度で熱処理することにより得られる。
さらに、本発明の複合半導体基板は、第１図（ｃ）に示
すごとく、上記単結晶基板１．４からなる第１の単結晶
基板あるいは単結晶成長Ｆ！Ｊ２’あるいはそれらの単
結晶基板４′からなる第２の単結晶基板の一方または両
方に、相対するＩｔ結晶基板あるいは単結晶成長層に格
子常数が近似した半導体薄膜Ｍ（ａａｐなど）５．ある
いは相対する単結晶基板材料からなる半導体極薄膜層（
Ｓｉ、Ｇ ｃ 、 Ｇ ａ Ａ ｓ、ＩｎＰ、Ｚｎ５ｅ
など）６を形成させた後、直接接合することにより得ら
れる。
すごとく、上記単結晶基板１．４からなる第１の単結晶
基板あるいは単結晶成長Ｆ！Ｊ２’あるいはそれらの単
結晶基板４′からなる第２の単結晶基板の一方または両
方に、相対するＩｔ結晶基板あるいは単結晶成長層に格
子常数が近似した半導体薄膜Ｍ（ａａｐなど）５．ある
いは相対する単結晶基板材料からなる半導体極薄膜層（
Ｓｉ、Ｇ ｃ 、 Ｇ ａ Ａ ｓ、ＩｎＰ、Ｚｎ５ｅ
など）６を形成させた後、直接接合することにより得ら
れる。
第２図に、本発明の複合半導体基板における界面３およ
び単結晶成長Ｍ２′内の転位密度を、従来の複合半導体
基板の転位密度と比較して示す。
び単結晶成長Ｍ２′内の転位密度を、従来の複合半導体
基板の転位密度と比較して示す。
ここでは、第１の基板Ｓｉと第２の基板ＧａＡｓからな
る複合半導体基板の場合を例にして説明する。
る複合半導体基板の場合を例にして説明する。
従来技術においては、単結晶基板１と単結晶成長１ａ２
との格子常数が異なるため、格子不整合に起因する不整
合転位が発生し２．Ｊ１結晶基板１．と単結晶成長Ｍ２
との界面３には、１０１１０ｌ２”程度の高密度の転位
が存在していた。また、単結晶基板１と単結晶成長層２
との熱膨張係数が異なり、かつ結晶成長温度が７００℃
と高く、そのため熱応力に起因する転位が発生し、単結
晶成長層２には１０１１ａ１１””程度の高密度の転位
が存在するという問題があった。これに対して１本発明
の複合半導体基板は、第１の基板である単結晶基板］と
第２の基板である単結晶成長層２′ との両接合面を清
浄化して直接接合しており、主として転位発生が問題と
なるＧ ａ Ａｓ単結晶の転位発生に係わる臨界温度４
５０℃よりも接合温度が低いため、熱応力に起因する転
位発生がほとんど生じないという特徴を有している。ま
た、単結晶基板】と単結晶成長層２′との格子常数の差
に起因する不整合転位も接合温度が低いために、転位の
伝播がほとんどなく、不整合転位は界面３から数原子層
以内に伝播を制限することができる。
との格子常数が異なるため、格子不整合に起因する不整
合転位が発生し２．Ｊ１結晶基板１．と単結晶成長Ｍ２
との界面３には、１０１１０ｌ２”程度の高密度の転位
が存在していた。また、単結晶基板１と単結晶成長層２
との熱膨張係数が異なり、かつ結晶成長温度が７００℃
と高く、そのため熱応力に起因する転位が発生し、単結
晶成長層２には１０１１ａ１１””程度の高密度の転位
が存在するという問題があった。これに対して１本発明
の複合半導体基板は、第１の基板である単結晶基板］と
第２の基板である単結晶成長層２′ との両接合面を清
浄化して直接接合しており、主として転位発生が問題と
なるＧ ａ Ａｓ単結晶の転位発生に係わる臨界温度４
５０℃よりも接合温度が低いため、熱応力に起因する転
位発生がほとんど生じないという特徴を有している。ま
た、単結晶基板】と単結晶成長層２′との格子常数の差
に起因する不整合転位も接合温度が低いために、転位の
伝播がほとんどなく、不整合転位は界面３から数原子層
以内に伝播を制限することができる。
この結果を第２図に示す。図において、第２の基板であ
るＧ ａ Ａ ｓよりなる単結晶成長層２′内の転位密
度を約１０’ａｎ−”以下に低減することができ、従来
技術に比べて３桁以上の転位密度の低減が可能となる。
るＧ ａ Ａ ｓよりなる単結晶成長層２′内の転位密
度を約１０’ａｎ−”以下に低減することができ、従来
技術に比べて３桁以上の転位密度の低減が可能となる。
かつ界面３の不整合転位も数原子層内に転位の伝播を閉
じ込めることができている。もちろん、第１の基板がＳ
ｉの場合には、転位発生の臨界温度が極めて高いため、
８４層内での転位発生はほとんどない。さらに、ＧａＡ
ｓ単結晶成長層２′側にＧａＰなどのＳｉに格子常数の
近い化合物半導体薄膜層５を形成した後、直接接合する
ことによ−、）で、界面３の不整合転位密度を低減する
ことも可能である６本発明による複合半導体基板におい
ては、低転位密度の特徴の他、複合半導体基板の製造方
法が簡易であり、かつ作製時間も従来法に比べて短いと
いう特徴を有している。
じ込めることができている。もちろん、第１の基板がＳ
ｉの場合には、転位発生の臨界温度が極めて高いため、
８４層内での転位発生はほとんどない。さらに、ＧａＡ
ｓ単結晶成長層２′側にＧａＰなどのＳｉに格子常数の
近い化合物半導体薄膜層５を形成した後、直接接合する
ことによ−、）で、界面３の不整合転位密度を低減する
ことも可能である６本発明による複合半導体基板におい
ては、低転位密度の特徴の他、複合半導体基板の製造方
法が簡易であり、かつ作製時間も従来法に比べて短いと
いう特徴を有している。
以下に本発明の一実施例を挙げ１図面に基づいて、さら
に詳細に説明する。
に詳細に説明する。
（実施例 １）
本実施例においては、第１図（ａ）に示すＧａＡｓ−８
ｊからなる複合半導体基板を例示し、その製造方法につ
いて説明する。Ｓ１単結晶基板１とＧ ａ Ａ ｓ Ｉ
ｆ＋−結晶基板４とを高真空装置内に装填し。
ｊからなる複合半導体基板を例示し、その製造方法につ
いて説明する。Ｓ１単結晶基板１とＧ ａ Ａ ｓ Ｉ
ｆ＋−結晶基板４とを高真空装置内に装填し。
ト記５ｉ−ｉｐ−結晶基板１およびＧ ａ 、Ａ ｓ低
結晶基板４の表面酸化膜を除去した後、直接接合させた
。室温で接合した場合は、接合部の引張り強度が１０ｋ
ｇ／ｄ程度であったが、接合した後に４００℃で熱処理
を施したところ５０ｋｇ／ｆｆｌ程度に引張り強度が向
−ヒし、、良好な強度特性を有する複合半導体基板が得
られた。また、直接接合させる場合の温度を高めるか、
あるいは加重をかけることによっても接着強度が向上で
きることを確認した。本発明に基づ（ＧａＡｓ−８ｉか
らなる複合半導体基板のＧ３Ａｓ単結晶基板４内および
界面３の転位密度を透過電子線顕微鏡やエッチピット評
価法で調べたところ、第２図に示すように、ＧａＡｓ単
結晶基板４内の転位密度は１０’■″２以下で、不整合
転位は界面３から数原子層内に閉じ込められていること
が確認された。そして、従来技術に比べて約３桁以上の
転位密度の低減をはかることができ、顕著な効果が認め
られた。
結晶基板４の表面酸化膜を除去した後、直接接合させた
。室温で接合した場合は、接合部の引張り強度が１０ｋ
ｇ／ｄ程度であったが、接合した後に４００℃で熱処理
を施したところ５０ｋｇ／ｆｆｌ程度に引張り強度が向
−ヒし、、良好な強度特性を有する複合半導体基板が得
られた。また、直接接合させる場合の温度を高めるか、
あるいは加重をかけることによっても接着強度が向上で
きることを確認した。本発明に基づ（ＧａＡｓ−８ｉか
らなる複合半導体基板のＧ３Ａｓ単結晶基板４内および
界面３の転位密度を透過電子線顕微鏡やエッチピット評
価法で調べたところ、第２図に示すように、ＧａＡｓ単
結晶基板４内の転位密度は１０’■″２以下で、不整合
転位は界面３から数原子層内に閉じ込められていること
が確認された。そして、従来技術に比べて約３桁以上の
転位密度の低減をはかることができ、顕著な効果が認め
られた。
このようにして作製したＧａＡｓ−５ｉ光ダイオードの
分光１ε度特性を測定したところ、第３図に従来技術と
比較して示すごとく、本発明の方法により作製したＧａ
Ａｓ−３ｉ光ダイオードは収隼効率は高く、かつＧａＡ
ｓ単結晶基板４内の転位密度を低くすることができ、界
面３の不整合転位の悪影響も著しく軽減されていること
が分かる。
分光１ε度特性を測定したところ、第３図に従来技術と
比較して示すごとく、本発明の方法により作製したＧａ
Ａｓ−３ｉ光ダイオードは収隼効率は高く、かつＧａＡ
ｓ単結晶基板４内の転位密度を低くすることができ、界
面３の不整合転位の悪影響も著しく軽減されていること
が分かる。
（実施例 ２）
本実施例においては、第３図（ｃ）に示すＧ３Ａｓ−３
ｉからなる複合半導体基板を例示し、その製造方法につ
いて説明する。Ｓｉ単結晶基板１と。
ｉからなる複合半導体基板を例示し、その製造方法につ
いて説明する。Ｓｉ単結晶基板１と。
Ｇ ａ Ａ ｓ単結晶基板４」二に、Ｓｉの膜厚が５０
人程度の半導体極薄膜層６を形成したものとを、クリー
ン度の高いクリーンルーム内で、上記Ｓｉ単結晶基扱１
とＳＬ半導体極薄膜層６の表面酸化膜を除去しまた後、
直接接合させた。その後４００℃で熱処理を施し、たと
ころ、Ｓｏ ｋｇ、／ ａ＆程度の引張り強度が得らｔ
ｂ 、良６−１′−な強度特性を有する複合半導体基板
が得られた１本実施例において作製したＧａＡｓ−８１
からなる複合半導体基板のＧ ａ Ａ、 ｓ単結晶基板
４内および界面３の転位密度を透過電子線顕微鏡やエッ
チビットｉｆｆ価法でご）べたところ、第２図に示すよ
うに、Ｇ ａ Ａ ｓ単結晶基板・・１内の・昧位密９
度は１０’Ｇ１１−２以下で、不整合転位は界面３から
数７１５（子層内に閉し込めｉ、：１．ｔｂていること
が確認さ執た。ま、さ５従末技術に比べて約３桁以上の
転位密度の低；・戒をはかるごとができ、顕著な効果が
詔められた。
人程度の半導体極薄膜層６を形成したものとを、クリー
ン度の高いクリーンルーム内で、上記Ｓｉ単結晶基扱１
とＳＬ半導体極薄膜層６の表面酸化膜を除去しまた後、
直接接合させた。その後４００℃で熱処理を施し、たと
ころ、Ｓｏ ｋｇ、／ ａ＆程度の引張り強度が得らｔ
ｂ 、良６−１′−な強度特性を有する複合半導体基板
が得られた１本実施例において作製したＧａＡｓ−８１
からなる複合半導体基板のＧ ａ Ａ、 ｓ単結晶基板
４内および界面３の転位密度を透過電子線顕微鏡やエッ
チビットｉｆｆ価法でご）べたところ、第２図に示すよ
うに、Ｇ ａ Ａ ｓ単結晶基板・・１内の・昧位密９
度は１０’Ｇ１１−２以下で、不整合転位は界面３から
数７１５（子層内に閉し込めｉ、：１．ｔｂていること
が確認さ執た。ま、さ５従末技術に比べて約３桁以上の
転位密度の低；・戒をはかるごとができ、顕著な効果が
詔められた。
以−ｈの実施例においでは、第１０基扱とし、［Ｓｉ単
結晶を、第２の基板として、ＧａＡＳなどの■−■族化
合物半導体を用いた場合について説明したが、第２の基
板としてＩｎＰなどの他のｍ−■族化合物半導体や、Ｉ
ｎＧａＡｓ、ＩｎＧａＡｓＰなどの三元や四元混晶半導
体、Ｚｎ５ｅやＺｎＳＳｅなどの１ｌ−ＶＩ族化合物半
導体にも同様に適用することができる。また、第１の基
板としてはＳｉ単結晶に限らず、Ｇｅの他に、Ｇ ａ
Ａ ｓやＩｎＰなどの■１−■族化合物半導体、ＩｎＧ
ａＡｓやＩｎＧａＡｓＰ等の三元や四ん混晶半導体、Ｚ
ｎ５ｅやＺｎ５ＳＣなどのＩＩ−ＶＩ族化合物半導体に
おいても同様に適用できることを確認している。
結晶を、第２の基板として、ＧａＡＳなどの■−■族化
合物半導体を用いた場合について説明したが、第２の基
板としてＩｎＰなどの他のｍ−■族化合物半導体や、Ｉ
ｎＧａＡｓ、ＩｎＧａＡｓＰなどの三元や四元混晶半導
体、Ｚｎ５ｅやＺｎＳＳｅなどの１ｌ−ＶＩ族化合物半
導体にも同様に適用することができる。また、第１の基
板としてはＳｉ単結晶に限らず、Ｇｅの他に、Ｇ ａ
Ａ ｓやＩｎＰなどの■１−■族化合物半導体、ＩｎＧ
ａＡｓやＩｎＧａＡｓＰ等の三元や四ん混晶半導体、Ｚ
ｎ５ｅやＺｎ５ＳＣなどのＩＩ−ＶＩ族化合物半導体に
おいても同様に適用できることを確認している。
以上詳細に説明したごとく、本発明の複合゛ト導体基板
およびその製造方法は、設定の複数の半導体単結晶部板
表面を清浄化しまた後２４５０℃以下の温度で直接接合
するか、あるいは直接接合した後４５０℃以下の温度で
熱処理を施すことにより、半導体単結晶内および接合界
面の転位密度を２３桁以上大１に低減することができ、
かつ従来技術に比八で処理温度が低く、複合半導体基板
の（１製工程が簡易であることから、製造時間の短縮を
はかることができるなどの顕著な効果がある。したがっ
て、本発明の複合半導体基板は、低価格、軽量、大口径
、高強度、高熱伝導率の基板として、各種光デバイス、
電子デバイスや光集積回路、光・電」４集積回路などへ
好適に用いることができる。
およびその製造方法は、設定の複数の半導体単結晶部板
表面を清浄化しまた後２４５０℃以下の温度で直接接合
するか、あるいは直接接合した後４５０℃以下の温度で
熱処理を施すことにより、半導体単結晶内および接合界
面の転位密度を２３桁以上大１に低減することができ、
かつ従来技術に比八で処理温度が低く、複合半導体基板
の（１製工程が簡易であることから、製造時間の短縮を
はかることができるなどの顕著な効果がある。したがっ
て、本発明の複合半導体基板は、低価格、軽量、大口径
、高強度、高熱伝導率の基板として、各種光デバイス、
電子デバイスや光集積回路、光・電」４集積回路などへ
好適に用いることができる。
さらに１本発明の複合半導体基板の接合界面特性が優れ
ているため、ｐｎ制御が難しかった半導体材料からなる
ペテロ接合デバイスの実現も期待でき、例人ば、’；１
Ｃ−ＺｎＳｐによるｈ色発光素ηの実現が期待される。
ているため、ｐｎ制御が難しかった半導体材料からなる
ペテロ接合デバイスの実現も期待でき、例人ば、’；１
Ｃ−ＺｎＳｐによるｈ色発光素ηの実現が期待される。
第１図（ａ）、（ｂ）、（０）は本発明の複合半導体１
゜（仮のＩＬ本的構成の一例を示す模式図、第２図は本
発明の実施例１．２において例示した複合半導体基板の
界面およびｍ結晶成長層内の転位密度を従来技術と比較
して示すグラフ、第３図は実施例１の複合半導体を用い
て作製した光ダイオードの分光感度特性を従来技術と比
較して示すグラフ、第４図は従来技術による複合”Ｉｊ
： Ｌ＃休紙基板構成を示す模式図である。 １・・星結晶基板（Ｓｉ、Ｇｅなど゛）二２．２′・・
単結晶成長層（Ｇａｉ〜ｓ、ＩｎＰ、Ｚｎ５ｅなど） ３・・界面 ４、−１’ −＝ 毘結晶基板（ＧａＡｓ、ＩｎＰ、Ｚ
ｎ５ｐなど） ５・・化合物半導体薄膜層（Ｇ ａ Ｐなと）６・・・
半導体極薄膜ｆｉ （Ｓｉ、 Ｇｅ、 Ｇｉ＋Ａｓ、
ｒｎＰＺｎＳｅなど）
゜（仮のＩＬ本的構成の一例を示す模式図、第２図は本
発明の実施例１．２において例示した複合半導体基板の
界面およびｍ結晶成長層内の転位密度を従来技術と比較
して示すグラフ、第３図は実施例１の複合半導体を用い
て作製した光ダイオードの分光感度特性を従来技術と比
較して示すグラフ、第４図は従来技術による複合”Ｉｊ
： Ｌ＃休紙基板構成を示す模式図である。 １・・星結晶基板（Ｓｉ、Ｇｅなど゛）二２．２′・・
単結晶成長層（Ｇａｉ〜ｓ、ＩｎＰ、Ｚｎ５ｅなど） ３・・界面 ４、−１’ −＝ 毘結晶基板（ＧａＡｓ、ＩｎＰ、Ｚ
ｎ５ｐなど） ５・・化合物半導体薄膜層（Ｇ ａ Ｐなと）６・・・
半導体極薄膜ｆｉ （Ｓｉ、 Ｇｅ、 Ｇｉ＋Ａｓ、
ｒｎＰＺｎＳｅなど）
Claims (1)
- 【特許請求の範囲】 １、Ｓｉ、Ｇｅに代表される元素の周期表IV族の元素、
ＧａＡｓ、ＩｎＰに代表されるIII−Ｖ族の化合物半導
体、ＺｎＳｅ、ＺｎＳＳｅに代表されるII−VI族の化合
物半導体のうちより選択される少なくとも１種の元素ま
たは化合物半導体の単結晶よりなる基板、もしくは上記
元素または化合物半導体の単結晶成長層を設けた第１の
基板面と、上記第１の基板とは構成元素の異なる上記I
V族の元素、III−Ｖ族の化合物半導体、II−VI族の化合
物半導体のうちより選択される少なくとも１種の元素ま
たは化合物半導体の単結晶よりなる基板、もしくは上記
元素または化合物半導体の単結晶成長層を設けた第２の
基板面とを、転位発生の臨界温度以下の温度で直接接合
して構成したことを特徴とする複合半導体基板。 ２、Ｓｉ、Ｇｅに代表される元素の周期表IV族の元素、
ＧａＡｓ、ＩｎＰに代表されるIII−Ｖ族の化合物半導
体、ＺｎＳｅ、ＺｎＳＳｅに代表されるII−VI族の化合
物半導体のうちより選択される少なくとも１種の元素ま
たは化合物半導体の単結晶よりなる基板、もしくは上記
元素または化合物半導体の単結晶成長層を設けた第１の
基板と、上記第１の基板とは構成元素の異なる上記IV族
の元素、III−Ｖ族の化合物半導体、II−VI族の化合物
半導体のうちより選択される少なくとも１種の元素また
は化合物半導体の単結晶よりなる基板、もしくは上記元
素または化合物半導体の単結晶成長層を設けた第２の基
板を作製し、上記第１の基板面と第２の基板面を清浄化
処理して、４５０℃以下の温度で直接接合するか、もし
くは上記清浄化処理して直接接合した後に、４５０℃以
下の温度で熱処理を施すことを特徴とする複合半導体基
板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1199589A JPH02194519A (ja) | 1989-01-23 | 1989-01-23 | 複合半導体基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1199589A JPH02194519A (ja) | 1989-01-23 | 1989-01-23 | 複合半導体基板およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02194519A true JPH02194519A (ja) | 1990-08-01 |
Family
ID=11793167
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1199589A Pending JPH02194519A (ja) | 1989-01-23 | 1989-01-23 | 複合半導体基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02194519A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349731A (ja) * | 1993-06-03 | 1994-12-22 | Nec Corp | 複合型半導体積層構造の製造方法 |
| JPH07142386A (ja) * | 1993-11-17 | 1995-06-02 | Hitachi Ltd | 半導体基板、半導体装置及びそれらの製造方法 |
| US5728623A (en) * | 1994-03-16 | 1998-03-17 | Nec Corporation | Method of bonding a III-V group compound semiconductor layer on a silicon substrate |
| FR2834123A1 (fr) * | 2001-12-21 | 2003-06-27 | Soitec Silicon On Insulator | Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report |
| JP2004506336A (ja) * | 2000-08-04 | 2004-02-26 | アンバーウェーブ システムズ コーポレイション | モノリシックｏｅｉｃ用埋め込み光電子材料を備えたシリコンウエハ |
| JP2006066782A (ja) * | 2004-08-30 | 2006-03-09 | Kyoto Univ | 半導体放射線検出器 |
| US8480944B2 (en) | 2010-12-09 | 2013-07-09 | E I Du Pont De Nemours And Company | Quaternary chalcogenide wafers |
| US8530331B2 (en) | 2006-04-10 | 2013-09-10 | Commissariat A L'energie Atomique | Process for assembling substrates with low-temperature heat treatments |
| US8709657B2 (en) | 2010-12-09 | 2014-04-29 | E I Du Pont De Nemours And Company | Quaternary chalcogenide wafers |
| US9418841B2 (en) | 2014-12-30 | 2016-08-16 | International Business Machines Corporation | Type III-V and type IV semiconductor device formation |
-
1989
- 1989-01-23 JP JP1199589A patent/JPH02194519A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06349731A (ja) * | 1993-06-03 | 1994-12-22 | Nec Corp | 複合型半導体積層構造の製造方法 |
| JPH07142386A (ja) * | 1993-11-17 | 1995-06-02 | Hitachi Ltd | 半導体基板、半導体装置及びそれらの製造方法 |
| US5728623A (en) * | 1994-03-16 | 1998-03-17 | Nec Corporation | Method of bonding a III-V group compound semiconductor layer on a silicon substrate |
| US6030884A (en) * | 1994-03-16 | 2000-02-29 | Nec Corporation | Method of bonding a III-V group compound semiconductor layer on a silicon substrate |
| US6191006B1 (en) | 1994-03-16 | 2001-02-20 | Nec Corporation | Method of bonding a III-V group compound semiconductor layer on a silicon substrate |
| JP2004506336A (ja) * | 2000-08-04 | 2004-02-26 | アンバーウェーブ システムズ コーポレイション | モノリシックｏｅｉｃ用埋め込み光電子材料を備えたシリコンウエハ |
| EP1324385A2 (fr) * | 2001-12-21 | 2003-07-02 | S.O.I. Tec Silicon on Insulator Technologies | Procédé de report de couches minces semi-conductrices et procéde d'obtention d'une plaquette donneuse pour un tel procédé de report |
| EP1324385A3 (fr) * | 2001-12-21 | 2003-09-17 | S.O.I. Tec Silicon on Insulator Technologies | Procédé de report de couches minces semi-conductrices et procéde d'obtention d'une plaquette donneuse pour un tel procédé de report |
| FR2834123A1 (fr) * | 2001-12-21 | 2003-06-27 | Soitec Silicon On Insulator | Procede de report de couches minces semi-conductrices et procede d'obtention d'une plaquette donneuse pour un tel procede de report |
| US6815309B2 (en) | 2001-12-21 | 2004-11-09 | S.O.I.Tec Silicon On Insulator Technologies S.A. | Support-integrated donor wafers for repeated thin donor layer separation |
| US6908828B2 (en) | 2001-12-21 | 2005-06-21 | S.O.I. Tec Silicon On Insulator Technologies S.A. | Support-integrated donor wafers for repeated thin donor layer separation |
| JP2006066782A (ja) * | 2004-08-30 | 2006-03-09 | Kyoto Univ | 半導体放射線検出器 |
| US8530331B2 (en) | 2006-04-10 | 2013-09-10 | Commissariat A L'energie Atomique | Process for assembling substrates with low-temperature heat treatments |
| US8480944B2 (en) | 2010-12-09 | 2013-07-09 | E I Du Pont De Nemours And Company | Quaternary chalcogenide wafers |
| US8709657B2 (en) | 2010-12-09 | 2014-04-29 | E I Du Pont De Nemours And Company | Quaternary chalcogenide wafers |
| US9418841B2 (en) | 2014-12-30 | 2016-08-16 | International Business Machines Corporation | Type III-V and type IV semiconductor device formation |
| US9520328B2 (en) | 2014-12-30 | 2016-12-13 | International Business Machines Corporation | Type III-V and type IV semiconductor device formation |
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