JP2017112324A - 貼り合わせウェーハの製造方法および貼り合わせウェーハ - Google Patents
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Abstract
【課題】デバイス形成領域の結晶性が高い貼り合わせウェーハを製造することができる方法および貼り合わせウェーハを提供する。
【解決手段】化合物半導体からなる活性層用ウェーハ１１の表面１１Ａに分子イオン１５を照射し、活性層用ウェーハ１１の内部に欠陥領域１６を形成する分子イオン照射工程と、活性層用ウェーハ１１とシリコンからなる支持基板用ウェーハ１２とを活性層用ウェーハ１１の欠陥領域１６側表面１１Ａを介して貼り合わせる貼り合わせ工程と、貼り合わせた活性層用ウェーハ１１および支持基板用ウェーハ１２に対して熱処理を施して、欠陥領域１６で劈開して活性層用ウェーハ１１の一部１１Ｂを剥離する剥離熱処理工程と、支持基板用ウェーハ１２上の活性層用ウェーハ１１の残部１１Ｃの上に、上記化合物半導体をエピタキシャル成長させてエピタキシャル層１３を形成するエピタキシャル層形成工程とを有する。
【選択図】図１
【解決手段】化合物半導体からなる活性層用ウェーハ１１の表面１１Ａに分子イオン１５を照射し、活性層用ウェーハ１１の内部に欠陥領域１６を形成する分子イオン照射工程と、活性層用ウェーハ１１とシリコンからなる支持基板用ウェーハ１２とを活性層用ウェーハ１１の欠陥領域１６側表面１１Ａを介して貼り合わせる貼り合わせ工程と、貼り合わせた活性層用ウェーハ１１および支持基板用ウェーハ１２に対して熱処理を施して、欠陥領域１６で劈開して活性層用ウェーハ１１の一部１１Ｂを剥離する剥離熱処理工程と、支持基板用ウェーハ１２上の活性層用ウェーハ１１の残部１１Ｃの上に、上記化合物半導体をエピタキシャル成長させてエピタキシャル層１３を形成するエピタキシャル層形成工程とを有する。
【選択図】図１
Description
本発明は貼り合わせウェーハの製造方法および貼り合わせウェーハに関し、特に、従来よりも結晶性の高いデバイス形成領域を有する貼り合わせウェーハを製造することができる方法および貼り合わせウェーハに関する。
従来、数百ボルト以上の耐圧が必要なパワーデバイスにおいて、例えば、窒化ガリウム（ＧａＮ）や炭化シリコン（ＳｉＣ）等のワイドバンドギャップ半導体のウェーハが使用されている。
これらパワーデバイスには、縦型構造と横型構造の２種類の構造があり、縦型構造はＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）デバイスであり、横型構造はＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）デバイスである。ここで、横型構造を用いる場合、デバイス形成領域は、ウェーハ表面から１０μｍ以内までの領域であり、デバイス形成領域以外は、土台としての機能しか果たさない。
近年、基板材料の低コスト化を目的として、スマートカット技術を用いた貼り合せ技術を用いて、安い基板（例えば、シリコンウェーハ）にワイドバンドギャップ半導体基板（例えば、ＧａＮウェーハ）をヘテロ接合する方法が用いられている。このスマートカット技術は、活性層用ウェーハの表面に対して、水素イオンを５×１０１６ｃｍ−２以上の高ドーズ量で注入して欠陥領域を形成し、活性層用ウェーハと支持基板用ウェーハとを、活性層用ウェーハの欠陥領域側の表面を介して貼り合わせた後、欠陥領域にて活性層用ウェーハの一部を剥離する技術である。
例えば、特許文献１には、上記スマートカット技術を用いて、不純物濃度の低い結晶欠陥の少ないＳｉＣ種基板の表面にスマートカット層（欠陥領域）を設け、その表面と不純物濃度の高い結晶欠陥の多いＳｉＣベース基板の表面とを貼り合わせた後、スマートカット層で劈開して基板を分離し、続いてＳｉＣ膜をホモエピタキシャル成長させることにより、結晶欠陥の少ないドリフト層を有するＳｉＣ基板を作成する技術が記載されている。
しかしながら、特許文献１をはじめとする従来のスマートカット技術では、水素注入の際に水素が透過した領域に注入欠陥が残存し、その後にエピタキシャル層が形成されると、上記注入欠陥がエピタキシャル欠陥の形成を誘発して、エピタキシャル層、すなわちデバイス形成領域の結晶性が低下してしまう問題がある。
そこで本発明の目的は、従来よりも結晶性の高いデバイス形成領域を有する貼り合わせウェーハを製造することができる方法および貼り合わせウェーハを提供することにある。
本発明者は、上記課題を解決する方途について鋭意検討した結果、特許文献１に記載された技術において行われていた、活性層用ウェーハの表面への水素イオンの注入に代えて、分子イオンを照射することに想到し、本発明を完成させるに至った。
すなわち、本発明の要旨構成は以下の通りである。
（１）化合物半導体からなる活性層用ウェーハの表面に分子イオンを照射し、前記活性層用ウェーハの内部に欠陥領域を形成する分子イオン照射工程と、前記活性層用ウェーハと、シリコンからなる支持基板用ウェーハとを、前記活性層用ウェーハの前記欠陥領域側表面を介して貼り合わせる貼り合わせ工程と、貼り合わせた前記活性層用ウェーハおよび前記支持基板用ウェーハに対して熱処理を施して、前記欠陥領域で劈開して前記活性層用ウェーハの一部を剥離する剥離熱処理工程と、前記支持基板用ウェーハ上の前記活性層用ウェーハの残部の上に、前記化合物半導体をエピタキシャル成長させてエピタキシャル層を形成するエピタキシャル層形成工程とを有することを特徴とする貼り合わせウェーハの製造方法。
（１）化合物半導体からなる活性層用ウェーハの表面に分子イオンを照射し、前記活性層用ウェーハの内部に欠陥領域を形成する分子イオン照射工程と、前記活性層用ウェーハと、シリコンからなる支持基板用ウェーハとを、前記活性層用ウェーハの前記欠陥領域側表面を介して貼り合わせる貼り合わせ工程と、貼り合わせた前記活性層用ウェーハおよび前記支持基板用ウェーハに対して熱処理を施して、前記欠陥領域で劈開して前記活性層用ウェーハの一部を剥離する剥離熱処理工程と、前記支持基板用ウェーハ上の前記活性層用ウェーハの残部の上に、前記化合物半導体をエピタキシャル成長させてエピタキシャル層を形成するエピタキシャル層形成工程とを有することを特徴とする貼り合わせウェーハの製造方法。
（２）前記分子イオンの構成元素は、前記化合物半導体の構成元素と同族の元素か、該同族の元素および水素である、前記（１）に記載の貼り合わせウェーハの製造方法。
（３）前記貼り合わせ工程は、真空状態下のチャンバー内において常温にて行う、前記（１）または（２）に記載の貼り合わせウェーハの製造方法。
（４）前記剥離熱処理工程と前記エピタキシャル層形成工程との間に、前記活性層用ウェーハの残部の表面を平坦化する工程をさらに有する、前記（１）〜（３）のいずれか１項に記載の貼り合わせウェーハの製造方法。
（５）前記化合物半導体は窒化ガリウムまたは炭化シリコンである、前記（１）〜（４）のいずれか１項に記載の貼り合わせウェーハの製造方法。
（６）シリコンからなる支持基板用ウェーハと、該支持基板用ウェーハ上の化合物半導体からなる活性層用ウェーハと、該活性層用ウェーハ上の前記化合物半導体からなるエピタキシャル層とを有する貼り合わせウェーハにおいて、前記エピタキシャル層の転位密度が１×１０５／ｃｍ２以下であることを特徴とする貼り合わせウェーハ。
（７）前記エピタキシャル層の転位密度が５×１０４／ｃｍ２以下である、前記（６）に記載の貼り合わせウェーハ。
（８）前記化合物半導体は窒化ガリウムまたは炭化シリコンである、前記（６）または（７）に記載の貼り合わせウェーハ。
本発明によれば、従来よりも結晶性の高いデバイス形成領域を有する貼り合わせウェーハを得ることができる。
（貼り合わせウェーハの製造方法）
以下、図面を参照しつつ本発明を具体的に説明する。図１は、本発明による貼り合わせウェーハの製造方法のフローチャートを示している。本発明による貼り合わせウェーハの製造方法は、化合物半導体からなる活性層用ウェーハ１１（図１（Ａ））の表面１１Ａに分子イオン１５を照射し（図１（Ｂ））、活性層用ウェーハ１１の内部に欠陥領域１６を形成する分子イオン照射工程（図１（Ｃ））と、活性層用ウェーハ１１と、シリコンからなる支持基板用ウェーハ１２とを、活性層用ウェーハ１１の欠陥領域１６側表面１１Ａを介して貼り合わせる貼り合わせ工程（図１（Ｄ））と、貼り合わせた活性層用ウェーハ１１および支持基板用ウェーハ１２に対して熱処理を施して、欠陥領域１６で劈開して活性層用ウェーハ１２の一部１１Ｂを剥離する剥離熱処理工程（図１（Ｅ））と、支持基板用ウェーハ１２上の活性層用ウェーハ１１の残部１１Ｃの上に、上記化合物半導体をエピタキシャル成長させてエピタキシャル層１３を形成するエピタキシャル層形成工程（図１（Ｆ））とを有することを特徴とする。図１（Ｆ）は、この製造方法により得られた貼り合わせウェーハ１の模式断面図を示している。以下、各工程を具体的に説明する。
以下、図面を参照しつつ本発明を具体的に説明する。図１は、本発明による貼り合わせウェーハの製造方法のフローチャートを示している。本発明による貼り合わせウェーハの製造方法は、化合物半導体からなる活性層用ウェーハ１１（図１（Ａ））の表面１１Ａに分子イオン１５を照射し（図１（Ｂ））、活性層用ウェーハ１１の内部に欠陥領域１６を形成する分子イオン照射工程（図１（Ｃ））と、活性層用ウェーハ１１と、シリコンからなる支持基板用ウェーハ１２とを、活性層用ウェーハ１１の欠陥領域１６側表面１１Ａを介して貼り合わせる貼り合わせ工程（図１（Ｄ））と、貼り合わせた活性層用ウェーハ１１および支持基板用ウェーハ１２に対して熱処理を施して、欠陥領域１６で劈開して活性層用ウェーハ１２の一部１１Ｂを剥離する剥離熱処理工程（図１（Ｅ））と、支持基板用ウェーハ１２上の活性層用ウェーハ１１の残部１１Ｃの上に、上記化合物半導体をエピタキシャル成長させてエピタキシャル層１３を形成するエピタキシャル層形成工程（図１（Ｆ））とを有することを特徴とする。図１（Ｆ）は、この製造方法により得られた貼り合わせウェーハ１の模式断面図を示している。以下、各工程を具体的に説明する。
まず、図１（Ａ）に示すように、活性層用ウェーハ１１および支持基板用ウェーハ１２を用意する。活性層用ウェーハ１１は、デバイス活性層として利用されるウェーハであり、本発明においては、単結晶の化合物半導体からなるウェーハである。化合物半導体としては、一般的にパワーデバイスにおいて使用されるものであり、ＧａＮやＳｉＣ等を挙げることができる。これらの化合物半導体は、ＨＶＰＥ（Ｈｙｄｒｉｄｅ Ｖａｐｏｒ Ｐｈａｓｅ Ｅｐｉｔａｘｙ）法や昇華法等により得ることができる。なお、化合物半導体がＧａＮである場合には、ＡｌやＩｎ等の元素が含まれていてもよい。また、化合物半導体がＳｉＣである場合には、ＧｅやＳｎ等の元素が含まれていてもよい。
支持基板用ウェーハ１２としては、シリコンウェーハを用いる。このシリコンウェーハとしては、チョクラルスキー法（ＣＺ法）や浮遊帯域溶融法（ＦＺ法）により育成された単結晶シリコンインゴットまたは多結晶シリコンインゴットをワイヤーソー等でスライスしたものを使用することができる。支持基板用ウェーハ１２には、炭素および／または窒素を添加してもよい。さらに、任意の不純物を添加して、ｎ型またはｐ型としてもよい。
次に、図１（Ｂ）に示すように、活性層用ウェーハの表面１１Ａに分子イオン１５を照射する分子イオン照射工程を行う。これにより、図１（Ｃ）に示すように、照射された活性層用ウェーハ１１の内部に欠陥領域１６が形成される。
上述のように、従来のスマートカット技術においては、水素イオンの注入により、活性層用ウェーハの一部を劈開するための欠陥領域を形成する。これに対して、本発明においては、欠陥領域１６の形成を、単一の原子のイオン（モノマーイオン）の注入ではなく、分子をイオン化した分子イオン１５を照射することにより行う。
本発明においては、上記分子イオン１５は、１０〜１００ｋｅＶ／分子程度の加速電圧で照射するが、分子は複数の原子の集合体であるため、構成元素を、１原子当たりのエネルギーを従来のイオン注入に比べて小さくした状態で、活性層用ウェーハ１１の内部に導入することができる。その結果、分子イオン１５の構成元素は、従来のイオン注入を行う場合に比べて、表面１１Ａから浅い位置に導入され、欠陥領域１６についても、表面１１Ａから浅い位置に形成される。
また、上述のように、１原子当たりのエネルギーが従来のイオン注入を行う場合に比べて小さいため、分子イオン１５の構成元素が通過する活性層用ウェーハ１１の領域（後の活性層用ウェーハ１１の残部１１Ｃ）の結晶構造に与えるダメージを小さくすることができ、結晶欠陥が低減される。その結果、後の剥離熱処理工程において、活性層用ウェーハ１１の一部１１Ｂが剥離された後の残部１１Ｃの結晶性が高くなる。
そして、後述するように、上記活性層用ウェーハ１１の残部１１Ｃの上には、活性層用ウェーハ１１を構成する化合物半導体からなるエピタキシャル層１３が形成されるが、残部１１Ｃは、化合物半導体をエピタキシャル成長させる際に、結晶成長の核として機能する。そのため、残部１１Ｃにおける結晶欠陥の低減は、その上に形成されるエピタキシャル層１３の結晶欠陥の低減に繋がり、エピタキシャル層１３の結晶性を高めることができる。
さらに、活性層用ウェーハ１１の内部に導入される分子イオン１５の構成元素のウェーハ厚み方向の分布（広がり）が、従来のイオン注入を行う場合に比べて狭いため、残部１１Ｃの表面（劈開面）の平坦性も高くなる。以下、分子イオン１５の照射条件について説明する。
まず、分子イオン１５の構成元素は、特に限定されないが、化合物半導体を構成する元素と同族の元素か、この同族元素および水素であることが好ましい。これにより、イオン注入後に残部１１Ｃへ残存する分子イオン構成元素は電気的に不活性であるため、例えば、スタンバイリーク電流の発生を抑制できるなど、注入イオン元素に起因したデバイス特性の悪影響を抑制することができる。
分子イオン１５としては、具体的には、化合物半導体がＧａＮの場合には、III族、Ｖ族の元素からなる分子イオンを選定すればよく、ＰｘＨｙイオン、ＢｘＨｙイオン、ＮｘＨｙイオン、ＧａｘＨｙイオン、ＮｘＨｙイオン（ここで、ｘ＝１以上１０以下、ｙ＝１以上３０以下）等が望ましい。また、化合物半導体がＳｉＣの場合には、IV族の元素からなる分子イオンを選定すればよく、ＣｘＨｙイオンやＳｉｘＨｙイオン、ＧｅｘＨｙイオン（ここで、ｘ＝１以上１０以下、ｙ＝１以上３０以下）等が望ましい。
また、分子イオン１５の加速電圧は、０ｋｅＶ／ａｔｏｍ超え５００ｋｅＶ／ａｔｏｍ以下とする。好ましくは、１００ｋｅＶ／ａｔｏｍ以下にする。これにより、欠陥領域１６を活性層用ウェーハ１１の照射表面１１Ａから極浅い領域に形成することができる。その結果、後の剥離熱処理工程において、支持基板用ウェーハ１２上の活性層用ウェーハ１１の残部１１Ｃの厚みを薄くすることができ、剥離した活性層用ウェーハ１１の一部１１Ｂを再度貼り合わせウェーハの製造に利用するに当たって、繰り返し回数を増加させることができる。
ここで、加速電圧の調整は、（１）静電加速、（２）高周波加速の２方法を用いて行うことができる。前者の方法としては、複数の電極を等間隔に並べ、それらの間に等しい電圧を印加して、軸方向に等加速電界を作る方法がある。後者の方法としては、イオンを直線状に走らせながら高周波を用いて加速する線形ライナック法がある。
分子イオン１５のドーズ量は、後の剥離熱処理工程において、活性層用ウェーハ１１の一部１１Ｂを欠陥領域１６で劈開することができるよう欠陥領域１６におけるダメージを十分なものとするために、１×１０１６分子／ｃｍ２以上とする。好ましくは、１×１０１７分子／ｃｍ２以下とする。これにより、分子イオン１５の構成元素が通過する領域（すなわち、活性層用ウェーハの残部１１Ｃ）の高い結晶性を維持することができる。分子イオン１５のドーズ量は、分子イオン１５の照射時間を制御することにより調整することができる。
また、分子イオンは、単一の分子で構成する必要はなく、複数のイオンの塊（クラスター）をイオン化して照射することができる。この場合、分子数は、２以上４０以下とすることが好ましい。
分子イオン１５に含まれる分子数の調整は、ノズルから噴出されるガスのガス圧力および真空容器の圧力、イオン化する際のフィラメントへ印加する電圧などを調整することにより行うことができる。なお、分子数は、四重極高周波電界による質量分析またはタイムオブフライト質量分析により分子数分布を求め、分子数の平均値をとることにより求めることができる。
分子イオン１５の荷電状態がプラス（＋）の場合、分子イオン１５は、ニールセン型イオン源あるいはカウフマン型イオン源を用いて生成することができる。一方、分子イオン１５の荷電状態がマイナス（−）の場合、分子イオン１５は、体積生成法を用いた大電流負イオン源を用いて生成することができる。
こうして、分子イオン１５が照射された活性層用ウェーハ１１の内部に、欠陥領域１６を形成することができる。
続いて、図１（Ｄ）に示すように、活性層用ウェーハ１１と支持基板用ウェーハ１２とを、活性層用ウェーハ１１の欠陥領域１６側表面（すなわち、分子イオン１５を照射した表面）１１Ａを介して貼り合わせる貼り合わせ工程を行う。この貼り合わせ工程は、周知の任意のウェーハ貼り合わせ装置を用いて行うことができる。
また、貼り合わせ工程は、真空状態下のチャンバー内（例えば、チャンバー内圧力１×１０−３Ｐａ以下）において常温にて貼り合わせを行うこと（以下、「真空常温接合」とも言う）が好ましい。これにより、貼り合わせ界面には酸化膜が存在しない貼り合わせウェーハとすることができる。貼り合わせ界面に熱通過率が低い酸化膜が存在すると、剥離熱処理やデバイス熱処理などの高温熱処理を受けた場合に、活性層用ウェーハの放熱が阻害され、ウェーハが反ってしまうおそれがある。
上記真空常温接合による貼り合わせ工程は、両ウェーハを加熱することなく常温で貼り合わせる方法である。具体的には、真空下で活性層用ウェーハ１１および支持基板用ウェーハ１２の各貼合せ面にイオンビームまたは中性原子ビームを照射して、貼合せ面を活性化する。これにより各貼合せ面にはダングリングボンド（結合の手）が現れる。そのため、引き続き真空下で両貼合せ面を接触させると、瞬時に接合力が働き、２つのウェーハが強固に接合される。
貼合せ面の活性化は、例えば以下のように行うことができる。すなわちまず、プラズマチャンバー内に活性層用ウェーハ１１および支持基板用ウェーハ１２を導入し、次いで、プラズマチャンバー内を減圧した後、プラズマチャンバー内に原料ガスを導入する。続いて、パルス電圧印加装置を用いて、ウェーハに負電圧をパルス状に印加して原料ガスのプラズマを生成し、生成したプラズマに含まれる原料ガスのイオンを活性層用ウェーハ１１および支持基板用ウェーハ１２に向けて加速、照射する。
照射する元素は、Ａｒ、Ｎｅ、Ｘｅ、Ｈ、ＨｅおよびＳｉから選択される少なくとも一種とすることが好ましい。そのため、原料ガスは、これらの元素を含むものとする。ケイ素源としてモノシラン、ジクロロシラン、トリクロロシラン、四塩化シリコン等の１種又は２種以上を用いることができる。
ここで、活性層用ウェーハ１１および支持基板用ウェーハ１２に印加するパルス電圧は、１００Ｖ以上１０ｋＶ以下とする。これは、１００Ｖ未満の場合には、照射した元素が基板表面へ堆積していき、基板表面へのダングリングボンドを形成できなくなる。一方、１０ｋＶを超えると、照射した元素がウェーハ内部へ注入していき、ウェーハ表面へのダングリングボンドを形成できなくなる。
また、パルス電圧の周波数は、活性層用ウェーハ１１および支持基板用ウェーハ１２にイオンが照射される回数を決定する。パルス電圧の周波数は、１０Ｈｚ以上１０ｋＨｚ以下とすることが好ましい。ここで、１０Ｈｚ以上とすることにより、イオン照射ばらつきを吸収でき、イオン照射量が安定する。また、１０ｋＨｚ以下とすることにより、グロー放電によるプラズマ形成が安定する。
パルス電圧のパルス幅は、活性層用ウェーハ１１および支持基板用ウェーハ１２にイオンが照射される時間を決定する。パルス幅は、１μ秒以上１０ｍ秒以下とすることが好ましい。１μ秒以上とすることにより、安定してイオンを活性層用ウェーハ１１および支持基板用ウェーハ１２に照射できる。また、１０ｍ秒以下とすることにより、グロー放電によるプラズマ形成が安定する。
活性層用ウェーハ１１および支持基板用ウェーハ１２は加熱しないため、その温度は常温（通常、３０℃〜９０℃）となる。
その後、図１（Ｅ）に示すように、貼り合わせた活性層用ウェーハ１１および支持基板用ウェーハ１２に対して熱処理を施して、欠陥領域１６で劈開して活性層用ウェーハ１２の一部１１Ｂを剥離する剥離熱処理工程を行う。
この剥離熱処理工程は、例えば、ＲＴＡやＲＴＯなどの急速昇降温熱処理装置や、バッチ式熱処理装置（縦型熱処理装置、横型熱処理装置）を用いて行うことができる。前者は、ランプ照射加熱方式のため、装置構造的に長時間処理には適しておらず、１５分以内の熱処理に適している。一方、後者は、所定温度までに温度上昇させるために時間がかかるものの、一度に多数枚のウェーハを同時に処理できる。また、抵抗加熱方式のため、長時間の熱処理が可能である。使用する熱処理装置は、分子イオン１５の照射条件を考慮して適切なものを選択すればよい。
また、剥離熱処理工程は、３００℃以上６００℃以下で行うことができる。ここで、熱処理温度を３００℃以上とすることより、欠陥領域１６における化合物半導体の結晶構造を破壊して、活性層用ウェーハ１１の一部１１Ｂを剥離させることができる。一方、６００℃以下とすることにより、注入により導入された欠陥が回復せずに、高温での熱処理に起因するスリップの発生や、装置への熱負荷を大きくすることなく、剥離させることができる。
また、熱処理時間は、１０分以上１時間以下とすることができる。ここで、１０分以上とすることにより、欠陥領域１６で劈開して活性層用ウェーハ１１の一部１１Ｂを剥離することができる。一方、１時間以下とすることにより、生産性の低下や装置への熱負荷が大きくすることなく、剥離を行うことができる。
続いて、図１（Ｆ）に示すように、活性層用ウェーハ１１の残部１１Ｃ上に、活性層用ウェーハ１１を構成する化合物半導体をエピタキシャル成長させてエピタキシャル層１３を形成するエピタキシャル層形成工程を行う。このエピタキシャル層形成工程では、活性層用ウェーハ１１を構成する化合物半導体と同じ化合物半導体をエピタキシャル成長させる。
上記化合物半導体のエピタキシャル成長は、例えば、ＭＢＥ法やＭＯＣＶＤ法等の周知のエピタキシャル成長技術を用いて行うことができ、適切な厚みや抵抗率、導電型を有するエピタキシャル層１３を形成することができる。
こうして得られた貼り合わせウェーハ１において、支持基板用ウェーハ１２上の貼り合わせウェーハ１１の残部１１Ｃおよびエピタキシャル層１３を、後のデバイス形成工程においてデバイスを形成するためのデバイス形成領域１４として使用できる。
なお、上記剥離熱処理工程とエピタキシャル層形成工程との間に、活性層用ウェーハ１１の残部１１Ｃの表面を平坦化する平坦化工程をさらに含むことが好ましい。この平坦化工程は、例えば、周知の平面研削および鏡面研磨法により行うことができる。また、ＰＡＣＥ（Ｐｌａｓｍａ Ａｓｓｉｓｔｅｄ Ｃｈｅｍｉｃａｌ Ｅｔｃｈｉｎｇ）やＤＣＰ（Ｄｒｙ Ｃｈｅｍｉｃａｌ Ｐｌａｎａｒｉｚａｔｉｏｎ）等のドライエッチングによる処理により行うこともできる。
本発明においては、欠陥領域１６の形成に際し、分子イオン１５を照射するため、活性層用ウェーハ１１の一部１１Ｂを剥離した後の残部１１Ｃの表面は、従来の水素イオンを注入した場合に比べて、平坦性が高い。その結果、活性層用ウェーハ１１の残部１１Ｃ上に形成するエピタキシャル層１３の欠陥は、従来よりも低減されるが、活性層用ウェーハ１１の一部１１Ｂを剥離した後に、活性層用ウェーハ１１の残部１１Ｃの表面に対して平坦化処理を施すことにより、エピタキシャル層の欠陥をより低減することができる。
こうして、従来よりも高い結晶性のデバイス形成領域を有する貼り合わせウェーハを製造することができる。
（貼り合わせウェーハ）
次に、本発明による貼り合わせウェーハについて説明する。上記本発明による貼り合わせウェーハの製造方法により製造された、図１（Ｆ）に示したシリコンウェーハ１は、シリコンからなる支持基板用ウェーハ１２と、該支持基板用ウェーハ１２上の化合物半導体からなる活性層用ウェーハ１１（１１Ｃ）と、活性層用ウェーハ１１上の上記化合物半導体からなるエピタキシャル層１３とを有する。ここで、エピタキシャル層１３の転位密度が１×１０６／ｃｍ２以下であることを特徴とする。
次に、本発明による貼り合わせウェーハについて説明する。上記本発明による貼り合わせウェーハの製造方法により製造された、図１（Ｆ）に示したシリコンウェーハ１は、シリコンからなる支持基板用ウェーハ１２と、該支持基板用ウェーハ１２上の化合物半導体からなる活性層用ウェーハ１１（１１Ｃ）と、活性層用ウェーハ１１上の上記化合物半導体からなるエピタキシャル層１３とを有する。ここで、エピタキシャル層１３の転位密度が１×１０６／ｃｍ２以下であることを特徴とする。
上記貼り合わせウェーハ１においては、活性層用ウェーハの結晶欠陥が少なく、その結果、１×１０５／ｃｍ２以下という、エピタキシャル層１３の低い転位密度が実現されている。
上記貼り合わせウェーハ１において、支持基板用ウェーハ１２上の貼り合わせウェーハ１１の残部１１Ｃおよびエピタキシャル層１３を、後のデバイス形成工程においてデバイスを形成するためのデバイス形成領域１４として使用できる。
また、エピタキシャル層１３の転位密度が５×１０４／ｃｍ２以下であることが好ましい。さらに、化合物半導体は窒化ガリウムまたは炭化シリコンであることが好ましい。
以下、本発明の実施例について説明するが、本発明は実施例に限定されない。
（発明例１）
図１に示したフローチャートに従って、貼り合わせウェーハを製造した。すなわち、まず、活性層用ウェーハとして、ＨＶＰＥ法により製造したＧａＮウェーハ（直径：２インチ、面方位：ｃ面（＜０００１＞）、厚さ：３５０μｍ）を、支持基板用ウェーハとして、ＣＺ法により得られた単結晶シリコンインゴットから採取されたシリコンウェーハ（直径：２インチ、面方位：＜００１＞、厚さ：３５０μｍ、酸素濃度：１．１×１０１８ａｔｏｍｓ／ｃｍ３）を用意した。次いで、分子イオン発生装置（日新イオン機器社製、型番：ＣＬＡＲＩＳ）を用いて、分子イオンとしてＢ２Ｈ５を生成し、加速電圧：４０ｋｅＶ／分子、ドーズ量：５×１０１６分子／ｃｍ２、ホウ素１原子当たりの加速電圧：１６ｋｅＶ／原子の条件で、活性層用ウェーハの表面に照射し、活性層用ウェーハの内部に欠陥領域を形成した。続いて、活性層用ウェーハおよび支持基板用ウェーハをチャンバー内に導入し、チャンバー内を真空度：６×１０−４Ｐａの真空状態にした後、Ａｒイオンを照射して活性層用ウェーハおよび支持基板用ウェーハの表面を活性化処理した後、常温にて、活性層用ウェーハと支持基板用ウェーハとを、活性層用ウェーハの欠陥領域側表面を介して貼り合わせた。その後、貼り合わせたウェーハをチャンバーから取り出した後、バッチ式横型熱処理炉内に搬送し、窒素雰囲気において、５００℃にて３０分の剥離熱処理を行った。その後、ウェーハをＭＯＣＶＤ装置に搬送し、剥離後の活性層用ウェーハの残部（ＧａＮ）上にＧａＮを２μｍエピタキシャル成長させた。こうして、本発明の発明例１による貼り合わせウェーハを作製した。この貼り合わせウェーハと同じものを、さらに２枚作製した。
図１に示したフローチャートに従って、貼り合わせウェーハを製造した。すなわち、まず、活性層用ウェーハとして、ＨＶＰＥ法により製造したＧａＮウェーハ（直径：２インチ、面方位：ｃ面（＜０００１＞）、厚さ：３５０μｍ）を、支持基板用ウェーハとして、ＣＺ法により得られた単結晶シリコンインゴットから採取されたシリコンウェーハ（直径：２インチ、面方位：＜００１＞、厚さ：３５０μｍ、酸素濃度：１．１×１０１８ａｔｏｍｓ／ｃｍ３）を用意した。次いで、分子イオン発生装置（日新イオン機器社製、型番：ＣＬＡＲＩＳ）を用いて、分子イオンとしてＢ２Ｈ５を生成し、加速電圧：４０ｋｅＶ／分子、ドーズ量：５×１０１６分子／ｃｍ２、ホウ素１原子当たりの加速電圧：１６ｋｅＶ／原子の条件で、活性層用ウェーハの表面に照射し、活性層用ウェーハの内部に欠陥領域を形成した。続いて、活性層用ウェーハおよび支持基板用ウェーハをチャンバー内に導入し、チャンバー内を真空度：６×１０−４Ｐａの真空状態にした後、Ａｒイオンを照射して活性層用ウェーハおよび支持基板用ウェーハの表面を活性化処理した後、常温にて、活性層用ウェーハと支持基板用ウェーハとを、活性層用ウェーハの欠陥領域側表面を介して貼り合わせた。その後、貼り合わせたウェーハをチャンバーから取り出した後、バッチ式横型熱処理炉内に搬送し、窒素雰囲気において、５００℃にて３０分の剥離熱処理を行った。その後、ウェーハをＭＯＣＶＤ装置に搬送し、剥離後の活性層用ウェーハの残部（ＧａＮ）上にＧａＮを２μｍエピタキシャル成長させた。こうして、本発明の発明例１による貼り合わせウェーハを作製した。この貼り合わせウェーハと同じものを、さらに２枚作製した。
（発明例２）
発明例１と同様に、貼り合わせウェーハを製造した。ただし、剥離熱処理工程とエピタキシャル層形成工程との間に、活性層用ウェーハの残部の表面（剥離面）を平坦化する処理を行った。具体的には、プラズマエッチング装置（スピードファム社製、型番：ＤＣＰ−２００Ｘ）を用いて活性層用ウェーハ表面の平坦化加工を行い、装置を用いて行い、発明例２による貼り合わせウェーハを作製した。その他の条件は、発明例１と全て同じである。
発明例１と同様に、貼り合わせウェーハを製造した。ただし、剥離熱処理工程とエピタキシャル層形成工程との間に、活性層用ウェーハの残部の表面（剥離面）を平坦化する処理を行った。具体的には、プラズマエッチング装置（スピードファム社製、型番：ＤＣＰ−２００Ｘ）を用いて活性層用ウェーハ表面の平坦化加工を行い、装置を用いて行い、発明例２による貼り合わせウェーハを作製した。その他の条件は、発明例１と全て同じである。
（従来例）
発明例１と同様に、貼り合わせウェーハを製造した。ただし、活性層用ウェーハの表面に分子イオンＢ２Ｈ５を照射する代わりに、イオン注入装置（アプライドマテリアル製、型番：ＱｕａｎｔｕｍＩＩ−８０）により、水素イオンを加速電圧：４０ｋｅＶ、ドーズ量：４×１０１７ｃｍ−２の条件で注入して、従来例による貼り合わせウェーハを作製した。その他の条件は、発明例１と全て同じである。
発明例１と同様に、貼り合わせウェーハを製造した。ただし、活性層用ウェーハの表面に分子イオンＢ２Ｈ５を照射する代わりに、イオン注入装置（アプライドマテリアル製、型番：ＱｕａｎｔｕｍＩＩ−８０）により、水素イオンを加速電圧：４０ｋｅＶ、ドーズ量：４×１０１７ｃｍ−２の条件で注入して、従来例による貼り合わせウェーハを作製した。その他の条件は、発明例１と全て同じである。
＜エピタキシャル欠陥の評価＞
発明例１および２、並びに従来例に対するそれぞれ３枚の貼り合わせウェーハについて、エピタキシャル層の転位密度を評価した。この評価は、具体的には、カソードルミネッセンス法に基づいて行い、黒点状に出力した箇所をカウントし、単位面積当たりの黒点数に換算した。評価箇所は、ウェーハ中心、ウェーハ中心とウェーハ端との中央位置、およびウェーハ端からウェーハ径方向内側に５ｍｍの位置、の３カ所であり、これら３カ所での測定値の平均値を求めた。得られた結果を表１に示す。
発明例１および２、並びに従来例に対するそれぞれ３枚の貼り合わせウェーハについて、エピタキシャル層の転位密度を評価した。この評価は、具体的には、カソードルミネッセンス法に基づいて行い、黒点状に出力した箇所をカウントし、単位面積当たりの黒点数に換算した。評価箇所は、ウェーハ中心、ウェーハ中心とウェーハ端との中央位置、およびウェーハ端からウェーハ径方向内側に５ｍｍの位置、の３カ所であり、これら３カ所での測定値の平均値を求めた。得られた結果を表１に示す。
表１から明らかなように、発明例１と従来例とを比較すると、発明例１の転位密度は、従来例に比べて大きく低減されており、結晶性が向上していることが分かる。また、発明例１と発明例２とを比較すると、発明例２の方が転位密度が低く、剥離熱処理工程とエピタキシャル層形成工程との間に、活性層用ウェーハの残部の表面（剥離面）に対して研磨工程を行うことにより、転位密度をさらに低減して、結晶性をさらに向上させることができることが分かる。
本発明によれば、従来よりも高い結晶性のデバイス形成領域を有する貼り合わせウェーハを製造することができるため、半導体産業において有用である。
１ 貼り合わせウェーハ
１１ 活性層用ウェーハ
１１Ａ 活性層用ウェーハの表面
１１Ｂ 活性層用ウェーハの一部
１１Ｃ 活性層用ウェーハの残部
１２ 支持基板用ウェーハ
１３ エピタキシャル層
１４ デバイス形成領域
１５ 分子イオン
１６ 欠陥領域
１１ 活性層用ウェーハ
１１Ａ 活性層用ウェーハの表面
１１Ｂ 活性層用ウェーハの一部
１１Ｃ 活性層用ウェーハの残部
１２ 支持基板用ウェーハ
１３ エピタキシャル層
１４ デバイス形成領域
１５ 分子イオン
１６ 欠陥領域
Claims (8)
- 化合物半導体からなる活性層用ウェーハの表面に分子イオンを照射し、前記活性層用ウェーハの内部に欠陥領域を形成する分子イオン照射工程と、
前記活性層用ウェーハと、シリコンからなる支持基板用ウェーハとを、前記活性層用ウェーハの前記欠陥領域側表面を介して貼り合わせる貼り合わせ工程と、
貼り合わせた前記活性層用ウェーハおよび前記支持基板用ウェーハに対して熱処理を施して、前記欠陥領域で劈開して前記活性層用ウェーハの一部を剥離する剥離熱処理工程と、
前記支持基板用ウェーハ上の前記活性層用ウェーハの残部の上に、前記化合物半導体をエピタキシャル成長させてエピタキシャル層を形成するエピタキシャル層形成工程と、
を有することを特徴とする貼り合わせウェーハの製造方法。 - 前記分子イオンの構成元素は、前記化合物半導体の構成元素と同族の元素か、該同族の元素および水素である、請求項１に記載の貼り合わせウェーハの製造方法。
- 前記貼り合わせ工程は、真空状態下のチャンバー内において常温にて行う、請求項１または２に記載の貼り合わせウェーハの製造方法。
- 前記剥離熱処理工程と前記エピタキシャル層形成工程との間に、前記活性層用ウェーハの残部の表面を平坦化する工程をさらに有する、請求項１〜３のいずれか１項に記載の貼り合わせウェーハの製造方法。
- 前記化合物半導体は窒化ガリウムまたは炭化シリコンである、請求項１〜４のいずれか１項に記載の貼り合わせウェーハの製造方法。
- シリコンからなる支持基板用ウェーハと、該支持基板用ウェーハ上の化合物半導体からなる活性層用ウェーハと、該活性層用ウェーハ上の前記化合物半導体からなるエピタキシャル層とを有する貼り合わせウェーハにおいて、
前記エピタキシャル層の転位密度が１×１０５／ｃｍ２以下であることを特徴とする貼り合わせウェーハ。 - 前記エピタキシャル層の転位密度が５×１０４／ｃｍ２以下である、請求項６に記載の貼り合わせウェーハ。
- 前記化合物半導体は窒化ガリウムまたは炭化シリコンである、請求項６または７に記載の貼り合わせウェーハ。
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