KR20170128777A - 사전 패터닝된 메사들을 통한 스트레인 경감 에피택셜 리프트-오프 - Google Patents

사전 패터닝된 메사들을 통한 스트레인 경감 에피택셜 리프트-오프 Download PDF

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Abstract

본원에서 개시된 것은 이차 호스트 기판들 상의 에피택셜 리프트-오프 박막 에피층들의 박리를 제거 또는 감소시켜 고수율 ELO 가공된 박막 디바이스들의 제작을 허용하는 방법들이다. 그 방법들은 패터닝된 스트레인-경감 트렌치들을 채용한다.

Description

사전 패터닝된 메사들을 통한 스트레인 경감 에피택셜 리프트-오프
본 출원은 2015년 3월 18일자로 출원된 미국 임시 출원 제62/134,833호를 우선권 주장하며, 본 명세서에 그 전부가 참조로 포함된다.
본 발명은 육군 연구 사무소에 의해 수여된 계약 번호 W911NF-08-2-0004 하의 미국 정부 지원으로 이루어졌다. 그 정부는 본 발명에서의 특정한 권리를 가진다.
본 개시물의 발명의 주제는 산학 공동 연구 협약으로 다음의 당사자들 즉, 미시간 대학교의 학생처장과 나노플렉스(NanoFlex) 전력 공사 중 하나 이상에 의해, 그 대신에, 및/또는 그와 관련하여 만들어졌다. 그 협약은 본 개시물의 발명의 주제가 준비되었던 날짜 및/또는 그 날짜 전에 발효되었고, 그 협약의 범위 내에서 착수된 활동들의 결과로서 만들어졌다.
에피택셜 리프트-오프(Epitaxial lift-off)(ELO) 기술이, Makoto Konagai, Mitsunori Sugimoto & Kiyoshi Takahashi, "High efficiency GaAs thin film solar cells by peeled film technology", 45 Journal of Crystal Growth 277-280 (1978)에서, 그리고 Eli Yablonovitch et al., "Extreme selectivity in the lift-off of epitaxial GaAs films", 51 Appl. Phys. Lett. 2222 (1987)에서 도시된 바와 같이 에피층들과 성장 기판 사이에서 성장된 희생 층을 선택적으로 에칭함으로써 에피층들의 성장 기판으로부터의 분리를 가능하게 한다. 에피층들은 그 다음에, 예를 들어, Kyusang Lee et al., "Non-Destructive Wafer Recycling for Low-Cost Thin-Film Flexible Optoelectronics", 24 Adv. Funct. Mater. 4284-4291 (2014)에서 알 수 있는 바와 같이, 이차 호스트 기판으로 전사되고 태양 전지들, 포토다이오드 어레이들, 발광 다이오드들, 및 FET들과 같은 다양한 종류들의 박막 디바이스들로 추가로 제작될 수 있다. 그러나, 기존의 ELO 공정은 리프트 오프된 박막 에피층들을 상당히 손상시키는 에피층들의 이차 호스트 기판으로부터의 부분적 박리를 빈번하게 초래하여, 전사된 에피층들 상에 제작된 기능성 박막 디바이스들의 낮은 수율로 이어진다는 것이 관찰된다.
에피택셜 층이 전사 공정 동안 이차 호스트 기판으로부터 부분적으로 박리되면, 크랙된 지역이 전사된 에피층들 상에서 발생될 수도 있다. 도 1은 기존의 ELO 공정 동안의 이 크래킹 과정의 가능한 개략도를 도시한다. 공정의 개시시간에, 에피층들을 포함하는 박막과 호스트 기판이 둘 다 금속(예를 들어, Au)으로 코팅된다(도 1(좌상단)). 에피-샘플 및 이차 호스트 기판이 (일부 경우들에서는, 냉간-용접 본딩을 통해) 본딩된다(도 1(중앙상단)). 본딩된 샘플은 그 다음에 ELO를 위해 묽은 HF 속에 담궈지고 묽은 HF는 희생 층을 에칭한다(도 1(우상단)). ELO 공정의 끝에, 전체 에피-샘플의 중앙에 놓이는 작은 비-에칭된 지역이 남아 있을 수도 있다(도 1(우상단)). 이들 작은 비-에칭된 지역들은 아마도, 본딩 또는 ELO 공정 동안 유도된 스트레인이 ELO 공정의 끝에서 작은 지역에 집중된다는 이유 때문에 호스트 기판을 박리시키는 경향이 있다(도 1 (우하단)). 그 결과, 에피층들을 포함하는 박막이 중심에서 Au 층으로부터 박리되고(도 1(우하단)), 크랙된 지역을 갖는 에피-층이 발생된다(도 1(중앙하단)). 이들 크랙된 지역들 상에 제작된 디바이스들은 전체 디바이스의 제작 수율을 감소시키는 유해한 행동, 이를테면 단락을 보여준다(도 1 (좌하단)).
본 개시물의 디바이스들 및 방법들은 위의 문제와 본 기술분야에서의 다른 단점들을 극복하는 것을 위한 것이다. 특히, 본 명세서에서 개시되는 것은 이차 호스트 기판들 상의 에피택셜 리프트-오프 박막 에피층들의 박리를 제거 또는 감소시켜 고수율 ELO 가공된 박막 디바이스들의 제작을 허용하는 방법들이다. 그 방법들은 본 명세서에서 설명되는 바와 같은 패터닝된 스트레인-경감 트렌치들을 채용한다. 에피택셜 리프트 오프된 박막 에피층들의 품질에서의 개선이 이 방법을 이용한 그리고 이 방법을 이용하지 않은 큰 ELO 가공된 박막 포토다이오드 어레이의 제작 수율을 비교함으로써 실험적으로 입증되었다.
본원의 방법들의 부수적인 이점이 희생 층의 노출된 영역을 증가시키는 것이며, 이는 희생 층의 식각율을 증가시킬 수 있다. Horng et al., "Thin Film Solar Cells Fabricated Using Cross-Shaped Pattern Epilayer Lift-Off Technology for Substrate Recycling Applications," 59 IEEE Trans. Electron Devices 666-672 (2012)는, 희생 에칭 층을 드러내 보이는 십자형 홀들을 가지며 구조체의 각각의 반복 단위가 좁은 부분에 의해 연결되는 연속된 에피택셜 층을 보고한다. 그런 구성은 희생 층의 노출된 영역을 증가시키고 ELO 해제 시간을 감소시키지만, 또한 에피층 상의 응력을 증가시키고 좁은 연결 부분에 응력을 집중시킨다.
본 개시물의 다른 가시적인 이점은, 응력으로 인해 에피층을 손상시키는 일 없이 큰 영역 에피층들을 이차 호스트 기판들로 전사하여, 태양 전지들의 대규모 생산을 위한 높은 스루풋의, 비-파괴적 ELO(ND-ELO) 웨이퍼 재활용 프로세스를 가능하게 하기 위해, 참조로 본 명세서에 포함되는 Kyusang Lee et al., "Transforming the cost of solar-to-electrical energy conversion: Integrating thin-film GaAs solar cells with non-tracking mini-concentrators," 4 Light: Science & Applications e288 (2015)에서 설명된 기법들과 연계하여 채용될 수도 있다는 것이다.
성장 기판, 희생 층, 및 에피층을 포함하는 성장 구조체를 제공하는 단계 - 희생 층은 성장 기판과 에피층 사이에 배치됨 - 를 포함하는 박막 디바이스를 제작하는 방법이 개시되어 있다. 본원에서 설명되는 방법들 및 기법들의 임의의 것이 본 명세서에서 설명된 바와 같은 또는 본 기술분야에서 공지된 바와 같은 추가적인 층들을 또한 포함할 수도 있는 그런 성장 구조체를 사용하여 수행될 수도 있다. 하나의 양태에서, 그 방법은 에피층 위에 포토레지스트 층(photoresist layer)(PR)을 퇴적하는 단계, 포토리소그래피를 사용하여 포토레지스트 층을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 하나 이상의 트렌치들은 밑에 있는 에피층의 영역을 노출시킴(도 2(좌상단)), 에피층의 노출된 영역을 통해 그리고 희생 층을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 하나 이상의 트렌치들은 밑에 있는 성장 기판의 영역을 노출시킴(도 2(중앙상단)), 포토레지스트 층을 제거하는 단계(도 2(우상단)), 에피층 위에 금속 층을 퇴적하는 단계(도 2(우상단)), 금속-코팅된 호스트 기판에 금속 층을 본딩하는 단계(도 2(우하단 및 중앙하단)), 그리고 희생 층을 에칭함으로써 에피층의 에피택셜 리프트 오프를 수행하는 단계(도 2(중앙하단))를 포함한다.
하나의 양태에서, 본 개시물은 성장 기판 위에 희생 층을 퇴적하는 단계, 희생 층 위에 에피층을 퇴적하는 단계, 에피층 위에 포토레지스트 층을 퇴적하는 단계, 포토리소그래피를 사용하여 포토레지스트 층을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 하나 이상의 트렌치들은 밑에 있는 에피층의 영역을 노출시킴(도 2(좌상단)), 에피층의 노출된 영역을 통해 그리고 희생 층을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 하나 이상의 트렌치들은 밑에 있는 성장 기판의 영역을 노출시킴(도 2(중앙상단)), 포토레지스트 층을 제거하는 단계(도 2(우상단)), 에피층 위에 금속 층을 퇴적하는 단계(도 2(우상단)), 금속-코팅된 호스트 기판에 금속 층을 본딩하는 단계(도 2(우하단 및 중앙하단)), 그리고 희생 층을 에칭함으로써 에피층의 에피택셜 리프트 오프를 수행하는 단계(도 2(중앙하단))를 포함하는 박막 디바이스들을 제작하는 방법을 위한 것이다.
일부 실시형태들에서, 공정 단계들은 다양한 상이한 순서들로 수행된다. 하나의 실시형태에서, 박막 디바이스들을 제작하는 방법이, 성장 기판 위에 희생 층을 퇴적하는 단계, 희생 층 위에 에피층을 퇴적하는 단계, 에피층 위에 포토레지스트 층을 퇴적하는 단계, 포토리소그래피를 사용하여 포토레지스트 층을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 하나 이상의 트렌치들은 밑에 있는 에피층의 영역을 노출시킴, 에피층 위에 금속 층을 퇴적하는 단계, 포토레지스트 층 위에 있는 금속 층의 임의의 부분들이 리프트 오프되도록 포토레지스트 층을 제거하는 단계, 밑에 있는 에피층의 상이한 영역을 노출시키는 단계, 에피층의 노출된 상이한 영역을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 하나 이상의 트렌치들은 밑에 있는 희생 층의 영역 또는, 일부 실시형태들에서, 밑에 있는 성장 기판의 영역을 노출시킴, 금속-코팅된 호스트 기판에 금속 층을 본딩하는 단계, 및 희생 층을 에칭함으로써 에피층의 에피택셜 리프트 오프를 수행하는 단계를 포함한다. 나타낸 바와 같이, 이 실시형태에서, 에피층의 노출된 상이한 영역을 통해 패터닝된 하나 이상의 트렌치들은 밑에 있는 성장 기판의 영역을 반드시 노출시키지는 않는다. 그들 하나 이상의 트렌치들은 희생 층의 영역을 노출시킨 후 중단할 수도 있거나 또는 그것들은 희생 층을 통해 진행하여 성장 기판의 영역을 노출시킬 수도 있다. 이 실시형태에서, 포토레지스트 층을 통해 패터닝된 하나 이상의 트렌치들은 에피층의 노출된 상이한 영역을 통해 패터닝된 하나 이상의 트렌치들보다 광폭일 수도 있고, 많은 경우들에서 상당히 광폭일 수도 있다. 이는, 이들 실시형태들에서, 포토레지스트 패터닝된 지역들이 퇴적된 금속 층을 수용하고 따라서 나중에 제작될 디바이스들을 커버할 것이기 때문이다. 따라서, 포토레지스트의 큰 영역들은 이들 실시형태들에 따라 패터닝될 수도 있다. 일부 실시형태들에서, 포토레지스트 층을 통해 패터닝된 하나 이상의 트렌치들은 하나 이상의 박막 디바이스들로 제조될 에피층의 모든 또는 거의 모든 영역들을 커버할만큼 충분히 넓다.
하나의 실시형태에서, 그 방법은 성장 기판 위에 희생 층을 퇴적하는 단계, 희생 층 위에 에피층을 퇴적하는 단계, 에피층 위에 금속 층을 퇴적하는 단계, 에피층 위에 포토레지스트 층을 퇴적하는 단계, 포토리소그래피를 사용하여 포토레지스트 층을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 하나 이상의 트렌치들은 밑에 있는 금속 층의 영역을 노출시킴, 금속 층의 노출된 영역을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 하나 이상의 트렌치들은 밑에 있는 에피층의 영역을 노출 시킴, 에피층의 노출된 영역을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 하나 이상의 트렌치들은 밑에 있는 희생 층의 영역 또는, 일부 실시형태들에서, 밑에 있는 성장 기판의 영역을 노출시킴, 포토레지스트 층을 제거하는 단계, 금속-코팅된 호스트 기판에 금속 층을 본딩하는 단계, 및, 희생 층을 에칭함으로써 에피층의 에피택셜 리프트 오프를 수행하는 단계를 포함할 수도 있다. 나타낸 바와 같이, 이 실시형태에서, 에피층의 노출된 영역을 통해 패터닝된 하나 이상의 트렌치들은 밑에 있는 성장 기판의 영역을 반드시 노출시키지는 않는다. 그들 하나 이상의 트렌치들은 희생 층의 영역을 노출시킨 후 중단할 수도 있거나 또는 그것들은 희생 층을 통해 진행하여 성장 기판의 영역을 노출시킬 수도 있다.
하나의 실시형태에서, 그 방법은 성장 기판 위에 희생 층을 퇴적하는 단계, 희생 층 위에 에피층을 퇴적한 다음 에피층의 영역이 노출되도록 에피층 위에 금속 메사들의 패터닝된 층을 퇴적하는 단계, 에피층의 노출된 영역을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 하나 이상의 트렌치들은 밑에 있는 희생 층의 영역 또는, 일부 실시형태들에서, 밑에 있는 성장 기판의 영역을 노출시킴, 금속-코팅된 호스트 기판에 금속 층을 본딩하는 단계, 및 희생 층을 에칭함으로써 에피층의 에피택셜 리프트 오프를 수행하는 단계를 포함할 수도 있다. 일부 실시형태들에서, 금속 메사들의 패터닝된 층은 셰도우 마스크를 사용하여 퇴적된다.
일부 실시형태들에서, 호스트 기판에 에피층을 본딩하는 것은 냉간-용접 본딩에 의해 성취된다. 냉간-용접 본딩은 예컨대, Lee 등에 의해 "Multiple growths of epitaxial lift-off solar cells from a single InP substrate" (Lee, K., Shiu, K.-T., Zimmerman, J. D., Renshaw, C. K. & Forrest, S. R. "Multiple growths of epitaxial liftoff solar cells from a single InP substrate. " Appl. Phys. Lett. 97, 101107 (2010))에서, Kim 등에 의해 "Micropatterning of organic electronic devices by cold-welding" (Kim, C, Burrows, P. & Forrest, S. "Micropatterning of organic electronic devices by cold-welding." Science 288, 831-3 (2000))에서, 그리고 Ferguson 등에 의해 "Contact adhesion of thin gold films on elastomeric supports: cold welding under ambient conditions" (Ferguson, G. S., Chaudhury, M. K., Sigal, G. B. & Whitesides, G. M. "Contact adhesion of thin gold films on elastomeric supports: cold welding under ambient conditions." Science 253, 776-778 (1991))에서 설명되며, 이 문헌들은 그들의 냉간-용접 본딩의 개시물에 대한 참조로 본 명세서에 포함된다.
에피층은 디바이스들이 제작될 수도 있는 하나 이상의 액티브 영역들을 포함할 수도 있다. 하나의 실시형태에서, 패터닝된 트렌치가 적어도 하나의 디바이스를 포함하는 에피층의 하나의 지역을 다른 지역으로부터 분리시킨다. 하나의 실시형태에서, 하나 이상의 트렌치들은 에피층을 도 3에 도시된 바와 같은 둘 이상의 액티브 영역 부분들로 나눈다. 도 3은 트렌치(302)에 의해 두 개의 액티브 영역 지역들(306)로 분리된 에피층(300)을 도시한다. 액티브 영역 지역들(306)은 디바이스들(304)을 포함할 수도 있는 영역을 포함한다. 하나의 실시형태에서, 하나 이상의 트렌치들이 에피층의 전체 액티브 영역을 액티브 영역 부분들의 하나 이상의 행들로 분리시킨다. 하나의 실시형태에서, 하나 이상의 트렌치들은 액티브 영역 부분들의 그리드를 정의하기 위해 에피층의 전체 액티브 영역을 분리한다. 하나의 실시형태에서, 액티브 영역이 디바이스들의 행들을 포함할 수도 있고, 트렌치들이 행마다 분리할 수도 있다. 하나의 실시형태에서, 액티브 영역이 디바이스들의 행들을 포함할 수도 있고, 트렌치들은 디바이스들의 다른 행마다 분리할 수도 있거나 또는 트렌치들은 더 높은 응력을 받을 것으로 예상되는 영역들에 집중될 수도 있다. 하나의 실시형태에서, 액티브 영역이 여전히 도 4에 도시된 바와 같은 인접한 조각일 수도 있는 빗형 구조체를 에피층 상에 정의하기 위해 트렌치가 전체 액티브 영역을 분리한다. 도 4는 트렌치들(402)에 의해 여러 액티브 영역 부분들(408)로 분리되는 액티브 영역 지역(406)을 포함하는 에피층(400)을 도시한다. 도 4에서의 트렌치들(402)은 디바이스들(404)의 모든 행 사이에 반드시 있어야 하는 것은 아니다. 액티브 영역(406)에서의 디바이스들은 행들이 되게 반드시 정리되어야 하는 것은 아니다. 도 3과 도 4는 단지 예시적인 것들이다. 본 개시물의 관점에서의 에피층 액티브 영역들, 트렌치들 및 디바이스들의 조합들의 다양한 가능성들이 본 기술분야의 통상의 기술자의 이해범위 내에 있다.
일부 실시형태들에서, 본 개시물의 하나 이상의 트렌치들, 이를테면 에피층을 통해 패터닝된 하나 이상의 트렌치들은, 폭이 약 500 미크론 이하, 이를테면 약 250 미크론 이하이다. 특정한 실시형태들에서, 하나 이상의 트렌치들은 약 200 미크론부터 약 1 마이크론까지의 범위, 약 150 미크론 내지 약 4 미크론, 약 100 미크론 내지 약 8 미크론, 약 60 미크론 내지 약 10 미크론, 또는 약 30 미크론 또는 그것들 사이의 임의의 수의 폭을 가진다. 하나 이상의 트렌치들은 동일한 또는 대략 동일한 폭을 가질 수도 있거나 또는 서로에 대해 폭이 가변할 수 있다. 일부 실시형태들에서, 적어도 하나의 트렌치 또는 트렌치들의 모두가 1 마이크론 미만의 폭을 가질 수도 있다. 하나의 실시형태에서, 트렌치들은 에피층에서 행들로서 패터닝될 수도 있다. 하나의 실시형태에서, 패터닝 특징부는 손가락 형 돌출부들을 갖는 빗형 구조체일 수도 있다. 하나의 실시형태에서, 특징부들 사이의 분리간격은 조각들 사이의 갭이 최소화되지만 에피층들의 조각들이 닿지 않도록 가능한 한 작을 수도 있다. 다른 실시형태에서, 하나 이상의 트렌치들은 에피층의 액티브 영역에서의 디바이스들 사이의 영역의 전부 또는 거의 전부를 포함한다.
다른 양태에서, 본 명세서에서 설명되는 방법들은 이차 호스트 기판 상의 에피택셜 리프트 오프된 박막 에피층들의 박리를 제거하기 위한 것이다. 이는 고수율 ELO 가공된 박막 디바이스들의 제작을 허용할 것이다. 다른 양태에서, 현재 개시된 방법들은 이차 호스트 기판 상의 에피택셜 리프트 오프된 박막 에피층들의 박리를 감소시킨다. 하나의 실시형태에서, 하나 이상의 트렌치들은 에피층의 응력을 경감시키도록 구성될 수도 있다. 본 발명자들은, 특정 이론에 묶이기를 바라지 않으면서도, 본 개시물에 따라 패터닝된 하나 이상의 트렌치들이 ELO 동안 스트레인-경감을 제공함으로써, 기존의 ELO 공정들에서 관찰된 바와 같은 에피층들의 박리를 감소시키거나 또는 제거할 것이라고 생각한다.
응력은 연속 재료의 원자들 또는 하위-원소들에 인접한 원자들 또는 하위-원소들에 의해 발휘된 힘으로서 정의될 수도 있다. 하나의 실시형태에서, 두 개의 층들 사이의 응력은 두 개의 층들을 물리적으로 분리함으로써 경감될 수도 있다. 응력은 날카로운 모서리들 갖는 영역들에서 국부적으로 증가될 수도 있다. 모든 실시형태들이 응력을 경감시키기 위해 날카로운 모서리들이 없는 것일 수는 없는데, 날카로운 모서리가 에피층 상의 다른 로케이션에서 응력을 감소시키기 위해 도입될 수도 있어서이다. 응력의 비제한적 예들은 두 개의 비-격자 매칭된 에피층의 퇴적 동안 표면 상에 발현된 응력, 전사 또는 에피택셜 리프트오프 공정들 동안 생성된 응력, 또는 외력들로부터의 응력을 포함한다. 응력은 길이들 또는 면적들 또는 체적들의 범위 전체에 걸쳐 축적할 수도 있다. 하나의 양태에서 본 개시물은 응력이 국부적 지점 또는 지역에서 평균, 중간 또는 최대 응력일 수도 있는 에피층에서 응력을 경감시키는 방법을 위한 것이다. 다른 양태에서 응력은 전단 응력 또는 법선 응력일 수도 있다. 동작에 대해 단일 이론으로 제한하는 일 없이, 하나 이상의 트렌치들은 액티브 영역 내에서 또는 디바이스들 사이에서 응력을 경감시킬 수도 있다고 생각된다.
하나의 실시형태에서, 패터닝 단계들은 에피택셜 리프트오프 공정 후 크랙된 에피층들, 에피층들의 부분적 박리 및 단락된 디바이스들 중 적어도 하나를 감소시키도록 구성되거나 또는 수행된다.
본 개시물의 장점들은 큰 액티브 영역을 갖는 에피층을 채용할 때 특히 실현될 수도 있는데, 큰 액티브 영역들이 응력의 영향에 더 민감해지는 경향이 있고 그래서 본 개시물의 스트레인-감소 트렌치들로부터 추가의 혜택을 누릴 수 있어서이다. 일부 실시형태들에서, 에피층의 액티브 면적은 적어도 10,000 평방 미크론이다. 일부 실시형태들에서, 그 면적은 약 10,000 평방 미크론부터 약 1 평방 인지까지, 이를테면 약 100,000 평방 미크론부터 약 300,000,000 평방 미크론까지, 약 500,000 평방 미크론부터 약 150,000,000 평방 미크론까지, 또는 약 1,000,000 평방 미크론부터 약 100,000,000 평방 미크론까지의 범위, 또는 그것들 사이의 임의의 수일 수도 있다.
에피층은 박막 디바이스에서의 사용을 위해 바람직할 수도 있는 임의의 재료를 포함할 수도 있다. 일부 실시형태들에서, 에피층은 광감성 디바이스, 이를테면 광기전(photovoltaic) 디바이스에서의 사용을 위해 바람직할 수도 있는 하나 이상의 활성 재료들을 포함한다. 일부 실시형태들에서, 에피층은 적어도 하나의 III-V 재료를 포함한다. 일부 실시형태들에서, 에피층은 Si를 포함한다.
성장 기판은 단결정 웨이퍼 재료들을 포함하는, 임의의 수의 재료들을 포함할 수도 있다. 일부 실시형태들에서, 성장 기판은 단결정 웨이퍼이다. 일부 실시형태들에서, 성장 기판은 게르마늄(Ge), Si, GaAs, InP, GaP, GaN, GaSb, AlN, SiC, CdTe, 사파이어, 및 그 조합들로부터 선택된 재료를 포함할 수도 있다. 일부 실시형태들에서, 성장 기판은 GaAs를 포함한다. 일부 실시형태들에서, 성장 기판은 InP를 포함한다. 일부 실시형태들에서, 성장 기판을 포함하는 재료들은 도핑될 수도 있다. 적합한 도펀트들은 아연(Zn), Mg (및 다른 그룹 IIA 화합물들), Zn, Cd, Hg, C, Si, Ge, Sn, O, S, Se, Te, Fe, 및 Cr을 비제한적으로 포함할 수도 있다. 예를 들어, 성장 기판은 Zn 및/또는 S가 도핑된 InP를 포함할 수도 있다. 달리 표시되지 않는 한, 예컨대, InP를 포함하는 층에 대한 언급은 비도핑된 및 도핑된 InP(예컨대, p-InP, n-InP) 형태들을 포괄하는 것이 이해되어야 한다. 적합한 도펀트 선택들은, 예를 들어, 기판의 반-절연 성질, 또는 내부에 존재하는 임의의 결함들에 따라 달라질 수도 있다. 본 명세서에서 사용되는 바와 같은 "성장 기판"은, 본 기술분야에서 공지된 바와 같이, 성장 기판 위에 퇴적되어 있는 완충 층을 포함할 수도 있다. 따라서, "밑에 있는 성장 기판의 영역을 노출시키는" 패터닝 단계는, 성장 기판 완충 층의 영역이 노출되는 사례들을 포함한다.
희생 층이 경감 층으로서 역할을 한다. 희생 층은 에피층 및/또는 성장 기판의 에칭을 최소화하거나 또는 없애면서도 희생 층이 제거될 수 있도록 에피층 및/또는 성장 기판에 비하여 높은 에치 선택성을 갖도록 선택될 수도 있다. 일부 실시형태들에서, 희생 층은 III-V 재료를 포함한다. 일부 실시형태들에서, III-V 재료는 AlAs, AlInP, 및 AlGaInP로부터 선택된다. 특정한 실시형태들에서, 희생 층은 AlAs를 포함한다. 일부 실시형태들에서, 희생 층은 약 2 nm부터 약 200 nm까지의, 이를테면 약 4 nm부터 약 100 nm까지의, 약 4 nm부터 약 80 nm까지의, 또는 약 4 nm부터 약 25 nm까지의 범위의, 또는 그것들 사이의 임의의 수의 두께를 가진다.
보호 층들 또는 다른 중간 층들이 성장 기판과 희생 층 그리고/또는 희생 층과 에피층 사이에 배치될 수도 있다. 보호 층들은 에피택셜 리프트 오프 공정 동안 성장 기판 및/또는 에피층을 보호하는 것을 서빙하여, 성장 기판의 연속 재사용을 허용한다. 미국 특허 제8,378,385호 및 미국 공개 특허 US 2013/0043214호는 보호 층 스킴들의 그것들의 개시물에 대해 참조로 본 명세서에 포함된다. 보호 층들 또는 다른 중간 층들이 채용되면, 본 명세서에서 설명되는 이점들을 실현하기 위해 보호 층들 또는 중간 층들을 통해 본 개시물의 하나 이상의 트렌치들을 패터닝하는 것이 필요할 수도 있다는 것이 본 개시물로부터 이해되어야 한다. 예를 들어, 하나 이상의 보호 층들 또는 중간 층들이 희생 층과 에피층 사이에 배치되면, 하나 이상의 트렌치들은 에피층의 노출된 영역을 통해 그리고 보호 층들 또는 다른 중간 층들을 통해 패터닝되어야 한다. 이는, 예를 들어, 하나 이상의 에천트들의 사용을 통해 성취될 수도 있다. 하나 이상의 보호 층들 또는 중간 층들이 성장 기판과 희생 층 사이에 배치되면, 하나 이상의 트렌치들은 에피층의 노출된 영역을 통해 그리고 희생 층을 통해 패터닝되어, 하나 이상의 트렌치들은 밑에 있는 보호 층 또는 중간 층의 영역을 노출시킬 될 수도 있거나, 또는, 옵션적으로, 보호 층들 또는 중간 층들을 통해 또한 패터닝되어 하나 이상의 트렌치들은 밑에 있는 성장 기판의 영역을 노출시킬 수도 있다.
일부 실시형태들에서, 호스트 기판에 에피층을 본딩하는 것은 냉간 용접 본딩 및 반-데르 발스 본딩 중 적어도 하나를 통해 수행된다. 일부 실시형태들에서, 호스트 기판은 플라스틱 기판, 반도체 기판 및 금속성 기판 중 적어도 하나로부터 선택될 수도 있다.
본 개시물의 다른 양태가, 에피층의 액티브 영역이 적어도 하나의 디바이스를 포함할 수도 있는 적어도 하나의 지역을 적어도 하나의 다른 지역으로부터 분리하는 갭을 갖는 에피층과, 호스트 기판을 포함하는 박막 디바이스를 위한 것이다. 하나의 실시형태에서, 갭은 액티브 영역 부분들의 하나 이상의 행들을 정의하기 위해 에피층의 전체 액티브 영역을 둘 이상의 액티브 영역 부분들로 분리시킨다. 하나의 실시형태에서, 디바이스의 액티브 영역은 적어도 10,000 평방 미크론이다. 하나의 실시형태에서, 액티브 영역은 적어도 100,000 평방 미크론이거나 또는 본 명세서에서 설명되는 액티브 영역 치수들에 따른 면적을 갖는다. 하나의 실시형태에서, 에피층은 적어도 하나의 III-V 재료를 포함한다.
도 1은 에피층에서 크랙의 형성을 초래하는 기존의 ELO 공정의 개략도이다.
도 2는 ELO 공정으로부터 에피층에서의 크래킹을 없애거나 또는 감소시키는 본 개시물의 예시적인 방법을 도시한다.
도 3은 액티브 영역을 두 개의 부분들로 분리하는 트렌치가 패터닝된 에피층의 일 예를 도시한다.
도 4는 액티브 영역을 손가락 형 돌출부들로 분리하는 트렌치들로 패터닝된 에피층의 일 예를 도시한다.
도 5는 사전-패터닝을 사용하여 그리고 사전 패터닝을 사용하지 않고 전사된 에피층들 상에 제작된 포토다이오드 디바이스들의 현미경 이미지를 도시한다.
도 6은 예시적인 8x100 포토다이오드 어레이의 광전류 매핑을 도시한다.
본 명세서에서 사용되는 바와 같이, 단수형인 "한", "하나" 등은 문맥이 그렇지 않다고 알려주지 않는 한 복수의 언급을 포함한다.
본 명세서에서 사용되는 바와 같이, "에피택셜 층" 및 "에피층"을 포함하는 "층"이란 용어는, 기본 치수가 X-Y, 즉, 그것의 길이 및 폭을 따르는 디바이스의 맴버 또는 컴포넌트를 지칭한다. 이들 용어들은 재료들의 단일 층들 또는 시트들로 제한되지 않고, 그보다는 재료들의 다수의 층들 또는 시트들을 포함할 수 있다는 것이 이해되어야 한다. 층이 반드시 연속적이지는 않다는 것이 또한 이해되어야 한다. 예를 들어, 본 명세서에서 설명되는 바와 같은 패터닝된 포토레지스트 층 또는 패터닝된 에피층 위에 금속 층을 퇴적하는 것은 연속 금속 층을 초래하지 않을 수도 있다.
제1 층이 제2 층 "위에" 또는 "위로" 배치되거나 또는 퇴적되는 것으로서 설명될 때, 제1 층은 그 구조의 기판으로부터 멀리 떨어져 위치된다. 제1 층은 제2 층과 접촉하고 있을 수도 있거나 또는 제1 층과 제2 층 사이에 다른 층들이 있을 수도 있다. 예를 들어, 심지어 다양한 층들이 희생 층과 성장 기판 사이에 있을 수도 있더라도, 희생 층이 성장 기판 "위에" 또는 "위로" 배치되는 것으로 설명될 수도 있다. 마찬가지로, 제1 층이 제2 층과 제3 층 "사이에" 배치되거나 또는 퇴적되는 것으로서 설명될 때, 제1 층과 제2 층, 그리고/또는 제1 층과 제3 층 사이에 다른 층들이 있을 수도 있다.
본 명세서에서 사용되는 바와 같이, "III-V 재료"라는 용어는, 주기율표의 그룹 IIIA 및 그룹 VA으로부터의 원소들을 포함하는 화합물 결정들일 지칭하는데 사용될 수도 있다. 더 구체적으로는, "III-V 재료"라는 용어는 갈륨(Ga), 인듐(In) 및 알루미늄(Al)의 그룹과, 비소(As), 인(P), 질소(N), 및 안티몬(Sb)의 그룹의 조합들인 화합물들을 지칭하기 위해 본 명세서에서 사용될 수도 있다.
본 개시물의 층들을 준비하기 위한 적합한 퇴적 방법들은 가스 소스 분자 빔 에피택시, MOCVD(metallo-organic chemical vapor deposition), MOVPE(metallo-organic vapor phase epitaxy), HVPE(hydride vapor phase Epitaxy), 고체 소스 MBE, 및 화학 빔 에피택시을 비제한적으로 포함한다.
본 명세서에서의 작업 예들은 비제한적 예들이며, 본 개시물의 진정한 범위는 본 명세서에 포함되는 청구항들과 그것들의 동등물들에 의해 나타내어져 있다.
도 2는 본 개시물에 따라 수행되는 바와 같은 예시적인 제작 방법을 도시한다. 에피층 및 희생 층의 에피택셜 성장 후, 포토레지스트는 에피층에 스핀 온 되었고 패턴이 포토리소그래피를 사용하여 포토레지스트 상에 형성되었다(도 2(좌상단)). 일부 실시형태들에서, 포토레지스트 상에 형성된 패턴은 실질적으로 일직선으로 되어, 에칭 후의 패턴이 트렌치를 닮을 수도 있다. 다른 실시형태들에서, 그 패턴은 일직선이 아닐 수도 있다. 이 예시적인 실시형태에서, 포토레지스트 상에 형성된 패턴은 나중에 제작될 디바이스들이 없는 지역들 상에 패터닝되었다. 다음으로, 에피층들은 화학적 습식-에칭을 사용하여 패터닝된 포토레지스트 층을 따라 에칭되었다(이 기법은 단지 예시적이며; 플라즈마 에칭 기법들과 같은 다른 패터닝 기법들이 본 개시물과 일관되게 사용될 수 있다). 에칭 공정 동안, 에피층들은 성장 기판 쪽으로 처음부터 끝까지 에칭되어, 희생 층 상에 희생 에칭 전면 개구를 남겨두었다(도 2(중앙상단)). 그 다음에, 패터닝된 포토레지스트 층은 제거되었고 Au가 에피층 및 이차 호스트 기판 둘 다 상에 코팅되었다(도 2(우상단)). 두 개의 금속 층들은 그 다음에 본딩되었고(도 2(우하단)), ELO 공정(도 2(중앙하단))이 뒤를 이었다. ELO 공정 후, 이차 호스트 기판 상에 리프트 오프된 에피층들은 현미경 하에서 체크되었다. 본 방법의 효과는 어떠한 명백한 크랙들도 없이 에피층을 보여주는 전자현미경 이미지에 의해 확인되었다(도 2(좌하단)).
위의 절차는 상이한 순서들로 행해질 수 있다. 하나의 실시형태에서, 에피택셜 성장 후, 포토레지스트는 에피층에 스핀 온되고 디바이스들이 나중에 제작될 지역들을 이들 패터닝된 지역들이 덮도록 포토리소그래피를 사용하여 패터닝될 수도 있다. 그 다음에 Au 층이 에피층 상에 퇴적될 수도 있고 포토레지스트 층은 그 뒤에 퇴적된 Au의 일부의 리프트 오프를 초래하게 제거되어 Au 융기된 부분들 또는 메사들을 형성할 수도 있다. 다음으로, 에피층들은 성장 기판 쪽으로 에피층들을 통해 처음부터 끝까지 화학적 습식 에칭 또는 플라즈마 에칭을 사용하여 패터닝되어, 희생 층에 대해 희생 에칭 전면 개구를 남겨둘 수도 있다. 그 다음에, Au가 호스트 기판 상에 퇴적될 수도 있고, 에피층은 호스트 기판에 본딩되며, 그 뒤에 ELO 공정이 이루어질 수도 있다.
다른 실시형태에서, 에피택셜 성장 후, Au가 에피층 상에 퇴적될 수도 있다. 그 다음에, 포토레지스트가 에피층에 스핀 온되고 여러 포토레지스트 트렌치들을 위한 패턴이 포토리소그래피를 사용하여 만들어질 수도 있다. 트렌치들은 디바이스들이 나중에 제작되지 않을 지역들 상에 패터닝될 수도 있다. 다음으로, Au가 Au 메사들을 형성하기 위해 화학적으로 습식 에칭 또는 플라즈마 에칭될 수도 있다. 그 다음에 에피층들은 성장 기판 쪽으로 에피층들을 통해 처음부터 끝까지 화학적 습식-에칭 또는 플라즈마 에칭을 사용하여 패터닝되어, 희생 에칭 전면 개구를 남겨둘 수도 있다. 그 다음에, 포토레지스트는 에피층들로부터 제거될 수도 있다. Au의 층이 호스트 기판 상에 퇴적될 수도 있고 그 다음에 호스트 기판은 희생 층에 본딩될 수도 있고 ELO 공정이 수행될 수도 있다.
위의 방법들 중 임의의 방법에서 샘플 다이싱이 바람직하면, 다이싱 공정이 그 절차 동안의 임의의 단계에서 수행될 수 있다.
ELO 가공된 박막 디바이스들의 수율 개선에 대한 예시적인 사전-패터닝 방법의 하나의 이점은 열악한 어두운 암전류(dark current) 성능을 갖는 개개의 포토다이오드 디바이스들의 감소로 아래에서 입증된다. 선형적으로 접속된 8x100 p-i-n 박막 InGaAs 포토다이오드 어레이가 예시적인 사전-패터닝 방법이 사용된 샘플 상에 제작되었고 사전-패터닝 방법을 채용하지 않았던 샘플과 비교되었다. 에피층 구조체들이 Zn-도핑된 (100) p-InP 기판들 상에 가스-소스 분자 빔 에피택시(gas-source molecular beam epitaxy)(GSMBE)에 의해 성장되었다. 예시적인 실시형태에서, 그 성장은 비의도적으로 도핑된 InP (0.2 μm) 완충 층의 퇴적으로 시작되었고, 12 nm 두께의 AlAs 희생 층의 퇴적이 뒤따랐다. 다음으로, 반전된 액티브 InGaAs p-i-n 포토다이오드 구조체가 다음의 층들을 가지게 성장되었다: 2 x 1018 cm-3 Be-도핑된 p-InP top 윈도우/콘택트 층(0.2 μm 두께), 비의도적으로 도핑된 i-In0.53Ga047As 흡수 층(1.6 μm 두께), 및 5x 1018 cm-3 Si-도핑된 n-In0.53Ga047As 하단 콘택트 층(0.1 μm 두께).
패터닝 단계를 위해, 에피층들의 성장 후, 에피층들을 포함하는 웨이퍼에는 300 nm LOR3A 및 7 μm SPR220 (7.0) 이중 층 포토레지스트가 코팅되었다. 에피층들을 포함하는 웨이퍼는 그 다음에 ADT 7100 다이싱 톱을 사용하여 4 mm x 33 mm 에피-샘플들로 다이싱되었다. 그 다음에, 세 개의 동일하게 분리된 포토레지스트 트렌치들(30 μm 폭)이 MJB 노출 도구 및 MF-319 현상기를 사용하여 에피층들의 장변을 따라 패터닝되었다. 에피층들을 위한 패턴은 옥스포드 유도 커플링 플라즈마 반응 이온 에치(inductively coupled plasma reactive ion etch)(ICP RIE)를 사용하여 (Cl2: H2 = 16:12 sccm으로) 플라즈마 에칭되었다. 그 패턴들은 성장 InP 기판 쪽으로 에피층들을 통해 처음부터 끝까지 에칭되었던 트렌치들을 형성하였다. 그 다음에, 포토레지스트의 층들은 리무버 PG에서 5 시간 동안 에피층들의 샘플들을 소킹(soaking)함으로써 제거되었다(비교를 위해, 그 절차에서의 이 단계까지의 퇴적 단계들 후 사전-패터닝 단계만을 사용하지 않은 제어 샘플이 다이싱 단계를 받았다).
포토레지스트 층을 제거한 후, 250 nm 두께의 Au 필름들이 사전-패터닝 단계를 사용한 것과 사전-패터닝 단계를 사용하지 않은 양 샘플들의 에피층들 상에, 그리고 또한 두 개의 25 μm 두께의 캡톤(Kapton) 호스트 기판들 상에 퇴적되었다. 각각의 에피층은 열 및 압력의 인가를 통해 Au 표면들을 통하여 상이한 호스트 기판에 본딩되었다. ~10-5 torr 진공 하의 EVG 520 웨이퍼 본더를 사용하여, 20 MPa의 압력이 500 N/sec 램핑 속도로 두 개의 금 필름들 사이의 접합을 확립하기 위해 가해졌다. 45 ℃/min의 온도로 200 ℃까지 램핑하고, 피크 온도에서 5 분 동안 유지하여 열 지원 본딩 공정을 수행하였다. 재사용가능, 연성 흑연 시트가 샘플 영역 위에 균일한 힘을 가하기 위해 샘플과 프레스 헤드 사이에 삽입되었다. 일단 에피층이 캡톤 기판에 본딩된 후, 에피층은 ELO 공정을 통해 성장 InP 기판으로부터 제거되었으며, 이는 층이 박막 디바이스 속에 나중에 제작되는 것을 가능하게 한다. 따라서, 전체 샘플은 60 ℃에서 유지되는 20% HF 산에 침지되었다. HF 산은 교반 막대로 400 rpm에서 저어졌다. AlAs와 액티브 화합물 반도체 층들 사이의 높은 에치 선택성으로 인해, 묽은 HF는 웨이퍼와 액티브 디바이스 에피층들 사이의 12 nm 두께 AlAs 희생 층을 인접한 층들을 공격하지 않으면서도 제거하였다.
ELO 공정 후, 전사된 에피층들은 각각의 호스트 기판들과 함께, 다음의 제작의 편의를 위해 강성 기판에 고정되었다. 8x100 전면 링 콘택트들이 포토리소그래피 및 Ti(20 nm)/Pt(30 nm)/Au(200 nm) 금속 콘택트의 퇴적으로 패터닝되었다. 각각의 링의 폭은 10 미크론이었고, 내부 직경은 150 미크론이었다. 금속 층이 리프트 오프된 후, 8x100 메사들이 포토리소그래피에 의해 정의되었다. 이들 메사들은 링 콘택트들의 포지션에 중심을 둔 200 마이크론 직경의 원들이었다. 메사들은 옥스포드 ICP RIE를 사용하여 (Cl2:H2 = 16:12 sccm)를 사용하여 플라즈마 에칭되었다. 플라즈마 에칭은 하단 Au 층 쪽으로 전사된 에피층들을 통해 메사들을 처음부터 끝까지 패터닝하였다.
다음으로, 8 개의 하단 선형 콘택트 라인들이 포토리소그래피 및 습식 TFA Au 에천트를 사용하여 패터닝되었다. 각각의 콘택트 라인은 100 개 포토다이오드 메사들을 한 행으로 선형적으로 접속시켰다. 그 다음에, 1 마이크론 두께의 PI-2610 폴리이미드 층이 샘플에 스핀 온되었으며, 그 뒤에 300 ℃에서 30 분 동안 하드 베이킹되어 절연 층을 형성하였다. 이 프로세스는 또한 상단 및 하단 옴 콘택트들의 형성을 도왔다. 폴리이미드 절연 층이 그 다음에 포토리소그래피 및 플라즈마 에칭(CF4:O2 = 56:16 sccm)을 사용하여 패터닝되어, 노출된 포토다이오드 디바이스 영역이 남아있게 했다. 그 다음에 100 개의 전면 선형 콘택트 라인들이 e-빔 증발을 사용하여 퇴적된 Ti(10 nm)/Au(300 nm)으로 패터닝되었다. 각각의 콘택트 라인은 8 포토다이오드 메사들을 한 열로 선형적으로 접속시켰다. 이중 층 MgF2(37 nm)와 TiO2(127 nm) 반사방지 코팅(ARC)이 이 예시적 실시형태의 제작을 완료하기 위해 퇴적되었다.
샘플 상의 개개의 포토다이오드 디바이스들의 암전류는 사전-패터닝 방법을 채용하는 것의 제작 수율 개선을 확인하기 위해 측정되었다. 측정된 모든 포토다이오드 디바이스들은 -1V 하에서 바이어싱되었고, 이들 디바이스들의 생성된 광전류는 케이슬리(Keithley) 2400 SMU에 의해 수집되었다. 도 5(좌측)는 사전-패터닝 방법을 사용하지 않고서, 전사된 에피층들이 명백한 크랙들을 갖는 지역들을 도시하고, 이들 크랙된 지역들 상에 정의된 임의의 디바이스들이 단락되는 것으로 측정된다(187/800)는 것을 도시한다. 모든 800 개 디바이스들을 측정하지 않고서도, 제작 수율은 < 77% 이다(613/800). 사전 패터닝된 방법을 사용하는 샘플들에서, 명백한 크랙된 지역들이 처음에 전사된 에피층들 중 어느 하나 상에서, 또는 제작 후의 에피층들 상에서 관찰되지 않는다(도 5(우측)). 모든 800 개 디바이스들은 전체 어레이의 10 개의 상이한 스폿들 상에 조명하는 10mW 1550 nm 레이저를 사용하여 측정되었다. 그 결과들은 하나의 디바이스가 단락되었고 아홉 개의 디바이스들이 -1 V 역 바이어스 상태 하에서 고도로 누설적이었음(10mW 1550 nm 레이저 조명 광전류에 필적하는 암전류)을 보여준다(도 6). 따라서 제작 수율은 이 예시적 사전-패터닝 방법을 채용함으로써 ~99%(790/800)인 것으로 확인되었다.
본 명세서에서 설명되는 디바이스들 및 방법들의 다른 실시형태들은 명세서 및 실무를 고려하여 본 기술분야의 통상의 기술자들에게 명백할 것이다. 명세서는 예시적인 것으로서만 간주되며, 설명되는 디바이스들 및 방법들의 진정한 범위는 청구항들에 의해 나타내어지고 있다고 의도된다.

Claims (20)

  1. 박막 디바이스를 제작하는 방법으로서,
    a. 성장 기판 위에 희생 층을 퇴적하는 단계;
    b. 상기 희생 층 위에 에피층을 퇴적하는 단계;
    c. 상기 에피층 위에 포토레지스트 층을 퇴적하는 단계;
    d. 포토리소그래피를 사용하여 상기 포토레지스트 층을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 상기 하나 이상의 트렌치들은 상기 밑에 있는 에피층의 영역을 노출시킴;
    e. 상기 에피층의 노출된 영역을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 상기 하나 이상의 트렌치들은 상기 밑에 있는 성장 기판의 영역을 노출시킴;
    f. 상기 포토레지스트 층을 제거하는 단계;
    g. 상기 에피층 위에 금속 층을 퇴적하는 단계;
    h. 금속-코팅된 호스트 기판에 상기 금속 층을 본딩하는 단계; 및
    i. 상기 희생 층을 에칭함으로써 상기 에피층의 에피택셜 리프트 오프(lift off)를 수행하는 단계를 포함하는, 박막 디바이스를 제작하는 방법.
  2. 제1항에 있어서, 단계 e의 상기 하나 이상의 트렌치들은 적어도 하나의 디바이스를 포함하는 상기 에피층의 적어도 하나의 지역을 적어도 하나의 다른 지역으로부터 분리시키는 것인, 박막 디바이스를 제작하는 방법.
  3. 제1항에 있어서, 단계 e의 상기 하나 이상의 트렌치들은 상기 에피층을 둘 이상의 조각들로 나누는 것인, 박막 디바이스를 제작하는 방법.
  4. 제1항에 있어서, 단계 e의 상기 하나 이상의 트렌치들은 상기 에피층을 하나 이상의 행들로 분리하는 것인, 박막 디바이스를 제작하는 방법.
  5. 제1항에 있어서, 단계 e의 상기 하나 이상의 트렌치들은 상기 에피층을 조각들의 그리드로 나누는 것인, 박막 디바이스를 제작하는 방법.
  6. 제1항에 있어서, 단계 e의 상기 하나 이상의 트렌치들은 상기 에피층 또는 응력받은 금속 층의 응력을 경감시키도록 구성되는 것인, 박막 디바이스를 제작하는 방법.
  7. 제1항에 있어서, 단계 e의 상기 패터닝은 상기 에피택셜 리프트-오프 공정 후 크랙된 에피층들, 에피층들의 부분적 박리 및 단락된 디바이스들 중 적어도 하나를 감소시키도록 구성되는 것인, 박막 디바이스를 제작하는 방법.
  8. 제1항에 있어서, 상기 에피층은 적어도 10,000 평방 미크론의 면적을 갖는 것인, 박막 디바이스를 제작하는 방법.
  9. 제8항에 있어서, 상기 면적은 약 1,000,000 평방 미크론부터 약 100,000,000 평방 미크론까지의 범위에 있는 것인, 박막 디바이스를 제작하는 방법.
  10. 제1항에 있어서, 단계 a의 상기 에피층은 Si 및 III-V 반도체들 중 적어도 하나를 포함하는 것인, 박막 디바이스를 제작하는 방법.
  11. 제1항에 있어서, 단계 h는 냉간-용접 본딩 및 반-데르 발스(van der Waals) 본딩 중 적어도 하나에 의해 수행되는 것인, 박막 디바이스를 제작하는 방법.
  12. 제1항에 있어서, 상기 호스트 기판은 플라스틱 기판, 반도체 기판, 및 금속성 기판으로부터 선택되는 것인, 박막 디바이스를 제작하는 방법.
  13. 제1항에 있어서, 단계 d 및 e에서의 상기 하나 이상의 트렌치들은 폭이 250 미크론 이하인 것인, 박막 디바이스를 제작하는 방법.
  14. 박막 디바이스를 제작하는 방법으로서,
    a. 성장 기판 위에 희생 층을 퇴적하는 단계;
    b. 상기 희생 층 위에 에피층을 퇴적하는 단계;
    c. 상기 에피층 위에 포토레지스트 층을 퇴적하는 단계;
    d. 포토리소그래피를 사용하여 상기 포토레지스트 층을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 상기 하나 이상의 트렌치들은 상기 밑에 있는 에피층의 영역을 노출시킴;
    e. 상기 에피층 위에 금속 층을 퇴적하는 단계;
    f. 상기 밑에 있는 에피층의 상이한 영역을 노출시키기 위해, 포토레지스트 층 위에 있는 상기 금속 층의 임의의 부분들이 리프트 오프되도록 상기 포토레지스트 층을 제거하는 단계;
    g. 상기 에피층의 노출된 상이한 영역을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 상기 하나 이상의 트렌치들은 상기 밑에 있는 희생 층의 영역 또는 상기 밑에 있는 성장 기판의 영역을 노출시킴;
    h. 금속-코팅된 호스트 기판에 상기 금속 층을 본딩하는 단계; 및
    i. 상기 희생 층을 에칭함으로써 상기 에피층의 에피택셜 리프트 오프를 수행하는 단계를 포함하는, 박막 디바이스를 제작하는 방법.
  15. 박막 디바이스를 제작하는 방법으로서,
    a. 성장 기판 위에 희생 층을 퇴적하는 단계;
    b. 상기 희생 층 위에 에피층을 퇴적하는 단계;
    c. 상기 에피층 위에 금속 층을 퇴적하는 단계;
    d. 상기 에피층 위에 포토레지스트 층을 퇴적하는 단계;
    e. 포토리소그래피를 사용하여 상기 포토레지스트 층을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 상기 하나 이상의 트렌치들은 상기 밑에 있는 금속 층의 영역을 노출시킴;
    f. 상기 금속 층의 노출된 영역을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 상기 하나 이상의 트렌치들은 상기 밑에 있는 에피층의 영역을 노출시킴;
    g. 상기 에피층의 노출된 영역을 통해 하나 이상의 트렌치들을 패터닝하는 단계 - 상기 하나 이상의 트렌치들은 상기 밑에 있는 희생 층의 영역 또는 상기 밑에 있는 성장 기판의 영역을 노출시킴;
    h. 상기 포토레지스트 층을 제거하는 단계;
    i. 금속-코팅된 호스트 기판에 상기 금속 층을 본딩하는 단계; 및
    j. 상기 희생 층을 에칭함으로써 상기 에피층의 에피택셜 리프트 오프를 수행하는 단계를 포함하는, 박막 디바이스를 제작하는 방법.
  16. 적어도 하나의 디바이스를 포함할 수도 있는 적어도 하나의 지역을 적어도 하나의 다른 지역으로부터 분리하는 하나 이상의 트렌치들을 포함하는 에피층; 및
    호스트 기판을 포함하는, 박막 디바이스.
  17. 제16항에 있어서, 상기 하나 이상의 트렌치들은 상기 에피층을 하나 이상의 행들로 분리하는 것인, 박막 디바이스.
  18. 제16항에 있어서, 상기 에피층은 적어도 10,000 평방 미크론의 면적을 갖는 것인, 박막 디바이스.
  19. 제18항에 있어서, 상기 면적은 약 1,000,000 평방 미크론부터 약 100,000,000 평방 미크론까지의 범위에 있는 것인, 박막 디바이스.
  20. 제16항에 있어서, 상기 에피층은 Si 및 III-V 재료들 중 적어도 하나를 포함하는 것인, 박막 디바이스.
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