JP4988759B2 - 半導体デバイスの製造法 - Google Patents

Description

本発明は、基板の上に下側エッチング停止層、その上に犠牲層、その上に上側エッチング停止層、その上に半導体層を有す積層構造の形成するステップと、第１トレンチのセットおよび第２トレンチのセットを半導体層および上側エッチング層に貫通して形成するステップと、第１トレンチのセットを経て犠牲層を上側エッチング停止層および下側エッチング停止層まで選択的にエッチングして、空洞の上方に半導体層の支持部分を設けるステップと、を有する半導体デバイスの製造法に関する。とくに、本発明は、半導体薄膜を基板上で加工処理し、この基板から半導体薄膜を取り外移転することに関するが、それに限定されない。

現代の半導体デバイス技術では、様々な種類のデバイスを処理することのできる、より薄い半導体ボディに対する要求が高まっている。この薄さに対する要求は、より高速でより小型でより信頼性の高い最終製品を得るためのデバイス・パラメータの要求により推し進められる。半導体薄膜は、デバイス加工を行う間に、薄膜をそれぞれ絶縁体または空洞上に支持するシリコン・オン・インシュレータ（ＳＯＩ）技術またはシリコン・オン・ナッシング（ＳＯＮ）技術を採用することによって実現可能である。ラインフロントエンド・オブ・ライン加工（Front-End of Line : ＦＥＯＬ）およびバックエンド・オブ・ライン加工（Back-End of Line : ＢＥＯＬ）が完了した後、最終製品での使用のため、デバイスをウエハに移転する。

特許文献１（国際公開第２００５／０９３８２４号）には、半導体デバイスを製造する方法の実施例が記載されており、ここでは半導体ボディを絶縁体または空洞上のキャリヤ基板によって支持するものであり、この特許文献を参考までに本明細書に付記する。アンダーエッチング技術を用いて、半導体ボディと基板との間にある犠牲層を除去する。特許文献１に記載処理の概要を、図１Ａ〜図１Ｄにつき説明する。特許文献１で使用されている参照符号を可能な限り本明細書でも使用する。

基板１を含む半導体ボディ２からスタートすることにより、積層構造を形成する。基板１上に、ＳｉＧｅのエピタキシャル層１１を成長させる。その上にシリコン層１２を成長させる。シリコン層１２上に、他のＳｉＧｅ層８を成長させる。第２ＳｉＧｅ層８上にシリコンの層９を成長させる。この積層構造上にハードマスク層Ｍを堆積させる。フォトリソグラフィを用いて、ハードマスクＭにパターン形成を施す。２種類の窪みまたはトレンチのセットを、シリコン層９および第２ＳｉＧｅ層８に貫通させて形成する。図１Ｂ（ｉ）の断面図に示すように、第１トレンチ４のセットおよび第２トレンチ５のセットを形成する。図１Ｂ（ii）に示す平面図は、積層構造の上方から見た、これらトレンチのレイアウトを示す。図１の断面図は、図１Ｂ（ii）中の直線III−III線上の断面である。

図１に示したトレンチのレイアウトは、特許文献１による記載と完全には一致しないと理解されたい。しかし、この特許文献１に使用した方法の概要を説明する上で逸脱しない。第２トレンチ５のセットは溝のような形状をしており、第１トレンチ４のセットよりも幅が狭い。

図１Ｃにつき説明すると、誘電体層６を半導体ボディ２の表面上に堆積させる。この誘電体層６の厚さ、およびトレンチ４およびトレンチ５の寸法は、トレンチ４のセットが誘電体層６による均一なコーティングを生ずる一方で、第２トレンチ５または溝のセットは、誘電体層６で完全に埋まるように、選択する。

この後、第１トレンチ４のセットを経て等方性湿式エッチングを行うことにより、空洞２０を形成する。シリコン層１２は、上側エッチング停止層および下側エッチング停止層として作用する２個のＳｉＧｅ層８，１１まで、選択的にエッチングされる。
国際公開第２００５／０９３８２４号パンフレット

この特許文献１に記載された方法によって、空洞２０の上方に支持された半導体ボディ９が得られる。続いて空洞を酸化させて、ＳＯＩタイプのデバイスを形成することができる。懸垂された半導体ボディ９は、誘電体で充填されたトレンチ５および残存するシリコン材料１２によって水平方向に支持される。この水平方向支持のため、実施することができるアンダーエッチングの程度に制限がかかる。シリコンの、懸垂される部分の横方向寸法を増大させる場合、構造が破壊する可能性が増大するでだろう。したがって、この方法はウエハ全体の面積に比較して比較的小さい面積のＳＯＩまたはＳＯＮを設けるのに限定される。

本発明は、半導体デバイスを製造する方法を提供し、以下のステップ、すなわち
−基板上に下側エッチング停止層、その上に犠牲層、その上に上側エッチング停止層、その上に半導体層を有する積層構造を形成するステップと、
−半導体層および上側エッチング停止層を貫通して、第１トレンチのセットを形成するステップと、
−半導体層、上側エッチング停止層、犠牲層、および下側エッチング停止層を貫通して、第２トレンチのセットを形成するステップと、
−第２トレンチのセットを充填し、半導体層と基板との間における支持構造体を設けるステップと、
−第１トレンチのセットを介して、犠牲層を、選択的に上側エッチング停止層および下側エッチング停止層までエッチングするステップと
を有することを特徴とする。

本発明によれば、半導体層と基板との間に垂直方向の支持構体を生ずることにより、半導体層のより多くの面積をアンダーエッチングすることが可能となる。この利点を利用して、バルク基板に取り付けるべきウエハ全体にわたる半導体薄膜を実現化させることが可能で、これにより関連した利点および用途を多数もたらし、このことを以下により詳細に説明する。さらに、本発明により得られる垂直方向の支持構体は、上述の従来方法による製品よりも増強された機械的安定性を示す。

本発明の好適な実施形態においては、前記第２トレンチのセットを形成するステップは、第１トレンチのセットを形成するのと同一加工ステップ中に形成し、双方のトレンチのセットを、前記半導体層および上側エッチング停止層に貫通させて形成するものとし、本発明方法は、さらに、
−第２トレンチのセットの底面を経て犠牲層および下側エッチング停止層をエッチングする前に、第１トレンチのセットの底面に、露出した犠牲層の表面を覆うためのバリア材料を堆積させるステップと、
−犠牲層を選択的にエッチングするステップの前に、バリア材料の少なくとも一部をエッチング除去して、犠牲層を露出させるステップと
を有するものとする。第１および第２の双方のトレンチセットを同一ステップで形成することにより、有利なことに、一回のマスクセットしか必要としない。

この場合、好適には第１および第２のトレンチセットのうち一方を他方よりも幅広にし、本発明方法は、さらに、各トレンチを形成した後、半導体層上に、幅が狭い方のトレンチを埋める（充填する）が、幅広いトレンチは埋めない（充填しない）厚さを有する層を堆積させるステップを有するものとする。有利なことに、トレンチの大きさの違いを利用して片方のトレンチセットのみを充填することによって、使用するマスクセットの数を最小化することができる。

第１の好適な実施形態においては、第２トレンチセットを、第１トレンチのセットよりも幅広にし、前記堆積させた層は、前記第１トレンチのセットの底面で、犠牲層の露出した表面をカバーするよう堆積させたバリア材料として作用するようにする。有利なことに、犠牲層へのアクセスをもたらすトレンチが、支持構体に相当するトレンチよりも幅狭い。典型的には第１トレンチのセットのほうが第２トレンチのセットよりもより多くのトレンチを必要とするため、この実施形態はシリコン層の面積のうちトレンチによって使用される部分、すなわちデバイス製造に利用できない部分、が減少する。

第２の好適な実施形態においては、第１トレンチのセットを、第２トレンチのセットよりも幅広にし、第１トレンチのセットの底面にバリア材料を堆積させるステップは、その底面を酸化させることを含むものとし、本発明方法は、さらに、第２トレンチのセットの底面を経てエッチングする前に第２トレンチのセットから堆積させた層を除去するステップを有するものとする。酸化のステップは簡単であり、第２トレンチのセットを深くエッチングする際に第１トレンチのセットの底部にバリア材料をもたらすよう作用する。

好適には、本発明方法は、さらに、セミコンダクター・オン・ナッシング構造を提供すべく、犠牲層をエッチング除去した後、第１トレンチのセットを絶縁材料で充填し、セミコンダクター・オン・ナッシング構造を得るステップを有するものとする。続いて、支持された半導体層上での半導体デバイスおよび／または回路の加工処理を行うことができる。

このウエハ全体にわたる垂直方向の支持構体によってもたらされる１つの重要な利点は、単に垂直方向のリンクを破壊することによって、半導体層または薄膜を簡単に基板から取り外すことができる点である。この破壊は、単に半導体層および基板をエッチング溶液に浸す、または代案として、加圧した水または空気をリンクに当てることによって実行できる。

本発明によってもたらされる他の重要な利点は、支持された薄膜を、バルク基板に取り付けたまま、複数の個別チップに簡単に分割することができる点である。これは、加工した半導体層の取り外しステップの前に、加工処理した半導体層上にマスク層を堆積させるステップと、半導体層表面の選択した部分を露光してマスク層をパターン形成するステップと、露光した部分にドライエッチングを行い、加工処理した半導体層を、支持構体のそれぞれに対応する部分によって支持された、複数の互いに離散した島状体に分割するステップとのすべてを、支持構体の対応部分によって支持して実行できる。さらに、薄膜を分割するために標準的なエッチングを利用することにより、使用するソー（切断）レーン（またはソーイングレーン）の幅を減少させることができる。例えば、マスク層により露光される部分の寸法は１μｍ未満とすることができる。

本発明により得られる他の重要な利点は、半導体層を取り外した後、基板を、この方法を繰り返すのに何度でも再利用することができ、製造プロセス全体の基板コストを大幅に削減することができる点である。

ＳＯＮ構造を形成する代わりに、除去した犠牲層によって生ずる空洞を絶縁層で埋めることによりＳＯＩ構造を得ることもできる。

本発明の実施形態について、以下添付図面につき、単なる例示として説明する。

図面は単に線図的に示したものであることを理解されたい。図面にわたり、同一参照符号を、同一または類似の部分に付して示す。

本発明による第１の実施形態は、特許文献１（国際公開第２００５／０９３８２４号）に記載のものと初期処理ステップをいくつか共有し、したがって、まず図１Ａ、図１Ｂ、図１Ｃにつき説明する。本発明方法においては、特許文献１に記載された方法に使用されているように、半導体薄膜とバルク基板との間に配置する犠牲層の選択的なエッチングを利用する。図１Ａに示す通り、基板１上に下側エッチング停止層１１、その上に犠牲層１２、その上に上側エッチング停止層８、その上に半導体層９を有する、層状構造または積層構造を形成する。この実施例におけるバルク基板１は、シリコン半導体基板である。この基板上にＳｉＧｅのエピタキシャル層である層１１を１ｎｍ〜５０ｎｍの範囲の厚さで成長させ、この層１１を下側エッチング停止層として作用する。この層１１のゲルマニウム含有量は１０％〜３０％の範囲である。つぎに、エッチング停止層１１の上にシリコンのエピタキシャル層である層１２を２０ｎｍ〜１０００ｎｍの厚さで成長させる。このシリコン層１２は、後にエッチング停止層まで選択的にエッチング除去する犠牲層として作用する。この後シリコン犠牲層１２上に再度ＳｉＧｅ層を成長させることにより、上側エッチング層８を形成する。

つぎに、上側エッチング停止層上にシリコン層９を、約２μｍの厚さになるよう堆積することにより、半導体層を形成する。続いて、積層構造２の上に、例えば窒化ケイ素のハードマスク層Ｍを堆積させる。これは、例えば窒化ケイ素の単層、または酸化物−窒化物−酸化物のような誘電体層の組合せとすることができる。

図１Ｂにつき説明すると、ハードマスクＭは後にフォトリソグラフィおよびエッチングを用いてパターン形成するが、エッチングする部分はトレンチ形成を意図する位置に対応する。つぎに、トレンチ４の第１セットおよびトレンチ５の第２セットを、半導体層９および上側エッチング停止層８を貫いてエッチングすることによって形成する。

用語「トレンチ」は当業界でよく知られており、マスクＭを貫く異方性エッチングによって生じる窪みを含むことを意図すると理解されたい。用語「トレンチ」には、窪み、孔、または溝を含み、その横断面形状は例えば、円、長方形、または細長い形状とすることができる。各トレンチの横断面形状は、その深さ全域にわたってほぼ一定でほぼ垂直な側壁を有する、または有さないこともできる。図１Ｂは、トレンチ４の第１セットが、その深さ全域にわたって一定である、長方形の横断面形状を有することを示す。

トレンチ５の第２セットは細長い形状をしており、半導体層９にわたって、図１Ｂ（ii）に部分的に示す通り、トレンチのグリッドを形成する。グリッドは積層構造の区域上に延びて存在し（延在し）、この実施形態においては、トレンチ幅は１００ｎｍ〜３００ｎｍの範囲とある。以下、本明細書においては、このトレンチの第２セットをサポートトレンチと称する。

トレンチ４の第１セットは、それぞれ長方形の横断面を有し、サポートトレンチ５で形成したグリッドから離れて積層構造上に、規則的な繰り返しパターンにして配置する。これらトレンチの幅は２００ｎｍ〜６００ｎｍの範囲（サポートトレンチの約２倍の幅）である。以下、本明細書においては、このトレンチの第１セットをアクセストレンチと称する。

図１Ｂから明らかなように、アクセストレンチはサポートトレンチよりも幅広にする。積層構造上に誘電体層６を堆積させる。誘電体層６は典型的には薄い酸化物層およびそれより厚い窒化物層から成り、薄い酸化物層の主な役割はハードマスクＭの側面の窒化物層を覆うことである。トレンチ幅に違いがあるため、また選択した誘電体層６の厚さにより、より幅の狭いサポートトレンチ５はほぼ完全に充填されるとともに、より幅広のアクセストレンチ４においては側壁に沿って誘電体層によって内張りされる。図１Ｃに示すように、アクセストレンチ４の底面およびハードマスクＭの表面から誘電材料６を取り除くためにスペーサエッチング（異方性エッチング）を行う。

図２Ａにつき説明すると、その後、酸化ステップを行い、各アクセストレンチの底面の領域を酸化する。酸化した領域２２は、アクセストレンチの底面で犠牲層１２の露出した表面を覆うバリアとして作用する。つぎに、誘電材料６を、例えば窒化物湿式エッチングを用いて、図２Ｂに示すようにトレンチ４，５から取り除く。

その後、異方性エッチングを実行し、トレンチ５の第２セットの底面、犠牲層１２、および下側エッチング停止層１１を貫通してエッチングを行う（図２Ｃ）。アクセストレンチ４の底面の酸化領域２２は、その部分でエッチングが起こるのを防ぐ。

その後、例えば、酸化ケイ素の誘電体層を半導体層上に堆積させる。図２Ｄで示すように、やはり、サポートトレンチ５をほぼ完全に充填するが、アクセストレンチ４の壁を内張りする程度に誘電体の厚さを選択する。つぎに、異方性エッチングを実行し、犠牲層１２の表面を露出させ、ハードマスクＭの頂面から誘電体を除去する（図２Ｅ参照）。

特許文献１（国際公開第２００５／０９３８２４号）に記載されているプロセスと同様に、シリコン犠牲層１２を、上側エッチング停止層８および下側エッチング停止層１１まで、これらがほぼ除去される程度まで選択的にエッチングし、シリコン薄膜９の下方に空洞３０を形成する。しかし、本発明によれば、充填したトレンチ５を垂直方向の支持構体として用い空洞３０上方のシリコン薄膜９を支持することによって、ウエハ全域にわたって犠牲層全体を除去することもできる。図２Ｆに示す通り、上側および下側のＳｉＧｅエッチング停止層８，１１も除去するが、このことは重要でないと認識されたい。

アンダーエッチングしたシリコン薄膜９は、下側のバルクシリコン１と垂直方向アタッチメントで結合されている。このウエハ規模のアタッチメントによって得られる機械的安定性は、薄膜９上で半導体デバイスを加工処理することを可能とする。さらに、ＳｉＧｅエッチング停止層８，１１を除去する場合、処理温度の選択自由度が大きくなる。

図２Ｇにつき説明すると、犠牲層１２をエッチング除去した後、アクセストレンチ４を絶縁材料２８で充填し、ＳＯＮ構造を形成する。この場合、材料２８は酸化物とし、この酸化物を、例えばＴＥＯＳまたは他の低圧ＣＶＤ法などの、共形（コンフォーマル）酸化物堆積法によって堆積させる。理想的な共形堆積の結果、アクセストレンチの側壁、薄膜９の下側、およびウエハ１の頂面側にわたり等量の酸化物が堆積する。アクセストレンチ４の幅は空洞３０の深さよりも十分に小さい必要があり、そうでないと空洞が完全に埋まってしまう。

代案として、非共形酸化物堆積、例えばＨＤＰ酸化物を生ずる高密度プラズマＣＶＤ、またはプラズマ増強ＣＶＤ法を行うことができる。この場合、アクセストレンチの側壁、または薄膜９の下部には酸化物が堆積しない。酸化物はアクセストレンチの開口部分で初期ウエハ１頂部、および全ての上向き表面上にのみ堆積する。したがって、アクセストレンチは底部から上向きに充填され、アクセストレンチ４を経由した、薄膜９から基板１までの垂直方向リンクが追加される。これにより、空洞３０の大部分が充填されないまま残されるが、有利にも、最終分離ステップ中に追加リンクを破断することになるものの、初期基板１に対する薄膜の結合堅牢度を向上させることができる。

空洞３０を充填すること（コンフォーマル堆積）と、支持構体の追加リンクを設けること（非コンフォーマル堆積）のバランスをとるために、アクセストレンチの側壁における堆積の結果空洞３０が完全に充填される前にトレンチが完全に充填されるよう、セミ−コンフォーマルな堆積層を形成することもできる。

アクセストレンチ４を充填するために、他の絶縁材料、例えば窒化シリコンを使用することもできると理解されたい。

アクセストレンチ４の充填の後、図２Ｇに示すように、平坦化（例えば、ＣＭＰ）ステップを実施する。

これまでに示した部分断面図とウエハ全体との関係の理解を容易にするため、図３に、ウエハの一部分の平面図を、充填されたサポートトレンチ５によって形成されたグリッドにおける１つの「セル」の拡大断面図とともに示す。

図３に示すように、すべてのウエハ薄膜９は、例えばシリコン酸化物で形成した細い（典型的には数１００ｎｍの幅）リンクのアレイによってバルクシリコン１に結合されている。この状態でウエハを処理し、半導体デバイスおよび／または回路を、フロント・エンド・オブ・ライン処理（Front-End of Line）またはバック・エンド・オブ・ライン処理（Back-End of Line）によって支持された半導体層９上に加工することができる。この加工が完了した後、支持基板をシリコン薄膜の裏側にに取り付ける。好都合にも、支持構体を壊すことによって、半導体層は基板から簡単に分離することができる。

加工したシリコン薄膜９を取り外すために支持構体を壊す方法の一実施例を図４に示す。半導体層９および基板１をＨＦエッチング溶液に浸す（図４ａ参照）。これによって支持構体５によるリンクが破断し、基板１から加工したデバイスを分離することができる（図４ｂ参照）。分離したシリコン薄膜９は、支持基板４０によって支持する。

加工したシリコン膜９を取り外すために支持構体を壊す他の方法の実施例を図５に示す。この場合、リンクを切断するのに加圧水流またはエアガンを用いる。

図６は、加工した回路４２を有し、支持基板４０板によって支持され、基板１から取り外された、半導体層９を示す。取り外しが済むと、元のバルク基板１は磨いて、新規の加工に再利用することができる。半導体膜９は基板１上にエピタキシャルに成長させるため、基板の厚さのロスは磨くことによってしか起こらず、よって基板１はこの加工に何度も使用することができる。

本発明方法により得られる構造の更なる利点は、基板１に取り付けた状態の加工済みの半導体薄膜９を分割するのに一般的なドライエッチングを用いることができる点である。図７Ａは回路４２が加工された、アンダーエッチング後のシリコン薄膜９を示す。図７Ｂに示すように、ＳＡＷマスク５０（またはソーイングマスク、罫書きマスク、またはシールリング）をバックエンド４２の上に堆積し、パターン形成する。マスク層５０は、半導体層表面の選択した部分を露出するようパターン形成し、この選択部分は、薄膜９の、分割を必要とする部分に対応させる。逆に、ＳＡＷマスク５０によってカバーされる領域は、半導体薄膜９における個別チップを画定する。

エッチングされる層には、合計の最大厚さが数ミクロンになる酸化物の多重スタックを有するのが典型的であるバックエンド層４２、および１μｍ以下であるシリコン薄膜が含まれる。この比較的薄いスタックによれば、一般的エッチング処理を使用できる。ソー（切断）レーン５２の大きさは１０μｍより小さく、好適には１μｍよりも小さい。このことにより、従来の幅（＝７０μｍ）ソー（切断）レーンを用いるのと比較して、半導体面積損失を大幅に減少させる。ドライエッチングを実行し（図７Ｃ参照）、このとき、分離したチップは基板に残ったままである。

サポートトレンチ５によるグリッドのピッチよりも小さなピッチでチップを分割できないことは理解できるであろう。

チップを分離した後、上述した、支持基板１からの取り外し処理を実行する。しかし、例えばチップソート（選別）機を用いて、チップを別個に基板１から取り外すこともできる。このようなソート機は、チップを有するシリコン薄膜９の所望部分を、例えば真空ピンセットを用いて、単純に掴むことができる。チップを基板１から引き抜くことによって関連した支持構体が簡単に壊れ、その後チップを直接チップパッケージに配置することができる。このようにして、複数のチップが重なり合ったスタックを形成することができる。本発明方法によれば、チップを極めて薄い半導体薄膜上で製作し、この結果、極めて薄いチップスタックとなる。このことは、携帯電話のように小型化が重要となる用途にはとくに有用である。

本発明の第２の実施形態を、図８Ａ〜図８Ｃにつき説明する。第１の実施形態では、アクセストレンチ４の幅をサポートトレンチ５の幅よりも大きくした。トレンチ幅の差は、選択した厚さでの単一誘電体の堆積を使用して、一方のトレンチセットを充填し、他方のトレンチセットを充填しないことを可能にする。第２の実施形態においては、サポートトレンチ５をアクセストレンチ４よりも幅広にする。第１実施形態におけるハードマスクＭの堆積ステップ（図１Ａ）までの初期ステップは、第２の実施形態においてもと同一なので、これ以上説明しない。図８Ａにつき説明すると、ハードマスクＭをパターン形成し、エッチングを行って２個のトレンチセットを形成し、比較的幅が狭い、すなわち１００ｎｍ〜３００ｎｍの範囲の幅を有するアクセストレンチ４のセットは、２００ｎｍ〜６００ｎｍの範囲の比較的広い幅を有すサポートトレンチ５のグリッド間で、互いに離して配置する。

第１実施形態と同様、トレンチアレイ上に、選択した厚さの誘電体層６を堆積させる。続いて誘電体層６のスペーサエッチング（異方性エッチング）を行い、サポートトレンチの底面を開放させる。しかし、この場合においては、図８Ｂに示すように、誘電体がアクセストレンチ４に充満し、誘電体がその底面で犠牲層１２の露出表面を覆う、堆積したバリア材料として作用する。したがって好都合なことに、アクセストレンチ４の底面に酸化物のバリア層２２を別工程で形成する必要がない。誘電体層６は、サポートトレンチ５を充填せず、その側壁のみをカバーする。

図８Ｃにつき説明すると、その後、サポートトレンチ５の底面、犠牲層１２、および下側エッチング停止層１１を貫通し、サポートトレンチ５を深くする異方性エッチングを実行する。つぎに、サポートトレンチ５の底面を酸化し、基板１とシリコン薄膜９との間に支持構体８０の少なくとも一部を設ける（図８Ｄ）。続いて誘電体スぺーサの窒化物部分６をサポートトレンチ５から除去し、薄い酸化物部分を残す。その後サポートトレンチ５の残りの部分を、例えば酸化ケイ素などの誘電体で充填する。その後、そのような余計な材料を薄膜９の頂面から除去し、薄膜９を平坦化するために、平坦化処理（ＣＭＰ）または簡単な異方性ドライエッチングを実行する。

次に、図８Ｅに示すように、アクセストレンチ４から窒化物を除去するために湿式窒化物エッチングを行う。

サポートトレンチ５を充填し、アクセストレンチ４を経て犠牲層１２にアクセスする本方法の他の変更例は、当業者には明らかであろう。例えば、サポートトレンチの充填は、単一ステップで、または部分毎に行うことができ、またスぺーサ６を除去しても除去しなくてもよい。

続いて、アクセストレンチ５を介して等方性エッチングを行い、犠牲層１２をＳｉＧｅエッチング停止層８、１２まで選択的に取り除き、支持された薄膜９の下方に空洞３０を形成する。図８Ｆに示すように、その後エッチング停止層も取り除く。つぎに、アクセストレンチ４およびサポートトレンチ５の双方を充填するための酸化ステップ（図なし）を、最初に記載した実施形態と同様な方法で実行することができる。

本明細書の記載から、当業者にとっては他の変更や改変も明白であろう。このような変更や改変は、半導体の設計、製造および利用について既に周知である等価物または他の特徴に関連するものとすることができ、これらを本明細書内に記載した特徴に付加して、またはそれに代えて使用することができる。

例えば、上述の２つの実施形態においては、互いに異なった大きさのアクセストレンチおよびサポートトレンチを有することで、単一誘電体堆積によって細い方のトレンチを埋めること、またこれにより、細い方のトレンチにバリアを形成することができ、したがって、余分な加工ステップを省略することができる利点を利用している。しかし、本方法は、サポートトレンチおよびアクセストレンチを同様の、またはほぼ同じ幅にして実施することもでき、これも本発明の範囲内であり、本発明の利点を享受するものである。

上述の実施形態では、アクセストレンチおよびサポートトレンチを同一ステップ（工程）で形成し、このことはフォトリソグラフィの工程数を減らす観点からみると望ましい。しかし、本発明の範囲内でアクセストレンチおよびサポートトレンチを個別加工ステップで形成することも可能であり、その場合は典型的にはサポートトレンチは１回のエッチングで最終的な深さまでエッチングすることもでき、このことも本発明の範囲内であると認識されたい。また、第２トレンチ（サポートトレンチ）のセットを第１トレンチ（アクセストレンチ）のセットよりも先に形成することもできると理解されたい。

半導体薄膜９にシリコン以外の材料を使用することも可能で、エッチング停止層にＳｉＧｅ以外の材料を使用することも可能であると認識されたい。しかし、犠牲層１２および頂部デバイス層の無欠陥なエピタキシャル堆積を実現するために、エッチング停止層を、結晶学および格子定数の点で犠牲層および半導体薄膜と十分に類似した材料とすることが望ましい。同時に、選択的なエッチングを可能にするために、エッチング停止層の材料を犠牲層とは十分に異なったものにすべきである。ＳｉＧｅを犠牲層および半導体薄膜に用い、エッチング停止層にシリコンを使用するのも１つの選択肢である。この場合、元の基板は、ＳｉＧｅまたはシリコンのどちらかとすることができ、このとき、圧力を許容するため、分厚いＳｉＧｅバッファ層を成長させる（応力が高まるCMOSに使用するのと同様に）。代案として、ＳｉＣ層（少量の炭素のみ有する）をエッチング停止層として使用できる。

上述した実施形態においては、サポートトレンチ５を誘電体で充填し、支持構体を形成するものとした。しかし、様々な材料を用いることもできることを想定しており、それらは当業者には明らかであろう。選択した材料は、薄膜を取り外すために支持構体を壊すのに用いる方法を決める、またはこの方法によって決定され得る。例えば、もし酸化物層を使用する場合、ウェットエッチングのためのＨＦ溶液を使用することができるとともに、窒化物の支持構体の場合は、熱リン酸を使用することができる。

さらに、上述の実施形態はＳＯＮ構造とした。しかし、空洞３０を酸化ケイ素などの絶縁材料で埋めてＳＯＩ構造にすることも考えられる。この場合は、バルク基板から薄膜を簡単に分離することができる利点を利用することができないことは理解できるであろう。

添付図面に記載したグリッド構造とは異なる、代替的なサポートトレンチのレイアウトが可能であることも、当業者には明らかであろう。例えば、サポートトレンチのネットワークとして、六角形形状を代わりに採用できる。

また、本発明の範囲内で、アクセストレンチのレイアウトを変更することも可能である。例えば、湿式エッチングと、犠牲層を除去するための等方性エッチングとして用いる場合は、アクセストレンチ孔を異なる方向に不規則な間隔で配置するのが望ましいことがある。そのようなエッチングは、結晶学的方向に優勢的に作用し、したがって、エッチングがより遅い速度で進行する方向ではより小さい間隔にするのが有利である。

要約すると、本発明は半導体デバイスを製造する方法であって、２個のエッチング停止層（８、１１）間に挟み込み、また半導体薄膜（９）をバルク基板（１）から分離する犠牲層を有する積層構造を使用して、アンダーエッチングした構造を設ける。アクセストレンチおよびサポートトレンチを、積層構造で、半導体層および上側エッチング停止層の厚さを貫通して形成する。サポートトレンチは犠牲層および下側エッチング停止層を貫通してより深く延長させ、充填する。犠牲層を露出させ、エッチング停止層まで選択的にエッチングして空洞を形成し、充填したサポートトレンチを有する垂直方向の支持構体を介してバルク基板に取り付けた半導体薄膜を形成する。

半導体デバイスを製造する既知の方法の段階を示す。 （ｉ），（ii）は半導体デバイスを製造する既知の方法の段階を示す。 半導体デバイスを製造する既知の方法の段階を示す。 半導体デバイスを製造する既知の方法の段階を示す。 本発明方法による第１実施形態の種々のステップにおける積層構造の部分断面図を示す。 本発明方法による第１実施形態の種々のステップにおける積層構造の部分断面図を示す。 本発明方法による第１実施形態の種々のステップにおける積層構造の部分断面図を示す。 本発明方法による第１実施形態の種々のステップにおける積層構造の部分断面図を示す。 本発明方法による第１実施形態の種々のステップにおける積層構造の部分断面図を示す。 本発明方法による第１実施形態の種々のステップにおける積層構造の部分断面図を示す。 本発明方法による第１実施形態の種々のステップにおける積層構造の部分断面図を示す。 図２で示した部分と、デバイス全体の関連を示す。 （Ａ），（Ｂ）は半導体層を基板から取り外す方法の実施例を示す。 半導体層を基板から取り外す方法の別の実施例を示す。 図２で示した積層構造の部分断面図であり、支持基板から取り外されたときの半導体層および移転基板を示す。 本発明方法の第１実施形態により形成した積層構造における半導体層上の個別チップを分離する段階を示す部分断面図である。 本発明方法の第１実施形態により形成した積層構造における半導体層上の個別チップを分離する段階を示す部分断面図である。 本発明方法の第１実施形態により形成した積層構造における半導体層上の個別チップを分離する段階を示す部分断面図である。 本発明方法による第２実施形態の方法における種々の段階の積層構造を示す部分断面図である。 本発明方法による第２実施形態の方法における種々の段階の積層構造を示す部分断面図である。 本発明方法による第２実施形態の方法における種々の段階の積層構造を示す部分断面図である。 本発明方法による第２実施形態の方法における種々の段階の積層構造を示す部分断面図である。 本発明方法による第２実施形態の方法における種々の段階の積層構造を示す部分断面図である。 本発明方法による第２実施形態の方法における種々の段階の積層構造を示す部分断面図である。

Claims (14)

1. 半導体デバイスを製造する方法であって、
   −基板上に下側エッチング停止層、その上に犠牲層、その上に上側エッチング停止層、その上に半導体層を有する積層構造を形成する第１のステップと、
   −前記第１のステップの後、前記半導体層および前記上側エッチング停止層を貫通して、前記犠牲層に底部を有する第１トレンチのセットを形成する第２のステップと、
   −前記第１のステップの後、前記半導体層、前記上側エッチング停止層、前記犠牲層、および前記下側エッチング停止層を貫通して、前記基板に底部を有する第２トレンチのセットを形成する第３のステップと、
   −前記第３のステップの後、前記第２トレンチのセットを、誘電体を含むバリア材料で充填し、前記半導体層と前記基板との間における支持構体を設けるステップと、
   −前記第２のステップの後、前記第１トレンチのセットの側壁に、露出した前記半導体層の表面をエッチングされないように覆うための前記バリア材料を形成し、次いで当該第１のトレンチのセットを経て、前記犠牲層を、選択的に前記上側エッチング停止層および下側エッチング停止層までエッチングするステップと
   を有する方法。
2. 請求項１に記載の方法において、前記第２トレンチのセットを形成するステップは、第１トレンチのセットを形成するのと同一加工ステップ中に形成し、双方のトレンチのセットを、前記半導体層および前記上側エッチング停止層に貫通させて形成するものとし、前記方法は、さらに、
   −前記第２トレンチのセットの底面を経て犠牲層および下側エッチング停止層をエッチングする前に、前記第１トレンチのセットの底面に、露出した犠牲層の表面を覆うための前記バリア材料を堆積させるステップと、
   −前記犠牲層を選択的にエッチングするステップの前に、前記第１トレンチのセットの底面に堆積された前記バリア材料の少なくとも一部をエッチング除去して、前記犠牲層を露出させるステップ
   を有するものとした方法。
3. 請求項２に記載の方法において、前記第１および第２のトレンチセットのうち一方を他方よりも幅広にし、
   前記方法は、さらに、
   −各トレンチを形成した後、前記半導体層上に、幅が狭い方のトレンチを充填するが幅広い方のトレンチを充填しない厚さを有する層を堆積させるステップ
   を有するものとした方法。
4. 請求項３に記載の方法において、前記第２トレンチのセットを、前記第１トレンチのセットよりも幅広にし、前記堆積させた層は、前記第１トレンチのセットの底面で、前記犠牲層の露出した表面をカバーするよう堆積させたバリア材料として作用するようにした方法。
5. 請求項３に記載の方法において、前記第１トレンチのセットを、前記第２トレンチのセットよりも幅広にし、前記堆積させた層は、前記第１トレンチのセットの側壁を被覆する非酸化層とし、前記第１トレンチのセットの底面にバリア材料を堆積させる前記ステップは、前記底面を酸化させることを含むものとし、
   前記方法は、さらに、
   −前記第２トレンチのセットの底面を経てエッチングする前に前記第２トレンチのセットから前記堆積させた層を除去するステップ
   を有するものとした方法。
6. 請求項１乃至５のいずれか一項に記載の方法において、さらに、
   −前記犠牲層をエッチング除去した後、前記第１トレンチのセットを絶縁材料で充填し、セミコンダクター・オン・ナッシング構造を得るステップ
   を有するものとした方法。
7. 請求項６に記載の方法において、さらに、
   −前記支持構体により支持された前記半導体層上に半導体デバイスおよび回路の両方またはいずれか一方を加工処理するステップと、および、
   −前記支持構体を破壊することによって前記半導体層を前記基板から取り外すステップと
   を有するものとした方法。
8. 請求項７に記載の方法において、前記半導体層および基板をエッチング溶液に浸すことによって支持構体を破壊する方法。
9. 請求項７に記載の方法において、加圧した水または空気を前記支持構体に当てることによって前記支持構体を破壊する方法。
10. 請求項７〜９のいずれか一項に記載の方法において、さらに、
    前記半導体層を取り外すステップの前に：
    −半導体デバイスおよび回路の両方またはいずれか一方が加工処理された前記半導体層上にマスク層を堆積させるステップと、
    −前記半導体層表面の選択した部分を露光してマスク層をパターン形成するステップと、
    −露光した部分にドライエッチングを行い、加工処理した半導体層を、支持構体のそれぞれに対応する部分によって支持された、複数の互いに離散した島状体に分割するステップ
    を有するものとした方法。
11. 請求項１０に記載の方法において、前記露光した部分の寸法を１μｍ未満とした方法。
12. 請求項７〜１１のいずれか一項に記載の方法において、前記半導体層を取り外した後、前記基板を、再びこの方法を繰り返すために再利用する方法。
13. 請求項１〜５のいずれか一項に記載の方法において、前記除去した犠牲層によって生ずる空洞を絶縁層で埋めることによりＳＯＩ(semiconductor-on-insulator）構体を得る方法。
14. 請求項１〜１３のいずれか一項に記載の方法において、第２トレンチのセットが、半導体層全域にわたってトレンチのグリッドを形成する方法。

Images