JP7490960B2 - 製造方法 - Google Patents

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Description

本発明は、半導体素子及びその製造方法に関する。
近年、電子機器に対する高集積化、小型化、高性能化の要求が増大している。これらの要求を実現するために、半導体基板を、バンプ電極を介して他の半導体基板に接続するフリップチップ接続を用いたハイブリッド型半導体素子が広く採用されている。
このようなハイブリッド型半導体素子の一例として、特許文献１には、受光部と回路基板とが接合されたハイブリッド型のイメージセンサが開示されている。このハイブリッド型イメージセンサにおいては、インジウム（Ｉｎ）バンプを用いて受光部と回路基板とを接合した後に、接合の信頼性を高めるために受光部と回路基板との間をアンダーフィルによって充填する構造が採用されている。
このようなハイブリッド型半導体素子においては、受光部から見て回路基板と対向する面から光を入射させる方式がよくとられる。その場合、受光部を形成する際に用いられた半導体基板がある。この半導体基板は入射光を減衰させ、検知感度を低下させる原因となる。そのため、この半導体基板の除去が素子性能向上にとり重要になる。
図１は、上記半導体基板を除去するハイブリッド型半導体素子の製造方法を表す概念図である。
作業者等は、図１の動作を開始すると、まず、Ａ１０１の動作として、基板部を準備する。ここで、作業者等は、作業者や製造用ロボットを含む半導体素子製造用の機械である。また、基板部は、半導体基板や、半導体基板上に必要に応じて半導体層を形成したものである。基板部は、基板部上に形成される機能層を結晶成長させるための基板となる部分である。ここで、機能層は、ハイブリッド型半導体素子が発光素子の場合には、発光に寄与する主要構造部である。基板部は、前述の除去すべき半導体基板に相当する。
作業者等は、次に、Ａ１０２の動作として、Ａ１０１の動作により準備した基板部上に、前述の機能層を必要に応じてパターン化した素子部を生成する。
作業者等は、一方で、Ａ１０３の動作として第二基板部を形成する。第二基板部は、所定の基板上に、前述のバンプとアンダーフィルとを形成し、表面を平坦化したものである。
そして、作業者は、Ａ１０４の動作として、Ａ１０２の動作により第一基板上に形成された素子部の最上部を、Ａ１０３の動作により形成した第二基板部の最上部に接合させる。当該接合により各バンプは各素子部に接合される。
そして、作業者等は、Ａ１０５の動作として、基板部を除去し、図１の動作を終了する。
ここで、前述の基板部に相当する基板を除去する方法には、機械的に研磨する方法（特許文献２参照）と、エッチング液を使う化学的な方法（特許文献２参照）とがある。
特開２０１５－０１２０７５号公報 特開２００５－３５３９９６号公報
しかしながら、受光部の基板の除去に機械的な研磨を用いると、受光部の接合部や受光部を含む素子に損傷を与える可能性がある。また、化学的なエッチングを用いると、基板の全てを除去するのに時間を要する。そのため、化学的なエッチングを用いる場合には、機械的な研磨を併用する必要がある。すなわち、このような受光部形成に用いた半導体基板の一般的な除去には、機械的損傷による素子歩留り低下や、工程が複雑になり組立て時間が増加するといった問題がある。
本発明は、半導体素子の製造に用いた基板の簡便な除去を可能にする製造方法等の提供を目的とする。
本発明の製造方法は、半導体からなる基板部の上にグラフェン層を形成し、前記グラフェン層の上に、前記基板部の上に前記グラフェン層を介さずに形成した場合に前記基板部の結晶の情報を引き継ぐ半導体層を前記グラフェン層の直上に備える素子部を形成し、前記グラフェン層において前記基板部と前記素子部との切離しを行う、半導体素子の製造方法である。
本発明の製造方法等は、半導体素子の製造に用いた基板の簡便な除去を可能にする。
一般的な半導体素子の製造方法を表す概念図である。 実施形態の半導体素子の製造方法を表す概念図である。 基板部の構成例を表す概念図である。 グラフェン層を基板部上に形成した様子を表す概念図である。 銅箔基板上に形成されたグラフェン層を表す概念図である。 銅箔基板上の転写用グラフェン層構造体を表す概念図である。 銅箔基板が除去された転写用グラフェン層構造体を表す概念図である。 転写用グラフェン層構造体を基板部に転写する様子を表す概念図である。 基板部に転写された転写用グラフェン層構造体を表す概念図である。 基板部上のグラフェン層を表す概念図である。 グラフェン層上に形成された素子部を表す概念図である。 第二基板に素子部を接合した様子を表す概念図である。 基板部を切り離す様子を表す概念図（その１）である。 基板部を切り離す様子を表す概念図（その２）である。 第二半導体層上に残ったグラフェン片を表す概念図である。 グラフェン片をマスクとして第二半導体層をエッチングした様子を表す概念図である。 エッチング後の第二半導体層の凹凸を表す概念図である。 素子部に第一窪み形成層を形成した構成を表す概念図である。 第一窪みを形成した様子を表す概念図である。 素子部を第二基板に接合した様子を表す概念図である。 基板部を切り離す様子を表す概念図である。 第二窪みを形成した様子を表す概念図である。 第一窪み及び第二窪みを形成した様子を表す概念図である。 基板部を表す概念図である。 基板部上にグラフェン層を形成した様子を表す概念図である。 グラフェン層上に犠牲層及び受光層を形成した様子を表す概念図である。 パターン化により受光部を形成した様子を表す概念図である。 金属バンプを備える第二基板部を表す概念図である。 図２７の構成に図２８の第二基板部を接合させた様子を表す概念図である。 基板部を除去した様子を表す概念図である。 犠牲層を除去した様子を表す概念図である。 実施形態の製造方法の最小限の構成を表す概念図である。
＜第一実施形態＞
本実施形態は、半導体素子を、半導体基板上に形成したグラフェン層上に形成した後に、半導体基板をグラフェン層において切り離すことにより除去して形成される、半導体素子に関する実施形態である。
［構成と動作］
図２は、本実施形態の半導体素子の製造方法を表す概念図である。
作業者等は、図２の動作を開始すると、まず、Ａ１０１の動作として、基板部を準備する。ここで、作業者等は、作業者や製造用ロボットを含む半導体素子製造用の機械である。Ａ１０１の動作は、図１のＡ１０１の動作に相当するものである。基板部の準備の具体例は図３を参照して後述する。
作業者等は、次に、Ａ１０１－２の動作として、Ａ１０１の動作により準備した基板部上に、グラフェン層を形成する。形成されるグラフェン層の厚みは一原子層程度の薄いものとする。グラフェン層の形成方法の具体例は、図４乃至図１０を参照して後述される。
作業者等は、次に、Ａ１０２の動作として、Ａ１０１－２の動作により形成したグラフェン層上に素子部を形成する。前述のようにグラフェン層の厚みは一原子層程度の薄いものであるので、素子部は、基板部の最上面に格子マッチングした状態で結晶成長される。素子部の形成方法の具体例は、図１１を参照して後述される。
一方で、作業者等は、Ａ１０３の動作として、第二基板部を準備する。第二基板部は、Ａ１０４の処理に用いられる基板状のものである。
そして、作業者等は、Ａ１０４の動作として、Ａ１０２の動作により基板部上に形成された素子部上にＡ１０３の動作により用意した第二基板部を接合する。Ａ１０４の動作の具体例は、図１２を参照して後述される。
作業者等は、次に、Ａ１０５の動作として、前述の基板部を、グラフェン層のへき開により、前述の素子部から切り離すことにより、除去する。グラフェン層はやわらかいので、基板部や素子部が破壊される前に破壊され、当該へき開が生じる。当該切離しの詳細例は、図１３及び図１４を参照して後述される。
そして、作業者等は、図２の動作を終了する。
以下、図２に表される各動作の具体例を、図面を参照して説明する。
まず、図３を参照して、図２のＡ１０１の動作の具体例を説明する。図３は、図２に表される基板部の例である基板部１１の構成を表す概念図である。基板部１１は、第一基板１と第一半導体層２とを備える。
第一基板１は、例えば、ＧａＡｓ基板である。作業者等は、図２の動作を行う場合、まず、第一基板１を用意し、結晶成長装置へ導入する。そして、作業者等は、Ａｓ分子線を照射しながら基板温度を所定の温度へ昇温させる。これにより、第一基板１上に形成されている自然酸化膜が除去される。
その後、作業者等は、Ｇａ分子線とＡｓ分子線を所定の基板温度で照射することにより、所定の厚さのＧａＡｓから成る第一半導体層２を形成する。第一半導体層２の厚さは、第一基板１の表面に存在している欠陥等の影響が無くなるのに十分な厚さがあればよく、例えば３００ｎｍ程度あれば十分である。第一基板１の表面欠陥等の影響が無ければ、第一半導体層２は無くても構わない。
次に、図４乃至図９を参照して、図２のＡ１０１－２の動作の具体例を説明する。図４は、図２に表すグラフェン層の例であるグラフェン層３を、図３の基板部１１上に形成した様子を表す図である。図４のグラフェン層３は、例えば、下記により形成される。
作業者等は、Ａ１０１－２の動作を行う場合、まず、転写用グラフェン層構造体を作成する。その際に、まず、グラフェン層３の作製を、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）装置にて行う。ＣＶＤ装置とは、石英等から成る反応管中に原料ガス等を加熱した試料上に供給し、化学反応により薄膜を形成する装置である。作業者等は、例えば、ＣＶＤ装置中へ、原料となるガス（この場合はメタン、エチレン等のＣを含有するガス）とキャリアガス（Ｈ２やＡｒ等）を、基板の温度を所定の温度に制御して高温にした状態で導入する。そして、作業者等は、加熱された基板上でガスが化学反応をおこすことにより炭素原子を堆積させ、グラフェン層を形成する。
その際に、作業者等は、例えば、まず、基板の前処理として、別途用意した厚さ１μｍ程度の銅箔基板５１を１０００℃に加熱し、水素ガスを１０ｓｃｃｍ（Ｓｔａｎｄａｒｄ Ｃｕｂｉｃ Ｃｅｎｔｉｍｅｔｅｒ ｐｅｒ Ｍｉｎｕｔｅ）導入した状態で３０分間熱処理を行う。次に、作業者等は、基板温度を１０００℃に保持し、メタンガス（ＣＨ４）を４ｓｃｃｍ、水素ガス（Ｈ２）を７０ｓｃｃｍ導入した状態反応炉の圧力を２．０Ｔｏｒｒに維持した状態で３０分間維持し、グラフェン層３を成膜する。この工程により、図５のように、単原子層レベルのグラフェン層３が銅箔基板５１上に形成される。
次に、作業者等は、グラフェン層３が形成された銅箔基板５１をＣＶＤ装置から取り出し、スピンコート法によりＰＭＭＡ（ｐｏｌｙｍｅｔｈｙｌ ｍｅｔｈａｃｒｙｌａｔｅ）薄膜をグラフェン層３上に形成する。その後、作業者等は、銅箔基板５１を、８０℃で３０分間、窒素雰囲気で熱処理を行う。これにより、図６のように、銅箔基板５１、グラフェン層３、ＰＭＭＡ層１３の３層構造の転写用グラフェン層構造体３ａが完成する。
次に、作業者等は、転写用グラフェン層構造体３ａを塩化第二鉄溶液に浸して銅箔基板５１を除去する。その結果、転写用グラフェン層構造体３ａは、図７に表すような、グラフェン層３とＰＭＭＡ層１３だけの構造となる。そして、作業者等は、上部に第一半導体層２が形成された第一基板１を結晶成長装置から取り出す。そして、作業者等は、図８のように、容器９０中で、塩酸溶液１４中に成長面を上にして設置し、その上に図７の転写用グラフェン層構造体３ａを、グラフェン層３が下になる状態で溶液中の基板を覆うよう位置を調整して浸す。すると、重力により転写用グラフェン層構造体３ａが沈下し、塩酸により表面の自然酸化膜が除去された第一半導体層２上にグラフェン層３が乗る形で、転写用グラフェン層構造体３ａが転写され、固定される。その後、作業者等は、転写用グラフェン層構造体３ａが転写された第一基板１を溶液から取り出し、アセトンに浸す。これにより、基板部１１にグラフェン層３が転写された、図４の構成が作製される。
こうして作成された図４の構成のグラフェン層３には、図１０に表されるように多数のグラフェン片が形成されている。図１０のグラフェン層３に表される閉じた図形の各々が当該グラフェン片である。
以上、第一半導体層２の上にグラフェン層３を作製する方法について述べたが、これは一例にすぎない。作業者等は、グラフェン層３の作製に、要件を満たす他の材料や手法を用いてもよい。また、作業者等は、例えば分子線エピタキシ法や有機金属熱分解法等を用いて炭素を含む物質を基板上に照射して分解することにより、グラフェン層３を成膜しても良い。さらには、作業者等は、ＳｉＣ等の炭素を含む化合物から成る薄膜を形成した後、炭素以外の物質を分解、昇華させることにより炭素から成る薄膜であるグラフェン層３を作製してもよい。
次に、図１１を参照して、図２のＡ１０２の動作の具体例を説明する。図１１の構成においては、図４の構成のグラフェン層３上に、さらに、第二半導体層４、第一機能層６、第二機能層７及び第三機能層８が形成されている。ここで、第一機能層６、第二機能層７及び第三機能層８の積層体が、背景技術の項で説明した機能層の例である機能層５である。図１１の構成は、次のように作成される。
作業者等は、図２のＡ１０２の動作を行う場合、まず、図４のように、第一半導体層２上にグラフェン層３が形成された基板部１１上に、第二半導体層４を形成する。そのために、作業者等は、図４の構成を結晶成長装置へ再導入する。そして、作業者等は、第二半導体層４をグラフェン層３上に成長させる。この際に、グラフェン層３は単原子層レベルの膜厚であるため、第一半導体層２の結晶格子の情報は第二半導体層４へ伝搬される。ここで、結晶格子の情報は、例えば、結晶格子の格子定数や結晶格子の結晶方向や結晶面の面方向である。そのため、第一半導体層２と同じ格子定数及び結晶方向の第二半導体層４がグラフェン層３上に結晶成長される。第二半導体層４は、例えば、第一半導体層２と同じＧａＡｓである。
第二半導体層４の形成のためには、作業者等は、例えば、図４の構成を、まず、結晶成長装置の導入室において真空雰囲気下で、３００℃で３０分間熱処理を行う。その後、作業者等は、図４の構成を成長室へと導入し、ＧａＡｓの成長を行わせる。作業者等は、当該結晶成長を、例えば、成長温度の低温、高温の２段階に変化させる２段階成長法により行う。次に、作業者等は、Ａｓ分子線を照射しながら基板温度を３５０℃まで昇温させ、次にＡｓ分子線とともにＧａ分子線を照射することによりＧａＡｓから成る所定の厚さの第二半導体層４を形成する。その後、作業者等は、基板温度を５００℃に昇温させて２０分間保持し熱処理する。この工程により高品質なＧａＡｓから成る第二半導体層４が形成される。
第二半導体層４の成長温度は、低温でＧａＡｓの成長核が形成され、高温で結晶性を向上させることが出来ればこれらの温度に限られない。成長方法も温度を２段階に変える２段階成長法に限られない。例えば、作業者等は、最初にＧａ分子線を照射してＧａのみを低温で供給しＧａから成る液滴を形成した後、Ａｓ分子線を照射しながら基板温度を徐々に昇温することによりＧａＡｓ結晶を形成する液滴エピタキシ法を用いても構わない。さらに、作業者等は、第二半導体層４の形成を複数回に分けて行っても構わない。例えば、作業者等は、最初に２段階成長法により半導体層を薄く形成した後に、高温で結晶性のよい半導体層を形成して所定の厚さの第二半導体層４を形成しても良い。
第二半導体層４の厚さは、機能層５を第一基板１と分離した際に機能層５の側に残る半導体層の厚さであり、どういうデバイスを作製するかに依存してその厚さは適宜決定される。第二半導体層４の厚さは、一般的には数μｍ程度である。
次に、作業者等は、第二半導体層４上に機能層５を形成する。機能層５はどのようなデバイスを作製するかに依存するが、以下の説明では、光半導体デバイスの基本構造であるダブルへテロ構造を作製する例を説明する。機能層５は、第一機能層６、第二機能層７及び第三機能層８の積層体である。ここで、作業者等は、例えば、第一機能層６をＡｌＧａＡｓ、第二機能層７をＧａＡｓ、また、第三機能層８をＡｌＧａＡｓとする。作業者等は、第一機能層６、第二機能層７及び第三機能層８を、例えば、それぞれ、Ａｓ分子線を照射しながら、Ｇａ分子線のみ、若しくはＡｌ分子線とＧａ分子線を照射することにより形成する。
なお、以上の説明においては、第一基板１としてＧａＡｓを、第一半導体層２、及び第二半導体層４としてＧａＡｓを、機能層５として受光用光半導体デバイスの基本構造であるダブルヘテロ構造を用いた例を一例として説明した、しかしながら、これらは基本構成の一例を示すものでありこれらに限られない。また、各半導体層の作製は分子線エピタキシ法や有機金属熱分解法、液層成長法等の結晶成長法により行うことができる。以上においては分子線エピタキシ法を用いた例を説明したがこれに限られない。
次に、図１２を参照して、図２のＡ１０４の動作の具体例を説明する。図１２においては、図１１の構成の第三機能層８に接するように第二基板部９が設置されている。
作業者等は、Ａ１０４の動作を行う場合、成長を終了した図１１の構成を結晶成長装置から取り出し、上下を反転した形で第二基板部９上に固定する。第二基板部９の材質は試料を固定できれば特に問わず、例えばシリコン基板を用いることができる。第二基板部９が、シリコン基板の場合、図２のＡ１０３の動作は、例えば、シリコン基板の洗浄等である。図１２における第二半導体層４及び機能層５からなる部分は、前述の素子部の例である素子部１２である。
次に図１３及び図１４を参照して、図２のＡ１０５の動作の具体例を説明する。
作業者等は、図２のＡ１０５の動作を行う場合は、第二基板部９を固定し、第一基板１の端部を持ち上げることにより、グラフェン層３を破断面として劈開する。その結果、素子部１２から基板部１１を、簡易かつ完全に除去することができる。その際に、機能層５と第二半導体層４で構成されるデバイスについて、厚みの再現性及び信頼性が確保される。
劈開の際に、図１２のグラフェン層３が第一半導体層２の側に付着するか、第二半導体層４の側に付着するかは一意に定まらない。グラフェン層３は、両方の面に分かれて残存し、第二グラフェン層６１、第三グラフェン層６２となる。これは、グラフェン層３が、１枚の連続した均一な膜構造になっているわけではなく、実際は、図１０のように、数μｍ程度のグレインを有するグラフェン片で構成されているためである。そのため、劈開が行われると、図１４のように、グラフェン層３は、第二グラフェン層６１及び第三グラフェン層６２に分かれてそれぞれ第二半導体層４及び第一半導体層２に部分的に残った状態になる。
作業者等は、素子部１２側に残った第二グラフェン層６１を除去しても良いが、そのまま残しても良い。
作業者等が第二グラフェン層６１を残す場合、図４に示すように、第二半導体層４上に、第二グラフェン層６１として部分的にグラフェン片９３が存在する。その場合、作業者等は、グラフェン片９３をマスクとして、第二半導体層４の所定量を酸等によりエッチングすることが可能になる。その場合、図１６に表されるように、第二半導体層４の表面に凹凸構造（テクスチャ構造）を作製することができる。グラフェン片９３は炭素原子が六員環構造を構成し、この構造がシート状になっているものである。そのため、グラフェン片９３は化学的に非常に安定であり、酸ではエッチングされない。そのため、グラフェン片９３は酸による化学的エッチングのためのマスクとして利用できる。
作製される凹凸構造（テクスチャ構造）の大きさはグラフェン片９３の大きさに依存する。グラフェン片の大きさは、例えば数μｍ程度である。そのため、作製する半導体素子が中・遠赤外線検出器用のものである場合、この面を光入射面とすることで、近赤外線の波長以下の波長の光の入射を散乱により抑え、感度を向上させることができる。そのため、中・遠赤外線検出器用の半導体素子においては、凹凸構造の作成は特に有効である。この工程後に表面に残っているグラフェン片９３はそのまま残しておいても良いし、完全に除去しても良い。グラフェン片９３は単原子層レベルの膜厚であり光の波長に比べて非常に薄いため受光感度等の特性への影響は無視できる。グラフェン片を残すか除去するか否かは、エッチングの時間を変えることにより制御することができる。エッチング液の種類にも依るが、極短時間であればグラフェン層は残すことが可能であるし、所定の時間以上エッチングを行えば完全に除去することが可能である。
［効果］
本実施形態の半導体素子の製造方法は、半導体素子である素子部を、単原子層レベルのグラフェン層を介して基板部に形成した後に、基板部をグラフェン層におけるへき開により切り離すことにより除去する。グラフェン層はやわらかいので、前記へき開は容易に行われる。また、前記へき開が容易に行われるので、素子部を損傷させる確率が小さい。さらに、前記へき開は、必ずグラフェン層で生じるので、素子部を構成する半導体層の膜厚を、正確に制御することが容易である。さらに、単原子層レベルのグラフェン層は、基板部上に存在しても、その上に形成される素子部について、基板部の格子定数等を引き継がせた結晶成長を行わせることができる。そのため、前記製造方法等は、素子部の性能を確保し得る。
以上により、前記製造方法は、素子部の性能の確保と、基板部の除去の容易性及び素子部の膜厚や信頼性の確保とを両立し得る。
＜第二実施形態＞
本実施形態は、基板部上に形成したグラフェン層の直上の側部に第一窪みを形成し、グラフェン層でのへき開を一層容易にする製造方法に関する実施形態である。
［構成と動作］
本実施形態の製造方法は、図２に表されるものであり、図２のＡ１０２の動作の具体例のみが異なる。以下、本実施形態のＡ１０２の動作の具体例の第一実施形態と異なる部分を中心に説明する。
まず、図１８及び図１９を参照して、本実施形態のＡ１０２の動作の具体例を説明する。
作業者等は、本実施形態のＡ１０２の動作を行う場合、まず、図１８に表される構成を形成する。図１８の構成が、第一実施形態のＡ１０２の動作で形成される図１１の構成と異なる点は、グラフェン層３と第二半導体層４の間に第一窪み形成層３１が挿入されていることである。第一窪み形成層３１は、第一半導体層２や第二半導体層４と比べて、所定のエッチング液に対してエッチング速度が速い半導体材質から成っている。
そのため、作業者等が、図１８の構成を前記所定のエッチング液に浸すことにより、第一窪み形成層３１の端部にエッチング液が浸潤する。そして、第一窪み形成層３１の端部は選択的にエッチングされ、図１９のように、グラフェン層３に接する第一窪み形成層３１の側面に第一窪み９１が作製される。
より具体的には、作業者等は、例えば、第一半導体層２と第二半導体層４の材質をＧａＡｓにし、第一窪み形成層３１の材質をＡｌＧａＡｓとする。そして、作業者等は、エッチング液に希塩酸を用いる。これにより図１９の構成が作成される。
図１８及び１９の構成の形成方法のより詳細な具体例を説明する。
作業者等は、ＡｌＧａＡｓから成る第一窪み形成層３１以外の構造を、第一実施形態と同様の工程で作製する。異なるのは、作業者等が、グラフェン層を転写後に、ＡｌＧａＡｓから成る第一窪み形成層を、Ａｌの分子線とＧａの分子線をＡｓ分子線とともに照射することによりＡｌＧａＡｓから成る第一窪み形成層を形成することである。
その後、作業者等は、第一実施形態の場合と同様な方法により、第二半導体層４及び機能層５を形成する。そして、作業者等は、形成後の図１８の構成を希塩酸に浸し、第一窪み形成層３１の端部に第一窪み９１を有する図１９の構成を作製する。
当該具体例において第一半導体層２と第二半導体層４とはＧａＡｓであり、第一窪み形成層３１はＡｌＧａＡｓである。希塩酸に対するＧａＡｓとＡｌＧａＡｓのエッチング速度は大きく異なり、ＧａＡｓは希塩酸に対してほとんどエッチングされないのに対し、ＡｌＧａＡｓは、Ａｌ組成にもよるが、数桁以上大きくエッチングされる。そのため極短時間希塩酸に浸すだけで第一窪み形成層３１は端部より浸潤されて、図１９の第一窪み９１が形成される。例えば、Ａｌ組成を１０％として希塩酸に１０秒間浸すことにより、第一窪み形成層３１の端部に数μｍの深さの第一窪み９１が形成される。
その後、作業者等は、第一実施形態の場合と同様に、機能層５を第二基板部９に固定し、図２０に表される構成を作成する。そして、作業者等は、図２１に表すように、第一基板１の端部を持ち上げることにより、グラフェン層３を破断面として劈開する。その際、グラフェン層３に接する形で第一窪み形成層３１の端部に第一窪み９１があるため、作業者等は、少ない力で確実に、かつ、再現性良く、第二グラフェン層６１を境界面として、劈開を行うことができる。
作業者等は、劈開後は第一実施形態の場合と同様に、へき開後に残存するグラフェン層（図１３の第二グラフェン層６１に相当）を残しても良いし、除去しても良い。また、機能層５が赤外線受光素子の場合は、第一実施形態の場合と同様に、作業者等は、第二グラフェン層６１を用いて凹凸構造（テクスチャ構造、図１６又は図１７のテクスチャ構造に相当）を作製することも好ましい。ここで、受光素子は、受光光を電気に変換する素子である。
［効果］
本実施形態の製造方法は、第一実施形態の製造方法と同様の工程を含み、同様の効果を奏する。それに加えて、本実施形態の製造方法は、へき開用のグラフェン層であるグラフェン層に隣接する素子部の側面に第一窪みを形成する。前記製造方法は、これにより、グラフェン層におけるへき開による素子部からの基板部の切離しを、第一実施形態の場合と比べて、一層容易にする。
＜第三実施形態＞
本実施形態は、へき開用のグラフェン層に隣接する基板部側の半導体層の側部に窪みを設ける半導体素子の製造方法に関する実施形態である。
［構成と動作］
本実施形態の半導体素子の製造方法は、第二実施形態の場合と同様に図２に表されるものであるが、図１８乃至図２１の第一窪み形成層３１は存在しない。その代わりに、図２２に表されるように、グラフェン層３と第一半導体層２との間に第二窪み形成層３２が挿入されている。第一窪み形成層３１と第二窪み形成層３２の構造と役割は同じであり、挿入されている場所が異なる。
第二窪み形成層３２は第一半導体層２と第二半導体層４と比べてある所定のエッチング液に対してエッチング速度が速い材質から成っている。半導体構造作製後に前記所定のエッチング液に浸すことにより、第二窪み形成層３２の端部にエッチング液が浸潤し、第二窪み形成層３２の端部は選択的にエッチングされ、グラフェン層３に接する第二窪み９２が形成される。
より具体的には、作業者等は、第一半導体層２と第二半導体層４の材質をＧａＡｓとして、第二窪み形成層３２の材質はＡｌＧａＡｓとし、エッチング液としては希塩酸を用いる。そして、作業者等は、第一及び第二実施形態の場合と同様に、機能層５を第二基板部９に固定し、第一基板１の端部を持ち上げることにより、グラフェン層３を破断面として劈開する。その際、グラフェン層３に接する形で第二窪み形成層３２の端部に第二窪み９２があるため、作業者等は、少ない力で確実に、かつ、再現性良く単層グラフェンを境界面として劈開を行うことができる。
作業者等は、劈開後に、第一及び第二実施形態の場合と同様に、第二グラフェン層６１を残しても良いし、除去しても良い。また、作業者等は、デバイスが赤外線受光素子の場合は、第二グラフェン層６１を用いて凹凸構造（テクスチャ構造、図１６又は図１７のテクスチャ構造に相当）を作製することが有効である。
［効果］
本実施形態の製造方法は、第一実施形態の製造方法と同様の工程を含み、同様の効果を奏する。それに加えて、本実施形態の製造方法は、へき開用のグラフェン層であるグラフェン層に接する基板部の側面に第二窪みを形成する。前記製造方法は、これにより、前記製造方法は、グラフェン層におけるへき開による素子部からの基板部の切離しを、第一実施形態と比べて一層容易にする。
＜第四実施形態＞
本実施形態は、へき開用のグラフェン層に隣接する基板部側及び素子部の双方の半導体層の側部に窪みを設ける半導体素子の製造方法に関する実施形態である。
［構成と動作］
本実施形態の半導体素子の製造方法においては、第二実施形態の場合と同様に図２に表されるものである。そして、Ａ１０２の動作の途中において、図２３に表されるように、グラフェン層３の両側に第一窪み形成層３１と第二窪み形成層３２とが挿入されている。第一窪み形成層３１と第二窪み形成層３２の構造と役割は第二及び第三実施形態の場合と同じである。作業者等は、Ａ１０２の動作の続きとして、第二及び第三実施形態と同様に選択エッチング法により、それぞれの端部に、図２３に示す第一窪み９１及び第二窪み９２を形成する。作業者等は、グラフェン層３の両側に第一窪み９１及び第二窪み９２を設けることにより、Ａ１０５の動作において、少ない力で確実にかつ再現性良く、グラフェン層３を境界として劈開を行うことができる。
作業者等は、劈開後は第一乃至第三実施形態の場合と同様に、第二グラフェン層６１を残しても良いし、除去しても良い。また、デバイスが赤外線受光素子の場合は、作業者等が第二グラフェン層６１を用いて凹凸構造（テクスチャ構造）を作製することが好ましい。
［効果］
本実施形態の製造方法は、第一実施形態の製造方法と同様の工程を含み、同様の効果を奏する。それに加えて、本実施形態の製造方法は、へき開用のグラフェン層であるグラフェン層に隣接して、基板部及び素子部の双方に側面に窪みを形成する。前記製造方法は、これにより、グラフェン層におけるへき開による素子部からの基板部の切離しを、第一実施形態の場合と比べて一層容易にする。
＜第五実施形態＞
本実施形態は、図２に表される第二基板部が金属バンプ及びアンダーフィルを備え、特許文献１が開示するような実際のハイブリッド型受光素子（赤外線受光素子）に近い半導体素子である場合の、製造方法に関する実施形態である。
［構成と動作］
本実施形態の、半導体素子の製造方法は図２に表されるものであるが、図２に表される動作の具体例が、第一乃至第四実施形態の場合と一部異なる。以下、図２４乃至図３２を参照して、本実施形態における図２に表される動作の具体例を説明する。
本実施形態の半導体素子の製造方法においては、作業者等は、まず、図２のＡ１０１の動作として、まず図２４に表されるように第一基板１からなる基板部１１を用意する。なお、基板部１１上に図３に表される第一半導体層２に相当する半導体層が形成されていてもよい。
作業者等は、次に、Ａ１０１－２の動作として、図２５に表されるように、基板部１１上にグラフェン層３を形成する。グラフェン層３の形成方法は、図４乃至図９を参照して説明した通りである。
次に、作業者等は、Ａ１０２の動作として、図２６に表されるように、犠牲層２１２及び受光層２１３を積層する。ここで、犠牲層２１２は、図１８の第一窪み形成層３１である。犠牲層２１２は、受光層２１３や第一基板１と比較して、所定のエッチング液によるエッチング速度が顕著に大きい材料とする。また、受光層２１３は、図１８の第二半導体層４と機能層５との積層体である。
その後、作業者等は、レジストの形成と化学的エッチングにより、受光層２１３をエッチングすることによりパターン化し、図２７に表されるような受光部２１３ａを形成する。図２７に表される犠牲層２１２と受光部２１３ａとの組合せは、図２に表される素子部の具体例である素子部１２である。
作業者等は、一方で、図２のＡ１０３の動作として、基板１２０上に金属バンプ１３０とアンダーフィル１４０とを形成した、図２に表される第二基板部の例である図２８の第二基板部９を作成する。基板１２０は所定の配線が形成された回路基板であり、金属バンプ１３０の各々は当該配線に接続されている。なお、図２８の構成を作成する方法は周知であり、ここではその生成方法の説明は省略される。
次に、作業者等は、図２７の構成を転置させ、図２８の構成上に接合した上で、犠牲層２１２を優先的にエッチングするエッチング液に浸すことにより、図２９の構成を作成する。図２９の構成においては、受光部２１３ａの各々は、金属バンプ１３０の各々上に接合されている。また、犠牲層２１２の側面には、前述のエッチングによる第一窪み９１が形成されている。第一窪み９１は、グラフェン層３におけるへき開を容易にするためのものであり、図１９乃至図２１に表される第一窪み９１に相当する。第一窪み９１により、グラフェン層３のへき開により、基板部１１を、犠牲層２１２、受光部２１３ａ及び第二基板部９の積層体から引き剥がし、除去することが容易になる。図３０は、図２９の構成から基板部１１を除去した構成を表す図である。
次に、作業者等は、図３０の構成を、前述のエッチング液に浸し、犠牲層２１２を除去する。これにより、図３１に表されるように、受光部２１３ａが上方に露出したハイブリッド型半導体素子１００が形成される。
［効果］
本実施形態の半導体素子の製造方法は、半導体素子が実際のハイブリッド型受光素子に近いものである場合において、第二実施形態の半導体素子の製造方法と同様の効果を奏する。
図３２は、実施形態の半導体素子の製造方法の最小限の構成を表す概念図である。
図３２に表される半導体素子の製造方法が開始されると、まず、Ａ１の動作として、半導体からなる基板部の上にグラフェン層が形成される。そして、Ａ２の動作として、前記グラフェン層の上に、前記基板部の上に前記グラフェン層を介さずに形成した場合に前記基板部の結晶の情報を引き継ぐ半導体層を前記グラフェン層の直上に備える素子部が形成される。そして、Ａ３の動作として、前記グラフェン層において前記基板部と前記素子部との切離しが行われる。
前記グラフェン層は単原子層レベルの膜厚なので、前記グラフェン層上に形成される素子部には、基板部の結晶の情報が引き継がれる。そのため、素子部は、前記基板部の上に前記グラフェン層を介さずに形成された場合と同様の機能を発揮し得る。さらに、前記切離しは、前記グラフェン層において容易に行われ得る。
そのため、前記製造方法は、半導体素子（前記素子部）の製造に用いた基板（前記基板部）の簡便な除去を可能にする。
そのため、前記製造方法は、前記構成により、［発明の効果］の項に記載した効果を奏する。
以上、本発明の各実施形態を説明したが、本発明は、前記した実施形態に限定されるものではなく、本発明の基本的技術的思想を逸脱しない範囲で更なる変形、置換、調整を加えることができる。例えば、各図面に示した要素の構成は、本発明の理解を助けるための一例であり、これらの図面に示した構成に限定されるものではない。
また、前記の実施形態の一部又は全部は、以下の付記のようにも記述され得るが、以下には限られない。
（付記１）
半導体からなる基板部の上にグラフェン層を形成し、
前記グラフェン層の上に、前記基板部の上に前記グラフェン層を介さずに形成した場合に前記基板部の結晶の情報を引き継ぐ半導体層を前記グラフェン層の直上に備える素子部を形成し、
前記グラフェン層において前記基板部と前記素子部との切離しを行う、
半導体素子の製造方法。
（付記２）
前記半導体層は、前記情報を引き継ぐ、付記１に記載された製造方法。
（付記３）
前記情報には、結晶の格子定数及び前記結晶の方向性が含まれる、付記１又は付記２に記載された製造方法。
（付記４）
前記基板部は、半導体基板である第一基板の上に第一半導体層が形成されており、前記グラフェン層は前記第一半導体層の上に形成される、付記１乃至付記３のうちのいずれか一に記載された製造方法。
（付記５）
前記第一半導体層はＧａとＡｓとの化合物である、付記４に記載された製造方法。
（付記６）
前記素子部を形成する際に、前記グラフェン層に接する第二半導体層を形成する、付記１乃至付記５のうちのいずれか一に記載された製造方法。
（付記７）
前記第二半導体層はＧａとＡｓとの化合物である、付記６に記載された製造方法。
（付記８）
前記グラフェン層に接して前記素子部の側部に第一窪みを形成し、
前記第一窪みの形成の後に、前記切離しを行う、付記１乃至付記７のうちのいずれか一に記載された製造方法。
（付記９）
前記第一窪みは、前記グラフェン層の上に前記第一窪みを形成するための第一窪み形成層を形成し、前記第一窪み形成層の側部を後退させることにより形成する、付記８に記載された製造方法。
（付記１０）
前記第一窪み形成層の側部を第一の化学的エッチングにより後退させる、付記９に記載された製造方法。
（付記１１）
前記第一窪み形成層がＡｌとＧａとＡｓとの化合物である、付記９又は付記１０に記載された製造方法。
（付記１２）
前記グラフェン層に接して前記基板部の側部に第二窪みを形成し、前記第二窪みの形成の後に、前記切離しを行う、付記１乃至付記１１のうちのいずれか一に記載された製造方法。
（付記１３）
前記第二窪みは、前記グラフェン層の下に前記第二窪みを形成するための第二窪み形成層を形成し、前記第二窪み形成層の側部を後退させることにより行う、付記１２に記載された製造方法。
（付記１４）
前記第二窪み形成層の側部を第二の化学的エッチングにより後退させる、付記１３に記載された製造方法。
（付記１５）
前記第二窪み形成層がＡｌとＧａとＡｓとの化合物である、付記１３又は付記１４に記載された製造方法。
（付記１６）
前記切離し後に前記素子部に残存する前記グラフェン層の一部をマスクとして用い、前記素子部の前記一部の側の前記一部に接していない面をエッチングする、付記１乃至付記１５のうちのいずれか一に記載された製造方法。
（付記１７）
前記一部はグラフェン片である、付記１６に記載された製造方法。
（付記１８）
前記エッチングは化学的エッチングである、付記１６又は付記１７に記載された製造方法。
（付記１９）
前記エッチングにより前記一部の側の面に凹凸構造を作製する、付記１６乃至付記１８のうちのいずれか一に記載された製造方法。
（付記２０）
前記素子部は、前記素子部が所定の機能を奏するための層である機能層を備える、付記１乃至付記１９のうちのいずれか一に記載された製造方法。
（付記２１）
前記機能層は、光デバイス層である、付記２０に記載された製造方法。
（付記２２）
前記機能は、受けた光の電気への変換である、付記２０又は付記２１に記載された製造方法。
（付記２３）
前記光は赤外線である、付記２２に記載された製造方法。
（付記２４）
前記切離しの後に、前記機能層の上に形成され、除去が予定された、犠牲層を除去する、付記２０乃至付記２３のうちのいずれか一に記載された製造方法。
（付記２５）
前記機能層に第二基板部を接合した後に前記切離しを行う、付記２０乃至付記２４のうちのいずれか一に記載された製造方法。
製造方法。
（付記２６）
前記第二基板部は表面に露出した金属バンプを備え、前記機能層はパターン化された機能部を備え、前記機能部の各々は前記第二基板部の表面に露出した金属バンプに接合される、付記２５に記載された製造方法。
（付記２７）
前記半導体素子はハイブリッド型半導体素子である、付記２６に記載された製造方法。
（付記２８）
基板部の上に形成され、半導体からなる、機能層と、
前記機能層の上に直接又は半導体層を介して形成されたグラフェン片と
を備え、
前記機能層は所定の機能を奏するための層である、
半導体素子。
（付記２９）
前記機能は受光光の電気への変換である、付記２８に記載された半導体素子。
（付記３０）
前記基板部の上にグラフェン層を形成し、
前記グラフェン層の上に、前記基板部の上に前記グラフェン層を介さずに形成した場合に前記基板部の結晶の情報を引き継ぐ半導体層を前記グラフェン層の直上に備える素子部を形成し、
前記グラフェン層において前記基板部と前記素子部との切離しを行い、
製造方法により製造され、
前記グラフェン片は前記グラフェン層の一部である、
付記２８又は付記２９に記載された半導体素子。
（付記３１）
前記グラフェン片が形成されている側の面に凹凸が形成されている、付記２８乃至付記３０のうちのいずれか一に記載された半導体素子。
なお、付記に記載された、前記基板部は、例えば、図２又は図３２の基板部、又は、図３、図４、図８乃至図１４、図１８乃至図２７又は図２９の基板部１１である。また、前記グラフェン層は、例えば、図２又は図３２のグラフェン層、又は、図６乃至図１２、図１８図２０、図２２、図２３、図２５乃至図２７又は図２９のグラフェン層３である。
また、前記素子部は、例えば、図２又は図３２の素子部、又は、図１１乃至図１４、図１８乃至図２３、図２７又は図２９乃至図３１に記載された素子部１２である。また、前記切離しは、例えば、図２のＡ１０５の切離しである。また、前記第一半導体層は、例えば、図３、図４、図８、図９、図１１乃至図１３、又は、図１８乃至図２３の第一半導体層２である。
また、前記第二半導体層は、例えば、図１１乃至図１３、又は、図１５乃至図２３の第二半導体層４である。また、前記第一窪みは、例えば、図１９乃至図２１の第一窪み９１である。
また、前記第一窪み形成層は、例えば、図１８乃至図２１、図２３、図２６、図２７、図２９、図３０に記載された第一窪み形成層３１である。
また、前記第二窪みは、例えば、図２２又は図２３の第二窪み９２である。また、前記第二窪み形成層は、例えば、図２２又は図２３の第二窪み形成層３２である。また、前記凹凸は、例えば、図１６又は図１７の第二半導体層４の表面の凹凸である。また、前記機能層は、例えば、図１１乃至図１３、図１７乃至図２３又は図２６の機能層５である。
また、前記犠牲層は、例えば、図２６、図２７、図２９又は図３０の犠牲層２１２である。また、前記第二基板部は、例えば、図１２乃至図１４、図２０、図２１、図２８乃至図３１の第二基板部９である。また、前記金属バンプは、例えば、図２８乃至図３１の金属バンプ１３０である。
また、前記機能部は、例えば、図２７又は図２９乃至図３１の機能部５ａである。
また、前記ハイブリッド型半導体素子は、例えば、図３１のハイブリッド型半導体素子１００である。また、前記グラフェン片は、例えば、図１５又は図１６のグラフェン片９３である。
１ 第一基板
２ 第一半導体層
３ グラフェン層
３ａ 転写用グラフェン層構造体
４ 第二半導体層
５ 機能層
５ａ 機能部
６ 第一機能層
７ 第二機能層
８ 第三機能層
１１ 基板部
１２ 素子部
１３ ＰＭＭＡ層
１４ 塩酸溶液
３１ 第一窪み形成層
３２ 第二窪み形成層
５１ 銅箔基板
６１ 第二グラフェン層
６２ 第三グラフェン層
９０ 容器
９１ 第一窪み
９２ 第二窪み
９３ グラフェン片
１００ ハイブリッド型半導体素子
１２０ 基板
１３０ 金属バンプ
１４０ アンダーフィル
２１２ 犠牲層
２１３ 受光層

Claims (6)

  1. 半導体からなる基板部の上面に、グレインを有する複数のグラフェン片で構成されたグラフェン層を形成し、
    前記グラフェン層の上に、前記基板部の上面における結晶の結晶格子の格子定数および結晶方向を引き継ぐ半導体層を前記グラフェン層の直上に備える素子部を形成し、
    前記グラフェン層において前記基板部と前記素子部との切離しを行い、
    前記半導体層の上に部分的に残った前記グラフェン片からなる前記グラフェン層の一部をマスクとして用い、前記素子部の前記一部の側の前記一部に接していない面をエッチングする、
    半導体素子の製造方法。
  2. 前記グラフェン層に接して前記素子部の側部に第一窪みを形成し、
    前記第一窪みの形成の後に、前記切離しを行う、請求項１に記載された製造方法。
  3. 前記グラフェン層に接して前記基板部の側部に第二窪みを形成し、前記第二窪みの形成の後に、前記切離しを行う、請求項１又は請求項２に記載された製造方法。
  4. 前記切離しにおいて、前記グラフェン層が前記基板部の面と前記半導体層の面の両方の面に分かれて残存するようにすることで、前記半導体層の上に部分的に前記グラフェン片が残った状態にする、請求項１に記載された製造方法。
  5. 半導体からなる基板部の上面に、グレインを有する複数のグラフェン片で構成されたグラフェン層を形成し、
    半導体材質から成る犠牲層を前記グラフェン層の直上に形成し、
    前記犠牲層の上にさらに機能層を形成し、
    前記機能層の、前記犠牲層と反対側の面に第二基板部を接合した後に、前記機能層が含まれる素子部と前記基板部の切離しを、前記グラフェン層において行い、
    前記切離しの後に、前記犠牲層を除去する、
    半導体素子の製造方法。
  6. 前記第二基板部は表面に露出した金属バンプを備え、前記機能層はパターン化された機能部を備え、前記機能部の各々は前記第二基板部の表面に露出した金属バンプに接合される、請求項５に記載された製造方法。
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