JP2005353996A - 固体撮像素子とその製造方法、並びに半導体装置とその製造方法 - Google Patents

Abstract

【課題】 ＳＯＩ基板を用いずに半導体基板の薄膜化を可能にした、裏面照射型の固体撮像素子を含む半導体装置提供する。
【解決手段】 半導体基板２２に、この半導体基板２２と異なる材料の埋め込み層４３からなる終点検出部４２が形成され、半導体基板２２が裏面から終点検出部４２が臨む位置まで薄膜化され、半導体基板２２の表面側及び裏面側に固体撮像素子等の半導体素子の構成要素が形成され、半導体基板２２の表面側に支持基板３４が貼り合せされて成る。
【選択図】 図１

Description

本発明は、半導体基板の薄膜化を必要とした、固体撮像素子とその製造方法、並びに半導体装置とその製造方法に関する。

固体撮像素子としては、Ｘ−Ｙアドレスを指定して読み出すＣＭＯＳ固体撮像素子（いわゆるＣＭＯＳイメージセンサ）と、電荷転送型であるＣＣＤ固体撮像素子（いわゆるＣＣＤイメージセンサ）が代表的である。これら何れの固体撮像素子も２次元に配置されたフォトダイオードに入射した光を光電変換し、そのうちの一方の電荷（例えば電子）を信号電荷としている。

ＣＭＯＳ固体撮像素子は、半導体基板の配線層が形成された表面側より光を照射し、半導体基板に形成されたフォトダイオードで光を検知する表面照射型のＣＭＯＳ固体撮像素子が一般的である。しかし、この表面照射型のＣＭＯＳ固体撮像素子では、照射される光の経路、特に有効画素領域の周辺部における斜め光の光路に多層配線が存在し、この多層配線により光が蹴られるために、光の利用効率が落ち感度が低下することが知られている。このため、表面側に多層配線が形成された半導体基板の裏面側から光を照射する裏面照射型のＣＭＯＳ固体撮像素子が有望である（特許文献１参照）。

また、ＣＣＤ固体撮像素子においても、素子上の層間絶縁膜に光が吸収されて感度が低下することが知られており、基板裏面側から光を入射して光電変換する構造が提案されている（特許文献２参照）。

特開２００３−３１７８５号公報 特開平６−２９５０６号公報

ところで、例えばＣＭＯＳ固体撮像素子においては、光を基板裏面より照射する場合、通常シリコン基板の厚さが数百μｍと厚く、光が透過することができないため、シリコン基板を数μｍまで薄膜化する必要がある。薄膜化の際に、シリコン層の膜厚がばらつくと光の入射強度にばらつきが生じ、色むらとして不具合が生じる。

一方、シリコン層の膜厚のばらつきを防ぐために、ＳＯＩ（ｓｉｌｉｃｏｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用いる方法が考えられている。すなわち、ＳＯＩ基板を用いてエッチングレートの早い機械研磨、その後のＣＭＰ（化学的機械的研磨）処理、その後のウェットエッチングを行い、ＳｉＯ_２ 層で薄膜化を止めることにより、シリコン層の膜厚のばらつきを抑えているようにしている。

図７〜図１０を参照して、ＳＯＩ基板を用いて裏面照射型のＣＭＯＳ固体撮像素子を製造した製造方法を説明する。
先ず、図７Ａに示すように、シリコン基板１上にシリコン酸化膜（ＳｉＯ_２膜）２を介して薄膜のシリコン層３が形成されたＳＯＩ基板４を用意する。
次に、図７Ｂに示すように、シリコン層３に、その表面側から撮像領域の画素分離領域（図示せず）、半導体ウェル領域（図示せず）及びフォトセンサとなるフォトダイオードＰＤを形成する。

次に、図８Ｃに示すように、シリコン層３の各単位画素セルに信号電荷を読み出すための複数のＭＯＳトランジスタＴｒ１を構成するソース・ドレイン領域５を形成し、ゲート絶縁膜を介してゲート電極６を形成する。周辺回路部にＣＭＯＳトランジスタＴｒ２を構成するソース・ドレイン領域１７を形成し、ゲート絶縁膜を介してゲート電極１８を形成する。さらに、シリコン層３上に層間絶縁膜７を介して多層の配線８を形成した所謂多層配線層９を形成する。
次に、図８Ｄに示すように、多層配線層９上に例えばシリコン基板による支持基板１１を接合する。

次に、図９Ｅに示すように、ＳＯＩ基板４を反転して、シリコン酸化膜２をストッパ膜としてシリコン基板１をＢＧＲ（バックグラインド：機械的な粗削り）及びウェットエッチングにより研磨除去し、さらにシリコン酸化膜２をウェットエッチングで除去して、シリコン層３の裏面が露出するように薄膜化する。
次に、図９Ｆに示すように、シリコン層３の裏面上にパシベーション膜となる例えばシリコン窒化膜１２、シリコン酸化膜１３を形成する。

次に、シリコン層３の所要位置にパッド開口を形成し開口内のを含んで配線８と接続する端子部を形成し（図示せず）、また、図１０に示すように、各画素のフォトダイオードＰＤに対応した位置にカラーフィルタ１４及びオンチップレンズ１５を形成して、裏面照射型のＣＭＯＳ固体撮像素子１６を得る。

しかし、このようにＳＯＩ基板を用いて裏面照射型のＣＭＯＳ固体撮像素子を製造する場合、ＳＯＩ基板が通常のシリコン基板の１０倍と価格が高いために、製造コストが高くなるという問題がある。

このような問題は、裏面照射型のＣＣＤ固体撮像素子にも起こり、さらに固体撮像素子に限らず、例えば半導体基板の表裏両面に半導体素子又は／及び多層配線を形成するようにした半導体集積回路装置においても起こり得る。

本発明は、上述の点に鑑み、ＳＯＩ基板を用いずに半導体基板の薄膜化を可能にした、固体撮像素子とその製造方法、並びに半導体装置とその製造方法を提供するものである。

本発明に係る固体撮像素子は、半導体基板に、この半導体基板と異なる材料の埋め込み層からなる終点検出部が形成され、半導体基板が裏面から終点検出部が臨む位置まで薄膜化され、半導体基板の表面側及び裏面側に固体撮像素子の構成要素が形成され、半導体基板の表面側に支持基板が貼り合せされて成ることを特徴とする。

本発明に係る固体撮像素子の製造方法は、半導体基板に、この半導体基板と異なる材料の埋め込み層からなる終点検出部を形成する工程と、半導体基板の表面側に固体撮像素子の半導体装置の構成要素の一部を形成する工程と、半導体基板の表面側に支持基板を貼り合わせる工程と、半導体基板を裏面から前記終点検出部が臨む位置まで薄膜化する工程と、半導体基板の裏面側に固体撮像素子の構成要素の他部を形成する工程とを有することを特徴とする。

薄膜化する工程においては、ドライエッチング法を用いて波長の発光強度の変化により前記終点検出部を検出する。

本発明に係る半導体装置は、半導体基板に、この半導体基板と異なる材料の埋め込み層からなる終点検出部が形成され、半導体基板が裏面から終点検出部が臨む位置まで薄膜化され、半導体基板の表面側及び裏面側に半導体装置の構成要素が形成され、半導体基板の表面側に支持基板が貼り合せされて成ることを特徴とする。

本発明に係る半導体装置の製造方法は、半導体基板に、この半導体基板と異なる材料の埋め込み層からなる終点検出部を形成する工程と、半導体基板の表面側に半導体装置の構成要素の一部を形成する工程と、半導体基板の表面側に支持基板を貼り合わせる工程と、半導体基板を裏面から終点検出部が臨む位置まで薄膜化する工程と、半導体基板の裏面側に半導体装置の構成要素の他部を形成する工程とを有することを特徴とする。

薄膜化する工程においては、ドライエッチング法を用いて波長の発光強度の変化により前記終点検出部を検出する。

本発明に係る固体撮像素子によれば、ＳＯＩ基板を用いずに、半導体基板に設けた終点検出部により薄膜化した半導体基板を用いて、各構成要素を形成して構成されるので、安価にしかも精度の良い裏面照射型の固体撮像素子を提供することができる。

本発明に係る固体撮像素子の製造方法によれば、半導体基板に半導体基板と異なる材料の埋め込み層からなる終点検出部を形成し、半導体基板の裏面カラー終点検出部が臨む位置まで薄膜化することにより、ＳＯＩ基板を用いることなく、ばらつきを少なくした半導体基板の薄膜化が可能になる。また、薄膜化する工程において、ドライエッチング法を用いてプラズマの発光強度変化により終点検出部を検出ことにより、均一な膜厚で薄膜化が可能になり、正確に薄膜の膜厚を設定することができる。従って、より安価に裏面照射型の固体撮像素子を製造することができる。

本発明に係る半導体装置によれば、ＳＯＩ基板を用いずに、半導体基板に設けた終点検出部により薄膜化した半導体基板を用いて、各構成要素を形成して構成されるので、安価にしかも精度の良い半導体装置を提供することができる。

本発明に係る半導体装置の製造方法によれば、半導体基板に半導体基板と異なる材料の埋め込み層からなる終点検出部を形成し、半導体基板の裏面カラー終点検出部が臨む位置まで薄膜化することにより、ＳＯＩ基板を用いることなく、ばらつきを少なくした半導体基板の薄膜化が可能になる。また、薄膜化する工程において、ドライエッチング法を用いてプラズマの発光強度変化により終点検出部を検出ことにより、均一な膜厚で薄膜化が可能になり、正確に薄膜の膜厚を設定することができる。従って、より安価に半導体装置を製造することができる。

以下、図面を参照して本発明の実施の形態を説明する。

図１に、本発明に係る固体撮像素子を、裏面照射型のＣＭＯＳ固体撮像素子に適用した場合の一実施の形態を示す。なお、図１は、画素がマトリックス状に配列された撮像領域とその周辺に形成された周辺回路とを含む要部の概略構成を示している。
本実施の形態に係る裏面照射型のＣＭＯＳ固体撮像素子２１は、後述する薄膜化された半導体基板、例えばシリコン半導体基板２２の撮像領域２３に１つの受光部となるフォトダイオードＰＤとこのフォトダイオードＰＤの信号電荷を読み出す手段となる複数のＭＯＳトランジスタＴｒ１で構成された単位画素２５がマトリックス状に複数形成され、周辺領域２４に複数のＣＭＯＳトランジスタＴｒ２からなる周辺回路部２６が形成されて成る。

フォトダイオードＰＤは半導体基板２２の表面側から裏面側に至るように形成される。単位画素のＭＯＳトランジスタＴｒ１は、半導体基板２２に形成した対のソース・ドレイン領域２７間上にゲート絶縁膜を介してゲート電極２８を形成して構成される。また、周辺回路部２６のＣＭＯＳトランジスタＴｒ２も、それぞれ半導体基板２２に形成した対のソース・ドレイン領域２９間上にゲート絶縁膜を介してゲート電極３０を形成して構成される。半導体基板２２の撮像領域２３及び周辺領域２４の表面上には、層間絶縁膜３１を介して多層の配線３２を有する多層配線層３３が形成される。さらに、多層配線３２は、フォトダイオードＰＤ上に重なるように形成されも良い。さらに、配線層３３上には固体撮像素子の機械的強度を保持するために、例えばシリコン基板などによる支持基板３４が貼り合わされる。一方、半導体基板２２の裏面側には、例えばシリコン窒化膜３６とシリコン酸化膜３７からなるパシベーション膜（反射防止膜防止膜も兼ねる）３８を介してカラーフィルタ３９及びその上に各画素２５に対応したオンチップレンズ４０が形成される。このＣＭＯＳ固体撮像素子２１においては、基板裏面側からオンチップレンズ４０を通じてフォトダイオードＰＤに対して光が照射されるようになされる。

更に、本実施の形態においては、半導体基板２２に、この半導体基板２２の薄膜化の際の研磨位置を検出する目印となる終点検出部４２が形成される。この終点検出部４２は、半導体基板２２の表面から薄膜化する厚みに相当した深さに半導体基板２２と異なる材料の埋込み層４３で形成される。例えば、シリコン基板２２ではシリコン酸化膜などの埋め込み層４３により終点検出部４２が形成される。この終点検出部４２の検出は、半導体基板２２を裏面側からプラスマエッチングにより研磨して行ったときに、材料の違いによりプラズマ発光の特定波長の発光強度が変化するのを検出する、ＥＰＤ（エンド・ポイント・ディテクタ）法を用いてなされる。図１の半導体基板２２は、この終点検出部４２を検出して薄膜化された状態を示している。薄膜された半導体基板２２の厚みは、１０μｍ以下、例えば５μｍ程度に設定される。

終点検出部４２は、固体撮像素子内のいずれの部分に形成してもよいが、好ましくは撮像領域２３及び周辺回路部２６から離れた周辺のフィールド領域４４に形成される。さらに終点検出部４２は、ウェハのスクライブラインに形成することもできる。この終点検出部４２は、基板表面側に形成されるフォトダイオードＰＤ、ＭＯＳトランジスタＴｒ１、ＣＭＯＳトランジスタＴｒ２、多層配線３２、及び基板裏面側に形成するカラーフィルタ３９、オンチップレンズ４０の形成の際のアライメントマークとしても用いることができる。

図２に、裏面照射型のＣＭＯＳ固体撮像素子２１の単位画素２５の具体的一例を示す。この例では、薄膜化された第１導電型、例えばｎ型のシリコン基板２２に各画素領域２５を区画するように第２導電型であるｐ型の半導体領域からなる素子分離領域５２が形成される。画素領域５１のｎ型半導体基板２２は比較的に低不純物濃度で形成される。画素領域５１のｎ型半導体基板２２には、その表面にｐ型素子分離領域５２に接続して一部画素領域５１内に延在するようにｐ型半導体ウェル領域５３が形成される。光電変換部となるフォトダイオードＰＤは、ｐ型素子分離領域５２及びｐ型半導体ウェル領域５３により囲まれたｎ型半導体基板２２で形成される。すなわち、フォトダイオードＰＤは、ｎ型半導体領域２２Ａとその表面側の高不純物濃度のｎ^＋半導体領域２２Ｂとｎ^＋半導体領域２２Ｂの界面に形成した暗電流発生を抑制するためのｐ^＋アキュミュレーション層５４とにより形成される。このフォトダイオードＰＤは、いわゆるＨＡＤ（Ｈｏｌｅ Ａｃｃｕｍｕｌａｔｉｏｎ Ｄｉｏｄｅ）センサとして構成される。フォトダイオードＰＤは、ｎ半導体領域２２Ａがｐ型半導体ウェル領域５３の下方に延在するので、画素領域の全体にわたるように大面積で形成される。

一方、ＭＯＳトランジスタＴｒ１は、ｐ型半導体ウェル領域５３に形成される。すなわち、１画素を例えば１つのフォトダイオードＰＤと４つのＭＯＳトランジスタで構成するとき、ＭＯＳトランジスタＴｒ１は、読出しトランジスタ、リセットトランジスタ、アンプトランジスタ及び垂直選択トランジスタを有する。図２では、ｐ型半導体ウェル領域５３内にフォトダイオードＰＤに近接して一方のｎ^＋ソース・ドレイン領域５７が形成され、この一方のｎ^＋ソース・ドレイン領域５７と他方のソース・ドレイン領域を兼ねるフォトダイオードＰＤのｎ^＋半導体領域２２Ｂ間のｐ型半導体ウェル領域５３上にゲート絶縁膜を介してゲート電極２７が形成されて読出しトランジスタＴｒ１１が形成される。ｐ型半導体ウェル領域５３の他部には、各対応したｎ^＋ソース・ドレイン領域５８、５９が形成され、両ｎ^＋ソース・ドレイン領域５８及び５９間のｐ型半導体ウェル領域５３上にゲート絶縁膜を介してゲート電極２７が形成されて、他のＭＯＳトランジスタ、すなわちリセットトランジスタＴｒ１２、アンプトランジスタＴｒ１３、垂直選択トランジスタＴｒ１４が形成される。

そして、半導体基板２２の表面には、例えばシリコン酸化膜等による層間絶縁膜３１を介して多層配線３２が形成され、多層配線層３３上に例えばシリコン基板による支持基板３４が接合される。半導体基板２２の裏面の光照射面には、パシベーション膜３８が形成され、このパシベーション膜３８の上にカラーフィルタ３９を介してオンチップレンズ４０が形成される。

次に、図３〜図５を用いて上述した裏面照射型のＣＭＯＳ固体撮像素子２１の製造方法の一実施の形態を説明する。
本実施の形態においては、先ず、図３Ａに示すように、シリコン基板２２の表面（一主面）に絶縁膜６１を堆積し、レジストマスク（図示せず）を用いて絶縁膜６１をパターニングし、この絶縁膜６１をマスクにシリコン基板２２に所要の幅及び所要の深さの溝６２を形成する。本例では、シリコン基板２２として厚さ７２５μｍの８インチシリコンウェハを用いる。このシリコン基板２２上に絶縁膜６１として膜厚２２０ｎｍ程度のシリコン窒化膜６３と膜厚１μｍ程度のシリコン酸化膜６４を積層する。シリコン基板２２の固体撮像素子の形成領域の外周部にレジストマスクを介してドライエッチングにより幅１０μｍ程度の開口を絶縁膜６１に形成する。レジストマスクを除去した後、この絶縁膜６１をマスクにシリコン基板２２に幅１０μｍ程度で、深さがシリコン基板２２を薄膜化する厚さである１０μｍ以下に相当する深さ、本例では６μｍ程度の複数の溝６２をドライエッチングにより形成する。

次に、図３Ｂに示すように、溝６２内に埋め込むようにシリコンと異なる材料、本例ではシリコン酸化膜４３を堆積し、ＣＭＰ（化学的機械的研磨）法により表面を平滑にする。その後、図示せざるも素子分離領域を形成、さらにマスクとなったシリコン窒化膜６３を除去する。これによって、溝６２内にシリコン酸化膜４３を埋め込んでなる終点検出部４２を形成する。

次に、図４Ｃに示すように、シリコン基板２の表面側に、通常の半導体プロセスを用いて固体撮像素子の一部を構成する構成要素を形成する。すなわち、シリコン基板２２の撮像領域に各画素領域に対応してフォトダイオードＰＤと複数のＭＯＳトランジスタＴｒ１を形成し、周辺領域の周辺回路部にＣＭＯＳトランジスタＴｒ２（図示せず）を形成する。さらに、シリコン基板２２上に層間絶縁膜３１を介して多層配線３２を配置した多層配線層３３を形成する。

次に、図４Ｄに示すように、多層配線層３３上に例えばシリコン基板による支持基板３４を貼り合わせる。

次に、図５Ｅに示すように、シリコン基板２２を反転させて、シリコン基板２２の裏面側（他方の主面側）を研磨して薄膜化する。本例では、最初に機械的研磨（例えばＢＧＲ法）もしくはＣＭＰ法との組み合わせによりシリコン基板２２を１０μｍの厚さまで薄膜化する。最終的にドライエッチング、例えばＳＦ_６／Ｏ_２ガス系を用いたドライエッチング（いわゆるプラズマエッチング）により、更なる薄膜化を行う。このとき、例えばＥＰＤ（エンド・ポイント・ディテクタ）を用いて、図３Ｂで形成した終点検出部４２の埋め込みシリコン酸化膜４３が露出する際の発光強度変化により薄膜化の終点を検出する。この場合、発光強度変化を検出した時点でドライエッチングを停止して、シリコン基板２２の薄膜化を終了するか、あるいは発光強度変化を検出して終点検出部４２の埋め込みシリコン酸化膜４３が露出したことを検出した後、続くドライエッチングの時間を制御してシリコン基板２２を所要の厚さに薄膜化するようにしても良い。

薄膜化の際のシリコン基板２のドライエッチング条件は、例えば次のような条件でドライエッチングできる。
圧力 ２５０ｍＴｏｒｒ
ＲＦパワー １５００Ｗ
ガス ＳＦ_６／Ｏ_２ ４００／７５ｓｃｃｍ
温度 −１０℃

次に、図５Ｆに示すように、薄膜化したシリコン基板２２の裏面にパシベーション膜３８となる例えばシリコン窒化膜３６、シリコン酸化膜３７をプラズマＣＶＤ法により形成する。

次に、図示せざるも、シリコン基板２２の固体撮像素子形成領域の所要の部分に、配線３２と接続するためのパッド（端子）導出用の開口を形成し、この開口を通じてパッドを形成する。

次に、図１に示すように、各フォトダイオードＰＤに対応した位置に対応する色のカラーフィルタ３９を形成し、さらにその上にオンチップレンズ４０を形成して目的の裏面照射型のＣＭＯＳ固体撮像素子２１を得る。

なお、終点検出部４２のシリコン酸化膜４３はシリコン基板２２と識別可能であるので、この終点検出部４２をアライメントマークとして利用し、この終点検出部４２を基準にフォトダイオードＰＤ、ＭＯＳトランジスタＴｒ１、ＣＭＯＳトランジスタＴｒ２を形成することができる。また、薄膜化した後の終点検出部４２も平坦化しているので、塗布膜の膜厚のばらつきもなく、終点検出部４２を基準にカラーフィルタ３９、オンチップレンズ等を形成することができる。

上述した本実施の形態に係る裏面照射型のＣＭＯＳ固体撮像素子２１によれば、ＳＯＩ基板を用いずに、シリコン基板２２に設けた終点検出部４２によって薄膜化したシリコン基板を用いて、各構成要素を形成して構成されるので、安価にしかも精度の良いＣＭＯＳ固体撮像素子を提供することができる。

また、本実施の形態に係る裏面照射型のＣＭＯＳ固体撮像素子の製造方法によれば、シリコン基板２２にシリコンと異なる材料を埋め込んだ終点検出部４２を形成し、ドライエッチングにより薄膜化して行ったときの終点検出部４２におけるプラズマの発光強度変化を検出してシリコン基板の膜厚を設定することにより、ＳＯＩ基板を用いることなく、膜厚のばらつきを少なくしたシリコン基板２２の薄膜化が可能になる。終点検出を化学研磨で行うときは、密集素子の外周部のシリコン膜厚が薄くなるエロージョンという問題が起こるが、本実施の形態のようにドライエッチングで行い、プラズマの発光強度変化で終点を検出ときは、全域にわたり均一な膜厚で薄膜化できる。従って、より安価に裏面照射型のＣＭＯＳ固体撮像素子２１を製造することができる。

上述の実施の形態では、裏面照射型のＣＭＯＳ固体撮像素子に適用したが、その他の固体撮像素子、例えば裏面照射型のＣＣＤ固体撮像素子に適用することもできる。

図６に、本発明を半導体装置、すなわち半導体集積回路装置に適用した場合の実施の形態を示す。本実施の形態に係る半導体集積回路装置７１は、前述したと同様にして設けた終点検出部４２を用いて薄膜化されたシリコン基板７２の表面側に、ゲート電極７４を有するＭＯＳトランジスタ群Ｔｒ３１及び層間絶縁膜７５を介して多層配線７６を配置した多層配線層７７を形成し、この多層配線層７７上に例えばシリコン基板による支持基板３４を接合し、また、シリコン基板７２の裏面側にゲート電極７８を有するＭＯＳトランジスタ群Ｔｒ３２及び層間絶縁膜７９を介して多層配線８０を配置した多層配線層８１を形成して構成される。８２はパシベーション膜である。

図６の例では、シリコン基板７２の両面のそれぞれにＭＯＳトランジスタ群Ｔｒ３１、Ｔｒ３２及び多層配線層７７、７８を形成した構成の半導体集積回路装置に適用したが、その他、シリコン基板７２の一方の面側にＭＯＳトランジスタあるいは他の半導体素子を形成し、他方の面側に配線層を形成するなど、種々の形態の半導体集積回路装置にも適用できる。

かかる半導体集積回路装置及びその製造方法においても、前述した固体撮像素子の場合と同様の作用・効果を奏するものである。

本発明に係る固体撮像素子を裏面照射型のＣＭＯＳ固体撮像素子に適用した一実施の形態を示す概略構成図である。 図１の要部の拡大断面図である。 Ａ〜Ｂ 図１の裏面照射型のＣＭＯＳ固体撮像素子の製造方法の一実施の形態を示す製造工程図（その１）である。 Ｃ〜Ｄ 図１の裏面照射型のＣＭＯＳ固体撮像素子の製造方法の一実施の形態を示す製造工程図（その２）である。 Ｅ〜Ｆ 図１の裏面照射型のＣＭＯＳ固体撮像素子の製造方法の一実施の形態を示す製造工程図（その２）である。 本発明に係る半導体装置を半導体集積回路装置に適用した他の実施の形態を示す概略構成図である。 Ａ〜Ｂ 比較例に係る裏面照射型のＣＭＯＳ固体撮像素子の製造方法の製造工程図（その１）である。 Ｃ〜Ｄ 比較例に係る裏面照射型のＣＭＯＳ固体撮像素子の製造方法の製造工程図（その２）である。 Ｅ〜Ｆ 比較例に係る裏面照射型のＣＭＯＳ固体撮像素子の製造方法の製造工程図（その３）である。 比較例に係る裏面照射型のＣＭＯＳ固体撮像素子の製造方法の製造工程図（その４）である。

符号の説明

２１・・裏面照射型のＣＭＯＳ固体撮像素子、２２・・シリコン基板、２３・・撮像領域、２３・・周辺領域、４４・・フィールド領域、２５・・単位画素、２６・・周辺回路部、ＰＤ・・フォトダイオード、２７、２９・・ソース・ドレイン領域、２８、３０・・ゲート電極、Ｔｒ１・・ＭＯＳトランジスタ、Ｔｒ２・・ＣＭＯＳトランジスタ、３１・・層間絶縁膜、３２・・多層配線、３３・・多層配線層、３４・・支持基板、３９・・カラーフィルタ、４０・・オンチップレンズ、４２・・終点検出部、４３・・埋め込み層

Claims (6)

1. 半導体基板に、該半導体基板と異なる材料の埋め込み層からなる終点検出部が形成され、
   前記半導体基板が裏面から前記終点検出部が臨む位置まで薄膜化され、
   前記半導体基板の表面側及び裏面側に固体撮像素子の構成要素が形成され、
   前記半導体基板の表面側に支持基板が貼り合せされて成る
   ことを特徴とする固体撮像素子。
2. 半導体基板に、該半導体基板と異なる材料の埋め込み層からなる終点検出部が形成され、
   前記半導体基板が裏面から前記終点検出部が臨む位置まで薄膜化され、
   前記半導体基板の表面側及び裏面側に半導体装置の構成要素が形成され、
   前記半導体基板の表面側に支持基板が貼り合せされて成る
   ことを特徴とする半導体装置。
3. 半導体基板に、該半導体基板と異なる材料の埋め込み層からなる終点検出部を形成する工程と、
   前記半導体基板の表面側に固体撮像素子の半導体装置の構成要素の一部を形成する工程と、
   前記半導体基板の表面側に支持基板を貼り合わせる工程と、
   前記半導体基板を裏面から前記終点検出部が臨む位置まで薄膜化する工程と、
   前記半導体基板の裏面側に固体撮像素子の構成要素の他部を形成する工程とを有する
   ことを特徴とする固体撮像素子の製造方法。
4. 前記薄膜化する工程において、ドライエッチング法を用いて波長の発光強度の変化により前記終点検出部を検出する
   ことを特徴とする請求項３記載の固体撮像素子の製造方法。
5. 半導体基板に、該半導体基板と異なる材料の埋め込み層からなる終点検出部を形成する工程と、
   前記半導体基板の表面側に半導体装置の構成要素の一部を形成する工程と、
   前記半導体基板の表面側に支持基板を貼り合わせる工程と、
   前記半導体基板を裏面から前記終点検出部が臨む位置まで薄膜化する工程と、
   前記半導体基板の裏面側に半導体装置の構成要素の他部を形成する工程とを有する
   ことを特徴とする半導体装置の製造方法。
6. 前記薄膜化する工程において、ドライエッチング法を用いて波長の発光強度の変化により前記終点検出部を検出する
   ことを特徴とする請求項５記載の半導体装置の製造方法。

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