KR101155873B1 - 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법 - Google Patents
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Abstract
반도체 웨이퍼층의 경면화된 면에서 고체 촬상 소자까지의 두께를 측정하고, 그 나머지 두께 데이터에 기초하여, 그 경면화(鏡面化)된 면에서 소정 두께까지, 플라즈마 에칭량을 제어하여 플라즈마 에칭한다. 이에 따라, 고체 촬상 소자의 두께 편차를 염가로 저감할 수 있다.
Description
본 발명은 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법, 상세하게는 반도체 웨이퍼의 표층에 형성된 고체 촬상 소자에 대하여, 고체 촬상 소자와는 반대측의 이면(裏面)측으로부터 빛을 입사시키는 이면조사(裏面照射)형 고체 촬상 장치에 있어서의 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 관한 것이다.
표면 조사형의 CMOS 고체 촬상 장치에서는, 조사되는 빛의 경로, 특히 유효 화소 영역의 주변부에 있어서의 경사광의 광로에 다층 배선이 존재한다. 그 때문에, 이 다층 배선에 의해 빛의 침입이 방해되어, 빛의 이용 효율이 저하되어, 감도도 내려간다는 것이 알려져 있다. 그래서, 이를 해소하는 종래 기술로서, 표면측에 다층 배선이 형성된 실리콘 웨이퍼에 있어서, 이면측으로부터 빛을 조사하는 이면 조사형의 CMOS 고체 촬상 장치가 개발되어 있다(예를 들면, 특허문헌 1～3을 참조).
이하, 도 4의 플로우 시트를 참조하여, 특허문헌 2의 도 6～도 8에 개시된 종래의 이면 조사형 고체 촬상 장치의 제조 방법을 설명한다.
우선, SOI 웨이퍼(100)의 표면에, 에피택셜막(101)이 성막된 에피택셜 SOI 웨이퍼(102)를 준비한다(도 4a). SOI 웨이퍼(100)는, 단결정 실리콘으로 이루어지는 실리콘 웨이퍼(103)의 표면에 매입 실리콘 산화막(SiO2막)(104)을 통하여 박막의 활성층(105)이 형성된 것이다. 에피택셜막(101)은, 활성층(105)의 표면에 에피택셜 성장한다.
다음으로, 에피택셜막(101)에, 그 표면측으로부터 촬상 영역인 화소 분리 영역부, 반도체 웰 영역부 및, 포토센서가 되는 포토다이오드(106)를 형성한다(도 4b).
그 후, 에피택셜막(101)의 각 단위 화소 셀에 신호 전하를 판독하는 복수의 MOS 트랜지스터를 구성하는 소스?드레인 영역을 형성하고, 게이트 절연막을 통하여 게이트 전극을 형성한다. 다음으로, 주변 회로부에 다른 CMOS 트랜지스터를 구성하는 소스?드레인 영역을 형성하고, 게이트 절연막을 통하여 게이트 전극을 형성한다. 또한, 에피택셜막(101)의 표면에, 층간 절연막(107)에 다층 배선(108)이 형성된 다층 배선층(109)을 형성한다.
다음으로, 다층 배선층(109)의 표면에, 실리콘 산화막으로 이루어지는 접착제층(110)을 형성하고, 접착제층(110)의 표면에 화학적 기계적 연마(Chemical Mechanical Polishing)를 행하여, 접착제층(110)의 표면을 평탄화한다(도 4c). 포토다이오드(106) 등이 형성된 에피택셜막(101)과, 다층 배선층(109)으로 CMOS형의 고체 촬상 소자(117)가 구성된다.
그 후, 다층 배선층(109)의 표면에, 접합 계면측에 실리콘 산화막으로 이루어지는 다른 접착제층(111)이 형성된 단결정 실리콘제의 지지 기판(112)을 접합하여, 접합 웨이퍼(113)로 한다(도 4d).
이어서, 접합 웨이퍼(113)를 표리(表裏) 반전하고, 실리콘 웨이퍼(103)를 연삭 숫돌에 의해 나머지 두께가 10～30㎛가 될 때까지 연삭한다(도 4e).
그 후, 매입 실리콘 산화막(104)을 에칭 스톱층으로 하고, 실리콘 웨이퍼(103)의 나머지 부분을 KOH 용액에 의해 에칭하여 제거한다(도 4f). 에칭액에 KOH 용액을 사용함으로써, 실리콘 웨이퍼(103)와 매입 실리콘 산화막(104)과의 선택비(比)를, Si:SiO2＝100:1 이상으로 크게 할 수 있다. 그 결과, 실리콘 웨이퍼(103)를 0.2～10㎛/min으로 에칭하여, 매입 실리콘 산화막(104)을 에칭 스톱층으로 이용할 수 있다.
그 후, 매입 실리콘 산화막(104)을 불산에 의해 제거하고, 활성층(105)의 이면이 노출되도록 박막화한다(도 4g).
다음으로, 활성층(105)의 소정 위치에 패드 개구를 형성하고, 개구 내를 포함하여 배선에 접속되는 단자부를 형성한다. 그 후, 각 화소의 포토다이오드(106)에 대응한 위치에, 컬러 필터(114) 및 마이크로 렌즈(115)를 순차 형성한다(도 4h). 이에 따라, 이면 조사형의 CMOS 고체 촬상 장치(116)가 제조된다.
이와 같이, 특허문헌 2의 방법에 의하면, 우선 SOI 웨이퍼(100)에 있어서, 에피택셜막(101)의 내부로부터 그 표면 상에 걸쳐 CMOS 고체 촬상 소자(117)를 제작한다. 그 후, 실리콘 웨이퍼(103)의 이면측에 지지 기판(112)을 접합한다. 다음으로, 에칭 스톱법을 이용하여, 필요한 두께까지 실리콘 웨이퍼(103)를 박육화(thin-walled)하고, 지지 기판(112)에 CMOS 고체 촬상 소자(117)를 바꿔 올린다는 방법을 채용하고 있었다.
이 방법에 의하면, 최근, 디바이스 제조 부문으로부터 요청되고 있는 CMOS 고체 촬상 소자(117)의 두께 편차의 저감에 대응할 수 있다. 두께 편차가 발생하면, CMOS 고체 촬상 소자(117)에 대한 빛의 입사 강도에 불균일이 발생하여, 색 불균일이 발생할 우려가 있다. 그러나, 종래법에서 사용되는 박막의 활성층(105)에 에피택셜막(101)이 성막된 에피택셜 SOI 웨이퍼(102)는 고가였다. 게다가, 박막의 활성층(105)에 에피택셜막(101)을 성막하기 때문에, 단층인 실리콘 웨이퍼에 에피택셜막을 성막하는 경우에 비교하여, 슬립(slip) 등의 결함이 많이 발생하고 있었다.
그래서, 이를 해결하기 위해, SOI 웨이퍼를 대신하여, 실리콘 웨이퍼의 표면에 2층의 에피택셜막이 성막된 에피택셜 실리콘 웨이퍼를 사용하여, 에칭 스톱에 의해 실리콘 웨이퍼를 박막화하는 방법이 개발되어 있다. 그러나, 이 방법에 의하면, CMOS 고체 촬상 장치(116)의 사용의 초기 단계에서는 이상적인 도펀트(dopant)의 농도 비율을 유지할 수 있지만, 디바이스 열처리 등이 가해짐으로써 불순물 확산이 발생한다. 이에 따라, 에칭 스톱에 필요한 도펀트의 농도비가 아니게 되어, 농도 구배가 완만해짐으로써, 불균일한 에칭이 진행되어, 전술한 CMOS 고체 촬상 소자(117)의 두께 편차에 문제가 발생하고 있었다.
또한, CMOS 고체 촬상 소자의 두께 편차의 저감에 대응하는 다른 종래 기술로서, 특허문헌 3에 나타내는 바와 같이, 반도체 기판의 표면에 반도체 기판과 상이한 재료의 매입층으로 이루어지는 종점 검출부(연마 스톱층)가 형성된 것이 개발되어 있다. 이 반도체 기판은, 그 이면에서 종점 검출부가 면하는 위치까지 반도체 기판이 연마에 의해 박막화되고, 그 후, 반도체 기판의 표면측에 고체 촬상 소자가 형성되고, 그리고 반도체 기판의 표면측에 지지 기판이 접합됨으로써 이면 조사형의 고체 촬상 소자를 포함하는 반도체 장치를 제작하는 것이다. 그러나, 이 방법에서는, 연마 스톱층인 종점 검출부를 반도체 기판에 제작하지 않으면 안 되어, 그만큼, 공정 수가 증가하여 비용 증가를 초래하고 있었다.
그래서, 발명자는 예의 연구한 결과, 이하와 같이 구성하면, 전술한 문제는 모두 해소되는 것을 지견하고, 이 발명을 완성시켰다. 즉, 우선 SOI 웨이퍼를 대신하는 실리콘 웨이퍼의 표층에 고체 촬상 소자를 형성하고, 그 후, 고체 촬상 소자의 표면에 지지 기판을 접합하여 접합 웨이퍼를 제작한다. 다음으로, 실리콘 웨이퍼를, 그 이면측에서 고체 촬상 소자 가까이까지 연삭하여 웨이퍼층(반도체 웨이퍼층)으로 한다. 이어서, 웨이퍼층을 연마 등으로 경면화(鏡面化)하고, 그 경면 마무리한 면에서, 고체 촬상 소자까지의 나머지 두께를 측정한다. 그 후, 얻어진 나머지 두께 데이터에 기초하여, 웨이퍼층을, 그 경면화된 면에서 소정 두께까지, 플라즈마 에칭량을 제어하여 플라즈마 에칭함으로써 평탄화한다.
본 발명은 고체 촬상 소자의 두께 편차를 저감한 이면 조사형 고체 촬상 장치를 공정 수의 증가를 초래하는 일 없이 저비용으로 제조할 수 있는 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법을 제공한다.
또한, 본 발명은 SOI 웨이퍼의 활성층에 에피택셜막을 성막하는 경우에 비교하여, 에피택셜막에 슬립 등의 결함이 발생하기 어려운 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법을 제공한다.
본 발명은 반도체 웨이퍼의 표층에 고체 촬상 소자를 형성하고, 그 후, 상기 반도체 웨이퍼의 표면에 지지 기판을 접합하여 접합 웨이퍼를 제작하고, 이 접합 후, 상기 반도체 웨이퍼를, 당해 반도체 웨이퍼의 이면측에서 상기 고체 촬상 소자까지의 사이에 반도체 웨이퍼층을 남겨 연삭하고, 이 연삭 후, 당해 반도체 웨이퍼층의 연삭면을 연마 또는 에칭에 의해 경면화하고, 당해 반도체 웨이퍼층의 경면화된 면에서, 상기 고체 촬상 소자까지의 두께를 측정하여 나머지 두께 데이터를 취득하고, 당해 나머지 두께 데이터에 기초하여, 상기 반도체 웨이퍼층을, 당해 반도체 웨이퍼층의 경면화된 면에서 소정의 두께까지, 플라즈마 에칭량을 제어하여 플라즈마 에칭하는 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법이다.
본 발명에 의하면, 우선 반도체 웨이퍼의 표층에 고체 촬상 소자를 형성하고, 다음으로 반도체 웨이퍼의 표면에 지지 기판을 접합하여 접합 웨이퍼를 제작한다. 그 후, 반도체 웨이퍼를, 그 이면측에서 고체 촬상 소자까지의 사이에 반도체 웨이퍼층이 남도록 연삭하고, 이어서 반도체 웨이퍼층의 연삭면을 연마 또는 에칭에 의해 경면화한다. 그 후, 경면 마무리한 면에서 고체 촬상 소자까지의 두께를 측정하고, 얻어진 나머지 두께 데이터에 기초하여, 반도체 웨이퍼층을, 그 경면화된 면에서 소정의 두께까지, 플라즈마 에칭량을 제어하여 플라즈마 에칭함으로써 평탄화한다.
이면 조사형 고체 촬상 소자에 있어서 중요한 두께는, 가공면에서 고체 촬상 소자까지의 두께이다. 여기에서 중요한 점은, 접합 계면에서 고체 촬상 소자까지의 두께가 아니라, 가공면(반도체 웨이퍼층의 경면화된 면)에서 고체 촬상 소자까지의 두께이다.
이와 같이, 에칭 스톱을 수반한 종래의 고가의 SOI 웨이퍼의 박막화를 대신하여, 반도체 웨이퍼층의 경면화된 면에서 고체 촬상 소자까지의 두께를 측정하고, 얻어진 나머지 두께 데이터에 기초하여, 반도체 웨이퍼층을, 그 경면화된 면에서 소정의 두께까지, 플라즈마 에칭량을 제어하면서 플라즈마 에칭하는 방법을 채용했기 때문에, 고체 촬상 소자의 두께 편차를 저감한 이면 조사형 고체 촬상 장치를 공정 수의 증가를 초래하는 일 없이 저비용으로 제조할 수 있다.
반도체 웨이퍼로서는, 단결정 실리콘 웨이퍼를 채용할 수 있다.
반도체 웨이퍼에는, p형의 도펀트(B 등) 또는 n형의 도펀트(P, As, Sb 등)를 첨가하여, 소정의 비저항(比抵抗)으로 할 수 있다.
고체 촬상 소자로서는, 예를 들면 CMOS형의 것을 채용할 수 있다. 그 외에, CCD형의 것 등이라도 좋다. 여기에서의 고체 촬상 소자는, 촬상 영역의 화소 분리 영역부, 반도체 웰 영역부 및 포토다이오드가 형성된 에피택셜막과, 다층 배선층으로 구성되어 있다.
지지 기판의 소재로서는, 예를 들면, 단결정 실리콘 웨이퍼, 유리 기판 등을 채용할 수 있다.
지지 기판의 접합 계면에는, 접착제층으로서 실리콘 산화막을 적층해도 좋다.
반도체 웨이퍼층은, 반도체 웨이퍼를 연삭 등에 의해 박막화한 층 형상의 부분이다.
반도체 웨이퍼의 연삭에서는, 반도체 웨이퍼의 이면(접합면과는 반대측의 면)을, 예를 들면 #320의 레지노이드(resinoid) 연삭 숫돌로 초벌 연삭하고, 이어서 #2000의 레지노이드 연삭 숫돌에 의해 마무리 연삭을 행한다.
연삭 후의 반도체 웨이퍼층의 나머지 두께는 10～30㎛이다. 10㎛ 미만에서는 연삭 대미지가 소자 형성층에 미칠 우려가 있다. 또한, 30㎛를 초과하면, 박막화를 위한 에칭의 시간이 길어진다.
반도체 웨이퍼층의 연삭면의 경면화 방법은, 연마(경면 연마) 또는 에칭(경면 에칭) 또는 그 조합이다. 반도체 웨이퍼층의 경면화된 면의 평탄도는, 고체 촬상 소자까지의 반도체 웨이퍼층의 두께 편차로서, 현재 상태의 연삭 기술의 정밀도로는 0.5～2㎛이다. 2㎛를 초과하면, 플라즈마 에칭의 시간이 길어져, 평탄화의 정밀도가 악화될 우려가 있다.
반도체 웨이퍼층의 남은 두께의 측정 방법으로서는, 예를 들면 FTIR법 또는 광간섭법, 엘립소메트리(ellipsometry)법 등을 채용할 수 있다.
「소정의 두께」란, 플라즈마 에칭 후, 두께가 2～7㎛인 반도체 웨이퍼층이 잔존하는 두께(깊이)를 의미한다.
플라즈마 에칭으로서는, DCP(드라이 케미컬 플라나리제이션)를 채용할 수 있다. DCP란, 6불화 유황 가스의 플라즈마를 이용한 에칭이다.
또한, 본 발명에서는 경면화된 면의 굴곡부의 두께에 맞추어, 경면화된 면에 따른 플라즈마의 이동 속도를 변경하는 것이 바람직하다. 이 굴곡부의 두께가 두꺼운 부분에서는 플라즈마의 이동 속도를 느리게, 반대로, 이 굴곡부의 두께가 얇은 부분에서는 플라즈마의 이동 속도를 빠르게 하면, 고체 촬상 소자까지의 반도체 웨이퍼층의 두께 편차를 저감할 수 있어, 이 결과, 소자 간의 성능 불균일을 억제할 수 있다.
또한, 본 발명에서는 반도체 웨이퍼를, 단층의 에피택셜막이 표면에 성막된 에피택셜 실리콘 웨이퍼로 하고, 고체 촬상 소자를, 에피택셜막의 표층에 형성하는 것이 바람직하다. 이와 같이, 반도체 웨이퍼로서, 단층의 에피택셜막이 성막된 에피택셜 실리콘 웨이퍼를 채용했기 때문에, SOI 웨이퍼를 사용하는 종래법의 경우와 같이, 박막의 활성층에 에피택셜막을 성막할 필요가 없다. 그 결과, 에피택셜막에 슬립 등의 결함이 발생하기 어려워, 고품질의 에피택셜막이 얻어진다.
에피택셜막의 소재로서는, 예를 들면 단결정 실리콘을 채용할 수 있다.
에피택셜막의 성막 방법으로서는, 기상 에피택셜법, 액상 에피택셜법, 고상 에피택셜법 중 어느 것을 채용해도 좋다. 이 중, 기상 에피택셜법으로서는, 예를 들면 상압 기상 에피택셜법, 감압 기상 에피택셜법, 유기 금속 기상 에피택셜법 등을 채용할 수 있다. 기상 에피택셜법에서는, 예를 들면 에피택셜 실리콘 웨이퍼를 가로로 두는 상태(표리면이 수평인 상태)에서 웨이퍼 수납부에 수납하는, 평면에서 보아 원형으로, 웨이퍼가 1매 또는 복수매 재치 가능한 서셉터가 사용된다. 기상 에피택셜법은, 웨이퍼와 동일한 소재를 에피택셜 성장시키는 호모 에피택시라도, 웨이퍼와 상이한 소재(GaAs 등)를 에피택셜 성장시키는 헤테로 에피택시라도 좋다.
에피택셜막의 두께는 10㎛ 이하, 바람직하게는 2～7㎛이다. 10㎛를 초과하면 비용 증가가 된다.
에피택셜막에는, p형의 도펀트 또는 n형의 도펀트를 첨가하여, 소정의 비저항으로 할 수 있다.
또한, 본 발명에서는 반도체 웨이퍼층의 플라즈마 에칭면을 마무리 연마하는 것이 바람직하다. 이와 같이, 반도체 웨이퍼층의 플라즈마 에칭면을 마무리 연마하면, 플라즈마 에칭면의 평탄도를 더욱 높일 수 있다.
마무리 연마에서는, 예를 들면 편면(片面)을 마무리 연마하는 장치를 사용한다. 즉, 마무리 연마용 부직포를 사용하고, 연마량은 0.01～1㎛ 정도이다.
또한, 본 발명에서는 반도체 웨이퍼층의 플라즈마 에칭면의 평탄도가, 고체 촬상 소자까지의 반도체 웨이퍼층의 두께 편차로서, 0.5㎛ 이하로 하는 것이 바람직하다. 이에 따라, 소자 간의 성능 불균일을 억제할 수 있다.
반도체 웨이퍼층의 플라즈마 에칭면의 평탄도가, 두께 편차로서, 0.5㎛를 초과하면, 후공정에서의 플라즈마 에칭면의 평탄도의 수정이 어려워, 소자 간의 성능 불균일이 커진다. 반도체 웨이퍼층의 플라즈마 에칭된 면의 평탄도는, 반도체 웨이퍼층의 두께 편차가, 가능한 한 작아지는 값, 예를 들면 0.2㎛ 이하가 바람직하다.
또한, 본 발명에서는 플라즈마 에칭 후, 고체 촬상 소자까지의 반도체 웨이퍼층의 두께는, 2～7㎛로 하는 편이 바람직하다. 이와 같이, 플라즈마 에칭 후 또는 플라즈마 에칭하여 연마를 행한 후의, 반도체 웨이퍼층의 두께를 2～7㎛로 했기 때문에, 고체 촬상 소자의 두께에 맞추어 균일하게 박막화할 수 있다.
플라즈마 에칭 후에 있어서, 반도체 웨이퍼층의 두께가 2㎛ 미만에서는, 고파장에 대한 감도가 저하된다. 또한, 7㎛를 초과하면, 단파장에 대한 감도가 저하된다.
본 발명에 의하면, 에칭 스톱을 수반한 종래법의 고가의 SOI 웨이퍼의 박막화를 대신하여, 반도체 웨이퍼층의 경면화된 면에서 고체 촬상 소자까지의 두께를 측정하고, 얻어진 나머지 두께 데이터에 기초하여, 반도체 웨이퍼층을, 반도체 웨이퍼층의 경면화된 면에서 소정 두께까지, 플라즈마 에칭량을 제어하면서 플라즈마 에칭함으로써 평탄화하는 방법을 채용했기 때문에, 고체 촬상 소자의 두께 편차를 저감한 이면 조사형 고체 촬상 장치를 공정 수의 증가를 초래하는 일 없이 저비용으로 제조할 수 있다.
특히, 반도체 웨이퍼층의 경면화된 면의 굴곡부의 두께에 맞추어, 경면화된 면에 따른 플라즈마의 이동 속도를 변경한 경우에는, 고체 촬상 소자까지의 반도체 웨이퍼층의 두께 편차를 저감할 수 있어, 이 결과, 소자 간의 성능 불균일을 억제할 수 있다.
또한, 반도체 웨이퍼로서, 단층의 에피택셜막이 성막된 에피택셜 실리콘 웨이퍼를 채용했을 때에는, SOI 웨이퍼를 사용하는 종래법의 경우와 같이, 박막의 활성층에 에피택셜막을 성막할 필요가 없다. 이에 따라, 에피택셜막에 슬립 등의 결함이 발생하기 어려워, 고품질의 에피택셜막이 얻어진다.
또한, 반도체 웨이퍼층의 플라즈마 에칭면을 마무리 연마한 경우에는, 플라즈마 에칭면의 평탄도를 더욱 높일 수 있다.
더욱이, 반도체 웨이퍼층의 플라즈마 에칭된 면의 평탄도를, 고체 촬상 소자까지의 반도체 웨이퍼층의 두께 편차로서, 0.5㎛ 이하로 한 경우에는, 소자 간의 성능 불균일을 억제할 수 있다.
더욱이 또한, 플라즈마 에칭 후에 있어서, 고체 촬상 소자까지의 반도체 웨이퍼층의 두께를 2～7㎛로 한 경우에는, 고체 촬상 소자의 두께에 맞추어 균일하게 박막화할 수 있다.
도 1a는 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 베이스 기판으로의 에피택셜막의 성막 공정을 나타내는 종단면도이다.
도 1b는 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 촬상 소자 형성 공정을 나타내는 종단면도이다.
도 1c는 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 다층 배선층으로의 접착제층의 형성 공정을 나타내는 종단면도이다.
도 1d는 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 베이스 기판과 지지 기판과의 접합 공정을 나타내는 종단면도이다.
도 1e는 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 베이스 기판의 연삭 및 연마 공정을 나타내는 종단면도이다.
도 1f는 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 베이스 기판의 연마면의 두께 측정 및 플라즈마 에칭 공정을 나타내는 종단면도이다.
도 1g는 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 베이스 기판의 플라즈마 에칭면으로의 컬러 필터 및 마이크로 렌즈의 형성 공정을 나타내는 종단면도이다.
도 2는 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에서 사용되는 DCP 장치의 모식적인(schematical) 정면도이다.
도 3은 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 반도체 웨이퍼의 플라즈마 에칭 공정을 나타내는 요부 확대 단면도이다.
도 4a는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 SOI 웨이퍼로의 에피택셜막의 성막 공정을 나타내는 종단면도이다.
도 4b는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 촬상 소자 형성 공정을 나타내는 종단면도이다.
도 4c는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 다층 배선층으로의 접착제층의 형성 공정을 나타내는 종단면도이다.
도 4d는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 SOI 웨이퍼와 지지 기판과의 접합 공정을 나타내는 종단면도이다.
도 4e는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 SOI 웨이퍼의 연삭 공정을 나타내는 종단면도이다.
도 4f는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 에칭 스톱법을 이용한 SOI 웨이퍼의 일부를 구성하는 실리콘 웨이퍼의 제거 공정을 나타내는 종단면도이다.
도 4g는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 에칭 스톱법을 이용한 SOI 웨이퍼의 일부를 구성하는 매입 실리콘 산화막의 제거 공정을 나타내는 종단면도이다.
도 4h는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 SOI 웨이퍼의 일부를 구성하는 활성층의 표면으로의 컬러 필터 및 마이크로 렌즈의 형성 공정을 나타내는 종단면도이다.
도 1b는 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 촬상 소자 형성 공정을 나타내는 종단면도이다.
도 1c는 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 다층 배선층으로의 접착제층의 형성 공정을 나타내는 종단면도이다.
도 1d는 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 베이스 기판과 지지 기판과의 접합 공정을 나타내는 종단면도이다.
도 1e는 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 베이스 기판의 연삭 및 연마 공정을 나타내는 종단면도이다.
도 1f는 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 베이스 기판의 연마면의 두께 측정 및 플라즈마 에칭 공정을 나타내는 종단면도이다.
도 1g는 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 베이스 기판의 플라즈마 에칭면으로의 컬러 필터 및 마이크로 렌즈의 형성 공정을 나타내는 종단면도이다.
도 2는 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에서 사용되는 DCP 장치의 모식적인(schematical) 정면도이다.
도 3은 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 반도체 웨이퍼의 플라즈마 에칭 공정을 나타내는 요부 확대 단면도이다.
도 4a는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 SOI 웨이퍼로의 에피택셜막의 성막 공정을 나타내는 종단면도이다.
도 4b는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 촬상 소자 형성 공정을 나타내는 종단면도이다.
도 4c는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 다층 배선층으로의 접착제층의 형성 공정을 나타내는 종단면도이다.
도 4d는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 SOI 웨이퍼와 지지 기판과의 접합 공정을 나타내는 종단면도이다.
도 4e는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 SOI 웨이퍼의 연삭 공정을 나타내는 종단면도이다.
도 4f는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 에칭 스톱법을 이용한 SOI 웨이퍼의 일부를 구성하는 실리콘 웨이퍼의 제거 공정을 나타내는 종단면도이다.
도 4g는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 에칭 스톱법을 이용한 SOI 웨이퍼의 일부를 구성하는 매입 실리콘 산화막의 제거 공정을 나타내는 종단면도이다.
도 4h는 종래 수단에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법에 있어서의 SOI 웨이퍼의 일부를 구성하는 활성층의 표면으로의 컬러 필터 및 마이크로 렌즈의 형성 공정을 나타내는 종단면도이다.
(발명을 실시하기 위한 최량의 형태)
이하, 본 발명의 실시예를 구체적으로 설명한다.
(실시예)
이하, 도 1의 플로우 시트를 참조하여, 본 발명의 실시예 1에 따른 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법이 이용된 이면 조사형 고체 촬상 장치의 제조 방법을 설명한다.
우선, 에피택셜 실리콘 웨이퍼(10)를 준비한다(도 1a).
에피택셜 실리콘 웨이퍼(10)는, CZ법에 의해 인상된 실리콘 단결정을 가공하여 얻어진 직경이 300mm, 보론 도프에 의한 비저항이 1.0Ω?cm인 베이스 기판(반도체 웨이퍼)(11)을 본체로 한다. 에피택셜 실리콘 웨이퍼(10)는, 베이스 기판(11)의 표면에만, 기상 에피택셜법에 의해 단결정 실리콘으로 이루어지는 에피택셜막(12)이 1층 성장한 2층 구조의 웨이퍼이다.
에피택셜막(12)을 성막할 때에는, 매엽식의 기상 에피택셜 성장 장치가 사용된다. 기상 에피택셜 성장 장치는, 상하로 히터가 설치된 챔버의 중앙부에, 평면에서 보아 원형으로, 베이스 기판(11)이 1매 올려놓여진 서셉터가 수평 배치된 것이다. 챔버의 일측부에는, 챔버의 상부 공간으로, 캐리어 가스(H2 가스)와 소스 가스(SiHCl3 가스)를, 웨이퍼 표면에 대하여 평행으로 흘리는 가스 공급구가 설치되어 있다. 또한, 챔버의 타측부에는, 가스의 배기구가 형성되어 있다.
에피택셜 성장시에는, 베이스 기판(11)을 서셉터에 올려놓고, 베이스 기판(11)의 표면에 에피택셜막(12)을 성장시킨다. 즉, 캐리어 가스와 소스 가스를, 대응하는 가스 공급구를 통하여 반응실로 도입한다. 로(爐) 내 압력을 100±20KPa로 하고, 1000℃～1150℃의 베이스 기판(11)의 표면에, 소스 가스의 열분해 또는 환원에 의해 생성한 실리콘을, 반응 속도 3.5～4.5㎛/분으로 석출시킨다. 이에 따라, 베이스 기판(11)의 표면 상에 실리콘 단결정으로 이루어지는 두께 5㎛ 정도의 에피택셜막(12)이 성막된다. 이렇게 하여, 에피택셜 실리콘 웨이퍼(10)가 제작된다.
다음으로, 에피택셜막(12)에, 그 표면측으로부터 촬상 영역인 화소 분리 영역부, 반도체 웰 영역부 및 포토센서가 되는 포토다이오드(고체 촬상 소자)(13)를 형성한다(도 1b). 구체적으로는, 에피택셜막(12)의 촬상 영역부에 각 화소 영역부에 대응하여 포토다이오드(13)와 복수의 MOS 트랜지스터를 형성하고, 주변 영역인 주변 회로부에 CMOS 트랜지스터를 형성한다. 또한, 에피택셜막(12)의 표면에, 층간 절연막(14)에 다층 배선(15)이 매입된 다층 배선층(16)을 형성한다.
이어서, 다층 배선층(16)의 접합 계면측의 면에, 두께 0.2㎛의 실리콘 산화막인 접착제층(17)을, 예를 들면 감압 CVD법에 의해 형성한다(도 1c). 또한, 포토다이오드(13) 등이 형성된 에피택셜막(12)과, 다층 배선층(16)으로 CMOS형의 고체 촬상 소자(40)가 구성된다.
그 후, 접착제층(17)의 표면에 화학적 기계적 연마(Chemical Mechanical Polishing)를 행하여, 접합되는 접착제층(17)의 표면의 평탄도를 높인다.
이어서, 베이스 기판(11)에 형성된 다층 배선층(16)의 표면에, 단결정 실리콘 웨이퍼로 이루어지는 지지 기판(19)을 접합한다(도 1d).
이 경우, 우선 다층 배선층(16)과의 접합측이 되는 면에, 실리콘 산화막으로 이루어지는 다른 접착제층(18)이 형성된 지지 기판(19)을 준비한다. 지지 기판(19)은, 베이스 기판(11)과 동일한 실리콘 웨이퍼이다.
구체적인 접합 방법으로서는, 우선 접착제층(17, 18)의 표면끼리를 질소 플라즈마에 노출한 후, 상온에서 접촉시키고, 다층 배선층(16)과 지지 기판(19)를 접합하여, 이에 따라 접합 웨이퍼(20)를 얻는다. 그 후, 접합 웨이퍼(20)를 열산화로에 삽입하고, 접합 열처리를 행하여 접합 강도를 높인다. 이때, 접합 열처리의 가열 온도는 350℃이다. 접합 열처리의 시간은 8시간이다. 열산화로 내의 분위기 가스에는 산소가 이용되고 있다.
다음으로, 접합 웨이퍼(20)를 표리 반전하고, 베이스 기판(11)을 접합측과는 반대측으로부터 연삭하고, 베이스 기판(11)을 박막화하여 웨이퍼층(반도체 웨이퍼층)(11A)으로 한다(도 1e). 여기에서는, #320의 레지노이드 연삭 숫돌로 초벌 연삭하고, 이어서 #2000의 레지노이드 연삭 숫돌에 의해, 마무리 연삭을 행한다. 연삭 후의 웨이퍼층(11A)은 15㎛이다.
그 후, 웨이퍼층(11A)의 연삭면을 마무리 연마 장치에 의해 연마하여, 이 연삭면을 경면화한다. 마무리 연마 장치에는, 연질 플라스틱 폼의 표면에 발포 표면층이 형성된 마무리 연마용 부직포가 사용된다. 여기에서의 연마량은 9㎛이다.
이어서, 웨이퍼층(11A)의 경면화된 면에서, 포토다이오드(13)(에피택셜막(12)과 다층 배선층(16)과의 계면)까지의 두께를 측정하여, 나머지 두께 데이터를 취득한다. 나머지 두께의 측정에는, KLA Tencor사 제조의 Acumap 측정 장치가 사용된다.
다음으로, 측정된 나머지 두께 데이터(약 6㎛)에 기초하여, 웨이퍼층(11A)을, 그 경면화된 면에서, 에피택셜막(12)과의 계면에 달하기 직전(나머지 두께 약 5㎛)까지 플라즈마 에칭한다(도 1f). 플라즈마 에칭 후, 웨이퍼층(11A)의 플라즈마 에칭된 면의 평탄도는, 고체 촬상 소자(40)까지의 웨이퍼층(11A)의 두께 편차로서, 0.1㎛ 정도까지 높아진다.
플라즈마 에칭에는, 스피드팸(SpeedFam)사 제조의 DCP(드라이 케미컬 플라나리제이션) 장치가 이용된다. DCP 장치는, 일반적인 플라즈마 에칭 장치에 비교하여, 소경(小徑) 헤드에 의한 국소적인 에칭 제어를 할 수 있다는 이점이 있다.
이하, 도 2 및 도 3을 참조하여, DCP 장치(50)의 구성과, DCP 장치(50)에 의한 플라즈마 에칭 방법을 구체적으로 설명한다.
도 2에 나타내는 DCP 장치(50)는, 웨이퍼층(11A)의 경면화된 면에 대하여 플라즈마 어시스트 화학 에칭을 시행한다. 이 플라즈마 에칭은, 흡인 펌프(P1, P2)에 의해 부압(負壓)화된 에칭 반응로(St)에 있어서, 에칭 가스(SF6)를 100～1000cc/분으로 로 내에 흘리면서, 마이크로파 전원(51)을 이용하여 주파수 2.45GHz, 전력 300～600와트의 마이크로파를 연속적으로 인가한다. 이에 따라, 플라즈마 방전관(52)으로부터 에칭 가스(SF6)가 여기되어 플라즈마가 발생한다. 즉, 에칭 가스(SF6)가 플라즈마 방전관(52) 내에서 플라즈마의 에너지를 받아, 화학적으로 활성화된다.
그 후, 접합 웨이퍼(20)를 보지(holding)한 척(chuck;53)을, 웨이퍼층(11A)의 경면화된 면을 따라, 이 경면화된 면의 굴곡부(기복부)의 두께에 맞추어 이동 속도를 변경하면서 움직인다(도 3). 이에 따라, 플라즈마에 의해 여기된 라디칼종(54)이, 웨이퍼층(11A)의 소정 위치로 순차 공급된다. 그 결과, 플라즈마 영역하의 실리콘이, 약 1㎛/초의 에칭 레이트, 에칭량 1～5㎛로, 상기 굴곡부의 두께(예를 들면 1～5㎛)에 맞추어 에칭된다. 그때, 상기 나머지 두께 데이터에 기초하여, 웨이퍼층(11A)의 경면화된 면의 다른 부분도 연속하여 플라즈마 에칭된다. 이에 따라, 웨이퍼층(11A)의 플라즈마 에칭면의 전체로부터, 요철이 완전히 제거된다.
이와 같이, 실시예 1에서는, 에칭 스톱을 수반한 종래법의 고가의 SOI 웨이퍼의 박막화를 대신하여, 웨이퍼층(11A)의 경면화된 면에서 포토다이오드(13)까지의 두께를 측정하고, 얻어진 나머지 두께 데이터에 기초하여, 이 웨이퍼층(11A)을, 웨이퍼층(11A)의 경면화된 면에서 소정 두께까지, 웨이퍼층(11A)의 경면화된 면에 따른 플라즈마의 이동 속도를 변경하면서 플라즈마 에칭량을 제어하여 DCP에 의한 플라즈마 에칭을 행하는 방법을 채용했다. 이에 따라, 고체 촬상 소자(40)의 두께 편차를 저감한 후술하는 이면 조사형 고체 촬상 장치(30)를, 종래법에 비교하여 저비용으로 제조할 수 있다. 그 결과, 고체 촬상 소자(40)에 대한 빛의 입사 강도의 불균일이 저감되어, 색 불균일을 방지할 수 있다.
그 후, 웨이퍼층(11A)의 플라즈마 에칭면에는, 상기 마무리 연마용 부직포를 사용하는 마무리 연마 장치에 의해 마무리 연마된다. 여기에서의 연마량은 0.1㎛이다. 이에 따라, 플라즈마 에칭면의 평탄도를 더욱 높일 수 있다.
다음으로, 박막화된 웨이퍼층(11A)의 이면에, 패시베이션막이 되는 예를 들면 실리콘 질화막, 실리콘 산화막을 플라즈마 CVD법에 의해 형성한다.
이어서, 웨이퍼층(11A)의 고체 촬상 소자 형성 영역의 소요되는 부분에, 다층 배선(15)과 접속하기 위한 패드(단자) 도출용 개구를 형성하고, 이 개구를 통하여 패드를 형성한다.
그 후, 각 포토다이오드(13)에 대응한 위치에, 대응하는 색의 컬러 필터(21)를 형성하고, 추가로 그 위에 마이크로 렌즈(22)를 형성함으로써, 이면 조사형 고체 촬상 장치(30)가 제조된다(도 1g).
이와 같이, 베이스 기판(11)으로서, 단층식의 실리콘 웨이퍼를 채용했기 때문에, 고가의 SOI 웨이퍼를 사용하는 경우와 비교하여 이면 조사형 고체 촬상 장치(30)의 비용 저감이 도모된다. 게다가, 종래와 같이, SOI 웨이퍼의 활성층에 에피택셜막을 성막할 필요가 없어, 고품질의 에피택셜막(12)이 얻어진다.
여기에서, 실시예 1의 이면 조사형 고체 촬상 장치(30)에 대해서, 실제로, 실리콘 웨이퍼의 면 내에서의 고체 촬상 소자(40)의 두께 편차를 측정하는 시험을 행한 결과를 보고한다.
측정 장치로서는, KLA Tencor사 제조의 Acumap을 사용했다. 그 결과, 이 두께 편차는, 웨이퍼면 내에서 0.1㎛ 미만으로, 고가의 SOI 웨이퍼를 사용하지 않고, 양호한 막두께 균일성을 얻을 수 있었다. 또한, 고체 촬상 소자까지의 반도체 웨이퍼층의 두께는 4㎛로, 고품질의 에피택셜 성장층만이 잔존한다는 효과가 얻어졌다.
본 발명은 이면 조사형 CMOS 이미지 센서 등의 제조에 유용하다.
11 : 베이스 기판(반도체 웨이퍼)
11A : 웨이퍼층(반도체 웨이퍼층)
12 : 에피택셜막
19 : 지지 기판
20 : 접합 웨이퍼
30 : 이면 조사형 고체 촬상 장치
40 : 고체 촬상 소자
11A : 웨이퍼층(반도체 웨이퍼층)
12 : 에피택셜막
19 : 지지 기판
20 : 접합 웨이퍼
30 : 이면 조사형 고체 촬상 장치
40 : 고체 촬상 소자
Claims (17)
- 반도체 웨이퍼의 표층에 고체 촬상 소자를 형성하고,
그 후, 상기 반도체 웨이퍼의 표면에 지지 기판을 접합하여 접합 웨이퍼를 제작하고,
이 접합 후, 상기 반도체 웨이퍼를, 당해 반도체 웨이퍼의 이면(裏面)측에서 상기 고체 촬상 소자까지의 사이에 반도체 웨이퍼층을 남겨 연삭하고,
이 연삭 후, 당해 반도체 웨이퍼층의 연삭면을 연마 또는 에칭에 의해 경면화(鏡面化)하고,
당해 반도체 웨이퍼층의 경면화된 면에서, 상기 고체 촬상 소자까지의 두께를 측정하여 당해 두께를 나머지 두께 데이터로서 취득하고,
당해 나머지 두께 데이터에 기초하여, 상기 반도체 웨이퍼층을, 당해 반도체 웨이퍼층의 경면화된 면에서 소정의 두께까지, 플라즈마 에칭량을 제어하여 플라즈마 에칭하는 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제1항에 있어서,
상기 경면화된 면의 굴곡부의 두께에 맞추어, 상기 경면화된 면을 따라서 이동하는 플라즈마의 이동 속도를 변경하는 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제1항 또는 제2항에 있어서,
상기 반도체 웨이퍼는, 단층의 에피택셜막이 표면에 성막된 에피택셜 실리콘 웨이퍼로서,
상기 고체 촬상 소자는, 상기 에피택셜막의 표층에 형성되는 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제1항 또는 제2항에 있어서,
상기 반도체 웨이퍼층의 플라즈마 에칭면을 마무리 연마하는 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제3항에 있어서,
상기 반도체 웨이퍼층의 플라즈마 에칭면을 마무리 연마하는 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제1항 또는 제2항에 있어서,
상기 반도체 웨이퍼층의 플라즈마 에칭된 면의 평탄도가, 상기 고체 촬상 소자까지의 상기 반도체 웨이퍼층의 두께 편차로서, 0.5㎛ 이하인 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제3항에 있어서,
상기 반도체 웨이퍼층의 플라즈마 에칭된 면의 평탄도가, 상기 고체 촬상 소자까지의 상기 반도체 웨이퍼층의 두께 편차로서, 0.5㎛ 이하인 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제4항에 있어서,
상기 반도체 웨이퍼층의 플라즈마 에칭된 면의 평탄도가, 상기 고체 촬상 소자까지의 상기 반도체 웨이퍼층의 두께 편차로서, 0.5㎛ 이하인 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제5항에 있어서,
상기 반도체 웨이퍼층의 플라즈마 에칭된 면의 평탄도가, 상기 고체 촬상 소자까지의 상기 반도체 웨이퍼층의 두께 편차로서, 0.5㎛ 이하인 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제1항 또는 제2항에 있어서,
상기 플라즈마 에칭 후, 상기 고체 촬상 소자까지의 상기 반도체 웨이퍼층의 두께가, 2～7㎛인 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제3항에 있어서,
상기 플라즈마 에칭 후, 상기 고체 촬상 소자까지의 상기 반도체 웨이퍼층의 두께가, 2～7㎛인 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제4항에 있어서,
상기 플라즈마 에칭 후, 상기 고체 촬상 소자까지의 상기 반도체 웨이퍼층의 두께가, 2～7㎛인 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제5항에 있어서,
상기 플라즈마 에칭 후, 상기 고체 촬상 소자까지의 상기 반도체 웨이퍼층의 두께가, 2～7㎛인 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제6항에 있어서,
상기 플라즈마 에칭 후, 상기 고체 촬상 소자까지의 상기 반도체 웨이퍼층의 두께가, 2～7㎛인 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제7항에 있어서,
상기 플라즈마 에칭 후, 상기 고체 촬상 소자까지의 상기 반도체 웨이퍼층의 두께가, 2～7㎛인 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제8항에 있어서,
상기 플라즈마 에칭 후, 상기 고체 촬상 소자까지의 상기 반도체 웨이퍼층의 두께가, 2～7㎛인 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법. - 제9항에 있어서,
상기 플라즈마 에칭 후, 상기 고체 촬상 소자까지의 상기 반도체 웨이퍼층의 두께가, 2～7㎛인 고체 촬상 소자용 반도체 웨이퍼의 박막화 제어 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI686937B (zh) * | 2014-12-30 | 2020-03-01 | 美商半導體組件工業公司 | 形成影像感測器積體電路封裝之方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8748315B2 (en) | 2012-02-15 | 2014-06-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Condition before TMAH improved device performance |
| TWI505353B (zh) * | 2012-05-23 | 2015-10-21 | United Microelectronics Corp | 薄化晶圓及晶圓薄化方法 |
| CN103065944B (zh) * | 2013-01-14 | 2015-06-24 | 武汉新芯集成电路制造有限公司 | 一种便携式器件晶圆的制造方法 |
| JP6457755B2 (ja) * | 2014-07-10 | 2019-01-23 | キヤノン株式会社 | 固体撮像装置 |
| US10367019B2 (en) * | 2015-01-29 | 2019-07-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMOS image sensor structure with crosstalk improvement |
| US10727216B1 (en) | 2019-05-10 | 2020-07-28 | Sandisk Technologies Llc | Method for removing a bulk substrate from a bonded assembly of wafers |
| WO2021116286A1 (en) | 2019-12-12 | 2021-06-17 | Brolis Sensor Technology, Uab | Solid-state device |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030087503A1 (en) | 1994-03-10 | 2003-05-08 | Canon Kabushiki Kaisha | Process for production of semiconductor substrate |
| US6723594B2 (en) * | 2000-02-25 | 2004-04-20 | Howard E. Rhodes | Pixel cell with high storage capacitance for a CMOS imager |
| JP2005353996A (ja) | 2004-06-14 | 2005-12-22 | Sony Corp | 固体撮像素子とその製造方法、並びに半導体装置とその製造方法 |
| US7622342B2 (en) * | 2007-03-27 | 2009-11-24 | Sarnoff Corporation | Method of fabricating back-illuminated imaging sensors |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326293A (ja) * | 1993-05-12 | 1994-11-25 | Hamamatsu Photonics Kk | 光検出装置 |
| JP3444183B2 (ja) * | 1998-03-13 | 2003-09-08 | 信越半導体株式会社 | 半導体ウエーハの製造方法およびこの方法で製造される半導体ウエーハ |
| JP2002231930A (ja) * | 2000-11-29 | 2002-08-16 | Nikon Corp | 背面照射型の撮像装置、その撮像装置の製造方法、測定装置、および露光装置 |
| US6498073B2 (en) * | 2001-01-02 | 2002-12-24 | Honeywell International Inc. | Back illuminated imager with enhanced UV to near IR sensitivity |
| US20040169248A1 (en) * | 2003-01-31 | 2004-09-02 | Intevac, Inc. | Backside thinning of image array devices |
| JP4046067B2 (ja) | 2003-11-04 | 2008-02-13 | ソニー株式会社 | 固体撮像素子の製造方法 |
| KR100698100B1 (ko) * | 2005-09-21 | 2007-03-23 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| KR100731131B1 (ko) * | 2005-12-29 | 2007-06-22 | 동부일렉트로닉스 주식회사 | 씨모스 이미지 센서 및 그 제조방법 |
| US7498190B2 (en) * | 2007-03-01 | 2009-03-03 | United Microelectronics Corp. | Method for fabricating a CMOS image sensor |
| JP2008258201A (ja) | 2007-03-30 | 2008-10-23 | Fujifilm Corp | 裏面照射型固体撮像素子 |
-
2010
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030087503A1 (en) | 1994-03-10 | 2003-05-08 | Canon Kabushiki Kaisha | Process for production of semiconductor substrate |
| US6723594B2 (en) * | 2000-02-25 | 2004-04-20 | Howard E. Rhodes | Pixel cell with high storage capacitance for a CMOS imager |
| JP2005353996A (ja) | 2004-06-14 | 2005-12-22 | Sony Corp | 固体撮像素子とその製造方法、並びに半導体装置とその製造方法 |
| US7622342B2 (en) * | 2007-03-27 | 2009-11-24 | Sarnoff Corporation | Method of fabricating back-illuminated imaging sensors |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI686937B (zh) * | 2014-12-30 | 2020-03-01 | 美商半導體組件工業公司 | 形成影像感測器積體電路封裝之方法 |
| TWI701825B (zh) * | 2014-12-30 | 2020-08-11 | 美商半導體組件工業公司 | 形成影像感測器積體電路封裝之方法 |
Also Published As
| Publication number | Publication date |
|---|---|
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| US20110136267A1 (en) | 2011-06-09 |
| TWI440169B (zh) | 2014-06-01 |
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