JP2011071505A - 固体撮像素子用半導体ウェーハの薄膜化制御方法 - Google Patents
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Abstract
【課題】撮像素子の厚さばらつきが、半導体ウェーハの薄膜化にＳＯＩウェーハを使用した従来法より工程数の増加を招かず低コスト化が可能な固体撮像素子用半導体ウェーハの薄膜化制御方法を提供する。
【解決手段】エッチングストップを伴った従来法のＳＯＩウェーハの薄膜化に代えて、半導体ウェーハ層の鏡面化された面から固体撮像素子までの厚さを測定し、その残厚データに基づき、半導体ウェーハ層を、その鏡面化された面から所定厚さまで、プラズマエッチング量を制御してプラズマエッチングする方法を採用した。これにより、裏面照射型固体撮像素子の厚さばらつきを、従来法に比べて工程数の増加を招かず安価に低減できる。
【選択図】図１ｆ
【解決手段】エッチングストップを伴った従来法のＳＯＩウェーハの薄膜化に代えて、半導体ウェーハ層の鏡面化された面から固体撮像素子までの厚さを測定し、その残厚データに基づき、半導体ウェーハ層を、その鏡面化された面から所定厚さまで、プラズマエッチング量を制御してプラズマエッチングする方法を採用した。これにより、裏面照射型固体撮像素子の厚さばらつきを、従来法に比べて工程数の増加を招かず安価に低減できる。
【選択図】図１ｆ
Description
この発明は、固体撮像素子用半導体ウェーハの薄膜化制御方法、詳しくは半導体ウェーハの表層に形成された固体撮像素子に対して、固体撮像素子とは反対側の裏面側から光を入射させる裏面照射型固体撮像装置における固体撮像素子用半導体ウェーハの薄膜化制御方法に関する。
表面照射型のＣＭＯＳ固体撮像装置では、照射される光の経路、特に有効画素領域の周辺部における傾斜光の光路に多層配線が存在する。そのため、この多層配線により光の侵入が妨げられ、光の利用効率が低下し、感度も下がることが知られている。そこで、これを解消する従来技術として、表面側に多層配線が形成されたシリコンウェーハにおいて、裏面側から光を照射する裏面照射型のＣＭＯＳ固体撮像装置が開発されている（例えば、特許文献１〜３を参照）。
以下、図４のフローシートを参照して、特許文献２の図６〜図８に開示された従来の裏面照射型固体撮像装置の製造方法を説明する。
まず、ＳＯＩウェーハ１００の表面に、エピタキシャル膜１０１が成膜されたエピタキシャルＳＯＩウェーハ１０２を準備する（図４ａ）。ＳＯＩウェーハ１００は、単結晶シリコンからなるシリコンウェーハ１０３の表面に埋め込みシリコン酸化膜（ＳｉＯ２膜）１０４を介して薄膜の活性層１０５が形成されたものである。エピタキシャル膜１０１は、活性層１０５の表面にエピタキシャル成長させたものである。
まず、ＳＯＩウェーハ１００の表面に、エピタキシャル膜１０１が成膜されたエピタキシャルＳＯＩウェーハ１０２を準備する（図４ａ）。ＳＯＩウェーハ１００は、単結晶シリコンからなるシリコンウェーハ１０３の表面に埋め込みシリコン酸化膜（ＳｉＯ２膜）１０４を介して薄膜の活性層１０５が形成されたものである。エピタキシャル膜１０１は、活性層１０５の表面にエピタキシャル成長させたものである。
次に、エピタキシャル膜１０１に、その表面側から撮像領域の画素分離領域部、半導体ウェル領域部、および、フォトセンサとなるフォトダイオード１０６を形成する（図４ｂ）。
その後、エピタキシャル膜１０１の各単位画素セルに信号電荷を読み出す複数のＭＯＳトランジスタを構成するソース・ドレイン領域を形成し、ゲート絶縁膜を介してゲート電極を形成する。次に、周辺回路部に別のＣＭＯＳトランジスタを構成するソース・ドレイン領域を形成し、ゲート絶縁膜を介してゲート電極を形成する。さらに、エピタキシャル膜１０１の表面に、層間絶縁膜１０７に多層配線１０８が形成された多層配線層１０９を形成する。
その後、エピタキシャル膜１０１の各単位画素セルに信号電荷を読み出す複数のＭＯＳトランジスタを構成するソース・ドレイン領域を形成し、ゲート絶縁膜を介してゲート電極を形成する。次に、周辺回路部に別のＣＭＯＳトランジスタを構成するソース・ドレイン領域を形成し、ゲート絶縁膜を介してゲート電極を形成する。さらに、エピタキシャル膜１０１の表面に、層間絶縁膜１０７に多層配線１０８が形成された多層配線層１０９を形成する。
次に、多層配線層１０９の表面に、シリコン酸化膜からなる接着剤層１１０を形成し、接着剤層１１０の表面に化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を施して、接着剤層１１０の表面を平坦化する（図４ｃ）。フォトダイオード１０６などが形成されたエピタキシャル膜１０１と、多層配線層１０９とからＣＭＯＳ型の固体撮像素子１１７が構成される。
その後、多層配線層１０９の表面に、貼り合わせ界面側にシリコン酸化膜からなる別の接着剤層１１１が形成された単結晶シリコン製の支持基板１１２を貼り合わせ、貼り合わせウェーハ１１３とする（図４ｄ）。
次いで、貼り合わせウェーハ１１３を表裏反転し、シリコンウェーハ１０３を研削砥石により残厚が１０〜３０μｍになるまで研削する（図４ｅ）。
その後、多層配線層１０９の表面に、貼り合わせ界面側にシリコン酸化膜からなる別の接着剤層１１１が形成された単結晶シリコン製の支持基板１１２を貼り合わせ、貼り合わせウェーハ１１３とする（図４ｄ）。
次いで、貼り合わせウェーハ１１３を表裏反転し、シリコンウェーハ１０３を研削砥石により残厚が１０〜３０μｍになるまで研削する（図４ｅ）。
その後、埋め込みシリコン酸化膜１０４をエッチングストップ層とし、シリコンウェーハ１０３の残り部分をＫＯＨ溶液によりエッチングして除去する（図４ｆ）。エッチング液にＫＯＨ溶液を使用することで、シリコンウェーハ１０３と埋め込みシリコン酸化膜１０４との選択比を、Ｓｉ：ＳｉＯ２＝１００：１以上と大きくすることができる。その結果、シリコンウェーハ１０３を０．２〜１０μｍ／ｍｉｎでエッチングし、埋め込みシリコン酸化膜１０４をエッチングストップ層に利用することができる。
その後、埋め込みシリコン酸化膜１０４をフッ酸により除去し、活性層１０５の裏面が露出するように薄膜化する（図４ｇ）。
次に、活性層１０５の所要位置にパッド開口を形成し、開口内を含んで配線に接続される端子部を形成する。その後、各画素のフォトダイオード１０６に対応した位置に、カラーフィルタ１１４およびマイクロレンズ１１５を順次形成する（図４ｈ）。これにより、裏面照射型のＣＭＯＳ固体撮像装置１１６が製造される。
次に、活性層１０５の所要位置にパッド開口を形成し、開口内を含んで配線に接続される端子部を形成する。その後、各画素のフォトダイオード１０６に対応した位置に、カラーフィルタ１１４およびマイクロレンズ１１５を順次形成する（図４ｈ）。これにより、裏面照射型のＣＭＯＳ固体撮像装置１１６が製造される。
このように、特許文献２の方法によれば、まずＳＯＩウェーハ１００において、エピタキシャル膜１０１の内部からその表面上にわたってＣＭＯＳ固体撮像素子１１７を製作する。その後、シリコンウェーハ１０３の表面側に支持基板１１２を貼り合わせる。次に、エッチングストップ法を利用して、必要な厚さまでシリコンウェーハ１０３を薄肉化し、支持基板１１２にＣＭＯＳ固体撮像素子１１７を載せ替えるという方法を採用していた。
この方法によれば、近年、デバイス製造部門から要請されているＣＭＯＳ固体撮像素子１１７の厚さばらつきの低減に対応することができる。厚さばらつきが発生すれば、ＣＭＯＳ固体撮像素子１１７に対する光の入射強度にばらつきが生じ、色ムラが発生するおそれがある。しかしながら、従来法で使用される薄膜の活性層１０５にエピタキシャル膜１０１が成膜されたエピタキシャルＳＯＩウェーハ１０２は高価であった。しかも、薄膜の活性層１０５にエピタキシャル膜１０１を成膜するので、単層のシリコンウェーハにエピタキシャル膜を成膜する場合に比べて、スリップなどの欠陥が多発していた。
この方法によれば、近年、デバイス製造部門から要請されているＣＭＯＳ固体撮像素子１１７の厚さばらつきの低減に対応することができる。厚さばらつきが発生すれば、ＣＭＯＳ固体撮像素子１１７に対する光の入射強度にばらつきが生じ、色ムラが発生するおそれがある。しかしながら、従来法で使用される薄膜の活性層１０５にエピタキシャル膜１０１が成膜されたエピタキシャルＳＯＩウェーハ１０２は高価であった。しかも、薄膜の活性層１０５にエピタキシャル膜１０１を成膜するので、単層のシリコンウェーハにエピタキシャル膜を成膜する場合に比べて、スリップなどの欠陥が多発していた。
そこで、これを解決するため、ＳＯＩウェーハに代えて、シリコンウェーハの表面に２層のエピタキシャル膜が成膜されたエピタキシャルシリコンウェーハを使用し、エッチングストップシリコンウェーハを薄膜化する方法が開発されている。しかしながら、この方法によれば、ＣＭＯＳ固体撮像装置１１６の使用の初期段階では理想的なドーパントの濃度比率を保てるが、デバイス熱処理などが加わることで不純物拡散が発生する。これにより、エッチストップに必要なドーパントの濃度比ではなくなり、濃度勾配が緩やかになることで、不均一なエッチングが進行し、上述したＣＭＯＳ固体撮像素子１１７の厚さばらつきに問題が生じていた。
また、ＣＭＯＳ固体撮像素子の厚さばらつきの低減に対応する別の従来技術として、特許文献３に示すように、半導体基板の表面に半導体基板と異なる材料の埋め込み層からなる終点検出部（研磨ストップ層）が形成されたものが開発されている。この半導体基板は、その裏面から終点検出部が臨む位置まで半導体基板が研磨により薄膜化され、その後、半導体基板の表面側に固体撮像素子が形成され、かつ半導体基板の表面側に支持基板が貼り合わされることで裏面照射型の固体撮像素子を含む半導体装置を作製するものである。しかしながら、この方法では、研磨ストップ層である終点検出部を半導体基板に作製しなければならず、その分、工程数が増加してコスト高を招いていた。
そこで、発明者は鋭意研究の結果、以下のように構成すれば、上述した問題はすべて解消することを知見し、この発明を完成させた。すなわち、まずＳＯＩウェーハに代わるシリコンウェーハの表層に固体撮像素子を形成し、その後、固体撮像素子の表面に支持基板を貼り合わせて貼り合わせウェーハを作製する。次に、シリコンウェーハを、その裏面側から固体撮像素子の近くまで研削してウェーハ層（半導体ウェーハ層）とする。次いで、ウェーハ層を研磨などで鏡面化し、その鏡面仕上げした面から、固体撮像素子までの残厚を測定する。その後、得られた残厚データに基づき、ウェーハ層を、その鏡面化された面から所定厚さまで、プラズマエッチング量を制御してプラズマエッチングすることで平坦化する。
この発明は、固体撮像素子の厚さばらつきを低減した裏面照射型固体撮像装置を工程数の増加を招くことなく低コストで製造することができる固体撮像素子用半導体ウェーハの薄膜化制御方法を提供する。
また、この発明は、ＳＯＩウェーハの活性層にエピタキシャル膜を成膜する場合に比べて、エピタキシャル膜にスリップなどの欠陥が発生し難い固体撮像素子用半導体ウェーハの薄膜化制御方法を提供する。
また、この発明は、ＳＯＩウェーハの活性層にエピタキシャル膜を成膜する場合に比べて、エピタキシャル膜にスリップなどの欠陥が発生し難い固体撮像素子用半導体ウェーハの薄膜化制御方法を提供する。
請求項１に記載の発明は、半導体ウェーハの表層に固体撮像素子を形成し、その後、前記半導体ウェーハの表面に支持基板を貼り合わせて貼り合わせウェーハを作製し、この貼り合わせ後、前記半導体ウェーハを、該半導体ウェーハの裏面側から前記固体撮像素子までの間に半導体ウェーハ層を残して研削し、この研削後、該半導体ウェーハ層の研削面を研磨またはエッチングにより鏡面化し、該半導体ウェーハ層の鏡面化された面から、前記固体撮像素子までの厚さを測定して残厚データを取得し、該残厚データに基づき、前記半導体ウェーハ層を、該半導体ウェーハ層の鏡面化された面から所定の厚さまで、プラズマエッチング量を制御してプラズマエッチングする固体撮像素子用半導体ウェーハの薄膜化制御方法である。
請求項１に記載の発明によれば、まず半導体ウェーハの表層に固体撮像素子を形成し、次に半導体ウェーハの表面に支持基板を貼り合わせて貼り合わせウェーハを作製する。その後、半導体ウェーハを、その裏面側から固体撮像素子までの間に半導体ウェーハ層が残るように研削し、次いで半導体ウェーハ層の研削面を研磨またはエッチングにより鏡面化する。その後、鏡面仕上げした面から固体撮像素子までの厚さを測定し、得られた残厚データに基づき、半導体ウェーハ層を、その鏡面化された面から所定の厚さまで、プラズマエッチング量を制御してプラズマエッチングすることで平坦化する。
裏面照射型固体撮像素子にとって重要な厚さとは、加工面から固体撮像素子までの厚さである。ここで重要な点は、貼り合わせ界面から固体撮像素子までの厚さではなく、加工面（半導体ウェーハ層の鏡面化された面）から固体撮像素子までの厚さである。
裏面照射型固体撮像素子にとって重要な厚さとは、加工面から固体撮像素子までの厚さである。ここで重要な点は、貼り合わせ界面から固体撮像素子までの厚さではなく、加工面（半導体ウェーハ層の鏡面化された面）から固体撮像素子までの厚さである。
このように、エッチングストップを伴った従来の高価なＳＯＩウェーハの薄膜化に代えて、半導体ウェーハ層の鏡面化された面から固体撮像素子までの厚さを測定し、得られた残厚データに基づき、半導体ウェーハ層を、その鏡面化された面から所定の厚さまで、プラズマエッチング量を制御しながらプラズマエッチングする方法を採用したので、固体撮像素子の厚さばらつきを低減した裏面照射型固体撮像装置を工程数の増加を招くことなく低コストで製造することができる。
半導体ウェーハとしては、単結晶シリコンウェーハを採用することができる。
半導体ウェーハには、ｐ型のドーパント（Ｂなど）またはｎ型のドーパント（Ｐ、Ａｓ、Ｓｂなど）を添加し、所定の比抵抗とすることができる。
固体撮像素子としては、例えばＣＭＯＳ型のものを採用することができる。その他、ＣＣＤ型のものなどでもよい。ここでの固体撮像素子は、撮像領域の画素分離領域部、半導体ウェル領域部およびフォトダイオードが形成されたエピタキシャル膜と、多層配線層とから構成されている。
支持基板の素材としては、例えば、単結晶シリコンウェーハ、ガラス基板などを採用することができる。
支持基板の貼り合わせ界面には、接着剤層としてシリコン酸化膜を積層してもよい。
半導体ウェーハには、ｐ型のドーパント（Ｂなど）またはｎ型のドーパント（Ｐ、Ａｓ、Ｓｂなど）を添加し、所定の比抵抗とすることができる。
固体撮像素子としては、例えばＣＭＯＳ型のものを採用することができる。その他、ＣＣＤ型のものなどでもよい。ここでの固体撮像素子は、撮像領域の画素分離領域部、半導体ウェル領域部およびフォトダイオードが形成されたエピタキシャル膜と、多層配線層とから構成されている。
支持基板の素材としては、例えば、単結晶シリコンウェーハ、ガラス基板などを採用することができる。
支持基板の貼り合わせ界面には、接着剤層としてシリコン酸化膜を積層してもよい。
半導体ウェーハ層とは、半導体ウェーハを研削などにより薄膜化した層状の部分である。
半導体ウェーハの研削では、半導体ウェーハの裏面（貼り合わせ面とは反対側の面）を、例えば＃３２０のレジノイド研削砥石で粗研削し、ついで＃２０００のレジノイド研削砥石により仕上げ研削を行なう。
研削後の半導体ウェーハ層の残厚は１０〜３０μｍである。１０μｍ未満では研削ダメージが素子形成層に及ぶおそれがある。また、３０μｍを超えれば、薄膜化のためのエッチングの時間が長くなる。
半導体ウェーハの研削では、半導体ウェーハの裏面（貼り合わせ面とは反対側の面）を、例えば＃３２０のレジノイド研削砥石で粗研削し、ついで＃２０００のレジノイド研削砥石により仕上げ研削を行なう。
研削後の半導体ウェーハ層の残厚は１０〜３０μｍである。１０μｍ未満では研削ダメージが素子形成層に及ぶおそれがある。また、３０μｍを超えれば、薄膜化のためのエッチングの時間が長くなる。
半導体ウェーハ層の研削面の鏡面化方法は、研磨（鏡面研磨）またはエッチング（鏡面エッチング）またはその組み合わせである。半導体ウェーハ層の鏡面化された面の平坦度は、固体撮像素子までの半導体ウェーハ層の厚さばらつきで、現状の研削技術の精度では０．５〜２μｍである。２μｍを超えれば、プラズマエッチングの時間が長くなり、平坦化の精度が悪化するおそれがある。
半導体ウェーハ層の残りの厚さの測定方法としては、例えばＦＴＩＲ法または光干渉法、エリプソメトリ法などを採用することができる。
「所定の厚さ」とは、プラズマエッチング後、厚さが２〜７μｍの薄い半導体ウェーハ層が残存する厚さ（深さ）を意味する。
プラズマエッチングとしては、ＤＣＰ（ドライ・ケミカル・プラナリゼーション）を採用することができる。ＤＣＰとは、シリコンと反応してラジカルを発生するガスを用いてエッチングするもので、ガスの種類としては、例えば、六フッ化イオウガスが使われる。
半導体ウェーハ層の残りの厚さの測定方法としては、例えばＦＴＩＲ法または光干渉法、エリプソメトリ法などを採用することができる。
「所定の厚さ」とは、プラズマエッチング後、厚さが２〜７μｍの薄い半導体ウェーハ層が残存する厚さ（深さ）を意味する。
プラズマエッチングとしては、ＤＣＰ（ドライ・ケミカル・プラナリゼーション）を採用することができる。ＤＣＰとは、シリコンと反応してラジカルを発生するガスを用いてエッチングするもので、ガスの種類としては、例えば、六フッ化イオウガスが使われる。
請求項２に記載の発明は、前記鏡面化された面のうねり部の厚さに合わせて、前記鏡面化された面に沿ったプラズマの移動速度を変更する請求項１に記載の固体撮像素子用半導体ウェーハの薄膜化制御方法である。
請求項２に記載の発明によれば、半導体ウェーハ層の鏡面化された面のうねり部の厚さに合わせて、鏡面化された面に沿ったプラズマの移動速度を変更する。具体的には、このうねり部の厚さが厚い部分ではプラズマの移動速度を遅く、逆に、このうねり部の厚さが薄い部分ではプラズマの移動速度を速くする。このため、固体撮像素子までの半導体ウェーハ層の厚さばらつきが低減でき、この結果、素子間の性能ばらつきを抑えることができるという効果が得られる。
請求項３に記載の発明は、前記半導体ウェーハは、単層のエピタキシャル膜が表面に成膜されたエピタキシャルシリコンウェーハで、前記固体撮像素子は、前記エピタキシャル膜の表層に形成される請求項１または請求項２に記載の固体撮像素子用半導体ウェーハの薄膜化制御方法である。
請求項３に記載の発明によれば、半導体ウェーハとして、単層のエピタキシャル膜が成膜されたエピタキシャルシリコンウェーハを採用したので、ＳＯＩウェーハを使用する従来法の場合のように、薄膜の活性層にエピタキシャル膜を成膜する必要がない。これにより、エピタキシャル膜にスリップなどの欠陥が発生しにくく、高品質のエピタキシャル膜が得られる。
エピタキシャル膜の素材としては、例えば単結晶シリコンを採用することができる。
エピタキシャル膜の成膜方法としては、気相エピタキシャル法、液相エピタキシャル法、固相エピタキシャル法の何れを採用してもよい。このうち、気相エピタキシャル法としては、例えば常圧気相エピタキシャル法、減圧気相エピタキシャル法、有機金属気相エピタキシャル法などを採用することができる。気相エピタキシャル法では、例えばエピタキシャルシリコンウェーハを横置き状態（表裏面が水平な状態）でウェーハ収納部に収納する、平面視して円形で、ウェーハが１枚または複数枚載置可能なサセプタが使用される。気相エピタキシャル法は、ウェーハと同じ素材をエピタキシャル成長させるホモエピタキシでも、ウェーハと異なる素材（ＧａＡｓなど）をエピタキシャル成長させるヘテロエピタキシでもよい。
エピタキシャル膜の厚さは、１０μｍ以下、好ましくは２〜７μｍである。１０μｍを超えれば、コストアップという不都合が生じる。
エピタキシャル膜には、ｐ型のドーパントまたはｎ型のドーパントを添加し、所定の比抵抗とすることができる。
エピタキシャル膜の成膜方法としては、気相エピタキシャル法、液相エピタキシャル法、固相エピタキシャル法の何れを採用してもよい。このうち、気相エピタキシャル法としては、例えば常圧気相エピタキシャル法、減圧気相エピタキシャル法、有機金属気相エピタキシャル法などを採用することができる。気相エピタキシャル法では、例えばエピタキシャルシリコンウェーハを横置き状態（表裏面が水平な状態）でウェーハ収納部に収納する、平面視して円形で、ウェーハが１枚または複数枚載置可能なサセプタが使用される。気相エピタキシャル法は、ウェーハと同じ素材をエピタキシャル成長させるホモエピタキシでも、ウェーハと異なる素材（ＧａＡｓなど）をエピタキシャル成長させるヘテロエピタキシでもよい。
エピタキシャル膜の厚さは、１０μｍ以下、好ましくは２〜７μｍである。１０μｍを超えれば、コストアップという不都合が生じる。
エピタキシャル膜には、ｐ型のドーパントまたはｎ型のドーパントを添加し、所定の比抵抗とすることができる。
請求項４に記載の発明は、前記半導体ウェーハ層のプラズマエッチング面を仕上げ研磨する請求項１〜請求項３のうち、何れか１項に記載の固体撮像素子用半導体ウェーハの薄膜化制御方法である。
請求項４に記載の発明によれば、半導体ウェーハ層のプラズマエッチング面を仕上げ研磨するので、プラズマエッチング面の面粗さを向上させることができる。
仕上げ研磨では、例えば片面を仕上げ研磨する装置を使用する。すなわち、仕上げ研磨用の不織布を使用し、研磨量は０．０１〜１μｍ程度である。
仕上げ研磨では、例えば片面を仕上げ研磨する装置を使用する。すなわち、仕上げ研磨用の不織布を使用し、研磨量は０．０１〜１μｍ程度である。
請求項５に記載の発明は、前記半導体ウェーハ層のプラズマエッチングされた面の平坦度が、前記固体撮像素子までの前記半導体ウェーハ層の厚さばらつきで０．５μｍ以下である請求項１〜請求項４のうち、何れか１項に記載の固体撮像素子用半導体ウェーハの薄膜化制御方法である。
請求項５に記載の発明によれば、半導体ウェーハ層の厚さばらつきで０．５μｍ以下としたので、素子間の性能ばらつきを抑えることができるという効果が得られる。
半導体ウェーハ層のプラズマエッチング面の平坦度が、厚さばらつきで０．５μｍを超えれば、後工程でのプラズマエッチング面の平坦度の修正が難しく、素子間の性能ばらつきが大きくなる。半導体ウェーハ層のプラズマエッチングされた面の平坦度は、半導体ウェーハ層の厚さばらつきが、できるだけ小さくなる値、例えば０．２μｍ以下が好ましい。
請求項６に記載の発明は、前記プラズマエッチング後、前記固体撮像素子までの前記半導体ウェーハ層の厚さが、２〜７μｍである請求項１〜請求項５のうち、何れか１項に記載の固体撮像素子用半導体ウェーハの薄膜化制御方法である。
請求項６に記載の発明によれば、プラズマエッチング後において、固体撮像素子までの半導体ウェーハ層の厚さを２〜７μｍとしたので、固体撮像素子の厚みに合わせて均一に薄膜化できるという効果が得られる。
請求項１に記載の発明によれば、エッチングストップを伴った従来法の高価なＳＯＩウェーハの薄膜化に代えて、半導体ウェーハ層の鏡面化された面から固体撮像素子までの厚さを測定し、得られた残厚データに基づき、半導体ウェーハ層を、半導体ウェーハ層の鏡面化された面から所定厚さまで、プラズマエッチング量を制御しながらプラズマエッチングすることで平坦化する方法を採用したので、固体撮像素子の厚さばらつきを低減した裏面照射型固体撮像装置を工程数の増加を招くことなく低コストで製造することができる。
請求項２に記載の発明によれば、半導体ウェーハ層の鏡面化された面のうねり部の厚さに合わせて、鏡面化された面に沿ったプラズマの移動速度を変更するため、固体撮像素子までの半導体ウェーハ層の厚さばらつきが低減でき、この結果、素子間の性能ばらつきを抑えることができる。
請求項３に記載の発明によれば、半導体ウェーハとして、単層のエピタキシャル膜が成膜されたエピタキシャルシリコンウェーハを採用したので、ＳＯＩウェーハを使用する従来法の場合のように、薄膜の活性層にエピタキシャル膜を成膜する必要がない。これにより、エピタキシャル膜にスリップなどの欠陥が発生し難く、高品質のエピタキシャル膜が得られる。
請求項４に記載の発明によれば、半導体ウェーハ層のプラズマエッチング面を仕上げ研磨するので、プラズマエッチング面の面粗さを向上させることができる。
請求項５に記載の発明によれば、半導体ウェーハ層のプラズマエッチングされた面の平坦度を、固体撮像素子までの半導体ウェーハ層の厚さばらつきで０．５μｍ以下としたので、素子間の性能ばらつきを抑えることができるという効果が得られる。
請求項６に記載の発明によれば、プラズマエッチング後において、固体撮像素子までの半導体ウェーハ層の厚さを２〜７μｍとしたので、固体撮像素子の厚みに合わせて均一に薄膜化できるという効果が得られる。
以下、この発明の実施例を具体的に説明する。
以下、図１のフローシートを参照して、この発明の実施例１に係る固体撮像素子用半導体ウェーハの薄膜化制御方法が利用された裏面照射型固体撮像装置の製造方法を説明する。
まず、エピタキシャルシリコンウェーハ１０を準備する（図１ａ）。
エピタキシャルシリコンウェーハ１０は、ＣＺ法により引き上げられたシリコン単結晶を加工して得られた直径が３００ｍｍ、ボロンドープによる比抵抗が１．０Ω・ｃｍのベース基板（半導体ウェーハ）１１を本体とする。エピタキシャルシリコンウェーハ１０は、ベース基板１１の表面のみに、気相エピタキシャル法により単結晶シリコンからなるエピタキシャル膜１２が１層成長した２層構造のウェーハである。
まず、エピタキシャルシリコンウェーハ１０を準備する（図１ａ）。
エピタキシャルシリコンウェーハ１０は、ＣＺ法により引き上げられたシリコン単結晶を加工して得られた直径が３００ｍｍ、ボロンドープによる比抵抗が１．０Ω・ｃｍのベース基板（半導体ウェーハ）１１を本体とする。エピタキシャルシリコンウェーハ１０は、ベース基板１１の表面のみに、気相エピタキシャル法により単結晶シリコンからなるエピタキシャル膜１２が１層成長した２層構造のウェーハである。
エピタキシャル膜１２を成膜する際には、枚葉式の気相エピタキシャル成長装置が使用される。気相エピタキシャル成長装置は、上下にヒータが配設されたチャンバの中央部に、平面視して円形で、ベース基板１１が１枚載置されるサセプタが水平配置されたものである。チャンバの一側部には、チャンバの上部空間に、キャリアガス（Ｈ２ガス）とソースガス（ＳｉＨＣｌ３ガス）とを、ウェーハ表面に対して平行に流すガス供給口が配設されている。また、チャンバの他側部には、ガスの排気口が形成されている。
エピタキシャル成長時には、ベース基板１１をサセプタに載置し、ベース基板１１の表面にエピタキシャル膜１２を成長させる。すなわち、キャリアガスとソースガスとを、対応するガス供給口を通して反応室へ導入する。炉内圧力を１００±２０ＫＰａとし、１０００℃〜１１５０℃のベース基板１１の表面に、ソースガスの熱分解または還元によって生成したシリコンを、反応速度３．５〜４．５μｍ／分で析出させる。これにより、ベース基板１１の表面上にシリコン単結晶からなる厚さ５μｍ程度のエピタキシャル膜１２が成膜される。こうして、エピタキシャルシリコンウェーハ１０が作製される。
次に、エピタキシャル膜１２に、その表面側から撮像領域の画素分離領域部、半導体ウェル領域部およびフォトセンサとなるフォトダイオード（固体撮像素子）１３を形成する（図１ｂ）。具体的には、エピタキシャル膜１２の撮像領域部に各画素領域部に対応してフォトダイオード１３と複数のＭＯＳトランジスタを形成し、周辺領域の周辺回路部にＣＭＯＳトランジスタを形成する。さらに、エピタキシャル膜１２の表面に、層間絶縁膜１４に多層配線１５が埋め込まれた多層配線層１６を形成する。
次いで、多層配線層１６の貼り合わせ界面側の面に、厚さ０．２μｍのシリコン酸化膜である接着剤層１７を、例えば減圧ＣＶＤ法により形成する（図１ｃ）。なお、フォトダイオード１３などが形成されたエピタキシャル膜１２と、多層配線層１６とからＣＭＯＳ型の固体撮像素子４０が構成される。
その後、接着剤層１７の表面に化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を施し、貼り合わされる接着剤層１７の表面の平坦度を高める。
その後、接着剤層１７の表面に化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を施し、貼り合わされる接着剤層１７の表面の平坦度を高める。
次いで、ベース基板１１に形成された多層配線層１６の表面に、単結晶シリコンウェーハからなる支持基板１９を貼り合わせる（図１ｄ）。
この場合、まず多層配線層１６との貼り合わせ側となる面に、シリコン酸化膜からなる別の接着剤層１８が形成された支持基板１９を準備する。支持基板１９は、ベース基板１１と同一のシリコンウェーハである。
具体的な貼り合わせ方法としては、まず接着剤層１７，１８の表面同士を窒素プラズマに曝した後、常温で接触させ、多層配線層１６と支持基板１９とを貼り合わせ、これにより貼り合わせウェーハ２０を得る。その後、貼り合わせウェーハ２０を熱酸化炉に挿入し、貼り合わせ熱処理を行って貼り合わせ強度を高める。このとき、貼り合わせ熱処理の加熱温度は３５０℃である。貼り合わせ熱処理の時間は８時間である。熱酸化炉内の雰囲気ガスには酸素が用いられている。
この場合、まず多層配線層１６との貼り合わせ側となる面に、シリコン酸化膜からなる別の接着剤層１８が形成された支持基板１９を準備する。支持基板１９は、ベース基板１１と同一のシリコンウェーハである。
具体的な貼り合わせ方法としては、まず接着剤層１７，１８の表面同士を窒素プラズマに曝した後、常温で接触させ、多層配線層１６と支持基板１９とを貼り合わせ、これにより貼り合わせウェーハ２０を得る。その後、貼り合わせウェーハ２０を熱酸化炉に挿入し、貼り合わせ熱処理を行って貼り合わせ強度を高める。このとき、貼り合わせ熱処理の加熱温度は３５０℃である。貼り合わせ熱処理の時間は８時間である。熱酸化炉内の雰囲気ガスには酸素が用いられている。
次に、貼り合わせウェーハ２０を表裏反転し、ベース基板１１をその貼り合わせ側とは反対側から研削し、ベース基板１１を薄膜化してウェーハ層（半導体ウェーハ層）１１Ａとする（図１ｅ）。ここでは、＃３２０のレジノイド研削砥石で粗研削し、ついで＃２０００のレジノイド研削砥石により、仕上げ研削を行なう。研削後のウェーハ層１１Ａは１５μｍである。
その後、ウェーハ層１１Ａの研削面を仕上げ研磨装置により研磨し、この研削面を鏡面化する。仕上げ研磨装置には、軟質プラスチックフォームの表面に発泡表面層が形成された仕上げ研磨用の不織布が使用される。ここでの研磨量は９μｍである。
その後、ウェーハ層１１Ａの研削面を仕上げ研磨装置により研磨し、この研削面を鏡面化する。仕上げ研磨装置には、軟質プラスチックフォームの表面に発泡表面層が形成された仕上げ研磨用の不織布が使用される。ここでの研磨量は９μｍである。
次いで、ウェーハ層１１Ａの鏡面化された面から、フォトダイオード１３（エピタキシャル膜１２と多層配線層１６との界面）までの厚さを測定し、残厚データを取得する。残厚の測定には、ＫＬＡ Ｔｅｎｃｏｒ社製のＡｃｕｍａｐ測定装置が使用される。
次に、測定された残厚データ（約６μｍ）に基づき、ウェーハ層１１Ａを、その鏡面化された面から、エピタキシャル膜１２との界面に達する直前（残厚約５μｍ）までプラズマエッチングする（図１ｆ）。プラズマエッチング後、ウェーハ層１１Ａのプラズマエッチングされた面の平坦度は、固体撮像素子４０までのウェーハ層１１Ａの厚さばらつきで０．１μｍ程度まで高められる。
プラズマエッチングには、スピードファム社製のＤＣＰ（ドライケミカルプラナリゼーション）装置が用いられる。ＤＣＰ装置は、一般的なプラズマエッチング装置に比べて、小径ヘッドによる局所的なエッチング制御ができるという利点がある。
次に、測定された残厚データ（約６μｍ）に基づき、ウェーハ層１１Ａを、その鏡面化された面から、エピタキシャル膜１２との界面に達する直前（残厚約５μｍ）までプラズマエッチングする（図１ｆ）。プラズマエッチング後、ウェーハ層１１Ａのプラズマエッチングされた面の平坦度は、固体撮像素子４０までのウェーハ層１１Ａの厚さばらつきで０．１μｍ程度まで高められる。
プラズマエッチングには、スピードファム社製のＤＣＰ（ドライケミカルプラナリゼーション）装置が用いられる。ＤＣＰ装置は、一般的なプラズマエッチング装置に比べて、小径ヘッドによる局所的なエッチング制御ができるという利点がある。
以下、図２および図３を参照して、ＤＣＰ装置５０の構成と、ＤＣＰ装置５０によるプラズマエッチング方法とを具体的に説明する。
図２に示すＤＣＰ装置５０は、ウェーハ層１１Ａの鏡面化された面に対してプラズマアシスト化学エッチングを施す。このプラズマエッチングは、吸引ポンプＰ１，Ｐ２により負圧化されたエッチング反応炉Ｓｔにおいて、エッチングガスＳＦ６を１００〜１０００ｃｃ／分で炉内に流しながら、マイクロ波電源５１を用いて周波数２．４５ＧＨｚ、電力３００〜６００ワットのマイクロ波を連続的に印加する。これにより、プラズマ放電管５２からエッチングガスＳＦ６が励起されてプラズマが発生する。すなわち、エッチングガスＳＦ６がプラズマ放電管５２内でプラズマのエネルギを受け、化学的に活性化する。
図２に示すＤＣＰ装置５０は、ウェーハ層１１Ａの鏡面化された面に対してプラズマアシスト化学エッチングを施す。このプラズマエッチングは、吸引ポンプＰ１，Ｐ２により負圧化されたエッチング反応炉Ｓｔにおいて、エッチングガスＳＦ６を１００〜１０００ｃｃ／分で炉内に流しながら、マイクロ波電源５１を用いて周波数２．４５ＧＨｚ、電力３００〜６００ワットのマイクロ波を連続的に印加する。これにより、プラズマ放電管５２からエッチングガスＳＦ６が励起されてプラズマが発生する。すなわち、エッチングガスＳＦ６がプラズマ放電管５２内でプラズマのエネルギを受け、化学的に活性化する。
その後、貼り合わせウェーハ２０を保持したチャック５３を、ウェーハ層１１Ａの鏡面化された面に沿って、この鏡面化された面のうねり部（起伏部）の厚さに合わせて移動速度を変更しながら動かす（図３）。これにより、プラズマにより励起されたラジカル種５４が、ウェーハ層１１Ａの所定位置へと順次供給される。その結果、プラズマ領域下のシリコンが、約１μｍ／秒のエッチングレート、エッチング量１〜５μｍで、上記うねり部の厚さ（例えば１〜５μｍ）に合わせてエッチングされる。その際、前記残厚データに基づき、ウェーハ層１１Ａの鏡面化された面の他の部分も一連にプラズマエッチングされる。これにより、ウェーハ層１１Ａのプラズマエッチング面の全体から、凹凸が完全に除去される。なお、図２中のＡ（Ｂ）は貼り合わせウェーハ２０の板厚測定機である。
このように、実施例１では、エッチングストップを伴った従来法の高価なＳＯＩウェーハの薄膜化に代えて、ウェーハ層１１Ａの鏡面化された面からフォトダイオード１３までの厚さを測定し、得られた残厚データに基づき、このウェーハ層１１Ａを、ウェーハ層１１Ａの鏡面化された面から所定厚さまで、ウェーハ層１１Ａの鏡面化された面に沿ったプラズマの移動速度を変更しながらプラズマエッチング量を制御してＤＣＰによるプラズマエッチングを行う方法を採用した。これにより、固体撮像素子４０の厚さばらつきを低減した後述する裏面照射型固体撮像装置３０を、従来法に比べて工程数の増加を招くことなく低コストで製造することができる。その結果、固体撮像素子４０に対する光の入射強度のばらつきが低減し、色ムラを防止することができる。
その後、ウェーハ層１１Ａのプラズマエッチング面には、前記仕上げ研磨用の不織布を使用する仕上げ研磨装置により仕上げ研磨される。ここでの研磨量は０．１μｍである。これにより、プラズマエッチング面の面粗さを向上させることができる。
その後、ウェーハ層１１Ａのプラズマエッチング面には、前記仕上げ研磨用の不織布を使用する仕上げ研磨装置により仕上げ研磨される。ここでの研磨量は０．１μｍである。これにより、プラズマエッチング面の面粗さを向上させることができる。
次に、薄膜化されたウェーハ層１１Ａの裏面に、パシベーション膜となる例えばシリコン窒化膜、シリコン酸化膜をプラズマＣＶＤ法により形成する。
次いで、ウェーハ層１１Ａの固体撮像素子形成領域の所要の部分に、多層配線１５と接続するためのパッド（端子）導出用の開口を形成し、この開口を通じてパッドを形成する。
その後、各フォトダイオード１６に対応した位置に、対応する色のカラーフィルタ２１を形成し、さらにその上にマイクロレンズ２２を形成することで、裏面照射型固体撮像装置３０が製造される（図１ｇ）。
このように、ベース基板１１として、単層式のシリコンウェーハを採用したので、高価なＳＯＩウェーハを使用する場合に比べて裏面照射型固体撮像装置３０のコスト低減が図れる。しかも、従来のように、ＳＯＩウェーハの活性層にエピタキシャル膜を成膜する必要がなく、高品質のエピタキシャル膜１２が得られる。
次いで、ウェーハ層１１Ａの固体撮像素子形成領域の所要の部分に、多層配線１５と接続するためのパッド（端子）導出用の開口を形成し、この開口を通じてパッドを形成する。
その後、各フォトダイオード１６に対応した位置に、対応する色のカラーフィルタ２１を形成し、さらにその上にマイクロレンズ２２を形成することで、裏面照射型固体撮像装置３０が製造される（図１ｇ）。
このように、ベース基板１１として、単層式のシリコンウェーハを採用したので、高価なＳＯＩウェーハを使用する場合に比べて裏面照射型固体撮像装置３０のコスト低減が図れる。しかも、従来のように、ＳＯＩウェーハの活性層にエピタキシャル膜を成膜する必要がなく、高品質のエピタキシャル膜１２が得られる。
ここで、実施例１の裏面照射型固体撮像装置３０について、実際に、シリコンウェーハの面内での固体撮像素子４０の厚さばらつきを測定する試験を行った結果を報告する。
測定装置としては、ＫＬＡ Ｔｅｎｃｏｒ社製のＡｃｕｍａｐを使用した。その結果、この厚さばらつきは、ウェーハ面内で０．１μｍ未満で、高価なＳＯＩウェーハを使用せずに、良好な膜厚均一性を得ることができた。また、固体撮像素子までの半導体ウェーハ層の厚さは、４μｍで、高品質のエピタキシャル成長層のみが残存するという効果が得られた。
測定装置としては、ＫＬＡ Ｔｅｎｃｏｒ社製のＡｃｕｍａｐを使用した。その結果、この厚さばらつきは、ウェーハ面内で０．１μｍ未満で、高価なＳＯＩウェーハを使用せずに、良好な膜厚均一性を得ることができた。また、固体撮像素子までの半導体ウェーハ層の厚さは、４μｍで、高品質のエピタキシャル成長層のみが残存するという効果が得られた。
この発明は、裏面照射型ＣＭＯＳイメージセンサなどの製造に有用である。
１１ ベース基板（半導体ウェーハ）、
１１Ａ ウェーハ層（半導体ウェーハ層）、
１２ エピタキシャル膜、
１９ 支持基板、
２０ 貼り合わせウェーハ、
３０ 裏面照射型固体撮像装置、
４０ 固体撮像素子。
１１Ａ ウェーハ層（半導体ウェーハ層）、
１２ エピタキシャル膜、
１９ 支持基板、
２０ 貼り合わせウェーハ、
３０ 裏面照射型固体撮像装置、
４０ 固体撮像素子。
Claims (6)
- 半導体ウェーハの表層に固体撮像素子を形成し、
その後、前記半導体ウェーハの表面に支持基板を貼り合わせて貼り合わせウェーハを作製し、
この貼り合わせ後、前記半導体ウェーハを、該半導体ウェーハの裏面側から前記固体撮像素子までの間に半導体ウェーハ層を残して研削し、
この研削後、該半導体ウェーハ層の研削面を研磨またはエッチングにより鏡面化し、
該半導体ウェーハ層の鏡面化された面から、前記固体撮像素子までの厚さを測定して残厚データを取得し、
該残厚データに基づき、前記半導体ウェーハ層を、該半導体ウェーハ層の鏡面化された面から所定の厚さまで、プラズマエッチング量を制御してプラズマエッチングする固体撮像素子用半導体ウェーハの薄膜化制御方法。 - 前記鏡面化された面のうねり部の厚さに合わせて、前記鏡面化された面に沿ったプラズマの移動速度を変更する請求項１に記載の固体撮像素子用半導体ウェーハの薄膜化制御方法。
- 前記半導体ウェーハは、単層のエピタキシャル膜が表面に成膜されたエピタキシャルシリコンウェーハで、
前記固体撮像素子は、前記エピタキシャル膜の表層に形成される請求項１または請求項２に記載の固体撮像素子用半導体ウェーハの薄膜化制御方法。 - 前記半導体ウェーハ層のプラズマエッチング面を仕上げ研磨する請求項１〜請求項３のうち、何れか１項に記載の固体撮像素子用半導体ウェーハの薄膜化制御方法。
- 前記半導体ウェーハ層のプラズマエッチングされた面の平坦度が、前記固体撮像素子までの前記半導体ウェーハ層の厚さばらつきで０．５μｍ以下である請求項１〜請求項４のうち、何れか１項に記載の固体撮像素子用半導体ウェーハの薄膜化制御方法。
- 前記プラズマエッチング後、前記固体撮像素子までの前記半導体ウェーハ層の厚さが、２〜７μｍである請求項１〜請求項５のうち、何れか１項に記載の固体撮像素子用半導体ウェーハの薄膜化制御方法。
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