JP2007527122A

JP2007527122A - 背面薄化処理した固体イメージデバイス

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Publication number: JP2007527122A
Application number: JP2007501764A
Authority: JP
Inventors: コステロ、ケニス・エー; フェアベアン、ケヴィン・ピー; ブラウン、デイビッド・ダブリュー; チュン、ユン; ゴバー、パトリシア; イン、エドワード
Original assignee: Intevac Inc
Current assignee: Intevac Inc
Priority date: 2004-03-05
Filing date: 2004-10-25
Publication date: 2007-09-20
Anticipated expiration: 2024-10-25
Also published as: EP1741143B1; US20040169248A1; WO2005096393A1; EP1741143A1; EP1741143A4; DE602004030951D1; JP4976277B2

Abstract

【解決手段】領域選択式の背面薄化が、電子衝撃デバイス内で使用するイメージセンサー(12)に適用される。画素(42)または画素の集合とアライメントしたコリメータ(51)の配置により、そのイメージセンサーのイメージコントラストが改善される。照射される背面にPドープ層(52)を与えることで解像度を改善する拡散バリア及び基準画素に対する機能的シールドがもたらされる。Pドープ層の濃度勾配は画素アレイでの電子収集を最適化する。
【選択図】図１

Description

本発明は、固体イメージデバイスの背面薄化に関する。

半導体ダイ上に固定されるセンサーアレイからの電気的イメージを取得するために焦点面イメージセンサーが周知である。特に、このようなデバイスとして広く使用されるものに、CMOSイメージアレイ（以下、CMOSイメージャ）及び電荷結合デバイス（以下、CCD）がある。特にCCD応用において、基板背面から材料を除去することは周知技術である。

焦点面イメージセンサーは複数の理由から背面薄化される。背面薄化センサーの性能上の利点は、改良された充填比の結果として、光感度が改善されることである。米国特許第5,688,715号に開示されるような方法により、適当に不動態化されると、背面薄化CMOSセンサーは、UV光及び低エネルギー（0.5から20keV）電子の両方に対して、高い感度を示す。背面薄化CMOSセンサーのこの性質は、ビデオベースのイメージ増強管のような真空管内でそれらを使用するのに特に適している。米国特許第6,285,018号は、電子衝撃装置での背面薄化CMOSセンサーの使用について開示する。

米国特許第6,285,018号に記載されるような近似収束構成において、背面薄化CMOSセンサーがフォトカソードに対向して設置されるところの実施例が注目される。記載されるセンサーが暗視イメージ装置として使用される場合、イメージはしばしば非常に低い信号レベルで捕捉される。

CMOSセンサーに適用されるような背面薄化処理で使用される多くの可能な変形例が存在する。しかし、CMOSセンサーの特性はCCDと異なる分類に置かれ、それにより、新しい処理及び製造方法が必要となる。実際に製造者の間では、CMOSイメージャを形成する材料が特にデバイスのシリコン層に対して高い機械的応力を受けていると思われてきた。これは、現在のCMOSイメージャがさまざまな金属及び絶縁層から形成される点から生じる。CMOSイメージャと対照的にCCDは、一対の金属層及び非常に薄い絶縁層のみを使って製造され、受ける機械的応力はかなり少ない。その結果、CMOSダイが正面に接着され支持構造無しで薄化される場合、デバイスが縮れてしばしば壊れる。この残留応力の結果として、CMOSダイは、薄化の実行前に、デバイスの正面または背面に支持構造を接着させることが必要である。これは、CMOS及びCCDイメージデバイスの両方に共通の処理である。CCDに見られる応力のレベルは、概してダイの周囲の基板によってのみ支持されたデバイスが薄化されるよう十分に小さいが、これらのイメージ応用に対するCMOSデバイスは、薄化中に正面または背面が支持されなければ一般に故障する。典型的な表面支持材料は、コーニング・コード７７４０パイレックスガラスである。典型的な接着剤は、真空コンパチブルアセンブリ用のフリットガラスまたはアプリケーション用エポキシに一致する熱膨張係数(TCE)を有するものである。米国特許第6,168,965号及び第6,169,319号は、背面受光センサー及びその製造方法を開示する。しかし、これらの特許は、背面に接着された透明基板を有するセンサーを生成する。所望の応用において有用であるために、センサーの背面は露出したままでなければならない。米国特許第6,020,646号は、所望の応用に適した支持されたイメージャアセンブリを形成する方法を開示する。
米国特許第6,020,646号

背面受光用にパッケージされる際、CMOSダイの性能低下を避けるために、CMOSダイの設計または製造処理には細心の注意が払われる。固定パターンノイズ(FPN)による劣化を最小化するのに必要な事前対策の詳細は、ここに参考文献として組み込む本願と同時に出願された米国特許出願第10/355,836号に示されている。CMOSセンサーの機能低下は背面薄化によっても生じる。最近のCMOSイメージャは、出力ビデオのブラックレベルを自動的に設定するためにある種のフィードバックループを含む。本当のブラックに関連するアナログ電圧は、しばしばブラック基準画素を読み出すことにより得られる。典型的に、ブラック基準画素は、活性イメージアレイのすぐ次に配列される。入射光を遮断するために、金属層が基準画素をシールドする。CMOSセンサー内の回路は、典型的にブラックとして表示されるユーザー特定設定ポイント値または低いカウントを与えるべく、これらの基準画素により出力された電圧を設定する。伝統的にカメラは、読み取りノイズよりわずかに大きいブラックレベル設定ポイントに設定される。カメラ利得は、適当なイメージを得るよう設定される。適切なブラックレベル設定は、所望の応用分野である非常に低い信号レベルで動作する際に特に重要である。ブラックレベルの設定が低すぎると、薄暗い物体がクリップされ表示されない。ブラックレベルの設定が高すぎると、イメージのコントラストが影響を受ける。CMOSセンサーが従来の方法で薄化された場合、活性イメージアレイ内の画素としてブラックレベル基準画素の背面は露出する。結果として、ダイの背面への光及び電子の入射は、基準画素内に信号を誘導し、それにより、ブラック基準画素としてその値を避けることができる。

背面薄化CMOSダイのブラック基準画素の利点を回復するために、入射電子または光子のシールドが必要である。このシールドのひとつのアプローチは、米国特許第6,489,992号に記載されるように、典型的に正面に使用されるように、基準画素に面する背面にわたって金属層を付着することである。しかし、低い暗電流及び活性アレイ内の暗電流の特性を維持するために、特別の金属加工が必要であるか（米国特許第4,760,031号）または金属が蒸着される前に背面のドーパントプロファイルが特定されなければならない（米国特許第5,688,715号）。しかし、これらの処理は、最終的な光／電子感応面が特定された後に、ダイに対して実行されるべき非常に多くの処理工程を要求する。典型的にこれらの工程は、蒸着領域を画定するフォトリソグラフィー工程を含む。付加的なマスキング及びハンドリング工程は感応面にダメージを与え、それによってデバイスの歩留まりが低下する。付加的なステップ無しでブラック基準画素の機能を保存することが所望される。

本発明の目標とする応用は、米国特許第6,285,018号に記載されるような電子衝撃CMOS画素機である。イメージ増強管は、電子が陽極を打つ際に電子の弾性散乱に関連するセンサーイメージの変調変換機能(MTF)低下を受ける。近似収束した管内で、後方散乱を含む散乱した電子は、管のギャップの2倍に等しい半径の円内でアノードに引きつけられ、再衝突する。このハロー効果は、明るい光がイメージ増強管の視野に入る際に特に問題となる。マイクロチャネルプレート(MCP)を組み込むイメージ増強管内のハロー衝撃を最小化するために、従来多くのアプローチが存在する。米国特許第6,483,231号はカソード内のハローをMCPギャップまで最小化している。米国特許第5,495,141号はMCP内のハローをスクリーンギャップまで最小化している。米国特許第5,495,141号に記載されるコリメータは本願の目標とする応用にも使用できる。しかし、マイクロチャネルプレートを有しない管において、コリメータ内で失われるイメージフラックス電子は、管の感度を有意に減少させる。管構造の複雑さ、六角形に配置されるコリメータの干渉に関連するモアレ縞の導入、及びCMOSセンサーの正方形画素を含む他の問題が不適切な選択を生じさせる。MCP構造を製造するのに使用されるガラスとCMOSダイのシリコンとの間の膨張係数の差は、ガラス製のコリメータと電子衝撃活性画素イメージャとの間の画素レベルのアレイメントを通常の環境温度範囲で保持することを不可能にする。最近のドライエッチング技術は、異方性エッチング構造を形成することができる。このような構造を生成するのに使用されるひとつの方法が米国特許第5,501,893号に記載されている。

現在のイメージセンサーアレイにおいて、現在の製造設備で保持可能なより小さいライン幅を有するラインまで画素サイズは減少している。背面薄化センサーの解像度は画素ピッチと残留エピタキシャル材料の厚さとの関数である。電子衝撃を受けた背面薄化センサーにおいて、典型的に、入射高エネルギー電子または光量子のエネルギー損失により正孔対が形成されるに従い、電荷がセンサーの背面近傍に付着する。その後電荷は、それが画素の電荷収集ノードに捕捉されるまで、多少ランダムウォークする。拡散のランダムウォークは、ひとつの画素のすぐ後ろに付着する電荷が異なる画素の電荷収集ノードへ拡散する確率を有するという点で、解像度の低下を生じさせる。一般的な決まりとして、エキタキシの残りの厚さは、解像度のこの損失を減少させるために画素ピッチより小さくなければならない。厚さ均一性の要求はイメージアレイの厚さの減少に従い増加する。アレイの薄化による生じる第2の問題は、アレイ全体で導電率が低下することである。背面薄化イメージセンサー、特に、有意な量の電荷がイメージアレイを通じて伝達される必要があるところの電子衝撃応用またはゲート応用に対する境界において、低い導電率に関連するイメージアレイを横切る電圧低下が問題を提供する。結果として、画素ピッチが減少するに従い、薄化処理がより必要になる。同様に、ダイの背面にドープされた半導体シートを形成する不動態化処理は、所望の導電率及び面の分離特性を維持するために高いドープレベルを要求する。不動態化は２つの役割りを果たす。それはイメージ面の背後で導体面として作用しかつその面を不動態化し、面で生成された暗電流の集中を低下させかつ光及び低エネルギー電子に対する感度を増加させる。残留エピタキシャル面が薄化されるに従い、下側の画素からの電場が不動態化層と相互作用する。この相互作用は２つの役割りの効果を減少させながら不動態化層内のいくつかのドーピングを補償する。残留エピタキシャルの薄化の結果、薄化及び不動態化処理に対する要求を増加させ、デバイスの歩留まりを低下させる。

光子相互作用サイトから最も近くの画素方向への軌道から電子の横方向拡散を通じて解像度の低下の効果を有する電子拡散を最小化するために傾斜ドープを使用する受光イメージセンサーが周知である。そのような傾斜ドープの結果として生じるわずかな電場は、米国特許第4,348,690号に記載されるように光子相互作用サイトに最も近い画素以外の画素で終わる電子軌道においてランダムな偏差を減少させながら、傾斜方向すなわち画素アレイに直角に加速を生じさせる。

良好な背面イメージ性能を達成するために、薄化される必要があるダイの部分は活性画素アレイと正反対の背面領域のみであることがわかる。したがって、活性画素アレイの領域内のダイの背面から過剰なシリコンをエッチングするのに領域選択背面薄化(ASBT)が使用され、隣接する回路、ボンドパッド及びダイの周辺下のシリコンは厚いままである。膜厚が典型的に２５ミクロン以上の厚い層は、薄膜の支持されていない部分を物理的に補強するのに使用され、それによってデバイスの歩留まりが増加する。

ここで説明される選択的薄化は、ブラック基準画素の近似収束電子による照射を許さない。この方法で、未薄化シリコンは、２keV電子に対してシリコンの最初の５００Å内に一次的に誘導される電子誘導信号及びほとんどの光誘導信号の両方からブラック基準画素をシールドするよう機能する。典型的に１００以上の高レベルの電子衝撃利得のために、このシールドにより、ブラック基準画素は、目標の応用に対して指定した目的を果たすことが十分可能である。

実際、基板が２５μmの範囲まで薄化されれば、基板の露出面で生成された電子はブラック基準画素内に拡散する。基板と低ドープエピ層との間に拡散ブロック層を付加することにより、これを防止することができる。拡散ブロック層は非常に薄く、０.１μmの厚さで十分に機能する。ひとつのアプローチは多量のPドープ層を含むことである。この層内でのドーピングは、伝導帯に３ｋT以上のバリアを導入するように選択される。ASBT処理において、必要なフォトリソグラフィーステップは、エッチング領域を画定するのに使用されるものだけである。このステップは、活性領域の最終面が露出する前に平坦面に対して実行される。このアプローチは、ASBTにより生成されるような非同一平面に対してあまり適していない金属シールドパターニングフォトリソグラフィー処理ステップと置換できる。

ASBTの概念は、CMOS画素とアライメントして、シリコン基板の背面にモノリシックコリメータ構造を形成するよう拡張可能である。コリメータ構造は加速光電子にほとんど影響を与えない。近似収束光電子のアノードとの相互作用により生じる二次的／後方散乱電子は、通常、画素までの軌道に沿って加速され、オリジナルの一次電子が向けられた画素以外の画素への信号、ハロー効果、低い解像度等に寄与する。コリメータ構造は、画素付近で終端する軌道からの散乱電子を効果的に束縛する。付加的に、モノリシック構造は基板の選択的に薄化された領域に対して強固な支持を与える。モノリシックコリメータの各コリメータ要素は、画素または画素の対称的サブアレイを包囲し、それにより、画素充填率は均一に最大化され、電子散乱誘導クロストークは最小化される。好適実施例として、単一の画素エレメント及び２×２画素正方形サブアレイが含まれる。

ASBTは背面薄化CMOSセンサーの薄化歩留まりを改善するためのアプローチを提供する。イメージセンサーのアーキテクチャーのタイプと独立で、ABSTが使用されるか否かとは無関係な任意の領域のイメージセンサーアレイに適応可能な薄化歩留まりを改善する他のアプローチが存在する。そのアプローチは複数のストップ層構造を使用する。この構造の最も簡単なものは、以下で説明する標準Pドープ構造上のI−P−Iエピタキシャル構造から成る。このアプローチは、上記エッチストップ技術に比べ多くの異なる利点を提供する。第1に、二重ストップ層の使用は膜厚制御を改善する。第2に、Pドープ層を比較的無傷のままでエッチングを終了することで、残留エピタキシの導電率を増加させ、下にある回路内で生成される電場の影響から不動態層を分離させる。実際に、これにより、暗電流の欠点またはホット画素の出現は最小化される。このアプローチの他の利点はPドープ層にドープランプを付加することである。これは、近接画素の収集ノード方向への伝導帯電子を強化するべく、弱い電場を導入するよう導電率傾斜ドリフト領域を導入する。ひとつの例として、米国特許第3,631,303号の図４は、ドリフト場を生成するためにドーピングランプを使用するIII-IVフォトカソードを開示する。

背面薄化イメージアレイで使用するように設計されているが、傾斜構造は、光子がシリコン内部に深く吸収されるところの特に赤の正面受光デバイスの解像度を改善する。米国特許第4,348,690号はこの利点を開示し、ここで使用されるドーピング傾斜は１０^１４から１０^１６のドーパント原子／cm³の範囲で変化する。この範囲のドーピングは、シリコンの少数キャリアの拡散長を妥協することなく十分なビルトイン傾斜を与える。シリコンの少数キャリアの拡散長はドーピングの増加に従い短くなる。１０^１６のレベルのPドープにおいて、シリコンは５００ミクロンのオーダーの電子拡散長を保持する。結果として、仮想的に、傾斜ドープエピタキシの１０ミクロン以内では光電子の損失はない。１０^１６レベレのピークドーピングは、電子衝撃活性画素センサーアレイには許容されない。この応用において、２keVの目標動作電圧で、正孔対の生成のピークは２００Å以上の深さにおいて発生する。これらの電子を集めるために、表面ドーピングは表面電荷に伴う消耗を克服しなければならない。２００Å以内の表面消耗を克服するために、１０^１９原子／ｃｍ^３のオーダーのドーピングレベルが要求される。１０^１９のドーピングレベルにおいて、シリコン内の電子の拡散長は数ミクロンである。結果として、電子衝撃センサーの全体の収集効果を最適化するために、より複雑なランプが要求され、それは入射面のごく近傍で非常の高いドーパント濃度を有する点に特徴がある。要求されるランプは少なくとも５×１０^１８原子／cm³の表面ドーピング濃度を達成するが、表面の最初の１ミクロンで１×１０^１８原子／cm³以下まで減少する。その後傾斜のバランスは、従来技術と同様のドーパント濃度レベルまで低下し、全体として非線形である合成傾斜を与える。

図１は、本発明に従う電子衝撃活性画素アレイコンポーネントの例を示しており、それは、真空エンクロージャ3内に収容されるGaAs、InP/InGaAsのようなフォトカソード、伝達電子フォトカソードまたはマルチアルカリフォトカソードのようなフォトカソード12と、加速電圧37が印加されたフォトカソード12からの近似収束光電子を受けるためのアノードを形成する特別活性画素アレイセンサーチップ13を含む。本発明に従い、活性画素アレイセンサー13はフォトカソード12に対面する背面10により設置される。光電子15が矢印9で示される入射光に応答してフォトカソード12から放出される。典型的に、光学コンポーネント（図示せず）がフォトカソードに光学イメージを形成するために使用される。任意の投影装置がフォトカソードにイメージを配置するのに使用されてもよい。

光電子15は、画素センサー13のあるチップ内で電子利得が得られる十分なエネルギーまで印加電圧により加速される。フォトカソード12に印加される加速電圧17（または図示しない電源からのフォトカソードバイアス）は好適にチップに関して負である。これにより、他のコンポーネントとのインターフェースを単純化するべく、接地またはその付近にチップをバイアスすることが可能になる。制御信号及びバイアス電圧18が画素センサー13を作動させるために印加され、ビデオ出力信号20がセンサーから出力される。フォトカソード12のベースは透明な面板から成り、真空エンクロージャの側壁22はフォトカソード12が配置された透明な面板21と活性画素センサーチップ13が配置されるヘッダアセンブリ23との間に伸長する。ヘッダアセンブリ23は活性画素アレイセンサーチップ13に制御及びバイアス電圧18を印加するために電気的貫通手段を与える。画素アレイの動作及び読み出し用の制御エレクトロニクスは従来のものであり、本発明の理解にとって本質的ではない。活性画素アレイセンサーの基板の背面10の薄化は生成される光電子により高い透過度を与え、拡散の結果生じる画素間のクロストークを減少させる。結果として、薄化は高いイメージ解像度を達成するのに必要である。カメラ、暗視イメージャ等のさまざまなシステムにおいて、しばしば電子衝撃活性画素アレイセンサーが使用される。十分に明るいイメージの条件の下で、焦点面が画素アレイの薄化背面に形成され、バイアスが光電子15のフラックスを除外しかつ従来の光学イメージ領域で動作するように調節される。この光学動作モードは米国特許第4,687,922号に記載されるように周知である。光学デバイス（図示せず）は当業者に周知であり、本発明の理解には不要である。光学デバイス、電源及び制御エレクトロニクスとともに電子衝撃活性画素アレイコンポーネントがカメラシステムのように関連していてもよい。

図２Aは、支持部材14に接着された典型的なCMOS画素アレイセンサーチップ13の背面図である。画素アレイは領域24を占め、チップの隣接領域の大部分は画素アレイの機能をサポートする回路を保持する。画素アレイの少数の行列が基準画素機能用に保存され、対応する背面領域は領域26及び28で示されている。図２Bは側面図である。図２Cに示されるようにチップ13全体の背面薄化を達成するべく、当初かなりの努力が払われたが、残念な結果に終わった。典型的に、背面薄化技術は、バルクシリコン除去技術及びそれに続く、下側にCMOS回路を置いた化学的に変更された層で止まるウエット化学選択エッチングの両方を含む。さまざまなシリコンの化学選択エッチングストップ技術が当業者に周知である。背面全体の薄化が失敗した原因ははっきりしないが、化学選択エッチストップ技術は同一のストップ層構造を組み込むCCDよりCMOSイマージャで失敗しやすいことが観測された。ストップ層の破損は活性画素アレイに対向するようにCMOSサポート回路を覆うダイの領域で最も生じやすいことが観測された。

図３A及びBは、図２A及びBに対応する本発明のアレンジメントである。この実施例では、領域24に限定した背面薄化を達成することが所望される。ストップ層の破損頻度はこの構成により最小となることが観測された。

典型的に、CMOSダイは低濃度でドープされたシリコンエピタキシャル層上に形成される。典型的に、この層の厚さは５μmから２５μｍの間である。典型的に、エピタキシャル層は、抵抗率が１０Ω-cm以上となるようにドープされる。典型的に、基板はボロンがドープされ、０.０５Ω-cm以下の抵抗率が達成される。米国特許第6,020,646号に記載されるように、CMOSダイは支持基板に取り付けられる。その後CMOSダイは標準的な研削及び研磨装置を使って全体的に機械的に薄化される。典型的に、シリコンは２５から１２５μmの厚さまで薄化される。その後、エッチングすべきシリコンの領域を露出させるべくドライエッチマスクが平坦な研磨面上に写真平版的に形成される。マスクされない領域からシリコンを除去するのに使用するために高異方性ドライエッチが使用される。例えば、１０μm厚のエピ層上に製造されたCMOSダイアセンブリに対してトータルのシリコンの厚さが１００μmまで薄化されれば、続く化学エッチングで除去されるべき基板の２０μmを残して、基板の７０μmをドライエッチしてもよい。典型的に、残りの基板シリコンの半分以上が除去される。その後、ドライエッチマスクが取り除かれる。選択的に基板をエッチングするがエピ層はエッチングしない化学エッチングがエピ層までエッチングするのに使用される。この処理は、光応答用に最適化されたP型の光応答画素アレイを開示する米国特許第5,244,817号に記載されている。しかし、この処理中、サポートエレクトロニクスは、ドライエッチステップにおいて特定されたシリコンプロファイルによってエッチングから保護される。また、シリコンマスクが基板と同じ速度でエッチングされるためトレンチング及び他のエッチングアーチファクトが避けられ、それによってエッチングを重ねることによるマスクのエッジでのエッチング速度の変化が回避される。その後、米国特許第5,688,715号に記載されるように、ダイの背面が不動態化される。

領域26及び28（ブラック基準画素）に関して、フォトカソードを通過するある光がシリコンシールドを通過して伝達される。典型的に、問題と考えられるが、これは目標とする応用の特徴として使用できる。ここに参考文献として組み込む米国特許第6,307,586号は、フォトカソードバイアスのデューティサイクルを制御するための自動利得制御(AGC)アルゴリズム内で、電子シールドされた光検出器がどのように使用されるかを説明している。いくらか減衰しても、シリコン層の厚さが２５μm以下に維持されれば、拡散ブロック層はエピ層内で成長し、被覆画素が電子シールド光検出器として作用するのに十分な光が検出できる。米国特許第6,307,586号に記載されるように、光誘導信号は電子衝撃利得を捨てるかまたはフォトカソードの電源供給のデューティサイクルを変化させるのに十分な光が存在する時を決定するのに使用される。より必要な応用において、ブラック基準画素への光学信号を完全にブロックするよう、金属層がシリコン上に適用される。残念ながら、表面がASBTを使ってプロファイルされた後、高品質のフォトリソグラフィーは困難になる。

図４を参照して、チップ13の背面の一部の斜視図が示されており、そこでは、４画素のサブアレイが点線で描かれている、領域24の画素アレイとアライメントしたモノリシックコリメータアレイを形成するのにASBTが使用されている。このために、画素または画素の集合の中心の法線が対応するコリメータの長軸方向と共直線となるように、アライメントが達成される。図示されるように、コリメータの各要素40は、ダイの内部で正面付近に配置された４つの画素42の正方形サブアレイと位置合わせされる。後方散乱電子軌道46がコリメータ要素40の内壁で終端するように示されている。コリメータに対して、このような後方散乱電子は、近似収束電子の初期軌道上の画素以外の画素を励起し、従って、解像度を劣化させかつハロー効果のようなアーチファクトに寄与する。よって、コリメータは散乱電子に関してバッフルとして機能する。後方散乱電子の効果は比較的小さく、ハロー効果は非常に明るいイメージに対して有意となる。しかし、後方散乱電子の抑制は、これがバックグランドノイズのソースであるという理由のために常に所望される。コリメータアレイは実質的な程度の機械的強度をチップに与え、各コリメータ内に包含された背面領域部が本発明に従い背面薄化される。

図５は、上記したモノリシックコリメータ51を組み込む実施例を含む、画素アレイチップ13の関連部分の断面図である。コリメータ構造51を達成するために、部品全体が所望のコリメータの高さまで薄化される。これは、厚いエピ成長の際のストップ層により、または基板の機械的な薄化により達成される。この中間層の平坦性は、制御された非選択ドライエッチが最終露出面を生成するのに十分である。典型的に、エッチング処理は２つのステップに分割される。第1は、幾何学的構造を形成するのに高異方性エッチングが使用される（例えば、米国特許第5,501,893号参照）。その後、デバイスは清浄にされ、化学ドライエッチングが続く。化学ドライエッチングの目的は、異方性ドライエッチにより誘導される汚染物質及び機械的ダメージを除去することである（VLSI Technology, S.M. Sze, p.211を参照）。汚染物質が揮発性の場合にはウエットエッチが必要と書かれているが、二フッ化キセノンのような処理ガスによるドライエッチングで十分である。この第2異方性エッチングの深さは、前に形成された幾何形状を破壊しないように浅く維持され、５００Åのエッチングで十分である。イオン注入に続くレーザーアニールが露出面を不動態化してデバイス処理を終了する。理想的には、単一画素コリメーション用の画素ごとに別個の井戸がエッチングされる。サブアレイピッチの約５倍の高さの壁を使用することにより良好なコリメーションが達成される。画素ピッチに対する壁の高さの比率が非常に高いものが使用されてもよい。MTFのわずかな改良は、隣接画素間の境界の壁により形成される信号シャドーの結果としても実現される。MTFのこの改良はシャドー効果に関連する信号の損失をいくらか補償する。壁のシャドーイングに関連する信号の損失が大きすぎると考えられれば、その壁で画素の正方形グループ（好適に、４つ）を包囲することにより約２のファクタだけ削減できる。再び、イメージアレイ内の個々の画素または画素のパッチは、電子シールド光検出器として作用するために覆われたままである。

CMOSデバイス50はエピタキシャル層構造51上に生成される。典型的に、第1層の厚さは５μmと３５μmの間である。典型的に、エピ層は、その抵抗率が１０Ω-cm以下となるようにドープされる（１×１０^１５P型）。薄いPドープ層52が暗電流ブロック層として成長する。この層は約１０^１７B/cm³（０.４Ω-cmボロンドープ）にドープされ、厚さは１ミクロンのオーダーである。典型的に、CMOS構造53が形成される最終層の厚さは約５ミクロンであり、１０Ω-cm以下の抵抗率を達成するために再度ドーピングされる。典型的に、基板51は０.０５Ω-cm以下の抵抗率を達成するようにボロンがドープされる。CMOSダイは米国特許第6,020,646号に記載されるように、支持基板に取り付けられる。上記したように基板の通常の選択は、適切に一致したTCE剤54を介してCMOS構造53へ接着されたコーニングコード7740/パイレックスガラスである。その後、CMOSダイは工業標準の研削及び研磨装置を使って全体的に機械的に薄化される。典型的に、シリコンは、エピ層の面全体で基板を選択的にエッチングする化学エッチングを使ってトータルの厚さを１２５μｍ以下に薄化する。この処理は米国特許第5,244,817号に詳細に記載されている。露出したエピ層の平坦面上にドライエッチマスクを形成するのにフォトリソグラフィーが使用される。露出面からPドープ暗電流ブロック層内へエッチングするのに高異方性ドライエッチングが使用される。その後、ダイの背面は米国特許第5,688,715号に記載されるように不動態化される。Pドープ層の機能は、入射する高エネルギー電子15により基板51内で生成される電子を制限するために伝導帯内の拡散に対するポテンシャルバリアを形成することである。その目的に有効であるように、バリアは高さが少なくとも３kTで厚さはトンネル効果を防止するのに十分なものでなければならない。層は完全な空乏化が常に生じないように十分なドーパントを含まなければならない。再結合による電荷キャリアの損失を最小化するために、過剰な厚さは避けねばならない。Pドープ層52の効用は画素アレイのアーキテクチャーと独立であり、CCDまたは他のフォトカソードアレイに応用可能である。

図６は本発明の複数ストップ層のバンド構造の一例である。この実施例は均一性を改善するために２つのストップ層構造を有する。例えば、P型基板66のエッチングされた表面64が最初に１０ミクロンの非均一性を示せば、１０倍の選択性を有する単一のストップ層が１ミクロンの範囲まで非均一性を減少させる。両方が１０倍の選択性を有する２つのストップ層は０.１ミクロンまで面の非均一性を減少させる。これは、最終的なエピタキシャル層の厚さが５ミクロンのオーダーである場合、ピッチの狭いダイに対して重要な差である。

図６の実施例は、エッチング前の真性-P-真性構造に実行されるように示されている。真性層は、典型的に１０Ω-cm以上の抵抗率を生じさせる低ドーピングレベルを単純に示す。構造は、例えば以下のプロファイルを有する。デバイスエピタキシ（CMOS、CCD等）例えば、１０ミクロンの１０Ω-cmシリコンを構成する基板51から始まり、その上に約０.５ミクロンの０.００３Ω-cmのボロンドープシリコンであって最終的にPドープ層52を構成し、続いて、ストップ層62を形成する４ミクロンの１０Ω-cmシリコンを有する。基板66の次に置かれる真性層60は最初のストップ層60として機能する。米国特許第5,244,817号に記載されるように、基板66は第1ストップ深さ70まで選択エッチングを使って除去される。この点で、ダイは、低ドープシリコンを選択的にエッチングするが、Pドープシリコンはエッチングしない水性アルカリ化学バス中で再エッチングされ、それによりエッチングは第2ストップ深さ72で停止する。典型的にこのステップ用に選択されるのは、エチレンジアミンピロカテキン(EDP)エッチングである。短時間の非選択エッチングが、エッチングされた面74として示される低ドープ材料の完全な除去を保証するために続いてもよい。新たに露出したPドープ層52は続いて不動態化面76を生成するために上記したように不動態化される。図７は、上記した２つのストップ処理及び不動態化に従う伝導体のポテンシャル分布である。

上記した複数のストップ層アプローチは、ドーピングに関連する材料特性のわずかな変更に基づいてシリコン層で選択的に停止するよう化学的ウエットエッチを利用する。最適化したバスにより、ドーパントは原子の１％の小さいフラクションを示すが、１００倍以上の選択性が達成できる。厚さ及びドーパント濃度の必要なパラメータを有する所望のPドープ層を実現するために、さまざまなエッチング技術が利用可能である。最新ドライエッチリアクタ内で現在達成できる制御レベルで、完全にドライな背面薄化処理も可能である。同様に、ウエット及びドライエッチングの両方を組み合わせたハイブリッド処理が使用されてもよい。バルクの除去は、ウエット化学バスまたはプラズマ高密度イオンドライエッチのいずれかにより達成され得る。最終的な真性層は、プラズマのボロンスペクトルの光学モニターのような選択終点検出技術を使用するスローエッチングにより除去されなければならない。最後のドライエッチングはプラズマ中に存在するイオンにより誘導された表面ダメージを除去するために実行されなければならない。最後のエッチングは、必ず、５００Åのシリコンが十分に除去できる二フッ化キセノンのような化学ドライエッチングである。

図８を参照して、ポテンシャル勾配領域を形成するべくドーピング濃度がスムースに変化するようPドープ層52が確立されるところの実施例が示されている。ドーピング勾配パラメータは、ホット画素／暗電流効果を最小化するべく付加的な要求に従い選択される。典型的に、これは、層が堆積されるに従い、エピタキシャル成長リアクタ内のドーパント含有ガスの濃度を変化させることにより達成される。正確な濃度及び使用される種は、リアクタの構成及び処理条件のようなファクタに依存する。当業者は、ドープ層内にほぼ線形の電場勾配を形成する処理を計算しかつ特定することが可能である。化学的処理の後、この層は背面薄化ダイの背面として露出する。このようなドリフト層は、半導体デバイス内の所与の場所で作成された電子を画素アレイ内の最も近い収集ノード方向へ加速させ、それにより解像度が改善される。

上記したように、モノリシックコリメータアレイは、生成イメージの利点としてハローの実質的な抑制を与える。上記実施例は、一体構造としてダイ上に直接コリメータアレイを形成することを特徴とする。このような実施例に対して、コリメータ要素のアレイは、画素アレイとともにフォトリソグラフィー技術の精度特徴によって形成される。他の実施例において、コリメータアレイが残りのイメージャデバイスから独立に形成され、続いてコリメータへの画素の直接的な割り当てを無視してイマージャダイへ接着される。これは従来のイメージデバイスと比べ得られたイメージに有害ではないためである。この結果は、画素アレイに対するコリメータアレイの許容程度のアライメントエラーによる感応画素領域の損失と、ハロー抑制により生じる画像品質の増加との間のバランスを表す。別個に構成されたコリメータアレイをダイに支持された画素アレイと一緒にするステップは、コリメータエレメントの有限壁による画素領域のオーバレイを生じさせる。この目的の許容非アライメントは、非アライメント方式で組み立てたコリメータ要素のセットに対して、コリメータ要素の対応するオープンエリア内の異なる感応領域にバイアスを供給しないよう要求するタイプのアライメントである。この要件の他の表現は、コリメータ要素の有限壁による画素表面のオーバレイは、重畳した画素がコリメータ要素内で感応領域の一定値を示さなければならないということである。コリメータ要素の断面が実質的に一つの画素（または一緒に結合したひとつの画素サブアレイ）を含めば、周期的コリメータアレイはイメージの変化を導入しない。許容非アライメントの概念の拡張は、画素または画素サブアレイの幾何形状を参照してより良く表現される。矩形の画素アレイ（またはひとつの画素として応答する一緒に結合したサブアレイ）が好適であるが、発明はこれに限定されない。矩形画素アレイの軸は、画素アレイに関するコリメータアレイの相対変位に対する許された自由度を定義する。コリメータアレイは画素アレイと同じアレイ幾何形状を示すが、画素サブアレイが一緒に結合されればコリメータアレイのピッチは画素アレイのピッチの整数倍として選択される。すなわち、コリメータ要素の断面形状は、画素の光感応面の形状と幾何学的に類似している。コリメータアレイに関する画素アレイの許容非アライメントは、画素アレイ軸に沿ったコリメータアレイの変位を包含する。例えば、不一致角度アライメントの回転変位は許容非アライメントではない。異なる重畳画素が異なる未使用感応領域を示すからである。

別個のコリメータダイ上へのコリメータアレイの形成は、上記した従来のフォトリソグラフィー及びエッチング技術により実行される。コリメータの厚さまたは画素アレイを含む面に垂直なコリメータの高さは、機械的及び化学的手段の従来の組み合わせを通じて慎重に制御される。典型的に、後方散乱電子に有効な立体角を制限するべくコリメータ要素の横寸法に関して高さが選択される。後方に逃げるかまたはコリメータ壁の頂面から散乱し、その後再びイメージャ陽極方向に引きつけられる後方散乱電子は、コリメータ要素の壁との衝突が防止される。ハロー抑制の程度はコリメータのピッチに対するコリメータの高さの比率に依存して示される。アセンブリ工程を通じて扱うコンポーネントの実際の考察は重要である。例えば、高さ５０ミクロンは、現在の処理において機械的に扱うための管理可能なダイの厚さであるとみなされる。

通常のフォトリソグラフィー技術は、最終的なダイ境界に関してアレイの選択した方向を示す画素アレイを単純に生成する。同様の方法で、コリメータアレイは、そのコンポーネントの最終的な境界に対して選択された方向に組み立てられる。上記したように、許容非アライメントの限界は、周知のステップで結合される２つのコンポーネントの機械的または光学アライメントに一致する。２つのアレイを直接割り当てるようなステップは実行されないが、各アレイはそれぞれの基板の境界に対して別々に参照され、２つのコンポーネントを扱う際に使用されるツーリングは、２つのコンポーネントの結合中に所望の方向を確立するのに十分である。したがって、コリメータアレイに対する画素アレイの相互の角度方向は制御されるが、２つのアレイの変位エラーは生じ得る。このようなエラーはある程度発生してもしなくてもよく、したがって実際には許容非アライメントは実質的なミスアライメントを全く構成しない。アレイの周期性はこのようなエラーの効果を制限する。本発明は、複合デバイスの製造利点とともに、従来技術のデバイスより優れた生成イメージを達成するものである。

複合コンポーネントからデバイスを製造するのは通常実施されており、別々に製造されたコンポーネントの平坦面の接合を達成するための特定の処理が周知である。このような処理の一例は、Proc. SPIE, v. 2745, p.149-158(06/1966)に記載されるようなハンダバンプ接合である。さまざまないわゆるセルフアライメント処理が周知であり、この目的のために実施されている。本発明に対して、アセンブリの際の選択された接合処理は、画素アレイ領域周辺の隣接面の領域内のコリメータ基板と画素アレイ基板との間に接合媒体を配置することを含む。図９A及びBは、ハンダバンプ104により包囲された画素102の正方形アレイを支持するダイ100を略示したものである。図９C及びDは、ハンダバンプ104を受けそれに接着するためのハンダパッド110のような面または穴により包囲された正方形コリメータアレイ108を支持する他のダイ106を示す。図９Eの複合デバイスは接合処理の完了の結果を示す。ここに示される特定の配置に対して、画素アレイの隣接面とコリメータアレイとの間のギャップは有害な効果を導入しない。なぜなら、これらの面は同じポテンシャルにあり、コリメータの内壁からの散乱電子または他の伝送電子は加速場を経験するからである。このギャップはパッド110の替わりに孔を使用した場合には現れない。接着剤が構造内に挿入される。

本発明の目的に対して、コリメータ壁の厚さは、他の関連寸法に比べ小さいとみなされる。画素の分離は画素ピッチに比べ小さくかつ光感応面は経済性を考慮して最大化すべきであるというのと同様に、これは実際問題である。画素の分離及びコリメータ壁の厚さが同じであると十分に仮定できる。

図１０は、画素アレイ102とわずかにオフセットして重ね合わされたコリメータアレイ108を示す。この略示図は、一つの画素に対して一つのコリメータの配置として単純化されているが、本発明はこれに限定されない。

本発明は設計上の大きなフレキシビリティを有するが、代表的な好適設計は、中心変位が約１０ミクロンの公称１０ミクロン四方の画素アレイ及び画素アレイと同じピッチの高さ５０ミクロンのコリメータを基本とする。コリメータ要素の壁厚が１ミクロンであるコリメータアレイとともに画素アレイを組み立てることは、上記のような許容非アライメントにより緩和される。

本発明は特定の実施例を参照して説明してきたが、他の修正及び変更が可能であることは当業者の知るところである。例えば、モノリシックコリメータ構造はCMOSイメージャへの応用に限定されず、他の電子衝撃画素アレイイメージセンサーに対しても有効である。同様に、この層のドーパントの種類は、適当な化学的処理によって、電荷感知モードで電子と反対の正孔を収集するセンサー用に逆転されてもよい。

図１は、本発明の概略を記載したものである。図２Aは、支持基板に接着された典型的なCMOSイメージダイフリップチップを示す、図２Bは図２Aの断面図である。図２Cは図２Aの全体薄化チップの断面図である。図３Aは、本発明に従うチップであり、図３Bは薄化した断面図である。図４は、本発明の他の実施例の斜視図である。図５は、図４の実施例の断面図である。図６は、二重ストップ層エピタキシャル構造を示すバンド図である。図７は、薄化及び不動態化処理後のバンド図を示す。図８は、図７のバンド図の変更例を示す。図９A-Dはアセンブリ用のコンポーネントを略示し、図９Eは組み立てられた実施例を示す。図１０は、わずかにオフセットして、画素及びコリメータコンポーネントを重ね合わせた図である。

Claims

第1及び第2ダイを有する固体イメージデバイスであって、
前記第1ダイは正面及び背面を有し、前記第1ダイは、前記第1ダイの第1領域部分内の前記正面に実質的に配置された画素アレイと、選択された間隔ｐを有する画素と、前記第1ダイの他の領域部分に配置された前記画素アレイを読み出すための回路と、前記画素アレイと正反対にある前記背面の領域と、から成り、
前記第2ダイは、コリメータ構造のアレイを有し、各コリメータは長さｈの視準軸及び前記画素アレイの画素を受容するのに十分な断面を有し、前記断面及び前記画素は同様の幾何形状により特徴付けられており、
前記第１ダイと前記第２ダイを接着するために、前記第１ダイの前記背面の選択された部分に接着媒体が挿入され、
前記コリメータ構造は前記画素アレイに関してわずかに許容ミスアライメントして方向付けられている、
ことを特徴とする固体イメージデバイス。
請求項１に記載の固体イメージデバイスであって、前記画素アレイの要素は選択された幾何学的分布を有し、前記コリメータ構造のアレイは実質的に類似の幾何学的分布を有する、ところの固体イメージデバイス。
請求項２に記載の固体イメージデバイスであって、前記画素アレイの各要素の境界は間隔ｔ＞ｐだけ離隔され、コリメータの前記アレイのコリメータ構造は側壁を有し、前記側壁はｔよりも薄い、ところの固体イメージデバイス。
請求項３に記載の固体イメージデバイスであって、コリメータの前記アレイの各コリメータ要素は視準軸を横切る内部領域を有し、前記内部領域は画素のサブアレイを実質的に収容し、前記画素のサブアレイは共通の感応面を形成するよう一緒に結合されている、ところの固体イメージデバイス。
請求項４に記載の固体イメージデバイスであって、前記サブアレイは単一の画素から成る、ところの固体イメージデバイス。
請求項５に記載の固体イメージデバイスであって、各画素は正方形の感応領域を有する、ところの固体イメージデバイス。
請求項１に記載の固体イメージデバイスであって、比率ｈ/ｐは１から７５の範囲にある、ところの固体イメージデバイス。