CN102651379B - 半导体装置及半导体装置的制造方法 - Google Patents

半导体装置及半导体装置的制造方法 Download PDF

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Abstract

本发明提供半导体装置及半导体装置的制造方法。实施例的半导体制造方法具备：在第1基板的主表面上形成作为包含光电二极管的有源区域的光电二极管层的步骤；在所述光电二极管层上，形成包含布线以及覆盖该布线的绝缘层的布线层的步骤；在所述布线层上形成绝缘膜的步骤。实施例的半导体制造方法还具备：以使所述光电二极管层的晶体取向和第2基板的晶体取向一致的方式将所述第2基板接合到所述第1基板的所述绝缘膜的步骤。

Description

半导体装置及半导体装置的制造方法
本申请以2011年2月24日申请的日本专利申请2011-38439为基础，享受该申请的优先权。在本申请中引用该日本专利申请的全部内容。
技术领域
本发明的实施例涉及半导体装置及半导体装置的制造方法。
背景技术
在背面照射型CMOS图像传感器中，必须将形成布线层的器件晶片和用于支持该器件晶片的支持晶片以直接接合的方式贴合，然后去除器件晶片的Si，制作用于向封装取出电极的布线层。
如果在去除器件晶片的Si后进行光刻(lithography)工序，存在布线层与本来正确的位置相比偏移10-500nm左右的问题。特别地，在CMOS图像传感器中，光刻工序的容许位置偏移量严格，由于影响分光特性，因此直接影响晶片成品率。
发明内容
本发明要解决的课题是提供能够有效地抑制位置偏移的半导体装置及半导体装置的制造方法。
实施例的半导体制造方法，其特征在于，具备：在第1基板的主表面上形成作为包含光电二极管的有源区域的光电二极管层的工序(步骤)；在所述光电二极管层上，形成包含布线以及覆盖该布线的绝缘层的布线层的工序；在所述布线层上形成绝缘膜的工序；和以使所述光电二极管层的晶体取向和第2基板的晶体取向一致的方式将所述第2基板接合到所述第1基板的所述绝缘膜的工序。
另一实施例的半导体装置，其特征在于，具备：基板；绝缘膜，其形成于所述基板的主表面上；布线层，其形成于所述绝缘膜上，被绝缘层覆盖；和光电二极管层，其形成于所述布线层上，与所述基板的晶体取向一致。
根据上述构成的半导体装置以及半导体装置的制造方法，能够有效地抑制位置偏移。
附图说明
图1是表示第1以及第2实施例的半导体装置的制造方法的一工序的截面图。
图2是表示第1实施例的半导体装置的制造方法的一工序的截面图。
图3是表示第1实施例的半导体装置的制造方法的一工序的截面图。
图4是表示第1实施例的半导体装置的制造方法的一工序的截面图
图5是表示第1实施例的半导体装置的制造方法的一工序的截面图。
图6是表示第1实施例的半导体装置的制造方法的一工序的截面图。
图7是表示第2实施例的半导体装置的制造方法的一工序的截面图。
图8是表示第2实施例的半导体装置的制造方法的一工序的截面图。
图9是表示第2实施例的半导体装置的制造方法的一工序的截面图。
图10是表示第2实施例的半导体装置的制造方法的一工序的截面图。
图11是表示第2实施例的半导体装置的制造方法的一工序的截面图。
图12是表示第2实施例的半导体装置的制造方法的一工序的截面图。
具体实施方式
实施例的半导体装置的制造方法具备：在第1基板的主表面上形成包含光电二极管的有源区域即光电二极管层的工序；在所述光电二极管层上，形成包含布线以及覆盖该布线的绝缘层的布线层的工序；在所述布线层上形成绝缘膜的工序。实施例的半导体装置的制造方法还具备：以使所述光电二极管层的晶体取向和第2基板的晶体取向一致的方式将所述第2基板接合到所述第1基板的所述绝缘膜的工序。
以下，参照附图，详细说明实施例的半导体装置的制造方法。另外，本发明并不局限于这些实施例。
(第1实施例)
本实施例的半导体装置的制造方法，例如能够应用于背面照射型CMOS图像传感器的制造方法。以下用图1至图6的截面图说明本实施例的半导体装置的制造方法。
作为用作器件晶片的第1基板1，使用例如SOI晶片和/或单层或者多层外延(Epitaxial)基板。图1表示将SOI晶片用作第1基板的情况的截面图。第1基板1包括硅层10、用作后述的蚀刻停止层3发挥功能的BOX氧化膜、硅层4。
通过对硅层4(光电二极管层)反复进行光刻工序、成膜工序、蚀刻工序、离子注入工序等的被称作FEOL(Front End of Line：前段工序)的工序，形成有源层(活性层)，进一步在有源层制作晶体管和/或光电二极管等的器件。
接着，如图2所示，通过被称作BEOL(Back End ofLine：后段工序)的工序形成用于电连接的布线层7。例如，布线层7的布线70可以是大马士革(Damaxine)构造的Cu。另外，上部布线71也可以使用Al。覆盖布线70、上部布线71的绝缘层6例如是TEOS(Tetra Ethyl Ortho Silicate：原硅酸四乙酯)膜。
因为布线层7形成后的最表面为接合面，所以必须使其平坦。例如，通过反复进行形成绝缘膜8的工序(CVD、涂敷等)和研磨工序(CMP(Chemical Mechanical Polish：化学机械抛光)、RIE等)，形成如图3所示的成为平坦的最表面的绝缘膜8。在布线层7仅包含大马士革构造的Cu布线的情况下，制作大马士革构造时通过CMP平坦化，因此没有必要将最表面再次平坦化。另外，接合面的绝缘膜8可以是氧化膜，也可以使用TEOS等作为材料的SiO2和/或Low-k膜。
将经过上述工序的第1基板与如图4所示作为支持晶片的第2基板2贴合。这里，以第1基板1的硅层4(光电二极管层)的晶体取向和第2基板2的晶体取向为相同方向的方式贴合。例如，如图4所示将从凹槽观察的箭头方向成为<100>方向的基板彼此以各自的凹槽一致的方式贴合，使得晶体取向一致。硅层10和硅层4的晶体取向一致(相同)的情况下，第1基板1和第2基板2的两个基板彼此没有位置偏移而对准。一致的晶体取向的方向不一定必须都是<100>方向，若能够缓和基板的内部应力，可以都是<110>方向或其它方向，一致为相同方向即可。另外，第2基板2也可以使用SOI基板。
第2基板2的表面，可以是例如未处理的基板表面。另外，也可以是对已经成膜有膜的表面以RIE等进行干蚀刻，使基板表面露出的面。另外，也可以将TEOS作为材料的SiO2和/或热氧化SiO2膜等作为第2基板2的接合表面。另外，第2基板2，也可以将在布线层上形成了绝缘层的面作为接合面
贴合第1基板1和第2基板2的基板的工序具有清洁接合面的工序、激活接合面的工序、再次清洁接合面的工序(未图示)。在清洁接合面的工序中，进行碱、酸清洁等的去除金属污染的清洁和/或去除有机物的O3处理等的清洁。另外，用于去除尘埃也可以使用流体清洁和/或兆频超声波(MegaSonic)清洁。
另外，在激活接合面的工序中，可以使用离子束、离子枪和/或RIE等的等离子处理。使用在激活时所用的气体，例如，Ar、N2、O2、H2等在不易在表面造成损伤的条件下进行激活。当然，气体种类可以是混合气体，也可以是单独的气体。
上述激活后，在再次清洁接合面的工序中，为了去除主要在激活工序中附着的尘埃，使用2流体清洁、兆频超声波(Mega Sonic)清洁、仅水洗等不对激活层造成损伤的清洁方法。在真空中连续进行从激活到贴合的情况下，当然不进行再次清洁。另外，在从激活到贴合的洁净度充分高的情况下，可以省略再次清洁。
贴合中，如图4所示，使第1基板1(的硅层4)和第2基板2的2个基板彼此没有位置偏移对准后，例如以加压中央部，自发接合的接合波(BondingWave)同心圆状进展的方式贴合。此时的对准有必要使用机械方式、外形识别、标记对准方式等以μm以下的精度对准。
贴合后，根据需要实施基板彼此的位置偏移测定(XYθ)、空隙检查，检查贴合的完成质量。位置偏移检查使用透过式的外形检测，反射式的边缘检测等。另外，空隙检查使用红外线(IR)、超声波(SAT)、X射线等。
对贴合了第1基板1和第2基板2的基板，以200～1000℃的高温进行数小时退火，使接合强度提高。一般的，温度越高，强度倾向于越高，但是若考虑FEOL材料的耐热温度，在400℃左右数小时为界限。另外，在刚刚贴合之后强度足够高的情况下，可省略退火，实现低温化、短时间化。
然后，如图5所示将第1基板1的侧通过机械研磨的BSG(Back SideGrind：背面研磨)和/或药液处理(氟硝酸、KOH、TMAH)等减薄(薄化)。在减薄工序中，例如一边通过蚀刻停止层3和/或厚度控制进行终点检测，对面内均一性，粗糙度等进行精度管理，一边进行处理。特别是在使用蚀刻停止层3的情况下，SOI晶片的BOX氧化膜和/或多层外延(Epitaxial)基板的浓度差用于蚀刻停止层3。其后，根据需要通过RIE和/或药液去除蚀刻停止层3(图6)。
然后，在图6的硅层4上形成用于向封装取出电极的衬垫(Pad)(以下未图示)。例如，通过由光刻和CVD、溅射进行的布线层形成和/或以RIE等使上部布线71露出，可制作衬垫。这时，也可以同时形成电路部的遮光层等。另外，也可以在传感器上形成能够提高传感器特性的膜。
然后，通过形成反射防止膜、滤色器(CF：Color Filter)、微透镜完成被称作晶片工序的工序。接着，在被称作后续工序的封装工序中，通过基于切割的个别化、向陶瓷封装等的安装、基于引线接合的电极和封装间的电连接、保护玻璃的搭载、树脂封装，完成用作传感器半导体装置的功能。
根据本实施例，通过使形成了光电二极管层的晶片的凹槽的晶体取向和支持晶片的凹槽的晶体取向成为相同方向，从而能够降低由依赖于晶体取向的杨氏模量差造成的应力，抑制接合后的图形变形。即，能够降低由晶片的晶体取向的起因的应力造成的布线层的偏移(图形歪斜)，提高偏移量要求严格的工序的特性，提高成品率。
(第2实施例)
本实施例的半导体装置的制造方法，例如能够应用于背面照射型CMOS图像传感器的制造。以下用图1、图7至图12的截面图说明本实施例的半导体装置的制造方法。
作为用作器件晶片的第1基板，如图1所示，使用例如SOI晶片和/或单层或者多层外延(Epitaxial)基板。第1基板1包括硅层10、用作后述的蚀刻停止层3发挥功能的BOX氧化膜、硅层4。
通过对硅层4(光电二极管层)反复进行光刻工序、成膜工序、蚀刻工序、离子注入工序等的被称作FEOL(Front End of Line：前段工序)的工序，形成有源层，进一步在有源层制作晶体管和/或光电二极管等的装置。
在本实施例中，然后，如图7所示在硅层4的光电二极管的周围，为了在其后的第1基板1的去除工程之后取得与背面的电连接，形成贯通电极5。贯通电极5例如可利用DT(Deep Trench：深槽)等的侧壁被导电膜覆盖的侧面导通和/或DT被导电性材料掩埋的构造。
然后，如图8所示，通过被称作BEOL(Back End of Line：后段工序)的工序形成用于电连接的布线层7。例如，布线层7的布线70可以是大马士革(Damaxine)构造的Cu。另外，上部布线71也可以使用Al。覆盖布线70、上部布线71的绝缘层6例如是TEOS(Tetra Ethyl Ortho Silicate：原硅酸四乙酯)膜。
因为布线层7形成后的最表面为接合面，所以必须使其平坦。例如，通过反复进行形成绝缘膜8的工序(CVD、涂敷等)和研磨工序(CMP(Chemical Mechanical Polish：化学机械抛光)、RIE等)，形成如图9所示的成为平坦的最表面的绝缘膜8。在布线层7仅包含大马士革构造的Cu布线的情况下，制作大马士革构造时通过CMP平坦化，因此没有必要将最表面再次平坦化。另外，接合面的绝缘膜8可以是氧化膜，也可以使用TEOS等作为材料的SiO2和/或Low-k膜。这样，第1基板1的表面形成在光电二极管层4上形成了晶体管等的层和/或用于电连接的布线层7，该上层被绝缘膜8覆盖，作为接合面。
将经过上述工序的第1基板如图10所示与作为支持晶片的第2基板2贴合。这里，以第1基板1的硅层4(光电二极管层)的晶体取向和第2基板2的晶体取向为相同方向的方式贴合。例如，如图10所示将从凹槽观察的箭头方向成为<100>方向的基板彼此以各自的凹槽一致的方式贴合，使晶体取向一致。在硅层10和硅层4的晶体取向一致(相同)的情况下，第1基板1和第2基板2的两个基板彼此没有位置偏移而对准。一致的晶体取向的方向不一定必须都是<100>方向，若能够缓和基板的内部应力，可以都是<110>方向或其它方向，一致为相同方向即可。另外，第2基板2也可以使用SOI基板。
第2基板2的表面，可以是例如未处理的基板表面。另外，也可以是对已经成膜有膜的表面以RIE等进行干蚀刻，使基板表面露出的面。另外，也可以将TEOS作为材料的SiO2和/或热氧化SiO2膜等作为第2基板2的接合表面。另外，第2基板2，也可以将在布线层上形成了绝缘层的面作为接合面
贴合第1基板1和第2基板2的基板的工序以及退火等的详细内容与实施例1相同。在第1基板1和第2基板2贴合后，如图11所示将第1基板1的侧通过机械研磨的BSG(Back Side Grind：背面研磨)和/或药液处理(氟硝酸、KOH、TMAH)等减薄。在减薄工序中，例如一边通过蚀刻停止层3和/或厚度控制进行终点检测，对面内均一性，粗糙度等进行精度管理，一边进行处理。特别是在使用蚀刻停止层3的情况下，SOI晶片的BOX氧化膜和/或多层外延(Epitaxial)基板的浓度差用于蚀刻停止层3。
然后，如图12所示，在根据需要通过RIE和/或药液去除蚀刻停止层3，使贯通电极5露出的工序中，为了在接下来的工序，制作衬垫以及布线时的光刻工序中确保能够容易检测出对准标记的高低差，有必要构造成能够容易检测出对准标记。
然后，为了在图12的硅层4上取出从贯通电极5向封装的电极，有必要形成衬垫(以下未图示)。一般地，Al布线用于衬垫，在贯通电极5的正上方或者贯通电极的外周部形成。例如，通过由光刻和CVD、溅射进行的布线层形成可制作衬垫。这时，也可以同时形成电路部的遮光层等。另外，也可以在传感器上形成能够提高传感器特性的膜。
然后，通过形成反射防止膜、滤色器、微透镜完成被称作晶片工序的工序。接着，在被称作后续工序的封装工序中，通过基于切割的个别化、向陶瓷封装等的安装、基于引线接合的电极和封装间的电连接、保护玻璃的搭载、树脂封装，完成用作传感器半导体装置的功能。
在减薄后的光刻工序中，有必要高精度地使掩膜和对准标记对准。若本工序的对准精度差，则光电二极管和滤色器的偏移量增大，像素特性劣化。但是，CF工序的对准基准以减薄前的标记为基准时没有该限制。
为了充分确保CF工序的对准精度，作为基准的标记不能从光电二极管偏移。即，必须要减小形成用于形成贯通电极5的DT的层的应力、歪斜。基准标记可使用DT标记和/或减薄后的最初的光刻工序的标记。对于使基准标记和光电二极管的偏移减小，不仅光刻工序的对准精度，使第1基板1和第2基板2贴合时的内部应力减小，即第1基板1自身的内部应力小也很重要。据此，通过贴合，能够减小歪斜，提高成品率、传感器性能。
虽然说明了本发明的几个实施例，但是这些实施例只是作为示例提出，并没有限定发明的范围的意图。这些新的实施例，能够以其他的各种各样的形态被实施，在不脱离发明的要旨的范围内，可进行各种省略、置换、变更。这些实施例和/或其变形包含于发明的范围和/或要旨，并且包含于权利要求的范围记载的发明和其均等的范围。

Claims (18)

1.一种半导体装置的制造方法，其特征在于，具备：
在第1基板的主表面上形成作为包含光电二极管的有源区域的光电二极管层的步骤，在所述第1基板的凹槽为6点钟方向时所述第1基板的3点钟方向的晶体取向为<100>方向；
在所述光电二极管层上，形成包含布线以及覆盖该布线的绝缘层的布线层的步骤；
在所述布线层上形成绝缘膜的步骤；
以使所述光电二极管层的晶体取向和第2基板的晶体取向一致的方式，通过将所述第1基板的凹槽和第2基板的凹槽对准将所述第2基板接合到所述第1基板的所述绝缘膜的步骤，在所述第2基板的凹槽为6点钟方向时所述第2基板的3点钟方向的晶体取向为<100>方向；和
在形成所述光电二极管层的步骤之后，形成所述布线层的步骤之前，在所述光电二极管层形成贯通电极的步骤。
2.如权利要求1所述的半导体装置的制造方法，其特征在于，还包括：
在形成所述绝缘膜的步骤之后，所述接合步骤之前，
清洁所述第1基板以及所述第2基板的接合面的步骤；和
激活所述接合面的步骤。
3.如权利要求1所述的半导体装置的制造方法，其特征在于，还包括：
在所述接合步骤之后，进行退火的步骤。
4.如权利要求1所述的半导体装置的制造方法，其特征在于，还包括：
在所述接合步骤之后，减薄与所述第1基板的主表面相反侧的面的步骤。
5.如权利要求3所述的半导体装置的制造方法，其特征在于，还包括：
在所述退火步骤之后，减薄与所述第1基板的主表面相反侧的面的步骤。
6.如权利要求1所述的半导体装置的制造方法，其特征在于，所述第1基板是SOI晶片。
7.如权利要求4所述的半导体装置的制造方法，其特征在于，所述第1基板是SOI晶片。
8.如权利要求7所述的半导体装置的制造方法，其特征在于，所述减薄步骤将所述SOI晶片所包含的BOX氧化膜作为蚀刻停止层。
9.如权利要求1所述的半导体装置的制造方法，其特征在于，所述第2基板是SOI晶片。
10.一种半导体装置的制造方法，其特征在于，具备：
在第1基板的主表面上形成作为包含光电二极管的有源区域的光电二极管层的步骤，在所述第1基板的凹槽为6点钟方向时所述第1基板的3点钟方向的晶体取向为<110>方向；
在所述光电二极管层上，形成包含布线以及覆盖该布线的绝缘层的布线层的步骤；
在所述布线层上形成绝缘膜的步骤；
以使所述光电二极管层的晶体取向和第2基板的晶体取向一致的方式，通过将所述第1基板的凹槽和第2基板的凹槽对准将所述第2基板接合到所述第1基板的所述绝缘膜的步骤，在所述第2基板的凹槽为6点钟方向时所述第2基板的3点钟方向的晶体取向为<110>方向；和
在形成所述光电二极管层的步骤之后，形成所述布线层的步骤之前，在所述光电二极管层形成贯通电极的步骤。
11.如权利要求10所述的半导体装置的制造方法，其特征在于，还包括：
在形成所述绝缘膜的步骤之后，所述接合步骤之前，
清洁所述第1基板以及所述第2基板的接合面的步骤；和
激活所述接合面的步骤。
12.如权利要求10所述的半导体装置的制造方法，其特征在于，还包括：
在所述接合步骤之后，进行退火的步骤。
13.如权利要求10所述的半导体装置的制造方法，其特征在于，还包括：
在所述接合步骤之后，减薄与所述第1基板的主表面相反侧的面的步骤。
14.如权利要求12所述的半导体装置的制造方法，其特征在于，还包括：
在所述退火步骤之后，减薄与所述第1基板的主表面相反侧的面的步骤。
15.如权利要求10所述的半导体装置的制造方法，其特征在于，所述第1基板是SOI晶片。
16.如权利要求13所述的半导体装置的制造方法，其特征在于，所述第1基板是SOI晶片。
17.如权利要求16所述的半导体装置的制造方法，其特征在于，所述减薄步骤将所述SOI晶片所包含的BOX氧化膜作为蚀刻停止层。
18.如权利要求10所述的半导体装置的制造方法，其特征在于，所述第2基板是SOI晶片。
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