JP2003347522A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JP2003347522A JP2003347522A JP2002151301A JP2002151301A JP2003347522A JP 2003347522 A JP2003347522 A JP 2003347522A JP 2002151301 A JP2002151301 A JP 2002151301A JP 2002151301 A JP2002151301 A JP 2002151301A JP 2003347522 A JP2003347522 A JP 2003347522A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- semiconductor
- semiconductor substrate
- soi
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＳＯＩ基板の反りを抑制して半導体装置の製
造歩留まりを向上する。 【解決手段】 第１半導体基板３および第２半導体基板
４を結晶方位が互いにずれるように貼り合わせることに
よりベース基板５を形成する。それから、表面に酸化シ
リコン膜が形成されたボンド基板をベース基板５に貼り
合わせる。そして、ベース基板５上に酸化シリコン膜お
よびボンド基板の一部が残存するようにボンド基板を研
磨する。これにより、ベース基板５上にＢＯＸ層１１お
よびＳＯＩ層１２が形成されたＳＯＩ基板１０が製造さ
れる。その後、ＳＯＩ基板１０に半導体素子を形成して
半導体装置が製造される。
造歩留まりを向上する。 【解決手段】 第１半導体基板３および第２半導体基板
４を結晶方位が互いにずれるように貼り合わせることに
よりベース基板５を形成する。それから、表面に酸化シ
リコン膜が形成されたボンド基板をベース基板５に貼り
合わせる。そして、ベース基板５上に酸化シリコン膜お
よびボンド基板の一部が残存するようにボンド基板を研
磨する。これにより、ベース基板５上にＢＯＸ層１１お
よびＳＯＩ層１２が形成されたＳＯＩ基板１０が製造さ
れる。その後、ＳＯＩ基板１０に半導体素子を形成して
半導体装置が製造される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、ＳＯＩ（Silicon OnInsula
tor）基板を用いた半導体装置の製造に適用して有効な
技術に関する。
その製造技術に関し、特に、ＳＯＩ（Silicon OnInsula
tor）基板を用いた半導体装置の製造に適用して有効な
技術に関する。
【０００２】
【従来の技術】単結晶シリコン（Ｓｉ）からなる基板に
絶縁層を挟んでシリコン活性層を形成し、この活性層の
主面にＭＩＳＦＥＴ(Metal Insulator Semiconductor F
ield Effect Transistor)などの半導体素子を形成する
ＳＯＩ技術は、完全な素子分離が可能であることから、 （１）単結晶シリコン基板に半導体素子を形成する場合
に比べて接合容量を低減でき、ＬＳＩの動作速度の向上
が可能となる。 （２）相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）のラッチ
アップを解消することができる。 （３）α線による電子−正孔対の発生が薄い活性層に限
られるので、ソフトエラー耐性が高く、メモリＬＳＩの
信頼性を向上できる。などの利点を備えている。
絶縁層を挟んでシリコン活性層を形成し、この活性層の
主面にＭＩＳＦＥＴ(Metal Insulator Semiconductor F
ield Effect Transistor)などの半導体素子を形成する
ＳＯＩ技術は、完全な素子分離が可能であることから、 （１）単結晶シリコン基板に半導体素子を形成する場合
に比べて接合容量を低減でき、ＬＳＩの動作速度の向上
が可能となる。 （２）相補型ＭＩＳＦＥＴ（ＣＭＯＳＦＥＴ）のラッチ
アップを解消することができる。 （３）α線による電子−正孔対の発生が薄い活性層に限
られるので、ソフトエラー耐性が高く、メモリＬＳＩの
信頼性を向上できる。などの利点を備えている。
【０００３】ＳＯＩ基板の製造方法には、たとえば、１
９９７年６月１日、株式会社工業調査会発行、「電子材
料６月号」、ｐ２２〜ｐ３３に記載されているように、
酸化膜を挟んで２枚のシリコン基板を熱処理によって接
合する「貼り合わせ法」や、水素イオン注入によりシリ
コン層を剥離して薄膜ＳＯＩを形成する「スマートカッ
ト法」などがある。
９９７年６月１日、株式会社工業調査会発行、「電子材
料６月号」、ｐ２２〜ｐ３３に記載されているように、
酸化膜を挟んで２枚のシリコン基板を熱処理によって接
合する「貼り合わせ法」や、水素イオン注入によりシリ
コン層を剥離して薄膜ＳＯＩを形成する「スマートカッ
ト法」などがある。
【０００４】
【発明が解決しようとする課題】近年、半導体装置の製
造に使用される半導体基板（ウエハ）の径は大きくなっ
てきており、ＳＯＩ基板（ＳＯＩウエハ）も大口径化が
要求されてきている。ウエハの径が大きくなると、ウエ
ハの反りの影響が大きくなる。ウエハの反りが大きい
と、例えば半導体装置の製造工程中にウエハに結晶欠陥
が発生するなどして、半導体装置の製造歩留まりが低下
し、製造コストが増大する。このため、ウエハの反りを
抑制する技術は、一般的な半導体基板はもちろん、ＳＯ
Ｉ基板においても益々重要となってきている。
造に使用される半導体基板（ウエハ）の径は大きくなっ
てきており、ＳＯＩ基板（ＳＯＩウエハ）も大口径化が
要求されてきている。ウエハの径が大きくなると、ウエ
ハの反りの影響が大きくなる。ウエハの反りが大きい
と、例えば半導体装置の製造工程中にウエハに結晶欠陥
が発生するなどして、半導体装置の製造歩留まりが低下
し、製造コストが増大する。このため、ウエハの反りを
抑制する技術は、一般的な半導体基板はもちろん、ＳＯ
Ｉ基板においても益々重要となってきている。
【０００５】本発明の目的は、ＳＯＩ基板の反りを抑制
できる技術を提供することにある。
できる技術を提供することにある。
【０００６】本発明の他の目的は、半導体装置の製造歩
留まりを向上し、製造コストを低減できる技術を提供す
ることにある。
留まりを向上し、製造コストを低減できる技術を提供す
ることにある。
【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００９】すなわち、本発明は、複数の半導体基板を
結晶方位をずらして貼り合わせるものである。
結晶方位をずらして貼り合わせるものである。
【００１０】また、本発明は、異なる特性を有する複数
の半導体基板を貼り合わせてＳＯＩ基板のベース基板と
するものである。
の半導体基板を貼り合わせてＳＯＩ基板のベース基板と
するものである。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。
【００１２】（実施の形態１）まず、本発明者らによっ
て検討された、熱処理工程時の応力などによって生じる
シリコンウエハ（シリコン基板）の反りについて説明す
る。
て検討された、熱処理工程時の応力などによって生じる
シリコンウエハ（シリコン基板）の反りについて説明す
る。
【００１３】図１は、初期状態（製造された直後）のシ
リコンウエハを概念的に示す斜視図である。理解を簡単
にするために、シリコンウエハの厚みに関しては図示を
省略している。
リコンウエハを概念的に示す斜視図である。理解を簡単
にするために、シリコンウエハの厚みに関しては図示を
省略している。
【００１４】図１に示されるウエハ１、ここではシリコ
ンウエハ１は、その主面が結晶の（１００）面に対応し
ている。ウエハ１は、＜１００＞等価方位（（１００）
面を有するシリコンウエハでは、図１に示されるＡ、Ａ
´、ＢおよびＢ´の４つの等価方位がある）において、
熱処理工程時に受ける応力によって転位と呼ばれる結晶
欠陥が発生しやすい。このため、ウエハ１は、＜１００
＞等価方位、すなわち図１のＡ、Ａ´、ＢおよびＢ´の
方位で、反りが大きくなる傾向にある。図１において
は、ウエハ１における反りが発生しやすい領域２を斜線
で示してある。また、ウエハ１は、＜１１０＞方位にオ
リエンテーションフラット１ａが形成されているが、オ
リエンテーションフラットの代わりにノッチを使用した
場合においても考え方は同様であることはもちろんであ
る。
ンウエハ１は、その主面が結晶の（１００）面に対応し
ている。ウエハ１は、＜１００＞等価方位（（１００）
面を有するシリコンウエハでは、図１に示されるＡ、Ａ
´、ＢおよびＢ´の４つの等価方位がある）において、
熱処理工程時に受ける応力によって転位と呼ばれる結晶
欠陥が発生しやすい。このため、ウエハ１は、＜１００
＞等価方位、すなわち図１のＡ、Ａ´、ＢおよびＢ´の
方位で、反りが大きくなる傾向にある。図１において
は、ウエハ１における反りが発生しやすい領域２を斜線
で示してある。また、ウエハ１は、＜１１０＞方位にオ
リエンテーションフラット１ａが形成されているが、オ
リエンテーションフラットの代わりにノッチを使用した
場合においても考え方は同様であることはもちろんであ
る。
【００１５】図２は、図１のシリコンウエハが熱処理工
程時の応力などによって反った状態を概念的に示す斜視
図である。理解を簡単にするために、図２では、シリコ
ンウエハの厚みに関しては図示を省略し、反りの程度は
誇張して描かれている。
程時の応力などによって反った状態を概念的に示す斜視
図である。理解を簡単にするために、図２では、シリコ
ンウエハの厚みに関しては図示を省略し、反りの程度は
誇張して描かれている。
【００１６】図２では、ウエハ１は、ＡおよびＡ´では
上方に、ＢおよびＢ´では下方に反った状態が例示され
ているが、シリコンウエハでは、このような鞍型の反り
が発生しやすい。なお、シリコンウエハの反りの方向が
図２と逆になる場合もある。
上方に、ＢおよびＢ´では下方に反った状態が例示され
ているが、シリコンウエハでは、このような鞍型の反り
が発生しやすい。なお、シリコンウエハの反りの方向が
図２と逆になる場合もある。
【００１７】シリコンウエハの反りの発生要因として
は、熱処理条件の選択の他に、シリコンウエハの結晶特
性（シリコンウエハ中の酸素濃度や酸素析出密度など）
も重要な要因であり、更にウエハの直径も影響するた
め、ウエハの大口径化、高酸素析出化、ＲＴＡ（Rapid
Thermal Annealing）プロセスなどの急速急冷熱処理化
の前工程プロセスにおいては、ウエハの反りの防止が重
要な課題となる。
は、熱処理条件の選択の他に、シリコンウエハの結晶特
性（シリコンウエハ中の酸素濃度や酸素析出密度など）
も重要な要因であり、更にウエハの直径も影響するた
め、ウエハの大口径化、高酸素析出化、ＲＴＡ（Rapid
Thermal Annealing）プロセスなどの急速急冷熱処理化
の前工程プロセスにおいては、ウエハの反りの防止が重
要な課題となる。
【００１８】本実施の形態の半導体装置を製造する際に
用いられるＳＯＩ基板およびその製造方法を図面を参照
して説明する。図３〜９は、本実施の形態のＳＯＩ基板
の製造方法を示す平面図もしくは断面図である。
用いられるＳＯＩ基板およびその製造方法を図面を参照
して説明する。図３〜９は、本実施の形態のＳＯＩ基板
の製造方法を示す平面図もしくは断面図である。
【００１９】まず、図３および図４の平面図と図５の断
面図に示すように、例えば単結晶シリコンからなる２枚
の半導体基板（ウエハ）、すなわち第１半導体基板（ウ
エハ）３および第２半導体基板（ウエハ）４を準備す
る。第１半導体基板３および第２半導体基板４は、その
主面が例えば結晶の（１００）面に対応している。
面図に示すように、例えば単結晶シリコンからなる２枚
の半導体基板（ウエハ）、すなわち第１半導体基板（ウ
エハ）３および第２半導体基板（ウエハ）４を準備す
る。第１半導体基板３および第２半導体基板４は、その
主面が例えば結晶の（１００）面に対応している。
【００２０】図３および図４に示されるように、第１半
導体基板３および第２半導体基板４には、それぞれ、例
えばオリエンテーションフラットのような基板の面方位
合わせのための目印が設けられている。第１半導体基板
３では、＜１１０＞方位にオリエンテーションフラット
３ａが形成され、第２半導体基板４では、＜１００＞方
位にオリエンテーションフラット４ａが形成されてい
る。なお、本実施の形態においては、第１半導体基板３
および第２半導体基板４にオリエンテーションフラット
が形成されている場合について例示したが、オリエンテ
ーションフラットの代わりに他の目印、例えばノッチが
形成されていてもよい。
導体基板３および第２半導体基板４には、それぞれ、例
えばオリエンテーションフラットのような基板の面方位
合わせのための目印が設けられている。第１半導体基板
３では、＜１１０＞方位にオリエンテーションフラット
３ａが形成され、第２半導体基板４では、＜１００＞方
位にオリエンテーションフラット４ａが形成されてい
る。なお、本実施の形態においては、第１半導体基板３
および第２半導体基板４にオリエンテーションフラット
が形成されている場合について例示したが、オリエンテ
ーションフラットの代わりに他の目印、例えばノッチが
形成されていてもよい。
【００２１】次に、必要に応じて洗浄を行った後、図６
に示されるように、第１半導体基板３に形成されたオリ
エンテーションフラット３ａと第２半導体基板４に形成
されたオリエンテーションフラット４ａとが重なるよう
に第１半導体基板３と第２半導体基板４とを貼り合わせ
る。すなわち、第１半導体基板３の＜１１０＞方位と第
２半導体基板４の＜１００＞方位とが重なるように第１
半導体基板３と第２半導体基板４とが貼り合わされる。
シリコン単結晶の＜１１０＞方位と＜１００＞方位とは
４５°ずれているので、貼り合わされた第１半導体基板
３と第２半導体基板４の結晶方位は互いに４５°ずれる
（４５°回転している）ことになる。
に示されるように、第１半導体基板３に形成されたオリ
エンテーションフラット３ａと第２半導体基板４に形成
されたオリエンテーションフラット４ａとが重なるよう
に第１半導体基板３と第２半導体基板４とを貼り合わせ
る。すなわち、第１半導体基板３の＜１１０＞方位と第
２半導体基板４の＜１００＞方位とが重なるように第１
半導体基板３と第２半導体基板４とが貼り合わされる。
シリコン単結晶の＜１１０＞方位と＜１００＞方位とは
４５°ずれているので、貼り合わされた第１半導体基板
３と第２半導体基板４の結晶方位は互いに４５°ずれる
（４５°回転している）ことになる。
【００２２】次に、アニール処理を行い、第１半導体基
板３と第２半導体基板４との接着または結合をより強固
なものにする。このようにして貼り合わされた第１半導
体基板３および第２半導体基板４を、ＳＯＩ基板を形成
するためのベース基板（またはハンドル基板あるいは支
持基板）５として用いる。必要に応じて、ベース基板５
の周辺部または外周部を、除去、研磨または面取りして
もよい。また、ベース基板５の厚みが厚すぎる場合は、
ベース基板５の第１半導体基板３または第２半導体基板
４あるいはその両方を所定の量だけ研磨することによっ
て、薄くすることもできる。また、第１半導体基板３と
第２半導体基板４の貼り合わせ前の厚みを、研磨などに
よって薄くすることにより、ベース基板５を薄くするこ
ともできる。また、アニール処理によってベース基板５
の表面に酸化シリコン膜が形成された場合は、例えば、
後述するボンド基板６を貼り合わせる面などを研磨する
などしてベース基板５上の酸化シリコン膜を除去するこ
ともできる。
板３と第２半導体基板４との接着または結合をより強固
なものにする。このようにして貼り合わされた第１半導
体基板３および第２半導体基板４を、ＳＯＩ基板を形成
するためのベース基板（またはハンドル基板あるいは支
持基板）５として用いる。必要に応じて、ベース基板５
の周辺部または外周部を、除去、研磨または面取りして
もよい。また、ベース基板５の厚みが厚すぎる場合は、
ベース基板５の第１半導体基板３または第２半導体基板
４あるいはその両方を所定の量だけ研磨することによっ
て、薄くすることもできる。また、第１半導体基板３と
第２半導体基板４の貼り合わせ前の厚みを、研磨などに
よって薄くすることにより、ベース基板５を薄くするこ
ともできる。また、アニール処理によってベース基板５
の表面に酸化シリコン膜が形成された場合は、例えば、
後述するボンド基板６を貼り合わせる面などを研磨する
などしてベース基板５上の酸化シリコン膜を除去するこ
ともできる。
【００２３】次に、図７に示されるように、ＳＯＩ基板
を形成するためのボンド基板として、例えば単結晶シリ
コンからなる半導体基板（ウエハ）６を準備する。半導
体基板６すなわちボンド基板６に形成されたオリエンテ
ーションフラット（図示せず）は、シリコン単結晶の任
意の方位に形成することができるが、例えば第１半導体
基板３と同様に＜１１０＞方位にオリエンテーションフ
ラットが形成されている。
を形成するためのボンド基板として、例えば単結晶シリ
コンからなる半導体基板（ウエハ）６を準備する。半導
体基板６すなわちボンド基板６に形成されたオリエンテ
ーションフラット（図示せず）は、シリコン単結晶の任
意の方位に形成することができるが、例えば第１半導体
基板３と同様に＜１１０＞方位にオリエンテーションフ
ラットが形成されている。
【００２４】次に、ボンド基板６の表面に、例えば約
０．１〜２μｍの厚みを有する絶縁膜、ここでは酸化シ
リコン膜７を、例えば熱酸化法によって形成する。
０．１〜２μｍの厚みを有する絶縁膜、ここでは酸化シ
リコン膜７を、例えば熱酸化法によって形成する。
【００２５】次に、必要に応じて洗浄を行った後、図８
に示されるように、貼り合わされた第１半導体基板３お
よび第２半導体基板４からなるベース基板５のオリエン
テーションフラット（すなわちオリエンテーションフラ
ット３ａおよび４ａ）とボンド基板６のオリエンテーシ
ョンフラットとが重なるようにベース基板５とボンド基
板６とを貼り合わせる。図８では、ベース基板５の第１
半導体基板３上に、ボンド基板６が貼り合わされてい
る。しかしながら、ベース基板５の第２半導体基板４上
にボンド基板６を貼り合わせることもできる。
に示されるように、貼り合わされた第１半導体基板３お
よび第２半導体基板４からなるベース基板５のオリエン
テーションフラット（すなわちオリエンテーションフラ
ット３ａおよび４ａ）とボンド基板６のオリエンテーシ
ョンフラットとが重なるようにベース基板５とボンド基
板６とを貼り合わせる。図８では、ベース基板５の第１
半導体基板３上に、ボンド基板６が貼り合わされてい
る。しかしながら、ベース基板５の第２半導体基板４上
にボンド基板６を貼り合わせることもできる。
【００２６】次に、アニール処理によりベース基板５と
ボンド基板６との接着または結合をより強固なものにす
る。
ボンド基板６との接着または結合をより強固なものにす
る。
【００２７】次に、貼り合わされたベース基板５および
ボンド基板６の周辺部または外周部を、必要に応じて除
去、研磨または面取りする。
ボンド基板６の周辺部または外周部を、必要に応じて除
去、研磨または面取りする。
【００２８】次に、例えば平面研削盤を用いてボンド基
板６を研削した後、ボンド基板６を鏡面研磨する。これ
により、ベース基板５上にＢＯＸ（Buried Oxide）層１
１およびＳＯＩ（Silicon On Insulator）層１２が形成
された本実施の形態のＳＯＩ基板１０を得ることができ
る。このとき、ボンド基板６が含んでいた酸化シリコン
膜７および単結晶シリコン部分が、それぞれＳＯＩ基板
１０の絶縁層、ここではＢＯＸ層１１、および活性層と
しての半導体層、ここではＳＯＩ層１２、になる。上記
研磨工程により、ＳＯＩ層１２は所望の厚さに形成する
ことができ、例えば約１〜１０μｍとすることができ
る。また、アニール処理によってベース基板５の裏面
（ボンド基板６を貼り合わせる面と逆側の面）に酸化シ
リコン膜が形成された場合は、ベース基板５の裏面側も
研磨するなどしてベース基板５の裏面上の酸化シリコン
膜を除去することもできる。
板６を研削した後、ボンド基板６を鏡面研磨する。これ
により、ベース基板５上にＢＯＸ（Buried Oxide）層１
１およびＳＯＩ（Silicon On Insulator）層１２が形成
された本実施の形態のＳＯＩ基板１０を得ることができ
る。このとき、ボンド基板６が含んでいた酸化シリコン
膜７および単結晶シリコン部分が、それぞれＳＯＩ基板
１０の絶縁層、ここではＢＯＸ層１１、および活性層と
しての半導体層、ここではＳＯＩ層１２、になる。上記
研磨工程により、ＳＯＩ層１２は所望の厚さに形成する
ことができ、例えば約１〜１０μｍとすることができ
る。また、アニール処理によってベース基板５の裏面
（ボンド基板６を貼り合わせる面と逆側の面）に酸化シ
リコン膜が形成された場合は、ベース基板５の裏面側も
研磨するなどしてベース基板５の裏面上の酸化シリコン
膜を除去することもできる。
【００２９】上記のように、熱処理などにより発生する
半導体基板またはウエハの反りは、結晶の面方位に強く
依存しており、面内で特定の方位に集中して反りが発生
する傾向にある。本実施の形態では、２枚の半導体基
板、すなわち第１半導体基板３と第２半導体基板４を、
結晶方位をずらして貼り合わせる。例えば、第１半導体
基板３と第２半導体基板４を結晶方位が４５°ずれた
（回転した）状態で貼り合わせたものを、ＳＯＩ基板１
０のベース基板５として用いる。このため、第１半導体
基板３と第２半導体基板４の反りやすい方向（＜１００
＞等価方位）が互いにずれた状態で貼り合わされること
になる。従って、形成されたベース基板５では、第１半
導体基板３と第２半導体基板４の反りが緩和されて強度
が増大し、反りの発生が抑制される。これにより、反り
が生じにくく、熱処理時の応力に対して強い耐性を有す
るＳＯＩ基板１０を形成することが可能となる。大口径
のＳＯＩ基板に対して特に効果が大きい。
半導体基板またはウエハの反りは、結晶の面方位に強く
依存しており、面内で特定の方位に集中して反りが発生
する傾向にある。本実施の形態では、２枚の半導体基
板、すなわち第１半導体基板３と第２半導体基板４を、
結晶方位をずらして貼り合わせる。例えば、第１半導体
基板３と第２半導体基板４を結晶方位が４５°ずれた
（回転した）状態で貼り合わせたものを、ＳＯＩ基板１
０のベース基板５として用いる。このため、第１半導体
基板３と第２半導体基板４の反りやすい方向（＜１００
＞等価方位）が互いにずれた状態で貼り合わされること
になる。従って、形成されたベース基板５では、第１半
導体基板３と第２半導体基板４の反りが緩和されて強度
が増大し、反りの発生が抑制される。これにより、反り
が生じにくく、熱処理時の応力に対して強い耐性を有す
るＳＯＩ基板１０を形成することが可能となる。大口径
のＳＯＩ基板に対して特に効果が大きい。
【００３０】上記のようにして製造したＳＯＩ基板１０
を用いて本実施の形態の半導体装置が製造される。すな
わち、ＳＯＩ基板１０（のＳＯＩ層１２）に例えばＣＭ
ＩＳＦＥＴ（Complementary Metal Insulator Semicond
uctor Field Effect Transistor）などの種々の半導体
素子が形成されて本実施の形態の半導体装置が製造され
る。本実施の形態の半導体装置は、例えば、高周波動作
を行う素子を有し、高速な動作速度を要求されるもので
あり、例えばＣＭＯＳロジックＬＳＩを例示することが
できる。このＣＭＯＳロジックＬＳＩの製造方法につい
て図１０〜図１３の要部断面図を用いて説明する。
を用いて本実施の形態の半導体装置が製造される。すな
わち、ＳＯＩ基板１０（のＳＯＩ層１２）に例えばＣＭ
ＩＳＦＥＴ（Complementary Metal Insulator Semicond
uctor Field Effect Transistor）などの種々の半導体
素子が形成されて本実施の形態の半導体装置が製造され
る。本実施の形態の半導体装置は、例えば、高周波動作
を行う素子を有し、高速な動作速度を要求されるもので
あり、例えばＣＭＯＳロジックＬＳＩを例示することが
できる。このＣＭＯＳロジックＬＳＩの製造方法につい
て図１０〜図１３の要部断面図を用いて説明する。
【００３１】まず、図１０に示すように、ＳＯＩ基板１
０の主面に素子分離溝２１を形成する。この素子分離溝
２１は、ＳＯＩ層１２をエッチングして形成した溝に酸
化シリコンなどの絶縁膜を埋め込むことによって形成す
ることができる。
０の主面に素子分離溝２１を形成する。この素子分離溝
２１は、ＳＯＩ層１２をエッチングして形成した溝に酸
化シリコンなどの絶縁膜を埋め込むことによって形成す
ることができる。
【００３２】続いて、ＳＯＩ基板１の主面に、ＢＯＸ層
１１に達するＵ型溝を形成し、その後、たとえば酸化シ
リコン膜を堆積した後、ＣＭＰ法等を用いて余分な酸化
シリコン膜を除去し、Ｕ型溝に酸化シリコン膜を埋め込
むことにより、素子分離領域２２を形成する。
１１に達するＵ型溝を形成し、その後、たとえば酸化シ
リコン膜を堆積した後、ＣＭＰ法等を用いて余分な酸化
シリコン膜を除去し、Ｕ型溝に酸化シリコン膜を埋め込
むことにより、素子分離領域２２を形成する。
【００３３】次に、ｐ型ウェル２３およびｎ型ウェル２
４を形成する。ｐ型ウェル２３は、ＳＯＩ層１２の一部
に例えばホウ素（Ｂ）をイオン注入することによって形
成し、ｎ型ウェル２４はＳＯＩ層１２の他の一部に例え
ばリン（Ｐ）をイオン注入することによって形成するこ
とができる。
４を形成する。ｐ型ウェル２３は、ＳＯＩ層１２の一部
に例えばホウ素（Ｂ）をイオン注入することによって形
成し、ｎ型ウェル２４はＳＯＩ層１２の他の一部に例え
ばリン（Ｐ）をイオン注入することによって形成するこ
とができる。
【００３４】次に、図１１に示すように、ＳＯＩ基板１
０を熱処理することによって、ｐ型ウェル２３およびｎ
型ウェル２４の表面にゲート酸化膜２５を形成した後、
そのゲート酸化膜２５の上部にゲート電極２６を形成す
る。ゲート電極２６は、例えば、リンをドープした低抵
抗多結晶シリコン膜、窒化タングステン（ＷＮ）膜、お
よびタングステン（Ｗ）膜を順に積層した３層の導電性
膜によって構成することができる。続いて、ｐ型ウェル
２３に例えばリンまたはヒ素（Ａｓ）をイオン注入する
ことよってｎ型半導体領域（ソース、ドレイン）２７を
形成し、ｎ型ウェル２４に例えばホウ素をイオン注入す
ることによってｐ型半導体領域（ソース、ドレイン）２
８を形成する。ここまでの工程によって、ｐ型ウェル２
３にｎチャネル型ＭＩＳＦＥＴ２９が形成され、ｎ型ウ
ェル２４にｐチャネル型ＭＩＳＦＥＴ３０が形成され
る。
０を熱処理することによって、ｐ型ウェル２３およびｎ
型ウェル２４の表面にゲート酸化膜２５を形成した後、
そのゲート酸化膜２５の上部にゲート電極２６を形成す
る。ゲート電極２６は、例えば、リンをドープした低抵
抗多結晶シリコン膜、窒化タングステン（ＷＮ）膜、お
よびタングステン（Ｗ）膜を順に積層した３層の導電性
膜によって構成することができる。続いて、ｐ型ウェル
２３に例えばリンまたはヒ素（Ａｓ）をイオン注入する
ことよってｎ型半導体領域（ソース、ドレイン）２７を
形成し、ｎ型ウェル２４に例えばホウ素をイオン注入す
ることによってｐ型半導体領域（ソース、ドレイン）２
８を形成する。ここまでの工程によって、ｐ型ウェル２
３にｎチャネル型ＭＩＳＦＥＴ２９が形成され、ｎ型ウ
ェル２４にｐチャネル型ＭＩＳＦＥＴ３０が形成され
る。
【００３５】次に、図１２に示すように、ｎチャネル型
ＭＩＳＦＥＴ２９およびｐチャネル型ＭＩＳＦＥＴ３０
の上部に層間絶縁膜３１を形成する。層間絶縁膜３１
は、たとえば酸化シリコン膜をＣＶＤ法にて堆積するこ
とによって形成することができる。それから、層間絶縁
膜３１上に形成したフォトレジストパターンをマスクに
して層間絶縁膜３１をドライエッチングすることによ
り、ｎ型半導体領域（ソース、ドレイン）２７およびｐ
型半導体領域（ソース、ドレイン）２８の上部にコンタ
クトホールまたはスルーホール３２を形成する。その
後、層間絶縁膜３１の上部に第１層配線３３を形成す
る。第１層配線３３は、例えばスルーホール３２を埋め
るように層間絶縁膜３１の上部にスパッタリング法にて
タングステンまたはアルミニウム（Ａｌ）合金などのメ
タル膜を堆積した後、フォトレジストパターンをエッチ
ングマスクにしたドライエッチングでこのメタル膜をパ
ターニングすることによって形成することができる。ま
た、スルーホール３２を埋める導電性のプラグを形成し
た後、プラグに電気的に接続する第１層配線３３を層間
絶縁膜３１の上部に形成してもよい。
ＭＩＳＦＥＴ２９およびｐチャネル型ＭＩＳＦＥＴ３０
の上部に層間絶縁膜３１を形成する。層間絶縁膜３１
は、たとえば酸化シリコン膜をＣＶＤ法にて堆積するこ
とによって形成することができる。それから、層間絶縁
膜３１上に形成したフォトレジストパターンをマスクに
して層間絶縁膜３１をドライエッチングすることによ
り、ｎ型半導体領域（ソース、ドレイン）２７およびｐ
型半導体領域（ソース、ドレイン）２８の上部にコンタ
クトホールまたはスルーホール３２を形成する。その
後、層間絶縁膜３１の上部に第１層配線３３を形成す
る。第１層配線３３は、例えばスルーホール３２を埋め
るように層間絶縁膜３１の上部にスパッタリング法にて
タングステンまたはアルミニウム（Ａｌ）合金などのメ
タル膜を堆積した後、フォトレジストパターンをエッチ
ングマスクにしたドライエッチングでこのメタル膜をパ
ターニングすることによって形成することができる。ま
た、スルーホール３２を埋める導電性のプラグを形成し
た後、プラグに電気的に接続する第１層配線３３を層間
絶縁膜３１の上部に形成してもよい。
【００３６】続いて、上記図１２に示した工程を複数回
繰り返すことによって、層間絶縁膜３４、スルーホール
３５、第２層配線３６、層間絶縁膜３７、スルーホール
３８および第３層配線３９を順次形成して、図１３に示
されるような本実施の形態の半導体装置、ここではＣＭ
ＯＳロジックＬＳＩが製造される。なお、本実施の形態
のＣＭＯＳロジックＬＳＩにおいては、３層の配線層を
有する場合について説明したが、配線層の数は３層に限
定されない。
繰り返すことによって、層間絶縁膜３４、スルーホール
３５、第２層配線３６、層間絶縁膜３７、スルーホール
３８および第３層配線３９を順次形成して、図１３に示
されるような本実施の形態の半導体装置、ここではＣＭ
ＯＳロジックＬＳＩが製造される。なお、本実施の形態
のＣＭＯＳロジックＬＳＩにおいては、３層の配線層を
有する場合について説明したが、配線層の数は３層に限
定されない。
【００３７】本実施の形態によれば、上記のようにＳＯ
Ｉ基板１０の反りの発生を抑制できるので、ＳＯＩ基板
１０を用いて半導体装置を製造する際のＳＯＩ基板１０
の反りに起因する不具合、例えばＳＯＩ基板１０におけ
る結晶欠陥の発生などを防止することができる。また、
ＳＯＩ基板１０の反りを抑制することにより、フォトリ
ソグラフィ工程の精度を向上することもできる。このた
め、半導体装置の製造歩留まりを向上することができ
る。従って、半導体装置の製造コストを低減できる。
Ｉ基板１０の反りの発生を抑制できるので、ＳＯＩ基板
１０を用いて半導体装置を製造する際のＳＯＩ基板１０
の反りに起因する不具合、例えばＳＯＩ基板１０におけ
る結晶欠陥の発生などを防止することができる。また、
ＳＯＩ基板１０の反りを抑制することにより、フォトリ
ソグラフィ工程の精度を向上することもできる。このた
め、半導体装置の製造歩留まりを向上することができ
る。従って、半導体装置の製造コストを低減できる。
【００３８】また、本実施の形態では、結晶方位が４５
°ずれた状態で２枚の半導体基板を貼り合わせることに
より、ＳＯＩ基板１０のベース基板５を形成した。２枚
の半導体基板の結晶方位のずれが４５°であれば、半導
体基板の反りをより効果的に緩和できる。しかしなが
ら、結晶方位をずらす角度は４５°以外であってもよ
く、２枚の半導体基板の結晶方位をずらすことで、半導
体基板の反りを抑制できる。
°ずれた状態で２枚の半導体基板を貼り合わせることに
より、ＳＯＩ基板１０のベース基板５を形成した。２枚
の半導体基板の結晶方位のずれが４５°であれば、半導
体基板の反りをより効果的に緩和できる。しかしなが
ら、結晶方位をずらす角度は４５°以外であってもよ
く、２枚の半導体基板の結晶方位をずらすことで、半導
体基板の反りを抑制できる。
【００３９】また、本実施の形態では、２枚の半導体基
板を貼り合わせることにより、ＳＯＩ基板１０のベース
基板５を形成したが、３枚以上の半導体基板を貼り合わ
せることにより、ＳＯＩ基板１０のベース基板５を形成
することもできる。この場合、全半導体基板の結晶方位
を互いにずらして貼り合わせることが好ましいが、全半
導体基板のうちの少なくとも２枚の半導体基板の結晶方
位が互いにずれた状態で貼り合わせればよい。
板を貼り合わせることにより、ＳＯＩ基板１０のベース
基板５を形成したが、３枚以上の半導体基板を貼り合わ
せることにより、ＳＯＩ基板１０のベース基板５を形成
することもできる。この場合、全半導体基板の結晶方位
を互いにずらして貼り合わせることが好ましいが、全半
導体基板のうちの少なくとも２枚の半導体基板の結晶方
位が互いにずれた状態で貼り合わせればよい。
【００４０】また、本実施の形態では、複数の半導体基
板を結晶方位をずらして貼り合わせたものを、ＳＯＩ基
板１０のベース基板５として用いたが、通常の単結晶シ
リコンのバルクウエハと同様に用いることもできる。例
えば、複数の半導体基板を結晶方位をずらして貼り合わ
せたもの（ベース基板５に対応）にＢＯＸ層１１および
ＳＯＩ層１２を形成することなく半導体素子を形成して
半導体装置を製造することもできる。
板を結晶方位をずらして貼り合わせたものを、ＳＯＩ基
板１０のベース基板５として用いたが、通常の単結晶シ
リコンのバルクウエハと同様に用いることもできる。例
えば、複数の半導体基板を結晶方位をずらして貼り合わ
せたもの（ベース基板５に対応）にＢＯＸ層１１および
ＳＯＩ層１２を形成することなく半導体素子を形成して
半導体装置を製造することもできる。
【００４１】（実施の形態２）図１４は、本発明の他の
実施の形態の半導体装置を製造する際に用いられるＳＯ
Ｉ基板を概念的に示す断面図である。
実施の形態の半導体装置を製造する際に用いられるＳＯ
Ｉ基板を概念的に示す断面図である。
【００４２】本実施の形態では、上記実施の形態１と同
様に、例えば単結晶シリコンからなる第１半導体基板４
１と第２半導体基板４２とを貼り合わせることにより、
ＳＯＩ基板４０のベース基板４３が形成されている。貼
り合わされた第１半導体基板４１と第２半導体基板４２
の結晶方位は、同じであっても、あるいは上記実施の形
態１と同様ずれていてもよい。ベース基板４３上には、
ＢＯＸ層４４およびＳＯＩ層４５が形成されている。
様に、例えば単結晶シリコンからなる第１半導体基板４
１と第２半導体基板４２とを貼り合わせることにより、
ＳＯＩ基板４０のベース基板４３が形成されている。貼
り合わされた第１半導体基板４１と第２半導体基板４２
の結晶方位は、同じであっても、あるいは上記実施の形
態１と同様ずれていてもよい。ベース基板４３上には、
ＢＯＸ層４４およびＳＯＩ層４５が形成されている。
【００４３】本発明者らの研究によれば、半導体基板の
シリコン結晶中に微量に存在（固溶）する酸素（格子間
酸素：interstitial oxygen）は、デバイス形成工程中
の熱処理プロセスにおいて、ＳｉＯ2またはＳｉＯXとし
て析出する。このガラス質のＳｉＯXの析出物はそれ自
身体積が膨張するため、シリコン結晶格子に欠陥が発生
する。そのような欠陥は強いＩＧ（Intrinsic Getterin
g）効果をもたらす一方、半導体基板の反りを誘発す
る。このため、ＩＧ効果（能力）を高めるために酸素析
出を増加させた（高い酸素析出濃度の）半導体基板は熱
処理時の反りが大きくなる傾向にある。従って、大口径
プロセスの半導体基板において高いＩＧ効果と反りの抑
制とを両立することは容易ではない。なお、上記研究に
ついては、例えば本発明者らによるJpn.J.Appl.Phys. V
ol.32(1993) pp.758-759 Part 1, No.2がある。
シリコン結晶中に微量に存在（固溶）する酸素（格子間
酸素：interstitial oxygen）は、デバイス形成工程中
の熱処理プロセスにおいて、ＳｉＯ2またはＳｉＯXとし
て析出する。このガラス質のＳｉＯXの析出物はそれ自
身体積が膨張するため、シリコン結晶格子に欠陥が発生
する。そのような欠陥は強いＩＧ（Intrinsic Getterin
g）効果をもたらす一方、半導体基板の反りを誘発す
る。このため、ＩＧ効果（能力）を高めるために酸素析
出を増加させた（高い酸素析出濃度の）半導体基板は熱
処理時の反りが大きくなる傾向にある。従って、大口径
プロセスの半導体基板において高いＩＧ効果と反りの抑
制とを両立することは容易ではない。なお、上記研究に
ついては、例えば本発明者らによるJpn.J.Appl.Phys. V
ol.32(1993) pp.758-759 Part 1, No.2がある。
【００４４】本実施の形態では、第１半導体基板４１
は、高いＩＧ効果を有する半導体基板である。従って、
第１半導体基板４１は、酸素濃度が比較的大きい。ある
いは、第１半導体基板４１は、デバイスの形成工程（熱
処理プロセス）で酸素（あるいはＳｉＯ2またはＳｉ
ＯX）の析出速度または濃度が比較的大きい。第１半導
体基板４１は、例えばＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）
法により形成することができる。
は、高いＩＧ効果を有する半導体基板である。従って、
第１半導体基板４１は、酸素濃度が比較的大きい。ある
いは、第１半導体基板４１は、デバイスの形成工程（熱
処理プロセス）で酸素（あるいはＳｉＯ2またはＳｉ
ＯX）の析出速度または濃度が比較的大きい。第１半導
体基板４１は、例えばＣＺ（Ｃｚｏｃｈｒａｌｓｋｉ）
法により形成することができる。
【００４５】それに対して、第２半導体基板４２は、比
較的強度劣化が起こりにくく反りにくい半導体基板であ
る。従って、第２半導体基板４３は、酸素濃度が比較的
小さい、すなわち第１半導体基板４１よりも小さい。あ
るいは、第２半導体基板４２は、デバイスの形成工程
（熱処理プロセス）で酸素（あるいはＳｉＯ2またはＳ
ｉＯX）の析出速度または濃度が比較的小さい、すなわ
ち第１半導体基板４１よりも小さい。第２半導体基板４
２は、例えばＣＺ法により形成することができる。
較的強度劣化が起こりにくく反りにくい半導体基板であ
る。従って、第２半導体基板４３は、酸素濃度が比較的
小さい、すなわち第１半導体基板４１よりも小さい。あ
るいは、第２半導体基板４２は、デバイスの形成工程
（熱処理プロセス）で酸素（あるいはＳｉＯ2またはＳ
ｉＯX）の析出速度または濃度が比較的小さい、すなわ
ち第１半導体基板４１よりも小さい。第２半導体基板４
２は、例えばＣＺ法により形成することができる。
【００４６】第１半導体基板４１は、酸素濃度が８×１
０17／ｃｍ3（但し、ＦＴ−ＩＲの吸収係数からの濃度
換算係数に３．０×１０17を用いた場合の値）以上であ
ればより好ましい。これにより、第１半導体基板４１は
高いＩＧ効果を示すことができる。
０17／ｃｍ3（但し、ＦＴ−ＩＲの吸収係数からの濃度
換算係数に３．０×１０17を用いた場合の値）以上であ
ればより好ましい。これにより、第１半導体基板４１は
高いＩＧ効果を示すことができる。
【００４７】本実施の形態では、上記のように、例えば
酸素（格子間酸素）の濃度が比較的大きい単結晶シリコ
ンによって第１半導体基板４１を形成し、かつ酸素濃度
が比較的小さい単結晶シリコンによって第２半導体基板
４２を形成する。これにより、第１半導体基板４１はＩ
Ｇ効果が大きいが比較的反りやすくなり、第２半導体基
板４２はＩＧ能力は比較的小さいが反りにくくなる。
酸素（格子間酸素）の濃度が比較的大きい単結晶シリコ
ンによって第１半導体基板４１を形成し、かつ酸素濃度
が比較的小さい単結晶シリコンによって第２半導体基板
４２を形成する。これにより、第１半導体基板４１はＩ
Ｇ効果が大きいが比較的反りやすくなり、第２半導体基
板４２はＩＧ能力は比較的小さいが反りにくくなる。
【００４８】このような第１半導体基板４１と第２半導
体基板４２とを貼り合わせてベース基板４３を形成す
る。強いＩＧ効果を有する第１半導体基板４１と、反り
が生じにくく強度が大きい第２半導体基板４２とを貼り
合わせることで、互いの短所が補われ、ＩＧ効果が大き
くかつ反りが生じにくいベース基板４３を形成できる。
ベース基板４３に、上記実施の形態１と同様にして、酸
化シリコン膜を表面に形成したボンド基板をベース基板
４３に貼り合わせ、アニール処理および研磨処理などを
行うことで、ＢＯＸ層４４およびＳＯＩ層４５を形成
し、ＳＯＩ基板４０を製造することができる。本実施の
形態のＳＯＩ基板４０は、ＩＧ効果または能力が大きく
かつ反りの発生を抑制できる。また、高酸素濃度単結晶
シリコンのような特殊結晶が必要な場合に、ＳＯＩ基板
構造の最適化が可能となる。
体基板４２とを貼り合わせてベース基板４３を形成す
る。強いＩＧ効果を有する第１半導体基板４１と、反り
が生じにくく強度が大きい第２半導体基板４２とを貼り
合わせることで、互いの短所が補われ、ＩＧ効果が大き
くかつ反りが生じにくいベース基板４３を形成できる。
ベース基板４３に、上記実施の形態１と同様にして、酸
化シリコン膜を表面に形成したボンド基板をベース基板
４３に貼り合わせ、アニール処理および研磨処理などを
行うことで、ＢＯＸ層４４およびＳＯＩ層４５を形成
し、ＳＯＩ基板４０を製造することができる。本実施の
形態のＳＯＩ基板４０は、ＩＧ効果または能力が大きく
かつ反りの発生を抑制できる。また、高酸素濃度単結晶
シリコンのような特殊結晶が必要な場合に、ＳＯＩ基板
構造の最適化が可能となる。
【００４９】ＳＯＩ基板４０を用いた半導体装置の製造
工程については、上記実施の形態１と同様であるので、
ここではその説明を省略する。高いＩＧ能力と反りの抑
制を両立できるＳＯＩ基板４０を用いて半導体装置を製
造することで、半導体装置の製造歩留まりを向上するこ
とができる。また、デバイス特性を向上することができ
る。
工程については、上記実施の形態１と同様であるので、
ここではその説明を省略する。高いＩＧ能力と反りの抑
制を両立できるＳＯＩ基板４０を用いて半導体装置を製
造することで、半導体装置の製造歩留まりを向上するこ
とができる。また、デバイス特性を向上することができ
る。
【００５０】また、図１４においては、ベース基板４３
の第１半導体基板４１上にボンド基板を貼り合わせるこ
とで、ベース基板４３の第１半導体基板４１上にＢＯＸ
層４４およびＳＯＩ層４５を形成しているが、図１５の
断面図に示されるように、ベース基板４３の第２半導体
基板４２上にボンド基板を貼り合わせることで、ベース
基板４３の第２半導体基板４２上にＢＯＸ層４４および
ＳＯＩ層４５を形成することもできる。
の第１半導体基板４１上にボンド基板を貼り合わせるこ
とで、ベース基板４３の第１半導体基板４１上にＢＯＸ
層４４およびＳＯＩ層４５を形成しているが、図１５の
断面図に示されるように、ベース基板４３の第２半導体
基板４２上にボンド基板を貼り合わせることで、ベース
基板４３の第２半導体基板４２上にＢＯＸ層４４および
ＳＯＩ層４５を形成することもできる。
【００５１】また、本実施の形態においても、上記実施
の形態１のように第１半導体基板４１と第２半導体基板
４２とを結晶方位をずらして貼り合わせることで、ＳＯ
Ｉ基板４０の反りの抑制効果をより高めることもでき
る。
の形態１のように第１半導体基板４１と第２半導体基板
４２とを結晶方位をずらして貼り合わせることで、ＳＯ
Ｉ基板４０の反りの抑制効果をより高めることもでき
る。
【００５２】また、本実施の形態では、第１半導体基板
４１と第２半導体基板４２との２枚の半導体基板を貼り
合わせることにより、ＳＯＩ基板４０のベース基板４３
を形成したが、第１半導体基板４１と第２半導体基板４
２とを含む３枚以上の半導体基板を貼り合わせることに
より、ＳＯＩ基板４０のベース基板４３を形成すること
もできる。
４１と第２半導体基板４２との２枚の半導体基板を貼り
合わせることにより、ＳＯＩ基板４０のベース基板４３
を形成したが、第１半導体基板４１と第２半導体基板４
２とを含む３枚以上の半導体基板を貼り合わせることに
より、ＳＯＩ基板４０のベース基板４３を形成すること
もできる。
【００５３】（実施の形態３）図１６は、本発明の他の
実施の形態の半導体装置を製造する際に用いられるＳＯ
Ｉ基板を概念的に示す断面図である。
実施の形態の半導体装置を製造する際に用いられるＳＯ
Ｉ基板を概念的に示す断面図である。
【００５４】高い周波数で作動させるＩＣまたは半導体
装置を製造するために、ＳＯＩ基板のベース基板に比較
的高い抵抗率（例えば１ｋΩｃｍ以上）を有する単結晶
シリコン基板を用いることが要求される場合がある。そ
のような高抵抗率のシリコン基板は、るつぼから単結晶
シリコン中への微量酸素の導入を避けにくいＣＺ法で
は、製造するのが容易ではない。このため、上記高抵抗
率の単結晶シリコン基板は、ＦＺ（Ｆｌｏａｔｉｎｇ
Ｚｏｎｅ）法によって製造されるケースが想定される。
しかしながら、ＦＺ法によって単結晶シリコン基板を製
造した場合、高抵抗率の単結晶シリコン基板は得られる
が、単結晶シリコン基板中に溶存酸素がほとんどないた
め、溶存酸素を含むＣＺ法シリコン基板に比べ熱処理時
の応力に弱い傾向にある。このため、ＳＯＩ基板のベー
ス基板に、ＦＺ法によって製造された単結晶シリコン基
板を単独で用いると、前工程プロセスでのＩＧ能力不足
や、基板強度不足による反りの問題が生じる恐れがあ
る。
装置を製造するために、ＳＯＩ基板のベース基板に比較
的高い抵抗率（例えば１ｋΩｃｍ以上）を有する単結晶
シリコン基板を用いることが要求される場合がある。そ
のような高抵抗率のシリコン基板は、るつぼから単結晶
シリコン中への微量酸素の導入を避けにくいＣＺ法で
は、製造するのが容易ではない。このため、上記高抵抗
率の単結晶シリコン基板は、ＦＺ（Ｆｌｏａｔｉｎｇ
Ｚｏｎｅ）法によって製造されるケースが想定される。
しかしながら、ＦＺ法によって単結晶シリコン基板を製
造した場合、高抵抗率の単結晶シリコン基板は得られる
が、単結晶シリコン基板中に溶存酸素がほとんどないた
め、溶存酸素を含むＣＺ法シリコン基板に比べ熱処理時
の応力に弱い傾向にある。このため、ＳＯＩ基板のベー
ス基板に、ＦＺ法によって製造された単結晶シリコン基
板を単独で用いると、前工程プロセスでのＩＧ能力不足
や、基板強度不足による反りの問題が生じる恐れがあ
る。
【００５５】本実施の形態では、上記実施の形態１と同
様に、第１半導体基板５１と第２半導体基板５２とを貼
り合わせることにより、ＳＯＩ基板５０のベース基板５
３が形成されている。第１半導体基板５１は、ＦＺ法に
よって製造された単結晶シリコンからなる。第２半導体
基板５２は、ＣＺ法によって製造された単結晶シリコン
からなる。貼り合わされた第１半導体基板５１と第２半
導体基板５２の結晶方位は、同じであっても、あるいは
上記実施の形態１と同様ずれていてもよい。ベース基板
５３上には、ＢＯＸ層５４およびＳＯＩ層５５が形成さ
れている。
様に、第１半導体基板５１と第２半導体基板５２とを貼
り合わせることにより、ＳＯＩ基板５０のベース基板５
３が形成されている。第１半導体基板５１は、ＦＺ法に
よって製造された単結晶シリコンからなる。第２半導体
基板５２は、ＣＺ法によって製造された単結晶シリコン
からなる。貼り合わされた第１半導体基板５１と第２半
導体基板５２の結晶方位は、同じであっても、あるいは
上記実施の形態１と同様ずれていてもよい。ベース基板
５３上には、ＢＯＸ層５４およびＳＯＩ層５５が形成さ
れている。
【００５６】第１半導体基板５１は比較的高い抵抗率
（例えば１ｋΩｃｍ以上）を有するが、強度は比較的弱
い。また、第２半導体基板５２は、第１半導体基板５１
より抵抗率が低いが、強度が大きく反りが生じにくい。
このため、第１半導体基板５１と第２半導体基板５２と
を貼り合わせることで、互いの短所が補われ、比較的高
い抵抗率を有しかつ反りが生じにくいベース基板５３を
形成することができる。また、ＩＧ能力も確保できる。
（例えば１ｋΩｃｍ以上）を有するが、強度は比較的弱
い。また、第２半導体基板５２は、第１半導体基板５１
より抵抗率が低いが、強度が大きく反りが生じにくい。
このため、第１半導体基板５１と第２半導体基板５２と
を貼り合わせることで、互いの短所が補われ、比較的高
い抵抗率を有しかつ反りが生じにくいベース基板５３を
形成することができる。また、ＩＧ能力も確保できる。
【００５７】このようなベース基板５３に、上記実施の
形態１と同様にして、酸化シリコン膜を表面に形成した
ボンド基板をベース基板５３に貼り合わせ、アニール処
理および研磨処理などを行うことで、ＢＯＸ層５４およ
びＳＯＩ層５５を形成し、ＳＯＩ基板５０を製造するこ
とができる。
形態１と同様にして、酸化シリコン膜を表面に形成した
ボンド基板をベース基板５３に貼り合わせ、アニール処
理および研磨処理などを行うことで、ＢＯＸ層５４およ
びＳＯＩ層５５を形成し、ＳＯＩ基板５０を製造するこ
とができる。
【００５８】本実施の形態のＳＯＩ基板５０は、ベース
基板の抵抗率が高くかつ反りの発生を抑制できる。ま
た、ＩＧ能力も確保できる。デバイスニーズに最適な抵
抗率のＳＯＩ基板を前工程プロセスとの相性や制約と切
り離し、自由に実現させることができる。また、高抵抗
率単結晶シリコンのような特殊結晶が必要な場合に、Ｓ
ＯＩ基板構造の最適化が可能となる。
基板の抵抗率が高くかつ反りの発生を抑制できる。ま
た、ＩＧ能力も確保できる。デバイスニーズに最適な抵
抗率のＳＯＩ基板を前工程プロセスとの相性や制約と切
り離し、自由に実現させることができる。また、高抵抗
率単結晶シリコンのような特殊結晶が必要な場合に、Ｓ
ＯＩ基板構造の最適化が可能となる。
【００５９】ＳＯＩ基板５０を用いた半導体装置の製造
工程については、上記実施の形態１と同様であるので、
ここではその説明を省略する。高抵抗率、高いＩＧ能力
および反りの抑制を可能にするＳＯＩ基板５０を用いて
半導体装置を製造することで、半導体装置の製造歩留ま
りを向上することができる。また、デバイス特性を向上
することができる。
工程については、上記実施の形態１と同様であるので、
ここではその説明を省略する。高抵抗率、高いＩＧ能力
および反りの抑制を可能にするＳＯＩ基板５０を用いて
半導体装置を製造することで、半導体装置の製造歩留ま
りを向上することができる。また、デバイス特性を向上
することができる。
【００６０】また、図１６においては、ベース基板５３
の第１半導体基板５１上にボンド基板を貼り合わせるこ
とで、ベース基板５３の第１半導体基板５１上にＢＯＸ
層５４およびＳＯＩ層５５を形成している。しかしなが
ら、図示は省略するが、ベース基板５３の第２半導体基
板５２上にボンド基板を貼り合わせることで、ベース基
板５３の第２半導体基板５２上にＢＯＸ層５４およびＳ
ＯＩ層５５を形成することもできる。
の第１半導体基板５１上にボンド基板を貼り合わせるこ
とで、ベース基板５３の第１半導体基板５１上にＢＯＸ
層５４およびＳＯＩ層５５を形成している。しかしなが
ら、図示は省略するが、ベース基板５３の第２半導体基
板５２上にボンド基板を貼り合わせることで、ベース基
板５３の第２半導体基板５２上にＢＯＸ層５４およびＳ
ＯＩ層５５を形成することもできる。
【００６１】また、本実施の形態においても、上記実施
の形態１のように第１半導体基板５１と第２半導体基板
５２とを結晶方位をずらして貼り合わせることで、ＳＯ
Ｉ基板５０の反りの抑制効果をより高めることもでき
る。
の形態１のように第１半導体基板５１と第２半導体基板
５２とを結晶方位をずらして貼り合わせることで、ＳＯ
Ｉ基板５０の反りの抑制効果をより高めることもでき
る。
【００６２】また、本実施の形態では、第１半導体基板
５１と第２半導体基板５２との２枚の半導体基板を貼り
合わせることにより、ＳＯＩ基板５０のベース基板５３
を形成したが、第１半導体基板５１と第２半導体基板５
２とを含む３枚以上の半導体基板を貼り合わせることに
より、ＳＯＩ基板５０のベース基板５３を形成すること
もできる。
５１と第２半導体基板５２との２枚の半導体基板を貼り
合わせることにより、ＳＯＩ基板５０のベース基板５３
を形成したが、第１半導体基板５１と第２半導体基板５
２とを含む３枚以上の半導体基板を貼り合わせることに
より、ＳＯＩ基板５０のベース基板５３を形成すること
もできる。
【００６３】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。
【００６４】上記実施の形態においては、ＳＯＩ基板を
用いてＣＭＯＳロジックＬＳＩを製造する場合について
例示したが、本発明はこれに限定されるものではなく、
種々の半導体素子を有する半導体装置に適用することが
できる。
用いてＣＭＯＳロジックＬＳＩを製造する場合について
例示したが、本発明はこれに限定されるものではなく、
種々の半導体素子を有する半導体装置に適用することが
できる。
【００６５】また、上記実施の形態では、ベース基板に
ボンド基板を貼り合わせて研磨することにより、ベース
基板上にＢＯＸ層およびＳＯＩ層を形成した。しかしな
がら、他の手法、例えばスマートカット（Ｓｍａｒｔ
Ｃｕｔ）プロセスを用いて、ベース基板（支持基板）上
にＢＯＸ層（酸化シリコン層）およびＳＯＩ層（シリコ
ン層）を形成することもできる。
ボンド基板を貼り合わせて研磨することにより、ベース
基板上にＢＯＸ層およびＳＯＩ層を形成した。しかしな
がら、他の手法、例えばスマートカット（Ｓｍａｒｔ
Ｃｕｔ）プロセスを用いて、ベース基板（支持基板）上
にＢＯＸ層（酸化シリコン層）およびＳＯＩ層（シリコ
ン層）を形成することもできる。
【００６６】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。
【００６７】半導体基板の反りを抑制することができ
る。
る。
【００６８】半導体装置の製造歩留まりを向上すること
ができる。
ができる。
【図１】初期状態のシリコンウエハを概念的に示す斜視
図である。
図である。
【図２】図１のシリコンウエハが熱処理工程時の応力な
どによって反った状態を概念的に示す斜視図である。
どによって反った状態を概念的に示す斜視図である。
【図３】本発明の一実施の形態である半導体装置の製造
方法を示す平面図である。
方法を示す平面図である。
【図４】本発明の一実施の形態である半導体装置の製造
方法を示す平面図である。
方法を示す平面図である。
【図５】本発明の一実施の形態である半導体装置の製造
方法を示す断面図である。
方法を示す断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図で
ある。
ある。
【図７】図６に続く半導体装置の製造工程中の断面図で
ある。
ある。
【図８】図７に続く半導体装置の製造工程中の断面図で
ある。
ある。
【図９】図８に続く半導体装置の製造工程中の断面図で
ある。
ある。
【図１０】図９に続く半導体装置の製造工程中の要部断
面図である。
面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部
断面図である。
断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部
断面図である。
断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部
断面図である。
断面図である。
【図１４】本発明の他の実施の形態である半導体装置の
製造工程中の断面図である。
製造工程中の断面図である。
【図１５】本発明の他の実施の形態である半導体装置の
製造工程中の断面図である。
製造工程中の断面図である。
【図１６】本発明の他の実施の形態である半導体装置の
製造工程中の断面図である。
製造工程中の断面図である。
１ シリコンウエハ
１ａ オリエンテーションフラット
２ 反りが発生しやすい領域
３ 第１半導体基板
３ａ オリエンテーションフラット
４ 第２半導体基板
４ａ オリエンテーションフラット
５ ベース基板
６ 半導体基板（ボンド基板）
７ 酸化シリコン膜
１０ ＳＯＩ基板
１１ ＢＯＸ層
１２ ＳＯＩ層
２１ 素子分離溝
２２ 素子分離領域
２３ ｐ型ウェル
２４ ｎ型ウェル
２５ ゲート酸化膜
２６ ゲート電極
２７ ｎ型半導体領域
２８ ｐ型半導体領域
２９ ｎチャネル型ＭＩＳＦＥＴ
３０ ｐチャネル型ＭＩＳＦＥＴ
３１ 層間絶縁膜
３２ スルーホール
３３ 第１層配線
３４ 層間絶縁膜
３５ スルーホール
３６ 第２層配線
３７ 層間絶縁膜
３８ スルーホール
３９ 第３層配線
４０ ＳＯＩ基板
４１ 第１半導体基板
４２ 第２半導体基板
４３ ベース基板
４４ ＢＯＸ層
４５ ＳＯＩ層
５０ ＳＯＩ基板
５１ 第１半導体基板
５２ 第２半導体基板
５３ ベース基板
５４ ＢＯＸ層
５５ ＳＯＩ層
フロントページの続き
Ｆターム(参考） 5F048 AA07 AC04 BA10 BA16 BB05
BC16 BE03 BF11 BG14
5F110 AA26 BB04 CC02 DD05 DD06
DD13 DD24 EE01 EE04 EE09
EE15 EE31 FF02 FF23 GG02
GG12 GG32 HJ01 HJ13 HL03
HL04 HL06 HL23 HM15 NN02
NN23 NN35 NN62 NN65 QQ11
QQ17
Claims (5)
- 【請求項１】 第１半導体基板および第２半導体基板を
含む複数の半導体基板を前記第１半導体基板の結晶方位
と前記第２半導体基板の結晶方位とが互いにずれるよう
に貼り合わせることにより形成された第３半導体基板、
および、 前記第３半導体基板に形成された半導体素子、 を具備することを特徴とする半導体装置。 - 【請求項２】 第１半導体基板および第２半導体基板を
含む複数の半導体基板を前記第１半導体基板の結晶方位
と前記第２半導体基板の結晶方位とが互いにずれるよう
に貼り合わせることにより形成された第３半導体基板、 前記第３半導体基板上に形成された絶縁層、 前記絶縁層上に形成された半導体層、および、 前記半導体層に形成された半導体素子、 を具備することを特徴とする半導体装置。 - 【請求項３】 第１半導体基板と前記第１半導体基板の
酸素濃度より高い酸素濃度を有する第２半導体基板とを
含む複数の半導体基板を貼り合わせることにより形成さ
れた第３半導体基板、 前記第３半導体基板上に形成された絶縁層、 前記絶縁層上に形成された半導体層、および、 前記半導体層に形成された半導体素子、 を具備することを特徴とする半導体装置。 - 【請求項４】 ＦＺ法によって形成された第１半導体基
板とＣＺ法によって形成された第２半導体基板とを含む
複数の半導体基板を貼り合わせることにより形成された
第３半導体基板、 前記第３半導体基板上に形成された絶縁層、 前記絶縁層上に形成された半導体層、および、 前記半導体層に形成された半導体素子、 を具備することを特徴とする半導体装置。 - 【請求項５】 第１半導体基板および第２半導体基板を
含む複数の半導体基板を用意する工程、 前記第１半導体基板の結晶方位と前記第２半導体基板の
結晶方位とが互いにずれるように前記複数の半導体基板
を貼り合わせることにより第３半導体基板を形成する工
程、および、 前記第３半導体基板に半導体素子を形成する工程、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002151301A JP2003347522A (ja) | 2002-05-24 | 2002-05-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002151301A JP2003347522A (ja) | 2002-05-24 | 2002-05-24 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003347522A true JP2003347522A (ja) | 2003-12-05 |
| JP2003347522A5 JP2003347522A5 (ja) | 2005-09-29 |
Family
ID=29768933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002151301A Pending JP2003347522A (ja) | 2002-05-24 | 2002-05-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003347522A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005708A (ja) * | 2003-06-11 | 2005-01-06 | Soi Tec Silicon On Insulator Technologies | 異質構造の製造方法 |
| JP2007012897A (ja) * | 2005-06-30 | 2007-01-18 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2007067329A (ja) * | 2005-09-02 | 2007-03-15 | Dainippon Printing Co Ltd | Ｓｏｉ基板、荷電粒子線露光用マスクブランクスおよび荷電粒子線露光用マスク |
| JP2008041837A (ja) * | 2006-08-03 | 2008-02-21 | Shinko Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2009040639A (ja) * | 2007-08-09 | 2009-02-26 | Mitsubishi Electric Corp | 半導体ウエハ装置 |
| JP2012175049A (ja) * | 2011-02-24 | 2012-09-10 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| JP2015510256A (ja) * | 2011-12-29 | 2015-04-02 | コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ | 多層構造体を基板に製造する方法 |
| JP2017510055A (ja) * | 2013-12-13 | 2017-04-06 | レイセオン カンパニー | 薄いシリコンオン絶縁体（ｓｏｉ）ウェハー上にマイクロストリップ伝送ラインを形成するための方法及び構造体 |
-
2002
- 2002-05-24 JP JP2002151301A patent/JP2003347522A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005005708A (ja) * | 2003-06-11 | 2005-01-06 | Soi Tec Silicon On Insulator Technologies | 異質構造の製造方法 |
| JP2007012897A (ja) * | 2005-06-30 | 2007-01-18 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2007067329A (ja) * | 2005-09-02 | 2007-03-15 | Dainippon Printing Co Ltd | Ｓｏｉ基板、荷電粒子線露光用マスクブランクスおよび荷電粒子線露光用マスク |
| JP4648134B2 (ja) * | 2005-09-02 | 2011-03-09 | 大日本印刷株式会社 | Ｓｏｉ基板、荷電粒子線露光用マスクブランクスおよび荷電粒子線露光用マスク |
| JP2008041837A (ja) * | 2006-08-03 | 2008-02-21 | Shinko Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2009040639A (ja) * | 2007-08-09 | 2009-02-26 | Mitsubishi Electric Corp | 半導体ウエハ装置 |
| JP2012175049A (ja) * | 2011-02-24 | 2012-09-10 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US8980671B2 (en) | 2011-02-24 | 2015-03-17 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method of semiconductor device |
| JP2015510256A (ja) * | 2011-12-29 | 2015-04-02 | コミサリア ア エナジー アトミック エ オックス エナジーズ オルタネティヴ | 多層構造体を基板に製造する方法 |
| JP2017510055A (ja) * | 2013-12-13 | 2017-04-06 | レイセオン カンパニー | 薄いシリコンオン絶縁体（ｓｏｉ）ウェハー上にマイクロストリップ伝送ラインを形成するための方法及び構造体 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7393730B2 (en) | Coplanar silicon-on-insulator (SOI) regions of different crystal orientations and methods of making the same | |
| US9012292B2 (en) | Semiconductor memory device and method of fabricating the same | |
| TWI395295B (zh) | 積體電路及其製造方法 | |
| JP5656341B2 (ja) | 半導体装置およびその製造方法 | |
| US8722502B2 (en) | Chip-stacked semiconductor device and manufacturing method thereof | |
| JP4195371B2 (ja) | 半導体デバイス及びこれの製造方法 | |
| JP4916444B2 (ja) | 半導体装置の製造方法 | |
| JP4979320B2 (ja) | 半導体ウェハおよびその製造方法、ならびに半導体装置の製造方法 | |
| US20090325343A1 (en) | Bonded semiconductor structure and method of fabricating the same | |
| US20060076624A1 (en) | Semiconductor substrate, method of manufacturing the same, semiconductor device, and method of manufacturing the same | |
| JP2024019275A (ja) | 接合メモリ装置およびその製作方法 | |
| US10699955B2 (en) | Techniques for creating a local interconnect using a SOI wafer | |
| TW202141655A (zh) | 半導體裝置及其製造方法 | |
| WO2007023963A1 (ja) | 半導体装置 | |
| JP4847072B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| TWI781765B (zh) | 利用具有<111>晶體取向之主體半導體基板的裝置整合方案 | |
| JP2003347522A (ja) | 半導体装置およびその製造方法 | |
| TWI680533B (zh) | 藉由裝置隔離結構之後單一層轉移製造所形成的裝置及方法 | |
| TWI749986B (zh) | 半導體元件及其形成方法 | |
| CN112038284B (zh) | 射频soi结构及其制备方法 | |
| TWI779318B (zh) | 三維記憶體元件及其製作方法 | |
| JP2002305291A (ja) | 半導体集積回路装置の製造方法 | |
| WO2021208193A1 (en) | Three-dimensional memory device and method for forming the same | |
| JP2003046071A (ja) | 半導体装置の製造方法 | |
| JPH07249634A (ja) | ゲッタリング方法およびそれを用いた半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050421 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050421 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080117 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080129 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20080617 |