JP2015510256A - 多層構造体を基板に製造する方法 - Google Patents

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Abstract

【解決手段】本発明は、ヤング率Evを有する第１の材料から形成された第１の支持体(30)に多層構造体(16)を製造する方法に関する。方法は、平坦状の表面(47)を有して、ヤング率Evとは異なるヤング率Es及び厚さesを有する第２の材料から形成された第２の支持体(40,42) を準備し、表面と平行な面で任意の方向に沿って測定された厚さesに亘るヤング率Esの平均値が?１０％の範囲内で一定であるように多層構造体で第２の支持体を覆うこと、第１の支持体を多層構造体に結合すること、及び、第２の支持体を除去することを有する。

Description

本発明は、例えば集積回路ウエハに相当する多層構造体を、最後の支持体に分子結合により製造する方法に関する。本発明は更に、このような多層構造体のための最初の支持体に関する。
ある適用では、集積回路ウエハを支持体に形成することが望ましい。特に、光学に関する適用では、支持体は絶縁性を有して透明である必要がある。このような支持体は、例えばガラスである。適用の一例が、透過型表示画面の製造に関する。
図1A乃至1Cは、集積回路ウエハを支持体に分子結合により製造する方法の順次的な工程で得られた構造体の簡略化された断面図を示している。
図1Aは、ＳＯＩ（シリコンオンインシュレータ）構造体を有する要素10を概略的に示している。
要素10は、例えば単結晶シリコン基板である最初の支持体12を備えている。最初の支持体12の厚さe1は、例えば数百マイクロメートルであり、例えば約700 μｍである。最初の支持体12は、直径が約数百ミリメートルより大きく、例えば約200 ｍｍ又は300 ｍｍである円筒に相当してもよい。最初の支持体12は、例えば二酸化ケイ素から形成された絶縁層14で覆われた平面13を有している。絶縁層14の厚さe2は、例えば約１μｍである。絶縁層14は集積回路ウエハ16で覆われている。集積回路ウエハ16は、能動電子部品及び／又は受動電子部品並びにこれらの電子部品を接続する導電性トラックを有する積層体を備えている。一例として、集積回路ウエハ16は、半導体材料、例えば単結晶シリコンから形成されたシリコン層18を備えており、シリコン層18は、絶縁層14を覆っており、シリコン層18の内部及び上部に形成された能動電子部品及び／又は受動電子部品、例えばトランジスタ20を有している。集積回路ウエハ16は、例えば二酸化ケイ素から形成された絶縁層の積層体22を更に備えており、積層体22は、シリコン層18を覆っており、積層体22に形成された電子部品と接することが可能な導電性材料から形成されたトラック24及びバイア26を有している。一例として、集積回路ウエハ16の厚さe3は数マイクロメートル程度である。絶縁層の積層体22の内の最後の絶縁層は、最初の支持体12の反対側にある平坦な上側の表面28を形成している。
図1Bは、要素10の表面28及び最後の支持体30を分子結合により結合した後に得られた構造体を示している。最後の支持体30は、シリコンとは異なる材料、例えばガラスから形成されている。最後の支持体30の厚さevは、数百マイクロメートルより大きく、例えば約700 μｍである。最後の支持体30は、表面28に当接した表面32を有している。分子結合により、（接着剤又は接着性材料のような）外部の材料を追加することなく表面28及び表面32間に結合が生じる。このために、適切に清浄された表面28及び表面32を、周囲温度で互いに接するように置く。圧力が、結合を開始するために最後の支持体30に局部的に加えられてもよい。その後、結合領域の伝播先端が開始領域から対向する表面全体に拡がる。
図1Cは、最初の支持体12を除去した後に得られた構造体を示している。最初の支持体12の除去は、最初の支持体12の大部分を除去するための化学機械的な調整工程と、該調整工程の後の、最初の支持体12の残りを除去するための選択的な化学エッチング工程とを有する。絶縁層14は、最初の支持体12を除去する際に停止層として使用されてもよい。
その後、本方法では一般に、絶縁層14及びシリコン層18を介して集積回路ウエハ16の金属トラック24に接続される導電性バイアの形成を続行する。このような導電性バイアを形成するためにフォトリソグラフィ工程があり、フォトリソグラフィ工程は、絶縁層14を覆う樹脂層をマスクを介して露光し、樹脂層上にマスクパターンを形成する工程を有する。このために、特には樹脂層にパターンを形成するための光学デバイスを備えた露光装置を集積回路ウエハ16に対して正確に置く必要がある。
米国特許出願公開第2009／072343号明細書
工業規模の製造工程では、フォトリソグラフィ工程は、可能な限り速く実行されるべきである。このために、集積回路ウエハが予定の大きさを有すべく、転写されるパターンが樹脂層での更なる調整無しに適切に形成されるように、露光装置は予め調整される。
しかしながら、結合工程の後に集積回路ウエハ16に変形が観察され得る。特に、集積回路ウエハ16の狭小化が観察され、すなわち、結合工程の前に結合される表面28に形成された２つのマークが、結合工程の後に互いに接近してしまう。
更に、表面28と平行な面で集積回路ウエハ16に観察される相対的な変形は一般に、対象の方向によって変わる。そのために、観察される相対的な狭小化は、表面28と平行な対象の方向に沿って約16ppm 及び24ppm 間で変わる場合がある。
20ppm の平均的な変形量は一般に、露光装置によって補われ得る。しかしながら、対象の方向に沿って変わる相対的な変形の差を露光装置により修正することは不可能である。そのために、結合工程の後に行われるフォトリソグラフィ工程中に露光装置と集積回路ウエハとの位置ずれが生じる場合がある。
従って、結合処理に起因する集積回路ウエハの変形の差が減少するか、又は更に抑制されるように、例えば集積回路ウエハに相当する多層構造体を最後の支持体に分子結合により製造する方法が必要である。
本発明は、公知の方法の欠点を克服する、多層構造体を支持体に分子結合により製造する方法を提供することを目的とする。
本発明の別の目的によれば、結合処理に起因する集積回路ウエハにおける対象の方向に沿った相対的な変形の差が略抑制される。
本発明の別の目的によれば、分子結合を使用した製造方法は、分子結合を使用した公知の製造方法と比較して、追加の工程数を減少させる。
従って、本発明は、ヤング率Evを有する第１の材料から形成された第１の支持体に多層構造体を製造する方法を提供する。該方法は、平坦状の表面を有して、ヤング率Evとは異なるヤング率Es及び厚さesを有する第２の材料から形成された第２の支持体を準備し、前記表面と平行な面で任意の方向に沿って測定された厚さesに亘るヤング率Esの平均値が１０％の範囲内で一定であるように前記多層構造体で前記第２の支持体を覆う工程を有する。前記方法は、前記第１の支持体を前記多層構造体に結合する工程、及び、前記第２の支持体を除去する工程を更に有する。
本発明の実施形態によれば、前記第２の材料は単結晶材料である。
本発明の実施形態によれば、前記ヤング率Esは異方性である。
本発明の実施形態によれば、前記第２の支持体は、第１の平面を有する第３の支持体と、前記第１の平面に接する第２の平面を有する第４の支持体との積層体を有しており、前記第１及び第２の平面は前記表面と平行である。前記第１及び第２の平面は、(001) 結晶面であり、前記第１の平面の[100] 結晶方向は、前記第２の平面の[100] 結晶方向に対して45度傾いている。
本発明の実施形態によれば、前記第１の支持体は厚さevを有しており、前記厚さesは、es＝Ev／Es・evの関係式を１０％の範囲内で満たす。
本発明の実施形態によれば、前記第２の支持体は、厚さesより大きな厚さを最初に有しており、前記製造方法は、前記第２の支持体を厚さesまで薄くする工程を更に有する。
本発明の実施形態によれば、前記第２の材料は単結晶シリコンである。
本発明の実施形態によれば、前記表面は、[111] 結晶面である。
本発明の実施形態によれば、前記第１の材料はガラスである。
本発明は更に、多層構造体のための支持体であって、前記多層構造体は、ヤング率Evを有する第１の材料から形成された追加の支持体に結合されるための構造体であり、前記支持体は前記多層構造体で覆われた平坦状の表面を有しており、前記支持体は、ヤング率Evとは異なるヤング率Es及び厚さesを有する第２の材料から形成されており、前記表面と平行な面で任意の方向に沿って測定された厚さesに亘るヤング率Esの平均値が１０％の範囲内で一定であることを特徴とする支持体を提供する。
本発明の実施形態によれば、前記支持体は、第１の平面を有する第３の支持体と、前記第１の平面に接する第２の平面を有する第４の支持体との積層体を備えており、前記第１及び第２の平面は前記表面と平行である。前記第１及び第２の平面は、(001) 結晶面である。前記第１の平面の[100] 結晶方向は、前記第２の平面の[100] 結晶方向に対して45度傾いている。
本発明の実施形態によれば、前記第２の材料は単結晶シリコンであり、前記表面は[111] 結晶面である。
本発明の実施形態によれば、前記追加の支持体は厚さevを有しており、前記厚さesはes＝Ev／Es・evの関係式を１０％の範囲内で満たす。
前述及び他の特徴及び利点を、添付図面を参照して本発明を限定するものではない特定の実施形態について以下に詳細に説明する。
集積回路ウエハを絶縁性支持体に製造する公知の方法の順次的な工程で得られた構造体を示す図である。 集積回路ウエハを絶縁性支持体に製造する公知の方法の順次的な工程で得られた構造体を示す図である。 集積回路ウエハを絶縁性支持体に製造する公知の方法の順次的な工程で得られた構造体を示す図である。 単結晶シリコン製の支持体の(100) 面におけるヤング率の変化を示す図である。 本発明に係る集積回路ウエハを絶縁性支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。 本発明に係る集積回路ウエハを絶縁性支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。 本発明に係る集積回路ウエハを絶縁性支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。 本発明に係る集積回路ウエハを絶縁性支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。 本発明に係る集積回路ウエハを絶縁性支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。 本発明に係るシリコン製の支持体の結合表面と平行な面におけるヤング率の変化を示す図である。 本発明に係る集積回路ウエハを絶縁性支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。 本発明に係る集積回路ウエハを絶縁性支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。 本発明に係る集積回路ウエハを絶縁性支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。 本発明に係る集積回路ウエハを絶縁性支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。 本発明に係る集積回路ウエハを絶縁性支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。 本発明に係る集積回路ウエハを絶縁性支持体に製造する方法の実施形態の順次的な工程で得られた構造体を示す図である。
明瞭化のために、同一の要素は様々な図面で同一の参照番号で示されており、更に、集積回路の表示ではよくあるように、様々な図面は正しい縮尺で示されていない。
本発明の原理は、異なる性質の材料を有する２つの支持体の分子結合処理中に生じる物理的現象の分析に基づいている。結合領域の伝播先端で、支持体の局部伸張が観察され得る。支持体の材料のヤング率が異なるとき、生じる局部変形は同一ではない。最も低いヤング率を有する支持体の結合面は、最も高いヤング率を有する支持体の結合面より大きく伸びる。そのため、支持体が変形している間に結合が生じる。２つの支持体を結合し、支持体の内の一方を除去して他方の支持体に結合した薄い層のみを残した後、薄い層に変形が観察され得る。
一般に、集積回路ウエハをガラス製の最後の支持体に結合する際に、集積回路ウエハは最初の支持体上に位置し、最初の支持体は単結晶シリコン基板であり、その後除去される。本発明者は、集積回路ウエハを最後の支持体に分子結合により結合している間に、集積回路ウエハに観察される変形が本質的には、集積回路ウエハを最後の支持体に当接させるために使用される最初の支持体の材料の性質によるものであることを証明した。確かに、集積回路ウエハの厚さは、最初の支持体の厚さと比較して小さく、無視される場合がある。ガラスのヤング率はシリコンのヤング率より小さく、そのため、好ましくない拡大が、結合後に結合面と平行な集積回路ウエハの面に観察され得る。
本発明者は、集積回路ウエハの相対的な変形の差が、最初の支持体を形成する材料の異方性の機械的性質に起因することを証明した。特に本発明者は、集積回路ウエハの相対的な変形の差が、結合面と平行な面における対象の方向に沿った最初の支持体を形成する材料のヤング率の変化によるものであることを証明した。
図２は、単結晶シリコン製の支持体12の(100) 結晶面におけるヤング率の変化の曲線C0を示す。ヤング率は、結晶方向[100] ，[010] に関する約130GPaの値と結晶方向[110] に関する170GPaの値との間で変わる。
現在販売されているＳＯＩ構造体では、シリコン製の最初の支持体12の表面13は一般に、(100) 結晶面に相当する。本発明者は、相対的な狭小化の量が結晶方向[100] ，[010] で16ppm 程度であり、結晶方向[110] で24ppm 程度であることを観察した。
本発明の原理は、最初の支持体のヤング率が、結合面に垂直な面で対象の方向とは無関係に平均して略一定であるように、最初の支持体12を変更することである。
図3A乃至3Eは、本発明に係る集積回路ウエハを絶縁性支持体に製造する方法の第１の実施形態の順次的な工程で得られた構造体を示す図である。
図3Aは、２つの支持体40,42 を互いに結合した後に得られた構造体を示す。支持体40は単結晶シリコンから形成されている。支持体40の厚さe5は、数百マイクロメートルであり、例えば約700 μｍである。支持体40は、例えば、現在販売されており、特には集積回路を製造するために販売されているシリコン基板である。支持体40は、(100) 結晶面に夫々相当する２つの平行な表面44,45 を有している。支持体42は単結晶シリコンから形成されている。支持体42の厚さe6は、数百マイクロメートルであり、例えば約700 μｍである。支持体42は、例えば、現在販売されており、特には集積回路を製造するために販売されているシリコン基板である。支持体42は、(100) 結晶面に夫々相当する２つの平行な表面46,47 を有している。厚さe5及び厚さe6は等しい。支持体40の表面44は支持体42の表面46に結合される。支持体40及び支持体42の結合は任意の方法で行なわれてもよい。このような結合は、例えば分子結合である。
表面44及び表面46と平行な面では、支持体40の結晶方向[100] が支持体42の結晶方向[100] に対して45度の方向であるように、支持体40は支持体42に対して方向付けられている。
図3Bは、最初の支持体40,42 を夫々薄くする工程の後に得られた構造体を示す。この工程は、最初の支持体40,42 を夫々化学機械的に研磨する方法によって行なわれてもよい。最初の支持体40の厚さe5は、約350 μｍであってもよい厚さe7に減少する。最初の支持体42の厚さe6は、約350 μｍであってもよい厚さe8に減少する。厚さe7及び厚さe8は等しい。厚さe7及び厚さe8の合計は約700 μｍであり、集積回路の製造方法に従来使用されているシリコン基板の標準的な厚さに相当することが有利である。
図3Cは、ＳＯＩ構造体の支持体が最初の支持体40,42 の積層体に相当するＳＯＩ型構造体を製造する従来の工程の後に得られた構造体を示す。特に、絶縁層14は、支持体42上に形成されている。絶縁層14は集積回路ウエハ16で覆われている。
図3Dは、集積回路ウエハ16の表面28と最後の支持体30の表面32とを分子結合により結合した後に得られた構造体を示す。最後の支持体30は絶縁性を有する透明材料から形成されている。最後の支持体30は、例えばガラスである。最後の支持体30は、例えばイーグル2000（Eagle 2000）という商標名でコーニング社（Corning）によって製品化されているホウケイ酸ガラスである。
分子結合の方法は、公知のように、結合されるべき表面28及び表面32を準備する準備工程を有してもよい。表面28及び表面32の粗さが分子結合の処理に適するように加工が行われてもよい。表面28及び表面32に存在し直径が例えば0.2 μｍより大きい粒子の大部分を除去するために、準備工程は表面28及び表面32の清浄を更に有してもよい。準備工程は、親水性又は疎水性の分子結合を促進すべく表面28及び表面32の化学処理を更に有してもよい。
結合は、周囲温度で行なわれてもよい。結合は、表面28及び表面32を互いに当接させて載置し、支持体の内の一方に局所圧力を加えることにより開始されてもよい。その後、結合は開始領域で開始し、結合する伝播先端が開始領域から、表面28が表面32に全体的に結合されるまで拡がる。支持体30,40,42が円筒状であるとき、開始領域は、表面28及び表面32の中央領域に設けられてもよい。変形例として、開始領域は、表面28及び表面32の一側に設けられてもよい。その後、アニール工程が、使用される材料に許容されている最高温度より低い温度で行なわれてもよい。最後の支持体30がガラスから形成されているとき、アニールは、結合エネルギーを増大させるために、400 ℃から500 ℃の温度まで少なくとも１時間、一般には複数時間に亘って行われてもよい。
図3Eは、最初の支持体40,42 を除去した後に得られた構造体を示す。最初の支持体40,42 の除去は、最初の支持体40,42 の大部分を除去するための化学機械的な研磨工程と、該研磨工程の後の、最初の支持体42の残りを除去するための選択的な化学エッチング工程とを有してもよい。絶縁層14は、最初の支持体40,42 を除去する際に停止層として使用されてもよい。
本方法では一般に、絶縁層14及びシリコン層12を介した導電性バイアの形成を続行する。
図４は、支持体40（実線の曲線C1）及び支持体42（点線の曲線C2）夫々に関する表面44,46 と平行な面におけるヤング率の変化曲線を概略的に示す。表面44の結晶方向は、表面46の結晶方向に対して45度傾いており、曲線C1の最大値は、曲線C2の最小値に略相当する。そのために、２つの支持体40,42 から形成された構造体の平均ヤング率は、表面44,46 に垂直な面で対象の方向とは無関係に略一定である。
本発明の第２の実施形態によれば、集積回路ウエハ16が結合工程の後に略変形しないように、最初の支持体40,42 の厚さが選択されている。集積回路ウエハ16の均一な変形が一般に露光装置によって少なくとも部分的に補われ得るとしても、その場合、工業規模の製造工程の実施と適合しない追加の調整工程が必要になるため、最初の支持体40,42 の厚さの選択は有利である。
最後の支持体と最初の支持体とを結合する段階中に、各支持体に蓄えられる弾性エネルギーは等しく、以下の関係式（１）として置き換えられる。
１／２VvEvεv ＝ １／２VsEsεs （１）
ここで、Vvが最後の支持体の体積であり、Vsが最初の支持体の体積であり、Evが最後の支持体のヤング率であり、Esが最初の支持体のヤング率であり、εv が最後の支持体の変形量であり、εs が最初の支持体の変形量である。ヤング率Ev及びヤング率Esは、結合面と平行な面で測定されるヤング率である。関係式（１）のヤング率Es又はヤング率Evは平均値に相当してもよい。
最後の支持体の変形量εv 及び最初の支持体の変形量εs が等しい場合、これは、結合後に最初の支持体及び最後の支持体が変形なしの平衡状態になることを意味すると、本発明者は証明した。最後の支持体の体積Vv及び最初の支持体の体積Vsが以下の関係式（２）を満たす場合、最後の支持体の変形量εv を最初の支持体の変形量εs と等しくさせることが可能である。
VvEv ＝ VsEs （２）
最初の支持体及び最後の支持体が同一の対向する表面積を有する場合、関係式（２）が以下の関係式（３）になる。
es ＝ Ev／Es・ev （３）
ここで、esが最初の支持体の厚さであり、evが最後の支持体の厚さである。一般に、集積回路ウエハをガラス製の支持体に形成するために、ガラス製の支持体のヤング率は約70GPa である一方、単結晶シリコン製の最初の支持体のヤング率は約140GPaである。その結果、最初の支持体の厚さesは、以下の関係式（４）によって得られる。
Figure 2015510256
図5A乃至5Fは、本発明に係る集積回路ウエハを絶縁性支持体に製造する方法の第２の実施形態の順次的な工程で得られた構造体を示す図である。
図5Aは、図3Aに示された構造体と同一の構造体を示す。特に、表面44及び表面46と平行な面では、支持体40の結晶方向[100] は支持体42の結晶方向[100] に対して45度の方向であるように、支持体40は支持体42に対して方向付けられている。
図5Bは、最初の支持体40,42 を夫々薄くする工程の後に得られた構造体を示す。この工程は、最初の支持体40,42 を夫々化学機械的に研磨する方法によって行なわれてもよい。最初の支持体40の厚さe5は、約525 μｍであってもよい厚さe9に減少する。最初の支持体42の厚さe6は、約175 μｍであってもよい厚さe10 に減少する。厚さe9及び厚さe10 は等しくない。厚さe9及び厚さe10 の合計は約700 μｍであり、集積回路の製造方法に従来使用されているシリコン基板の標準的な厚さに相当することが有利である。
図5Cは、ＳＯＩ構造体の支持体が最初の支持体40,42 の積層体に相当するＳＯＩ型構造体を製造する従来の工程の後に得られた構造体を示す。特に、絶縁層14は支持体42上に形成されている。絶縁層14は、集積回路ウエハ16で覆われている。
図5Dは、最初の支持体40を薄くする工程の後に得られた構造体を示す。この工程は、最初の支持体40を化学機械的に研摩する方法によって行なわれてもよい。最初の支持体40の厚さe9は、約175 μｍであってもよい厚さe11 に減少する。厚さe10 及び厚さe11 は等しい。
図5Eは、図3Dに関して上述したように、集積回路ウエハ16の表面20と最後の支持体30の表面32とを分子結合により結合した後に得られた構造体を示す。
図5Fは、図3Eに関して上述したように、最初の支持体40,42 を除去した後に得られた構造体を示す。結合処理に起因する集積回路ウエハ16の相対的な変形量は、このとき５ppm 未満である。
第３の実施形態によれば、結合表面28と平行な面では、最初の支持体12のヤング率が等方性であるように、最初の支持体12を形成する材料が選択されている。このために、絶縁層14で覆われた最初の支持体12の表面が結晶面[111] に相当するように、単結晶シリコン製の最初の支持体12は選択されている。実際本発明者は、集積回路ウエハ16を形成する材料の結晶学的な性質が、結合処理中の集積回路ウエハ16の変形の発生に驚くほど影響しないことを証明した。最初の支持体12の結晶学的な性質のみが問題である。従来の集積回路の製造工程では、使用されるシリコン製の支持体は、(100) 結晶面を外面として有する支持体であり、その理由はこのタイプのシリコン製の支持体が最も安価な製造コストを有するからである。第３の実施形態は、従来使用されている単結晶シリコン製の支持体とは異なる単結晶シリコン製の支持体の使用によって、集積回路ウエハの変形の差を減少させることが可能になり、抑制することも可能になるという観察した事実に基づいている。
集積回路ウエハを絶縁性支持体に製造する方法の第３の実施形態は、図1A乃至1Cに関して上述した工程と同一の工程を有してもよく、差異は、絶縁層14で覆われた最初の支持体12の表面が[111] 結晶面に相当することだけである。
第３の実施形態の変形例によれば、支持体12の厚さesは更に、上記の関係式（３）を満たしてもよい。そのため、集積回路ウエハ16は、結合工程の後に略変形しない。
本発明の特定の実施形態を説明した。様々な変更及び調整が当業者に想起される。特に、上述した実施形態では、最後の支持体がガラスから形成されており、最初の支持体がシリコンから形成されているが、本発明は、様々なヤング率を有するあらゆる種類の材料の分子結合に適用され得ることは明らかである。一例として、最初の支持体及び／又は最後の支持体が、半導体材料、例えばシリコン、ゲルマニウム又は砒化ガリウムから形成されてもよく、絶縁材料、例えば石英又はサファイアから形成されてもよく、或いは、ハンドル基板を形成するために使用され得るあらゆる他の安価な材料、例えばポリマーから形成されてもよい。

Claims (13)

  1. ヤング率Evを有する第１の材料から形成された第１の支持体(30)に多層構造体(16)を製造する方法であって、
    平坦状の表面(13,47) を有して、ヤング率Evとは異なるヤング率Es及び厚さesを有する第２の材料から形成された第２の支持体(12,40,42)を準備し、前記表面と平行な面で任意の方向に沿って測定された厚さesに亘るヤング率Esの平均値が１０％の範囲内で一定であるように前記多層構造体で前記第２の支持体を覆う工程、
    前記第１の支持体を前記多層構造体に結合する工程、及び
    前記第２の支持体を除去する工程
    を順次的に有することを特徴とする製造方法。
  2. 前記第２の材料は単結晶材料であることを特徴とする請求項１に記載の製造方法。
  3. 前記第２の支持体(12,40,42)は、第１の平面(44)を有する第３の支持体(40)と、前記第１の平面に接する第２の平面(46)を有する第４の支持体(42)との積層体を有しており、
    前記第１及び第２の平面は前記表面と平行であり、
    前記第１及び第２の平面は、(001) 結晶面であり、前記第１の平面の[100] 結晶方向は、前記第２の平面の[100] 結晶方向に対して45度傾いていることを特徴とする請求項１又は２に記載の製造方法。
  4. 前記第１の支持体(30)は厚さevを有しており、前記厚さesは、es＝Ev／Es・evの関係式を１０％の範囲内で満たすことを特徴とする請求項１乃至３のいずれかに記載の製造方法。
  5. 前記第２の支持体(12,40,42)は、厚さesより大きな厚さを最初に有しており、
    前記製造方法は、前記第２の支持体を厚さesまで薄くする工程を更に有することを特徴とする請求項４に記載の製造方法。
  6. 前記第２の材料は単結晶シリコンであることを特徴とする請求項１乃至５のいずれかに記載の製造方法。
  7. 前記表面(13)は、[111] 結晶面であることを特徴とする請求項６に記載の製造方法。
  8. 前記第１の材料はガラスであることを特徴とする請求項１乃至７のいずれかに記載の製造方法。
  9. 多層構造体(16)のための支持体(12)であって、
    前記多層構造体は、ヤング率Evを有する第１の材料から形成された追加の支持体(30)に結合されるための構造体であり、
    前記支持体は、前記多層構造体で覆われた平坦状の表面(13,47) を有しており、
    前記支持体は、ヤング率Evとは異なるヤング率Es及び厚さesを有する第２の材料から形成されており、
    前記表面と平行な面で任意の方向に沿って測定された厚さesに亘るヤング率Esの平均値が１０％の範囲内で一定であることを特徴とする支持体。
  10. 前記第２の材料は単結晶材料であることを特徴とする請求項８に記載の支持体(12)。
  11. 第１の平面(44)を有する第３の支持体(40)と、前記第１の平面に接する第２の平面(46)を有する第４の支持体(42)との積層体を備えており、
    前記第１及び第２の平面は前記表面と平行であり、
    前記第１及び第２の平面は、(001) 結晶面であり、前記第１の平面の[100] 結晶方向は、前記第２の平面の[100] 結晶方向に対して45度傾いていることを特徴とする請求項１０又は１１に記載の支持体(12)。
  12. 前記第２の材料は単結晶シリコンであり、前記表面は[111] 結晶面であることを特徴とする請求項１０又は１１に記載の支持体。
  13. 前記追加の支持体(30)は厚さevを有しており、前記厚さesはes＝Ev／Es・evの関係式を１０％の範囲内で満たすことを特徴とする請求項９乃至１２のいずれかに記載の支持体(12)。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105931997B (zh) * 2015-02-27 2019-02-05 胡迪群 暂时性复合式载板
US10832856B2 (en) * 2018-12-26 2020-11-10 General Electric Company Magnetic coil support in magnetic resonance imaging method and apparatus

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347522A (ja) * 2002-05-24 2003-12-05 Renesas Technology Corp 半導体装置およびその製造方法
JP2005285850A (ja) * 2004-03-26 2005-10-13 Sharp Corp 半導体基板、半導体装置、及びそれらの製造方法
JP2008021971A (ja) * 2006-07-11 2008-01-31 Soi Tec Silicon On Insulator Technologies 電子工学、光学または光電子工学に使用される２つの基板を直接接合する方法
JP2009164314A (ja) * 2007-12-30 2009-07-23 Fujikura Ltd 貼り合わせ基板および貼り合せ基板を用いた半導体装置の製造方法
JP2010232725A (ja) * 2009-03-25 2010-10-14 Ngk Insulators Ltd 複合基板、それを用いた弾性波デバイス及び複合基板の製法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7494899B2 (en) * 2005-04-14 2009-02-24 Sumco Corporation Method for manufacturing semiconductor substrate
US20090061593A1 (en) * 2007-08-28 2009-03-05 Kishor Purushottam Gadkaree Semiconductor Wafer Re-Use in an Exfoliation Process Using Heat Treatment
CN102646698B (zh) * 2007-09-14 2015-09-16 株式会社半导体能源研究所 半导体装置及电子设备
FR2924272B1 (fr) * 2007-11-28 2010-06-11 Commissariat Energie Atomique Procede de transfert de films
FR2985371A1 (fr) * 2011-12-29 2013-07-05 Commissariat Energie Atomique Procede de fabrication d'une structure multicouche sur un support

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003347522A (ja) * 2002-05-24 2003-12-05 Renesas Technology Corp 半導体装置およびその製造方法
JP2005285850A (ja) * 2004-03-26 2005-10-13 Sharp Corp 半導体基板、半導体装置、及びそれらの製造方法
JP2008021971A (ja) * 2006-07-11 2008-01-31 Soi Tec Silicon On Insulator Technologies 電子工学、光学または光電子工学に使用される２つの基板を直接接合する方法
JP2009164314A (ja) * 2007-12-30 2009-07-23 Fujikura Ltd 貼り合わせ基板および貼り合せ基板を用いた半導体装置の製造方法
JP2010232725A (ja) * 2009-03-25 2010-10-14 Ngk Insulators Ltd 複合基板、それを用いた弾性波デバイス及び複合基板の製法

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