JP5448117B2 - 分子結合による結合方法 - Google Patents

分子結合による結合方法 Download PDF

Info

Publication number
JP5448117B2
JP5448117B2 JP2012515447A JP2012515447A JP5448117B2 JP 5448117 B2 JP5448117 B2 JP 5448117B2 JP 2012515447 A JP2012515447 A JP 2012515447A JP 2012515447 A JP2012515447 A JP 2012515447A JP 5448117 B2 JP5448117 B2 JP 5448117B2
Authority
JP
Japan
Prior art keywords
wafer
wafers
contact force
bonding
peripheral side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2012515447A
Other languages
English (en)
Other versions
JP2012530370A (ja
Inventor
ブランチャード， クリステル ラガヘ
マルセル ブロカート，
アルナウド キャステックス，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Soitec SA
Original Assignee
Soitec SA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec SA filed Critical Soitec SA
Publication of JP2012530370A publication Critical patent/JP2012530370A/ja
Application granted granted Critical
Publication of JP5448117B2 publication Critical patent/JP5448117B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T156/00—Adhesive bonding and miscellaneous chemical manufacture
    • Y10T156/17—Surface bonding means and/or assemblymeans with work feeding or handling means

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Micromachines (AREA)
  • Adhesives Or Adhesive Processes (AREA)

Description

技術分野及び背景技術
本発明は、最初の基板によって形成される少なくとも１つの層を最後の基板の上に転移させることによって製造される多層半導体ウェーハ即ち基板を製造する分野に関し、転移層は最初の基板の一部に対応している。転移層は、すべてのコンポーネント又はコンポーネントの一部、或いは複数のマイクロコンポーネントのすべて又は一部をさらに備えることができる。
より正確には、本発明は、「ドナー基板」と呼ばれる基板から「受取り基板」と呼ばれる最後の基板の上に層を転移させている間に出現する非均質な変形の問題に関する。このような変形は、特に、最後の支持基板上へのマイクロコンポーネントの１つ又は複数の層の転移を必要とする三次元コンポーネント統合技術（３Ｄ統合）の場面で観察されており、また、回路転移の場面或いはバックリット画像化デバイスの製造の場面の中でも観察されている。１つ又は複数の転移層には、少なくとも一部は最初の基板の上に製造されるマイクロコンポーネント（電子マイクロコンポーネント、光電子マイクロコンポーネント、等々）が含まれており、次に、場合によってはそれ自体がコンポーネントを含むことができる最後の基板の上に前記層が積み重ねられる。とりわけサイズが著しく短縮され、且つ、極めて多数のマイクロコンポーネントが同じ層の上に存在するため、下に存在している層と極めて厳密に位置合わせさせるためには、個々の転移層を極めて高い精度で最後の基板の上に配置しなければならない。さらに、例えば他のマイクロコンポーネントを形成し、表面のマイクロコンポーネントの覆いを除去し、相互接続を製造し、等々を実施するためには、場合によっては転移後の層に対する処理を実施しなければならない。
しかしながら、本出願人は、転移前に形成されたマイクロコンポーネントと位置合わせされた追加マイクロコンポーネントを転移後に形成することは極めて困難であり、さらには不可能な状況が存在していることを観察した。
位置合わせ不良のこの現象について、最初の基板の上に形成されたマイクロコンポーネントの層の最後の基板上への転移、及び結合後の最初の基板の露出面へのマイクロコンポーネントの追加層の形成からなる三次元構造の製造の一例を示す図１Ａ乃至１Ｅを参照して説明する。図１Ａ及び１Ｂは、第１の一連のマイクロコンポーネント１１が形成された最初の基板１０を示したものである。マイクロコンポーネント１１は、製造されるマイクロコンポーネント１１に対応するパターンを形成するためのゾーンを画定するためのマスクを使用したフォトリソグラフィによって形成される。
図１Ｃから分かるように、次に、マイクロコンポーネント１１を備えた最初の基板１０の面が最後の基板２０の一方の面と合わされて緊密に接触する。最初の基板１０と最後の基板２０の間の結合は、通常、分子結合によって実施される。したがってマイクロコンポーネント１１の埋設層が基板１０と２０の間の結合界面に得られる。結合後、図１Ｄから分かるように、マイクロコンポーネント１１の層の上に存在している材料の一部を除去するために最初の基板１０が薄くされる。したがって最後の基板２０と、最初の基板１０の残りの部分に対応する層１０ａとによって形成された複合構造３０が得られる。
図１Ｅから分かるように、三次元構造の次の製造ステップは、薄くされた最初の基板１０の露出表面にマイクロコンポーネント１２の第２の層を形成するステップ、又は層１０ａの中に含まれているコンポーネントと位置合わせされているその露出表面に対して追加技術ステップを実行するステップからなっている（接触点、相互接続、等々）。簡潔にするために、テキストの残りの部分では、「マイクロコンポーネント」という用語は、実施されるプロセスステップによって得られるデバイス又は任意の他のパターンに適用され、つまりそれらは、位置決めを正確に制御しなければならない層の中に存在している。したがってこれらのデバイス又はパターンは、単一の接触点を有し、或いは相互接続を有する能動コンポーネントであっても或いは受動コンポーネントであってもよい。
したがって、埋設マイクロコンポーネント１１と位置合わせされたマイクロコンポーネント１２を形成するために、マイクロコンポーネント１１を形成するために使用されるフォトリソグラフィマスクと同様のフォトリソグラフィマスクが使用される。層１０ａのような転移層には、通常、フォトリソグラフィの間に実施される処理ステップなどの処理ステップの間、位置決め及び位置合わせツールによって使用される、いずれもマイクロコンポーネントのレベル及び層を形成しているウェーハのレベルのマークが含まれている。
しかしながら、位置決めツールが使用される場合であっても、特定のマイクロコンポーネント１１と１２の間に、図１Ｅに示されているオフセットΔ１１、Δ２２、Δ３３、Δ４４（それぞれマイクロコンポーネント１１１／１２１、１１２／１２２、１１３／１２３及び１１４／１２４の対の間で観察されるオフセットに対応している）などのオフセットが生成される。
このようなオフセットは、基板の不正確なアセンブリによって生じる可能性のある基本的な変形（並進、回転或いはそれらの組合せ）によるものではない。これらのオフセットは、最後の基板とアセンブルしている間に最初の基板から生じる層の中に出現する非均質な変形の原因になる。実際、このような変形は、特定のマイクロコンポーネント１１部分における局所的な非一様運動の原因になる。さらに、転移後に基板の露出表面に形成される特定のマイクロコンポーネント１２は、前記マイクロコンポーネント１１に対する、場合によっては数百ナノメートル、さらには１マイクロメートル程度の位置変動を有している。
マイクロコンポーネント１１及び１２の２つの層の間の位置合わせ不良（「オーバレイ」とも呼ばれる）の前記現象は、短絡、スタック内のひずみ、或いは２つの層のマイクロコンポーネント間の接続欠陥の原因になることがある。したがって、転移されたマイクロコンポーネントがピクセルによって形成されたデバイスを画像化しており、また、転移後の処理ステップに、これらのピクセルの各々へのカラーフィルタの形成が意図されている場合、前記ピクセルのいくつかに対する彩色化機能の損失が観察されている。
したがって位置合わせ不良の前記現象は、製造される多層半導体ウェーハの品質及び価値が低下する原因になっている。この現象の影響は、マイクロコンポーネントの小型化及び層当たりのそれらの集積密度に対する果てしない要求のため、はるかに大きくなっている。
三次元構造を製造している間の位置合わせ問題はよく知られている。Ｂｕｒｎｓらによる文書「A Wafer-Scale 3-D Circuit Integration Technology」、IEEE Transactions onElectron Devices, vol. 53, No. 10, Oct 2006に、結合された基板間の位置合わせ変動を検出する方法が記述されている。Ｈａｉｓｍａらによる文書「Silicon-Wafer Fabrication and (Potential) Applications ofDirect-Bonded Silicon」、Philips Journal of Research, Vol. 49, No. 1/2, 1995には、良好な品質の最終ウェーハ、つまりマイクロコンポーネント間のオフセットの数が最少可能数である最終ウェーハを得るためには、特に研磨ステップ中におけるウェーハ平坦度の重要性が強調されている。しかしながら、これらの文書が取り扱っているのは、アセンブリ中におけるウェーハの位置決めの問題のみである。上で説明したように、本出願人は、２つのウェーハが接触している間のこれらの２つのウェーハ間の位置合わせがたとえ完璧（その目的のために提供されたマークを使用して）であっても、特定のマイクロコンポーネントの非均質な運動が結合波の開始に引き続いて生じることを観察した。
本発明の目的は、基板を他の基板の上に転移させている間に基板に出現する非均質な変形を制限することができる解決法を提供することである。
そのために、本発明によれば、少なくとも下部ウェーハと上部ウェーハとの間を分子結合によって結合する方法であって、下部ウェーハの上に上部ウェーハを配置するステップを含む方法が提案され、本発明によるこの方法によれば、２つのウェーハの間の結合波を開始するためにこれらの２つのウェーハのうちの少なくとも一方の周辺側面に接触力が印加される。
本発明のこの方法により、接触力の印加を開始するためのツールとウェーハの面との間の機械的な接触が回避される。したがって、接触している２つのウェーハの表面全体にわたって分子結合による結合を実施している間、ウェーハ中に生じる非均質な変形が小さくなり、接触力の印加によって生じる垂直方向の成分及び／又は振動によって結合波を開始することができる。
さらに、２つのウェーハのうちの一方の周辺側面に接触力を印加することにより、たとえ変形が誘導されたとしても、これらの変形は、ウェーハの縁、つまりウェーハの有用なゾーンの外側に局部化される。
通常は分子結合による結合を生成するためにウェーハの表面のうちの一方に接触点を加えることによってもたらされる変形を、このようにしてその変形を最小化し、且つ、隔離することにより、マイクロコンポーネントの追加層を引き続いて形成している間、位置合わせ不良又はひずみ（オーバレイ）の危険が回避される。
本発明の特定の一特徴によれば、接触力を印加している間、２つのウェーハを所定の位置に維持するために少なくとも１つのチョックが使用される。個々のウェーハがノッチ又はフラットなどのアライメントキーを備えている場合、分子結合による結合に先立ってそれらを位置決めする際に、製造される２つのウェーハのマイクロメートルオーダの位置合わせを維持するためには、チョックはアライメントキーの部分に置かれることが好ましい。
チョックは、接触力を印加するための領域に対して直径方向の反対側の位置に配置されることが好ましい。
接触力は、使用されるツールの大きさ及び形状に応じて単一のウェーハの周辺側面に印加することも、或いは両方のウェーハの周辺側面に同時に印加することも可能である。
接触力は、ウェーハの平面に対して実質的に平行の方向に向けることができ、或いはウェーハの平面に対して所定の角度を形成することも可能である。
接触力は、ウェーハの平面に対して−９０°から＋９０°の範囲内で一定の角度を形成する方向から一方又は両方のウェーハの側面に印加することができる。
一方又は両方のウェーハに接触力を印加する角度を制御することにより、接触力の垂直方向の成分をある程度調整することができる。実際、接触力を印加する方向とウェーハの平面の間の角度が大きいほど、垂直方向の成分が大きくなり、また、その逆についても真である。
本発明の一態様によれば、上部ウェーハの周辺側面に接触力が印加され、前記力は、前記上部ウェーハの平面に対して０°より大きく、且つ、＋４５°より小さい角度を形成する方向に向けられる。
本発明の他の態様によれば、下部ウェーハの周辺側面に接触力が印加され、前記力は、前記下部ウェーハの平面に対して−４５°より大きく、且つ、０°より小さい角度を形成する方向に向けられる。
接触力を印加する方向とウェーハの平面の間に形成される角度を制限することにより、接触力の垂直方向の成分が生成され、それは、大きさが接触力の大きさより小さい結合波を生成することができることを意味しており、ウェーハの面に対する変形及び応力を最小化することができることを意味している。
本発明の他の態様によれば、印加される接触力の強さは、２ＭＰａ［メガパスカル］未満の機械的な圧力に対応している。
接触力は、少なくとも１つの衝撃によって２つのウェーハのうちの少なくとも一方の周辺側面に印加されることが好ましい。このインパルスは、結合波が開始されるまで１回又は複数回にわたって繰り返すことができる。
接触力は、一方又は両方のウェーハの周辺側面にツールを押し付けることによって印加することができる。
一方又は両方のウェーハの側面に押し付けることが意図されたツールの末端は、少なくともテフロン（Ｔｅｆｌｏｎ）（登録商標）、シリコーン及び重合体から選択される材料をその表面に備えていることが好ましい。
また、本発明によれば、複合三次元構造を製造する方法であって、第１のウェーハ即ち基板の一方の面にマイクロコンポーネントの第１の層を製造するステップと、マイクロコンポーネントの層を備えた第１のウェーハの面を第２のウェーハ即ち基板の上に結合するステップとを含み、結合ステップが本発明の分子結合方法による結合に従って実施されることを特徴とする方法が提供される。
本発明の分子結合方法による結合を使用することは、マイクロコンポーネントの層を転移させている間、オーバレイの現象を除去又は制限することができること、また、極めて高い品質の多層半導体ウェーハを製造することができることを意味している。マイクロコンポーネントの層は、特にイメージセンサを含むことができる。
また、本発明によれば、少なくとも１つの下部ウェーハと上部ウェーハの間を分子結合によって結合するためのデバイスであって、基板キャリヤデバイスと、接触力を印加するためのツールとを備えるデバイスが提供され、このデバイスの印加ツールは、２つのウェーハの間の結合波を開始するためにこれらの２つのウェーハのうちの少なくとも一方の周辺側面に接触力を印加するようになされている。
特定の態様によれば、デバイスは、２つのウェーハの周辺側面を互いに対して位置合わせされた状態で維持するための少なくとも１つのチョックをさらに備えている。
他の態様によれば、基板キャリヤデバイスは、１５マイクロメートル未満の平坦度欠陥を有する支持プラテンを備えている。
従来技術による三次元構造の製造を示す線図である。 従来技術による三次元構造の製造を示す線図である。 従来技術による三次元構造の製造を示す線図である。 従来技術による三次元構造の製造を示す線図である。 従来技術による三次元構造の製造を示す線図である。 本発明の一実施態様による、分子結合による結合方法の線図である。 本発明の一実施態様による、分子結合による結合方法の線図である。 図２Ａのウェーハのためのアライメントキーの形状の変形形態を示す図である。 本発明による、接触力を印加することによって生じる垂直方向及び水平方向の成分を示すグラフである。 本発明の分子結合による結合方法の一実施態様を、それぞれ異なる縁面取り幾何構造を有するウェーハと共に示す線図である。 本発明の分子結合による結合方法の一実施態様を、それぞれ異なる縁面取り幾何構造を有するウェーハと共に示す線図である。 本発明の分子結合による結合方法を使用した三次元構造の製造を示す線図である。 本発明の分子結合による結合方法を使用した三次元構造の製造を示す線図である。 本発明の分子結合による結合方法を使用した三次元構造の製造を示す線図である。 本発明の分子結合による結合方法を使用した三次元構造の製造を示す線図である。 図６Ａ〜６Ｄに示されている三次元構造の製造中に実施されるステップを示すチャートである。
本発明の他の特徴及び利点は、非制限例として与えられた、添付の図面を参照して行う本発明の特定の実施態様についての以下の説明から明らかになる。
本発明は、第２の基板即ちウェーハ上への第１の基板即ちウェーハの分子結合による少なくとも結合からなる複合構造の製造に対する一般的な応用の発明である。
分子結合による結合は、自らよく知られている技法である。分子結合による結合の原理は、２つの表面を直接接触させること、つまり特定の材料（接着剤、ワックス、はんだ付け、等々）を使用することなく接触させることに基づいていることを思い出されたい。このような操作には、結合させるべき表面が十分に滑らかであり、粒子が存在せず、或いは汚染されていないことが必要であり、また、接触を開始させるためにこれらの表面を互いに十分に近接させることが必要であり、一般的には数ナノメートル未満の距離まで近接させる必要がある。このような状況の下では２つの表面の間の引力が十分に大きく、それにより分子付着（結合させるべき２つの表面の原子間又は分子間の電子相互作用の引力（ファンデルワールス力）のセットによって誘導される結合）が生じる。
分子結合は、ウェーハ上の接触点による他のウェーハとの緊密な接触を開始させ、それによりその接触点からの結合波の伝搬をトリガすることによって実施される。本明細書における「結合波」という用語は、開始点から伝搬される接続即ち分子結合フロントを意味しており、この結合波は、接触点から２つのウェーハの間の緊密な接触表面（結合界面）全体にわたる引力（ファンデルワールス力）の拡散に対応している。接触点は、通常、２つのウェーハのうちの一方の露出表面に機械的な圧力を印加することによって開始される。
本出願人は、単一のウェーハ内の特定のパターン即ちマイクロコンポーネント間の相対運動は、そのウェーハを分子結合によって他のウェーハに結合するステップに引き続いて出現することを立証した。より正確には、本出願人によって実施された実験によれば、応力（引張り応力及び／又は圧縮応力）は、接触点、つまり機械的な圧力が印加される領域に生じることを示した。これらの応力は、ウェーハ中に出現する非均一な変形の源であり、延いては特定のパターン即ちマイクロコンポーネントの互いに対する相対非一様運動の源である。
本出願人は、変形は主として接触点及びその周囲に位置すること、また、これらの変形は弾性変形であることを観察した。これらの変形は、それが２つのウェーハのうちの一方の表面のツール、例えばスタイラスの機械的な接触によるものである場合、接触点の周囲に最大１５ｃｍ［センチメートル］の半径にわたって延在することがある。したがって２つのウェーハのうちの一方の露出面即ち表面のうちの一方に接触点を加えることにより、ウェーハの有用な部分、つまりマイクロコンポーネントなどのデバイスの形成が意図された部分に変形が生成されることになる。
したがって、本発明によれば、２つのウェーハのうちの一方の表面に機械的な接触点を直接加えることなく２つのウェーハ間の結合波を開始させることができることを意味する解決法が提案される。そのために、本発明の方法によれば、結合波は、２つのウェーハのうちの一方の周辺側面に接触力を印加することによって２つのウェーハの間で開始される。ウェーハの「周辺側面」という用語は、ウェーハの周囲に位置しているウェーハの任意の部分であって、ウェーハの面即ち表面に対して平行ではない部分を意味している。周辺側面は、ウェーハの側面に対応していても、或いはウェーハがその表面の周囲に縁面取りを有している場合にしばしば生じるように、表面の取扱いを容易にし、且つ、これらの側面が突出している場合に生じる可能性のある破壊を回避するように作用する、傾斜した、或いは丸い表面に対応していてもよく、このような破壊は、ウェーハ表面が粒子汚染する原因になる。
ウェーハの周辺側面への接触力の印加は、ツールを使用して実施することができる。図２Ａでは、第１のウェーハ即ち基板２０は、基板キャリヤデバイス４０を備えた結合装置の中に置かれている。基板キャリヤデバイス４０は、１５マイクロメートル未満の平坦度欠陥を有していることが好ましい支持プラテン４０ａを備えている。支持プラテン４０ａは、分子結合による第２のウェーハ即ち基板３０とのアセンブリの観点から、例えば支持プラテン４０ａに結合された静電システム又は吸引システムによって、或いは単純に重力によって第１のウェーハ２０を保持している。ウェーハを保持する（静電的に、或いは吸引によって）ための関連システムは、オーバレイが大きくなる原因にならないよう、それらがウェーハを変形させないことが確認されていることを条件として使用される。ウェーハ２０が支持プラテン上に保持されると、ウェーハ３０の下部表面即ち面３１がウェーハ２０の上部表面２１に対向して配置される（図２Ｂ）。
結合されるべく意図されたウェーハ２０及び３０のそれぞれの表面２１及び３１は、分子結合を可能にするために、以下で説明するように、また、知られている方法で準備されている（研磨、洗浄、疎水性／親水性処理、等々）。
本発明の一態様によれば、ウェーハ２０及び３０の周辺側面は、特に、接触力が印加されている間、ウェーハが互いに対してオフセットするのを防止するためにチョック４１と接触している。
ここで説明されている例では、ウェーハ２０及び３０には、それぞれ、結合に先立つウェーハ２０及び３０の位置決め（微視的位置合わせ）を容易にするノッチの形態のアライメントキー２３、３３が含まれている。この例では、接触力を印加している間、２つのウェーハの間のマイクロメートルオーダの位置合わせがもたらされることを保証するためには、チョック４１は、アライメントキー２３及び３３の部分でウェーハ２０及び３０の側面と接触することが好ましい。チョック４１は、少なくとも部分的にキー２３及び３３の中に入り込むことができる形状及び／又は寸法を有している。
図２Ｃは他の例を示したもので、ウェーハ３０’及び４０’には、フラットの形態のアライメントキー３３’及び２３’が含まれている。この例では、チョック４１’は、キー３３’及び２３’との良好な接触を可能にする長方形の形状を有していることが好ましい。
以下で説明するように、接触力は、一方又は両方のウェーハの、チョックと接触する周辺側面とは直径方向に反対側の周辺側面の領域に印加されることが好ましい。特定の構成では、１つ又は複数の追加チョックを使用することができる。これは、特に、図２Ａに示されているようにチョック４１がキー２３及び３３の部分に必要である場合に生じる。例えば使用される結合装置の嵩張りのために、一方又は両方のウェーハの側面の、チョック４１に対して直径方向に反対側の領域に接触力を印加することができない場合、接触力を印加するために利用することができる領域とは直径方向に反対側の領域に配置されることになる追加チョック４２が使用される。
接触力が２つのウェーハの側面に同時に印加される構成などの特定の構成では、下部ウェーハを支持プラテンに対して同じ高さに保持せず（例えば吸引力又は静電力によって）、単に下部ウェーハをプラテンの上に置くことが場合によっては好ましく、その場合、ウェーハを所定の位置に保持する手段は１つ又は複数のチョックのみである。
図２Ｂでは、分子結合のための接触点の開始は、ツール５０を使用して実施される。図２Ｂに高度な図解によって示されているように、ツール５０は自由端５１を備えたスタイラスの形態であり、このツール５０を使用して２つのウェーハ２０、３０のうちの少なくとも一方の周辺側面に接触力が加えられる。
接触力は、ウェーハの平面に対して実質的に平行の方向から、或いはウェーハの平面に対して−９０°乃至＋９０°の範囲内の一定の角度を形成する方向から、１つのウェーハの一方の側面のみに、或いは２つのウェーハの側面に同時に印加することができる。
ここで説明されている実施態様では、ツール５０を使用して２つのウェーハのうちの少なくとも一方の周辺側面に印加される接触力は、ウェーハの平面Ｐに対して好ましくは０°より大きく、且つ、±４５°より小さい一定の角度を形成する方向に配向されている。より正確には、接触力Ｆを上部ウェーハ３０の周辺側面３２に印加する場合、ツール５０は、ウェーハの平面Ｐに対して０°より大きく、且つ、＋４５°より小さい角度θＦで配向される。同様に、接触力Ｆ’を上部ウェーハ２０の周辺側面２２に印加する場合、ツール５０は、ウェーハの平面Ｐに対して−４５°より小さく、且つ、０°より大きい角度θＦ’で配向される。
図３から分かるように、接触力を上部ウェーハ３０の周辺側面３２に印加する場合、接触力ベクトルの印加方向とウェーハの平面の間に形成される角度θＦが、結合波を開始することができる力の垂直方向の成分ＦＶを生成する。さらに、この角度は、ウェーハの表面との機械的な直接接触が存在しないために正確に決定することができない垂直方向の成分ＦＶを最小化するために＋４５°未満である。ウェーハの平面に対する角度を４５°未満の値に制限することにより、ウェーハの平面に対して直角に印加される垂直方向の成分ＦＶの振幅即ち大きさが接触力Ｆの振幅即ち大きさの少なくとも半分になる。
しかしながら、結合波は、ウェーハの平面に対して実質的に平行の方向から接触力を印加することによっても開始させることができることに留意されたい。その場合、この接触力により、ウェーハをより近接させ、且つ、結合波を開始させることができる振動が誘導される。
本発明によれば、周辺側面に局部化される接触力を印加するためのポイントを選択することにより、ウェーハの品質に対する変形の影響が最小化される。実際、接触力の印加に引き続いて変形が生成されたとしても、それらは、ウェーハの有用な部分の外側に位置している、ウェーハの側面の限られたゾーン内に延在する。
ウェーハの表面に出現する変形をさらに最小化するためには、接触力によって生じる垂直方向の成分によってウェーハの表面に加えられる機械的な圧力は、１ＭＰａ未満であることが好ましい。垂直方向の成分における機械的な圧力に対するこの制限を達成するために、例えば接触力Ｆによってウェーハの周辺側面に加えられる機械的な圧力の値を制御することができる。接触力Ｆの振幅即ち大きさは、ツール５０を動力計５２に接続することによって制御することができる。ツール５０とウェーハの周辺側面との接触表面積５１ａが分かると、例えばこの接触表面積は０．３ｍｍ２［平方ミリメートル］乃至１ｍｍ２の範囲であってもよいが、ツールによってウェーハに加えられる接触力Ｆを制御することにより、加えられる機械的な圧力を制御することができる（負荷＝機械的な圧力×ベアリング表面積）。上で示したように、接触力の垂直方向の成分の振幅、したがってウェーハの表面に加えられる機械的な圧力は、接触力によってウェーハの表面に加えられる機械的な圧力と比較すると、少なくとも半分に分割され、したがってウェーハの表面に対する機械的な圧力が１ＭＰａ未満であることを保証するためには、ウェーハの周辺側面に２ＭＰａ未満の機械的な圧力を加えるだけで十分である。
さらに、図３に示されているように、接触力Ｆは、水平方向の成分ＦＨを主として有している。ツールを使用して印加される接触力は、継続期間が典型的には１秒未満、或いは０．５秒未満の短いインパルス（衝撃）の形態で伝達される。第１のインパルスの間に結合波が開始されない場合、結合波が開始されるまでインパルスを繰り返すことができる。
ベアリングツール、より具体的には、ウェーハの周辺側面と接触することが意図されているその末端は、テフロン（登録商標）、シリコーン又は重合体などの材料から製造することができ、或いはこれらの材料で覆うことができる。通常、ツールの末端は、接触力を信頼性の高い方法で伝達することができるよう、十分に剛直な材料から製造され、或いはこのような材料でコーティングされる。材料の可撓性が大きすぎると変形し、不正確な接触表面になる可能性がある。さらに、材料の剛性が大きすぎると、ウェーハ上に欠陥（インプレッション）が形成されることがある。
本発明の分子結合による結合方法は、結合装置即ちデバイス内で自動的に実施することができる。このような状況の下では、装置は、上で説明した基板キャリヤデバイスと同様の基板キャリヤデバイス、及びアクチュエータ（例えばジャック又は機械的なアーム）に接続されたツールを備えている。また、装置には、アクチュエータを制御することが意図されたサーボ制御が含まれている。サーボ制御は、ツールによって印加される接触力の印加角度を制御する方法でアクチュエータを制御する。また、ツールによって加えられる機械的な圧力は、力センサからデータを受け取り、且つ、受け取ったデータと、印加されることが意図された機械的な圧力及びベアリングエレメントの末端の表面積の関数である所定の負荷とを比較するサーボ制御によって制御することも可能である。
結合デバイスは、ウェーハ間のマイクロメートルオーダの位置合わせを保証すること、並びに接触力を印加している間、ウェーハを位置合わせされた状態に維持することが意図された１つ又は複数のチョックをさらに含むことができる。
図４は、本発明の分子結合による２つのウェーハ３２０と３３０の間の結合方法の応用を示したもので、これらの２つのウェーハ３２０及び３３０は、それぞれその周辺側面３２２及び３３２に食いつき部の形態の縁面取りを備えている。結合波は、上で説明した方法と同じ方法で、ツール３５０を使用して２つのウェーハ３２０、３３０のうちの一方の周辺側面に接触力Ｆを印加することによって開始される。
図５は、本発明の分子結合による２つのウェーハ４２０と４３０の間の結合方法の応用を示したもので、これらの２つのウェーハ４２０及び４３０は、それぞれその周辺側面４２２及び４３２に丸い形の縁面取りを備えている。結合波は、上で説明したように、ツール４５０を使用して２つのウェーハ４２０、４３０のうちの一方の周辺側面に接触力Ｆを印加することによって開始される。
本発明の方法は、分子結合と両立する任意のタイプの材料、特にケイ素、ゲルマニウム、ガラス、水晶、サファイヤ、等々などの半導体材料のアセンブリに適用することができる。アセンブルすべきウェーハは、特に、１００ｍｍ［ミリメートル］、１５０ｍｍ、２００ｍｍ又は３００ｍｍの直径を有することができる。また、ウェーハは、それらの表面の大部分にわたってマイクロコンポーネントを含むことも、或いは限られたゾーンにわたってのみマイクロコンポーネントを含むことも可能である。
本発明の結合方法のための特定の非排他的分野は、三次元構造を製造する分野である。
以下、本発明の一実施態様による、最初の基板の上に形成されたマイクロコンポーネントの層を最後の基板の上に転移させることによって三次元構造を製造する方法について、図６Ａ乃至６Ｄ及び７を参照して説明する。
三次元構造の製造は、最初のウェーハ即ち基板１００の表面に第１の一連のマイクロコンポーネント１１０を形成することによって開始される（図６Ａ、ステップＳ１）。マイクロコンポーネント１１０は、複数のコンポーネント全体及び／又はその一部のみであってもよい。最初の基板１００は、単分子層構造、例えばケイ素の層であっても、或いはＳＯＩタイプの構造などの多層構造であってもよい。マイクロコンポーネント１１０は、製造されるマイクロコンポーネント１１０に対応するパターンを形成するためのゾーンを画定することができるマスクを使用したフォトリソグラフィによって形成される。フォトリソグラフィによってマイクロコンポーネント１１０を形成している間、最初の基板１００は基板キャリヤデバイス１２０の上に保持される。基板キャリヤデバイスは支持プラテン１２０ａを備えており、この支持プラテン１２０ａに対して、例えば支持プラテン１２０ａに結合された静電システム又は吸引システムによって最初の基板１００が同じ高さに保持される。
次に、分子結合による結合の観点から、マイクロコンポーネント１１０を備えた最初の基板１００の面が最後のウェーハ即ち基板２００の一方の面と対向して配置される（ステップＳ２、図６Ｂ）。また、酸化物、例えばＳｉＯ２の層も、マイクロコンポーネント１１０を備えた最初の基板１００の面、及び／又は緊密に接触させるべく意図された最後の基板２００の面に形成することができる。
本発明によれば、接触力Ｆは、ツール２５０を使用して最後の基板２００の周辺側面２１０に印加される（ステップＳ３）。力Ｆは、基板の平面に対して０°より大きく、且つ、４５°より小さい一定の角度を形成する方向から印加される。基板２００の側面２１０に加えられる機械的な圧力は、２ＭＰａ未満であることが好ましい。
接触力を印加することにより、最初の基板１００と最後の基板２００の間の界面を結合波が伝搬する。これにより、マイクロコンポーネント１１０を備えた最初の基板１００が変形することなく、或いはほとんど変形することなく、接触しているこれらの２つの基板の表面（結合界面）全体にわたる分子結合によってそれらが一体に結合される。したがって基板１００と２００の間の結合界面にマイクロコンポーネント１１０の埋設層が得られる。
ステップＳ２の変形形態では、最後のウェーハ即ち基板２００が基板キャリヤデバイスの上に置かれ、マイクロコンポーネントを備えた基板１００がこの基板２００と対向して配置される。次に、ツール２５０を使用して最後の基板２００の周辺側面２１０及び／又は基板１００の周辺側面に接触力Ｆが印加される。
結合に引き続いて、図６Ｃから分かるように、マイクロコンポーネント１１０の層の上に存在している材料の一部を除去するために最初の基板１００が薄くされる（ステップＳ４）。基板１００がＳＯＩタイプの基板である場合、埋設絶縁層を有利に使用して残りの層１００ａの厚さを画定することができる。ステップＳ４により、最後の基板２００と、最初の基板１００の残りの部分に対応する層１００ａとによって形成された複合構造３００が得られる。最初の基板１００は、特に、化学機械研磨（ＣＭＰ）、化学エッチングによって、或いは原子打込みによって既に基板に形成されている弱い平面に沿った分割又は破砕によって薄くすることができる。
図６Ｄから分かるように、三次元構造の次の製造ステップは、薄くされた最初の基板１００の露出表面にマイクロコンポーネント１４０の第２の層を形成するステップからなっている（図６Ｄ、ステップＳ５）。マイクロコンポーネント１４０は、最終コンポーネントを形成するためのマイクロコンポーネント１１０の相補部分、及び／又はマイクロコンポーネント１４０と共に機能することが意図された全く別のコンポーネントに対応していてもよい。埋設マイクロコンポーネント１１０と位置合わせされたマイクロコンポーネント１４０を形成するために、マイクロコンポーネント１１０を形成するために使用されるフォトリソグラフィマスクと同様のフォトリソグラフィマスクが使用される。最後の基板２００及び層１００ａによって形成された複合構造３００は、マイクロコンポーネント１１０の形成と同様の方法で、デバイス１２０と全く同じ基板キャリヤデバイス１３０の支持プラテン１３０ａの上に保持される。次に、フォトリソグラフィマスクが層１００ａの自由表面に加えられる。
変形形態では、三次元構造は複数の層のスタックによって形成され、個々の層は、本発明のアセンブリ方法によって転移され、また、個々の層は、直接接触している層と位置合わせされている。
さらに他の変形形態では、最後の基板２００も同じくマイクロコンポーネントを備えている。
本発明の分子結合による結合方法は、最初の基板１００を最後の基板２００の上に転移させる前及び転移させた後のマイクロコンポーネント１１０に重大なオフセットがもはや観察されないよう、変形することなく、或いは少なくとも小さい変形で最初の基板１００を最後の基板に結合することができることを意味している。したがって、ウェーハの表面全体にわたって均質な方法で前記残留オフセットを２００ｎｍ未満、さらには１００ｎｍ未満の値に制限することができる。したがって、マイクロコンポーネント１４０は、その寸法が著しく縮小された（例えば１μｍ［マイクロメートル］未満）マイクロコンポーネントであっても、最初の基板の転移後においても尚且つマイクロコンポーネント１１０と位置合わせさせて容易に形成することができる。これは、例えば、２つの層の中或いは同じ層の２つの全く別の面に存在するマイクロコンポーネントを金属接続を介して相互接続することができ、貧弱な相互接続の危険を最小化することができることを意味している。
したがって本発明の方法は、回路層を他の層の上又は支持基板の上に転移させている間、オーバレイの現象を除去することができることを意味しており、また、極めて高い品質の多層半導体ウェーハを製造することができることを意味している。

Claims (19)

  1. 少なくとも１つの下部ウェーハ（２０）と上部ウェーハ（３０）との間を分子結合によって結合する方法であって、
    前記下部ウェーハの上面に前記上部ウェーハの下面を配置するステップを含み、
    前記２つのウェーハ（３０、２０）の間の結合波を開始するために前記２つのウェーハのうちの少なくとも一方の周辺側面（２２、３２）に接触力（Ｆ）が印加され、前記周辺側面が前記下部ウェーハ又は前記上部ウェーハの部分であって、前記下部ウェーハ又は前記上部ウェーハの周囲に位置し、且つ、前記下部ウェーハの前記上面又は前記上部ウェーハの前記下面に対して平行ではない任意の部分に対応することを特徴とする方法。
  2. 前記２つのウェーハ（２０、３２）の前記周辺側面（２２、３２）が少なくとも１つのチョック（４１）と接触していることを特徴とする請求項１に記載の方法。
  3. 前記ウェーハ（２０、３０）の前記周辺側面（２２、３２）がそれぞれアライメントキー（２３；３３）を備え、前記少なくとも１つのチョックが前記側面と前記アライメントキーにおいて接触することを特徴とする請求項２に記載の方法。
  4. 前記接触力（Ｆ）が、前記２つのウェーハ（２０；３０）のうちの一方の前記周辺側面（２２；３２）又は前記２つのウェーハ（２０、３０）の前記周辺側面（２２、３２）に同時に印加され、前記接触力が、前記ウェーハの平面に対して実質的に平行の方向、又は前記ウェーハの前記平面に対して所定の角度を形成する方向に向けられていることを特徴とする請求項１〜３のいずれか一項に記載の方法。
  5. 前記角度が−９０°から＋９０°の範囲内であることを特徴とする請求項４に記載の方法。
  6. 前記接触力（Ｆ）が前記上部ウェーハ（３０）の前記周辺側面（３２）に印加され、前記力が、前記上部ウェーハ（３０）の平面に対して０°より大きく、且つ、＋４５°より小さい角度を形成する方向に向けられていることを特徴とする請求項４又は請求項５に記載の方法。
  7. 前記接触力が前記下部ウェーハ（２０）の前記周辺側面（２２）に印加され、前記力が、前記下部ウェーハ（２０）の平面に対して−４５°より大きく、且つ、０°より小さい角度を形成する方向に向けられていることを特徴とする請求項４又は請求項５に記載の方法。
  8. 印加される前記接触力（Ｆ）の強さが２ＭＰａ未満の機械的な圧力に対応することを特徴とする請求項１〜７のいずれか一項に記載の方法。
  9. 前記接触力（Ｆ）が、１つ又は複数の衝撃によって前記２つのウェーハ（２０、３０）のうちの少なくとも一方の前記周辺側面（２２；３２）に印加されることを特徴とする請求項１〜８のいずれか一項に記載の方法。
  10. 前記接触力（Ｆ）が、ツール（５０）を前記２つのウェーハのうちの少なくとも一方の前記周辺側面に押し付けることによって印加されることを特徴とする請求項１〜９のいずれか一項に記載の方法。
  11. 複合三次元構造を製造する方法であって、第１のウェーハ（１００）の一方の面にマイクロコンポーネント（１１０）の第１の層を製造するステップと、マイクロコンポーネントの前記層を備えた前記第１のウェーハの前記面を分子結合によって第２のウェーハ（２００）の上に結合するステップとを含み、前記結合ステップが請求項１〜１０のいずれか一項に記載の分子結合方法による結合に従って実施されることを特徴とする方法。
  12. 前記結合ステップの後に、前記第１のウェーハ（１００）を薄くするステップを含むことを特徴とする請求項１１に記載の方法。
  13. 前記第１のウェーハ（１００）の面であって、マイクロコンポーネント（１１０）の前記第１の層を備えた面とは反対側の面に、マイクロコンポーネント（１４０）の第２の層を製造するステップをさらに含むことを特徴とする請求項１１又は請求項１２に記載の方法。
  14. 前記結合ステップの前に、前記第１のウェーハの面であって、マイクロコンポーネントの前記第１の層を備えた面に酸化物の層を形成するステップを含むことを特徴とする請求項１１〜１３のいずれか一項に記載の方法。
  15. 前記第１のウェーハ（１００）がＳＯＩタイプの構造であることを特徴とする請求項１１〜１４のいずれか一項に記載の方法。
  16. マイクロコンポーネント（１１０）の少なくとも前記第１の層がイメージセンサを備えることを特徴とする請求項１１〜１５のいずれか一項に記載の方法。
  17. 少なくとも１つの下部ウェーハと上部ウェーハの間を分子結合によって結合するためのデバイスであって、
    基板キャリヤデバイスと、接触力を印加するためのツールとを備え、前記下部ウェーハが支持プラテン上に保持され、前記上部ウェーハの下面が前記下部ウェーハの上面に対向して配置され、前記印加ツールが、前記２つのウェーハの間の結合波を開始するために前記２つのウェーハのうちの少なくとも一方の周辺側面に接触力を印加するように配列され、前記周辺側面が前記下部ウェーハ又は前記上部ウェーハの部分であって、前記下部ウェーハ又は前記上部ウェーハの周囲に位置し、且つ、前記下部ウェーハの前記上面又は前記上部ウェーハの前記下面に対して平行ではない任意の部分に対応することを特徴とするデバイス。
  18. 前記２つのウェーハの前記周辺側面を互いに対して位置合わせされた状態で保持するための少なくとも１つのチョックをさらに備えることを特徴とする請求項１７に記載のデバイス。
  19. 前記基板キャリヤデバイスが１５マイクロメートル未満の平坦度欠陥を有する支持プラテンを備えることを特徴とする請求項１７又は請求項１８に記載のデバイス。
JP2012515447A 2009-06-26 2010-06-11 分子結合による結合方法 Active JP5448117B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0954382A FR2947380B1 (fr) 2009-06-26 2009-06-26 Procede de collage par adhesion moleculaire.
FR0954382 2009-06-26
PCT/EP2010/058244 WO2010149512A1 (en) 2009-06-26 2010-06-11 A method of bonding by molecular bonding

Publications (2)

Publication Number Publication Date
JP2012530370A JP2012530370A (ja) 2012-11-29
JP5448117B2 true JP5448117B2 (ja) 2014-03-19

Family

ID=41507916

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012515447A Active JP5448117B2 (ja) 2009-06-26 2010-06-11 分子結合による結合方法

Country Status (9)

Country Link
US (1) US8927320B2 (ja)
EP (1) EP2446463B1 (ja)
JP (1) JP5448117B2 (ja)
KR (1) KR101668374B1 (ja)
CN (1) CN102804337B (ja)
FR (1) FR2947380B1 (ja)
SG (1) SG176610A1 (ja)
TW (1) TWI464794B (ja)
WO (1) WO2010149512A1 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2967812B1 (fr) * 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
FR2972078A1 (fr) * 2011-02-24 2012-08-31 Soitec Silicon On Insulator Appareil et procédé de collage par adhésion moléculaire
JP2014093420A (ja) * 2012-11-02 2014-05-19 Toyota Motor Corp ウェハを支持ディスクに接着する治具、および、それを用いた半導体装置の製造方法
KR20230136681A (ko) * 2013-05-29 2023-09-26 에베 그룹 에. 탈너 게엠베하 기판을 결합하기 위한 방법 및 장치
FR3036223B1 (fr) * 2015-05-11 2018-05-25 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de collage direct de substrats avec amincissement des bords d'au moins un des deux substrats
KR102017834B1 (ko) * 2016-11-22 2019-09-03 세메스 주식회사 기판 처리 장치 및 기판 처리 방법
US10497667B2 (en) * 2017-09-26 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus for bond wave propagation control
KR102483443B1 (ko) * 2018-08-14 2023-01-04 삼성전자주식회사 기판 접합 장치 및 이를 구비하는 기판 접합 설비와 이를 이용한 기판의 접합방법
CN110767590A (zh) * 2019-10-31 2020-02-07 长春长光圆辰微电子技术有限公司 一种用硅片凹口对准键合两片硅片的方法
CN110767589B (zh) * 2019-10-31 2021-11-19 长春长光圆辰微电子技术有限公司 一种soi硅片对准键合的方法
US11437344B2 (en) * 2020-03-27 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer bonding method
DE102020124580A1 (de) 2020-03-27 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Wafer bonding method
CN114725307A (zh) * 2022-06-09 2022-07-08 浙江宏禧科技有限公司 显示面板的制备方法

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3728694A (en) 1970-09-28 1973-04-17 Technovation Thin film ferroelectric device
JPH0355822A (ja) 1989-07-25 1991-03-11 Shin Etsu Handotai Co Ltd 半導体素子形成用基板の製造方法
US5131968A (en) * 1990-07-31 1992-07-21 Motorola, Inc. Gradient chuck method for wafer bonding employing a convex pressure
JPH05152181A (ja) * 1991-11-28 1993-06-18 Fujitsu Ltd Ｓｏｉ基板の製造方法および製造装置
KR100289348B1 (ko) * 1992-05-25 2001-12-28 이데이 노부유끼 절연기판실리콘반도체장치와그제조방법
JP3321882B2 (ja) 1993-02-28 2002-09-09 ソニー株式会社 基板はり合わせ方法
JPH07169660A (ja) * 1993-09-09 1995-07-04 Xerox Corp ウェハ対を接合する装置及び方法
US5843832A (en) * 1995-03-01 1998-12-01 Virginia Semiconductor, Inc. Method of formation of thin bonded ultra-thin wafers
JPH09148207A (ja) 1995-11-22 1997-06-06 Mitsubishi Heavy Ind Ltd 三次元ｌｓｉ積層装置
JPH09196933A (ja) 1996-01-19 1997-07-31 Canon Inc プローブとプローブの作製方法、及びプローブユニット、並びにこれを用いた情報記録再生装置
JPH10229162A (ja) * 1997-02-14 1998-08-25 Tokai Rika Co Ltd 両面回路基板及びその製造方法
JP3720515B2 (ja) 1997-03-13 2005-11-30 キヤノン株式会社 基板処理装置及びその方法並びに基板の製造方法
US5962792A (en) 1997-06-02 1999-10-05 The Penn State Research Foundation Beam strain gauge
JPH1126733A (ja) 1997-07-03 1999-01-29 Seiko Epson Corp 薄膜デバイスの転写方法、薄膜デバイス、薄膜集積回路装置，アクティブマトリクス基板、液晶表示装置および電子機器
JP4633874B2 (ja) * 1999-09-21 2011-02-16 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 貼り合せｓｏｉウェーハの接合装置
US6335263B1 (en) 2000-03-22 2002-01-01 The Regents Of The University Of California Method of forming a low temperature metal bond for use in the transfer of bulk and thin film materials
JP2002190435A (ja) 2000-10-11 2002-07-05 Sumitomo Metal Ind Ltd 基板の接合処理方法及び接合処理装置
JP4698018B2 (ja) 2000-12-12 2011-06-08 日本碍子株式会社 接着体の製造方法、および接着剤
US20020127821A1 (en) 2000-12-28 2002-09-12 Kazuyuki Ohya Process for the production of thinned wafer
FR2821697B1 (fr) 2001-03-02 2004-06-25 Commissariat Energie Atomique Procede de fabrication de couches minces sur un support specifique et une application
FR2837620B1 (fr) 2002-03-25 2005-04-29 Commissariat Energie Atomique Procede de transfert d'elements de substrat a substrat
US6969667B2 (en) 2002-04-01 2005-11-29 Hewlett-Packard Development Company, L.P. Electrical device and method of making
CA2485022A1 (en) 2002-04-15 2003-10-23 Schott Ag Method for connecting substrates and composite element
JP4397819B2 (ja) 2002-09-17 2010-01-13 アンテルヨン、ベスローテン、フェンノートシャップ カメラ・デバイス、ならびに、カメラ・デバイスおよびウェハスケールパッケージの製造方法
JP2004235465A (ja) 2003-01-30 2004-08-19 Tokyo Electron Ltd 接合方法、接合装置及び封止部材
JP4066889B2 (ja) * 2003-06-09 2008-03-26 株式会社Ｓｕｍｃｏ 貼り合わせ基板およびその製造方法
US20040262772A1 (en) 2003-06-30 2004-12-30 Shriram Ramanathan Methods for bonding wafers using a metal interlayer
KR101095293B1 (ko) 2003-11-28 2011-12-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 제조 방법
US7084045B2 (en) 2003-12-12 2006-08-01 Seminconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CA2551542A1 (en) 2003-12-24 2005-07-07 Teijin Limited Laminate
US7318368B2 (en) 2004-02-11 2008-01-15 Tmc Design Corporation Radio frequency jammer
FR2866982B1 (fr) 2004-02-27 2008-05-09 Soitec Silicon On Insulator Procede de fabrication de composants electroniques
US7645635B2 (en) 2004-08-16 2010-01-12 Micron Technology, Inc. Frame structure and semiconductor attach process for use therewith for fabrication of image sensor packages and the like, and resulting packages
US7429494B2 (en) 2004-08-24 2008-09-30 Micron Technology, Inc. Microelectronic imagers with optical devices having integral reference features and methods for manufacturing such microelectronic imagers
US7060592B2 (en) 2004-09-15 2006-06-13 United Microelectronics Corp. Image sensor and fabricating method thereof
US7975744B2 (en) 2005-01-18 2011-07-12 Suss Microtec Inc. High-throughput bond tool
US7553695B2 (en) * 2005-03-17 2009-06-30 Hymite A/S Method of fabricating a package for a micro component
JP2006303087A (ja) * 2005-04-19 2006-11-02 Sumco Corp シリコンウェーハの貼り合わせ方法および貼り合わせ装置
TWI310583B (en) 2005-07-01 2009-06-01 Touch Micro System Tech Method of thinning a wafer
WO2007047536A2 (en) * 2005-10-14 2007-04-26 Silicon Genesis Corporation Method and apparatus for flag-less wafer bonding tool
JP5046366B2 (ja) 2005-10-20 2012-10-10 信越化学工業株式会社 接着剤組成物及び該接着剤からなる接着層を備えたシート
US7601271B2 (en) * 2005-11-28 2009-10-13 S.O.I.Tec Silicon On Insulator Technologies Process and equipment for bonding by molecular adhesion
KR100968039B1 (ko) 2005-12-12 2010-07-07 가부시키가이샤 무라타 세이사쿠쇼 위치맞춤장치, 접합장치 및 위치맞춤방법
US7648851B2 (en) * 2006-03-06 2010-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating backside illuminated image sensor
US7902039B2 (en) 2006-11-30 2011-03-08 Sumco Corporation Method for manufacturing silicon wafer
FR2910707B1 (fr) * 2006-12-20 2009-06-12 E2V Semiconductors Soc Par Act Capteur d'image a haute densite d'integration
JP4458116B2 (ja) 2007-05-30 2010-04-28 住友電気工業株式会社 エピタキシャル層成長用ｉｉｉ族窒化物半導体層貼り合わせ基板および半導体デバイス
JP4442671B2 (ja) 2007-09-21 2010-03-31 セイコーエプソン株式会社 接合膜付き基材、接合方法および接合体
FR2931014B1 (fr) 2008-05-06 2010-09-03 Soitec Silicon On Insulator Procede d'assemblage de plaques par adhesion moleculaire
TWM351577U (en) * 2008-07-30 2009-02-21 Hermes Systems Inc Jig for assisting in calibrating position and semiconductor machine
FR2935537B1 (fr) 2008-08-28 2010-10-22 Soitec Silicon On Insulator Procede d'initiation d'adhesion moleculaire
FR2943177B1 (fr) 2009-03-12 2011-05-06 Soitec Silicon On Insulator Procede de fabrication d'une structure multicouche avec report de couche circuit

Also Published As

Publication number Publication date
FR2947380B1 (fr) 2012-12-14
JP2012530370A (ja) 2012-11-29
FR2947380A1 (fr) 2010-12-31
EP2446463A1 (en) 2012-05-02
KR101668374B1 (ko) 2016-10-28
TW201110211A (en) 2011-03-16
US8927320B2 (en) 2015-01-06
EP2446463B1 (en) 2019-11-13
KR20120047862A (ko) 2012-05-14
US20120164778A1 (en) 2012-06-28
TWI464794B (zh) 2014-12-11
WO2010149512A1 (en) 2010-12-29
CN102804337A (zh) 2012-11-28
SG176610A1 (en) 2012-01-30
CN102804337B (zh) 2015-08-26

Similar Documents

Publication Publication Date Title
JP5448117B2 (ja) 分子結合による結合方法
US8163570B2 (en) Method of initiating molecular bonding
KR101189714B1 (ko) 분자 결합에 의한 웨이퍼 조립 방법
JP5640272B2 (ja) 回路層転写により多層構造体を製作する方法
US8338266B2 (en) Method for molecular adhesion bonding at low pressure
KR101238679B1 (ko) 저압에서의 분자 접착 접합 방법
WO2012113799A1 (en) Apparatus and method for direct wafer bonding

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130802

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130813

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20131113

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20131203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131219

R150 Certificate of patent or registration of utility model

Ref document number: 5448117

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250