KR101189714B1 - 분자 결합에 의한 웨이퍼 조립 방법 - Google Patents

분자 결합에 의한 웨이퍼 조립 방법 Download PDF

Info

Publication number
KR101189714B1
KR101189714B1 KR1020107023165A KR20107023165A KR101189714B1 KR 101189714 B1 KR101189714 B1 KR 101189714B1 KR 1020107023165 A KR1020107023165 A KR 1020107023165A KR 20107023165 A KR20107023165 A KR 20107023165A KR 101189714 B1 KR101189714 B1 KR 101189714B1
Authority
KR
South Korea
Prior art keywords
substrate
wave
wafer
layer
propagation
Prior art date
Application number
KR1020107023165A
Other languages
English (en)
Other versions
KR20100123917A (ko
Inventor
마르셀 브뢰까르
베르나르 아스파
크리스텔르 라가에
티에리 바르제
Original Assignee
소이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소이텍 filed Critical 소이텍
Publication of KR20100123917A publication Critical patent/KR20100123917A/ko
Application granted granted Critical
Publication of KR101189714B1 publication Critical patent/KR101189714B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76256—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques using silicon etch back techniques, e.g. BESOI, ELTRAN
    • C—CHEMISTRY; METALLURGY
    • C03—GLASS; MINERAL OR SLAG WOOL
    • C03C—CHEMICAL COMPOSITION OF GLASSES, GLAZES OR VITREOUS ENAMELS; SURFACE TREATMENT OF GLASS; SURFACE TREATMENT OF FIBRES OR FILAMENTS MADE FROM GLASS, MINERALS OR SLAGS; JOINING GLASS TO GLASS OR OTHER MATERIALS
    • C03C27/00—Joining pieces of glass to pieces of other inorganic material; Joining glass to glass other than by fusing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/185—Joining of semiconductor bodies for junction formation
    • H01L21/187—Joining of semiconductor bodies for junction formation by direct bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electromagnetism (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Geochemistry & Mineralogy (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Micromachines (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Adhesives Or Adhesive Processes (AREA)

Abstract

본 발명은 분자 결합에 의해 두 웨이퍼(20, 30)를 결합하는 방법에 관한 것으로, 상기 두 웨이퍼 중 적어도 하나에 적용되는 압력점(43)에서 결합파의 제1전파가 개시된 이후에 상기 압력점(43)을 포함하는 영역에 대해 결합파의 제2전파가 뒤따른다. 이러한 결합파의 제2전파는 상기 두 웨이퍼 사이에 분리 요소(41)를 삽입하고 적어도 결합파의 제1전파가 시작된 이후에 제거됨으로써 얻어질 수 있다.

Description

분자 결합에 의한 웨이퍼 조립 방법{A METHOD OF ASSEMBLING WAFERS BY MOLECULAR BONDING}
본 발명은 다층(multilayer) 반도체 웨이퍼 또는 기판을 제조하는 분야에 관한 것이다. 이런 웨이퍼나 기판은 초기 기판에서 형성된 적어도 하나의 레이어를 최종 기판으로 이송함으로써 제조되며, 이송되는 레이어는 초기 기판의 일부에 해당한다. 이렇게 이송되는 레이어는 소자(component)의 전부 또는 일부를 포함하거나 복수의 마이크로컴포넌트(microcomponent)를 포함한다.
더욱 상세히 말하자면, 본 발명은 "도너 기판(donor substrate)"으로 칭해지는 기판으로부터 "수용 기판(receiving substrate)"으로 칭해지는 최종 기판으로 레이어가 이송되는 과정에서 발생하는 이질 변형(heterogeneous deformation) 문제에 관한 것이다. 이런 변형은 특히 마이크로컴포넌트의 일 이상의 레이어가 최종 지지 기판으로 이송되는 것이 요구되는 삼차원 소자 집적 기술(3-D 집적)에서 관측되며, 이뿐만이 아니라 회로를 이송하거나 백라이트 이미저(back-lit imager)를 제조할 때에도 관측된다. 이송되는 레이어는 초기 기판에서 적어도 부분적으로 만들어지는 마이크로컴포넌트(전자 소자, 광전자 소자, 등등)를 포함하는데, 이런 레이어는 최종 기판에서 적층된다. 여기서 최종 기판은 그 자체가 소자를 포함할 수도 있다. 하나의 레이어에 존재하는 마이크로컴포넌트의 크기가 상당히 줄어들고 그 수가 많아진다는 점이 주된 이유가 되어서, 각각의 이송되는 레이어는 아래에 있는 레이어와 매우 정밀하게 정렬되기 위하여 높은 정밀도를 가지고 최종 기판에 위치되어야만 한다. 또한, 레이어가 이송된 이후에 레이어에 대하여 추가적인 처리를 수행하는 것이 필요할 수 있다. 이는 예컨대 다른 마이크로컴포넌트를 형성하는 것, 마이크로컴포넌트의 표면을 노출시키는 것, 배선(interconnection)을 만드는 것, 등등이 될 수 있다.
그러나, 본 출원인은 레어어의 이송 이후에 추가적인 마이크로컴포넌트를 레이어의 이송 전에 형성된 마이크로컴포넌트와 정렬되도록 형성하는 것이 불가능하지는 않더라도 매우 어려운 경우가 있다는 것을 알게 되었다.
이런 오정렬(misalignment) 현상을 도 1a 내지 1e를 참조하여 설명하기로 한다. 도 1a 내지 1e는 삼차원 구조를 만드는 한 예를 도시한 것이다. 이런 삼차원 구조는, 초기 기판에 형성된 마이크로컴포넌트의 레어어가 최종 기판으로 이송되는 과정과 결합 공정 이후에 초기 기판의 노출된 면 위로 마이크로컴포넌트의 추가적인 레이어를 형성하는 과정을 포함한다. 도 1a 및 1b는 제1군의 마이크로컴포넌트(11)가 형성되는 초기 기판(10)을 도시하고 있다. 이런 마이크로컴포넌트(11)는 포토리소그래피(photolithography) 기술에 의해 형성되는데, 이는 생성될 마이크포컴포넌트(11)에 대응하는 패턴 형성 영역(pattern formation zone)을 만들 수 있는 마스크를 이용한다.
도 1c에서 알 수 있듯이, 그 이후에는 마이크로컴포넌트(11)가 있는 초기 기판(10)의 표면과 최종 기판(20)의 표면과의 긴밀한 접촉(intimate contact)이 이루어진다. 초기 기판(10)과 최종 기판(20) 사이의 결합은 일반적으로 분자 결합(molecular bonding)에 의해 이루어진다. 이렇게 하여, 마이크로컴포넌트(11)의 매립된 레이어가 두 기판(10, 20) 사이의 결합 계면(bonding interface)에서 형성된다. 이런 결합 이후에는 도 1d에서 알 수 있듯이, 마이크로컴포넌트(11)의 레이어 위에 존재하는 물질의 일부를 제거하기 위하여 초기 기판(10)이 얇아지게 된다. 따라서 초기 기판(10)의 남아 있는 부분에 해당하는 레이어(10a)와 최종 기판(20)으로부터 복합 구조(30; composite structure)가 형성된다.
도 1e에서 알 수 있듯이, 삼차원 구조를 생성하는 다음 단계는, 얇아진 초기 기판(10)의 노출된 표면에서 마이크로컴포넌트(12)의 제2레이어를 형성하는 단계 또는 레이어(10a)에 포함된 소자들과 정렬되도록 앞선 노출된 표면에서 추가적인 기술적 단계 ― 콘택트(contact), 배선(interconnection), 등을 만드는 것 ― 를 수행하는 단계를 포함한다. 설명의 단순함을 위하여, 본 명세서의 나머지 부분에서 "마이크로컴포넌트"란 용어는 레이어 위 또는 안에서 수행되는 기술적 단계에 의해 생성되는 소자로서 정밀하게 배치되어야만 하는 소자를 정의하는 것으로 사용될 것이다. 따라서, 마이크로컴포넌트란 능동 또는 수동 소자, 콘택트의 단순한 한 포인트, 또는 배선이 될 수 있다.
매립된 마이크로컴포넌트(11)와 정렬되게 마이크로컴포넌트(12)를 형성하기 위하여, 마이크로컴포넌트(11)를 형성하는데 사용된 것과 유사한 포토리소그래피 마스크가 사용된다. 레이어(10a)와 같이 이송된 레이어는 마이크로컴포넌트 사이 및 레이어를 형성하는 웨이퍼 위에 있는 마크(mark)를 전형적으로 포함한다. 포토리소그래피 공정 동안에 수행되는 것과 같은 기술적 처리 단계 동안에 이런 마크가 특히 위치 설정 및 정렬 수단(positioning and alignment tool)에 의해 이용될 수 있다.
그러나 위치 설정 수단을 쓴다고 하더라도, 도 1e에 도시된 오프셋(Δ11, Δ22, Δ33, Δ44)과 같이 마이크로컴포넌트(11, 12)의 일부분 사이에서 오프셋(offset)이 발생한다. 도 1e에 도시된 오프셋(Δ11, Δ22, Δ33, Δ44)은 각각 한 쌍의 마이크로컴포넌트(111/121, 112/122, 113/123, 114/124) 사이에서 관측되는 오프셋에 해당한다.
이런 오프셋은 최종 기판과 조립되는 과정 동안에 초기 기판으로부터 만들어지는 레이어에서 일어나는 이질 변형(heterogeneous deformation)에 기인한다. 이런 변형은 어떤 마이크로컴포넌트(11)의 변위(displacement)를 야기한다. 또한, 이송 과정 이후에 기판의 노출된 표면 위에 형성되는 마이크로컴포넌트(12)의 일부는 마이크로컴포넌트(11)에 대해 수백 나노미터 또는 마이크로미터 정도가 될 수 있는 위치적 변동을 보인다.
마이크로컴포넌트(11, 12)의 두 레이어 사이의 이런 오정렬(misalignment) 현상은 ― "오버레이(overlay)"라고도 칭해짐 ― 합선(short circuit), 적층 구조에서의 뒤틀림(distortion), 또는 두 레이어의 마이크로컴포넌트 사이의 연결 결함(connection defect)의 원인이 될 수 있다. 따라서 이런 오버레이 현상은 제조된 다층 반도체 웨이퍼의 품질 및 가치를 떨어뜨린다. 마이크로컴포넌트의 소형화와 레이어 당 마이크로컴포넌트의 집적 밀도 향상에 대한 요구의 끊임없는 증가 때문에 이런 현상의 영향은 계속적으로 커지고 있다.
삼차원 구조를 만드는 동안에 정렬과 관련된 문제는 잘 알려져 있다. Burns et al의 문헌("A Wafer-Scale 3-D Circuit Integration Technology", IEEE Transactions On Electron Devices, vol 53, No 10, Oct 2006)은 결합된 기판 사이의 정렬에 대한 변동을 감지하는 방법을 기술한다. Haisma et al의 문헌("Silicon-Wafer Fabrication and (Potential) Applications of Direct-Bonded Silicon", Philips Journal of Research, vol 49, No 1/2, 1995)은 양호한 품질의 최종 웨이퍼를 얻기 위해서는(즉, 마이크로컴포넌트 사이에서 가능한 작은 오프셋을 갖기 위해서는) 특히 연마 단계 동안에 웨이퍼 평탄도(flatness)의 중요성을 강조한다.
더욱 일반적 말하자면, 다른 기판으로 한 기판이 이송되는 동안에 기판에 이질 변형을 생성시키는 것은 바람직하지 못하다.
본 발명은 한 기판이 다른 기판으로 이송되는 동안에 한 기판에서 발생하는 이질 변형을 제한할 수 있는 해결책을 제공하는 것을 목적으로 한다.
이를 위하여, 본 발명은 분자 결합에 의해 두 개의 웨이퍼나 기판을 결합하는 방법을 제시하며, 이는
a) 조립될 상기 웨이퍼의 표면을 적어도 부분적으로 접촉시키는 단계;
b) 두 개의 상기 웨이퍼 중 적어도 하나에 적용되는 압력점에서 결합파의 제1전파를 수행하는 단계; 및
c) 상기 압력점을 포함하는 영역에 대해 결합파의 제2전파를 수행하는 단계를 포함한다.
아래에서 더욱 상세하게 설명되듯이, 분자 결합이 가능하도록 정상적으로 수행되는 결합파의 제1전파 이후에, 압력점을 포함하는 영역에 대해 결합파의 제2전파를 개시함으로써 접촉하고 있는 두 웨이퍼의 표면 전체로 분자 결합을 수행하며, 이와 동시에 제1결합파의 전파를 시작함에 의해 웨이퍼에서 생성되는 이질 변형을 감소시키게 한다.
따라서, 분자 결합 동안에 압력점을 적용하여 야기되는 변형을 최소화시킴으로써, 이후에 마이크로컴포넌트의 추가적인 레이어를 형성하는 과정 동안에 발생하는 오버레이의 위험이 상당히 줄어든다.
상기 압력점은 두 개의 상기 웨이퍼 중 어느 한 웨이퍼의 가장자리에 인접하게 적용되는 것이 바람직한데, 이는 큰 거리에 걸쳐 제1결합파의 전파를 가능하게 하고 상기 압력점에서 멀리 떨어진 부분에서 거의 변형이 없는 영역을 형성하기 위함이다.
본 발명의 한 양상에 있어서는, 단계 a) 동안에 분리 요소가 조립될 상기 웨이퍼의 상기 표면 사이에 삽입되고, 상기 분리 요소는 단계 c)에서 제거되어 제2결합파의 전파를 개시한다. 변형 실시 예에 있어서는, 단계 b) 이후와 단계 c) 이전에 상기 분리 요소는 또한 상기 웨이퍼의 안쪽으로 이동할 수 있는데, 이는 제1결합파의 전파 과정 동안 형성된 결합 계면을 부분적으로 개방하기 위함이다.
본 발명의 또 다른 양상에 있어서는, 단계 a) 동안에 두 웨이퍼가 완전히 접촉할 수 있다. 그 다음에는 단계 c) 이전에, 조립된 웨이퍼의 상기 표면은 적어도 상기 압력점의 인근에 위치하는 영역에서 부분적으로 결합이 해제된다. 그 다음에는, 상기 표면이 다시 접촉하여 제2결합파의 전파를 개시한다. 조립된 웨이퍼의 상기 표면은 상기 압력점을 포함하는 영역에서 부분적으로 결합이 해제되는 것이 바람직한데, 이는 상기 영역에서 응력의 완화를 더욱 촉진한다.
본 발명은 또한 삼차원 복합 구조를 생성하는 방법을 제공하는데, 이는 제1기판의 어느 한 표면에 마이크로컴포넌트의 제1레이어를 생성하는 단계 및 마이크로컴포넌트의 상기 제1레이어를 갖는 상기 제1기판의 상기 표면을 제2기판으로 결합하는 단계를 포함하며, 상기 제1, 2기판은 본 발명의 조립 방법에 따라 조립되는 것을 특징으로 한다.
본 발명의 조립 방법을 이용한다는 점은 마이크로컴포넌트의 레이어를 이송하는 동안에 오버레이 현상이 제거될 수 있고 고품질의 다층 반도체 웨이퍼가 만들어 질 수 있다는 것을 의미한다. 특히 마이크로컴포넌트의 레이어는 이미지 센서(image sensor)를 포함할 수 있다.
이 경우, 상기 제2기판의 물질은 실리카(silica) 또는 석영(quartz)과 같은 투명한 물질이 된다.
- 도 1a 내지 1e는 종래의 삼차원 구조를 제조하는 것을 보여주는 개략도이고;
- 도 2 내지 5는 본 발명의 일 실시 예에 따르는 분자 결합 조립 방법의 개략도이고;
- 도 6 내지 10은 본 발명의 일 실시 예에 따르는 분자 결합에 의한 결합 방법의 개략도이고;
- 도 11a 내지 11d는 본 발명의 조립 방법을 이용한 삼차원 구조의 제조를 보여주는 개략도이고;
- 도 12는 도 11a 내지 11d에 도시된 삼차원 구조의 제조 과정 동안에 수행되는 단계의 흐름도이다.
본 발명은, 적어도 분자 결합에 의해 제1기판이나 웨이퍼를 제2기판이나 웨이퍼로 결합하는 단계를 포함하는 방법을 이용하여 복합 구조를 만드는데 일반적으로 적용된 수 있다.
분자 결합은 그 자체로 잘 알려진 기술이다. 분자 결합의 원리는 두 표면을 직접 접촉하도록 만드는 것에 ― 즉, 특정한 결합재(접착제, 왁스(wax), 납땜(braze), 등등)를 이용하지 않음 ― 기반하고 있음이 상기되어야 할 것이다. 이런 작업은 결합될 표면들이 충분히 매끄럽고, 미세 입자 또는 오염이 없고, 직접 접촉이 개시될 정도로 표면이 충분히 근접해야(전형적으로는 수 나노미터 미만의 거리로)되는 것을 요구한다. 이런 환경 하에서, 두 표면 사이의 인력(attractive force)은 분자 결합 ― 결합될 두 표면의 원자 또는 분자간 전자 상호작용(electronic interaction)의 인력(반데르발스 힘)의 집합에 의해 유발되는 결합 ― 을 만들 정도로 충분히 높아진다.
다른 웨이퍼와 긴밀하게 접촉된 웨이퍼에 국부적인 압력을 적용함으로써 (예컨대, Teflon? stylus를 이용하여) 분자 결합이 개시되는데, 이는 그 개시점(initiation point)에서 결합파(bonding wave)의 전파를 촉발시키기 위함이다. 여기에서 "결합파(bonding wave)"란 용어는, 개시점에서 전파되는 결합 전선(bonding front) 또는 분자 결합 전선(molecular bonding front)으로서, 이런 개시점에서 두 웨이퍼 사이에서 긴밀하게 접촉된 전체 표면(결합 계면)에 걸쳐 인력(반데르발스 힘)이 확산되는 것에 대응되는 결합 전선 또는 분자 결합 전선에 해당한다.
본 출원인은 단일 기판에 있는 특정 패턴이나 마이크로컴포넌트 사이의 상대적인 변위(displacement)가 분자 결합에 의해 이 기판을 다른 기판에 결합하는 단계 이후에 나타난다는 점을 입증하였다. 더욱 정확히 말하자면, 본 출원인에 의해 수행된 실험 결과는 분자 결합에 의한 결합의 개시점 ― 즉, 압력점(point of pressure)이 적용되는 영역 ― 에서 응력(인장 응력 및/또는 압축 응력)이 생성되는 것을 보여주었다. 이런 응력은 이 기판에서 나타나는 이질 변형의 원인이 되며, 결과적으로 특정 패턴이나 마이크로컴포넌트가 서로에 대하여 상대적으로 불균일하게 변위되는 원인이 된다.
본 출원인은 이런 변형이 주로 개시점 및 개시점 주변에서 국한되거나 결합을 촉발시킨다는 점과 이런 변형이 탄성적(elastic)인 점을 관측하였다. 이런 변형은 압력이 적용되는 점 주위로 반경 15 cm까지에 걸쳐 연장될 수 있다.
이와는 다르게, 개시점에서 멀리 떨어진 기판의 일부(즉, 결합파가 전파되는 부분)에서는 관측된 변형이 아주 작았다. 특히, 개시점에서의 이런 변형의 국부화(localization)는 이 영역이 결합파의 발생을 개시하기 위하여 압력이 적용되는 영역에 해당한다는 사실에 의해 설명된다. 압력의 국부적인 적용은 압력 응력(pressure stress)의 적용점에서 멀어짐에 따라 감소되는 응력을 생성한다.
결과적으로, 본 발명은 기판을 결합하는 동안에 분자 결합 과정을 제어하는 사항을 제시하며, 이는 분자 결합을 만들기 위하여 정상적으로 수행되는 제1결합파의 전파 이후에 적어도 압력점 인근에 위치하는 영역으로(즉, 적어도 변형이 일어나는 부분에 미칠 수 있도록 압력의 적용점에서 15 cm 미만으로 위치하는 영역으로) 제2결합파가 전파되는 것을 만들기 위한 것이다. 이런 제2결합파의 전파는 바람직하게 압력의 적용점을 포함하는 영역에 걸쳐 수행된다.
따라서, 이런 제2결합파의 전파가 제1결합파가 전파되는 개시점에 대응되는 압력의 적용점 영역에 도달하게 되면, 서로 다른 전파 방향 때문에 특히 첫 번째 전파의 개시로 인하여 야기되는 응력이 완화될 수 있고, 결과적으로 접촉하고 있는 두 웨이퍼 표면 전체에 걸쳐 분자 결합을 생성함과 동시에 이 영역에서 웨이퍼의 변형을 감소시킬 수 있다.
또한, 제1결합파의 전파와는 다르게, 본 발명에 따르는 제2결합파의 전파를 개시하는 것은 새로운 응력을 야기하지도 않으며, 또한 웨이퍼 내에서 새로운 변형을 야기하지도 않는다. 실제로, 제1결합파가 전파되는 동안에 생성되는 분자 결합에 의한 부분적인 결합이 두 웨이퍼 사이에 남아 있는 동안에 제2결합파의 전파가 개시되는데, 앞서 설명한 바와 같이 이미 결합된 웨이퍼의 일부는 압력점 인근을 넘어서는 최소한의 변형만을 갖게 된다. 결과적으로, 제2결합파의 전파는 압력의 적용점을 새로이 적용할 필요 없이 응력이 없는 영역에서 개시될 수 있는데, 이는 잔존하는 부분 결합 영역에서 분자 결합이 이루어졌기 때문이다. 다시 말해서, 제1결합파의 전파 이후에 두 웨이퍼 사이에서 결합되지 않은 영역 내지 다시 개방된 영역(이 영역은 두 웨이퍼 사이에서 응력이 없는 결합 영역에 가깝게 위치함)에서 결합 계면을 다시 연결함으로써 제2결합파의 전파가 개시된다.
본 발명의 조립 방법에 대한 제1실시 예가 도 2 내지 5를 참조하여 설명될 것이다. 도 2에서, 기판 캐리어 장치(40; substrate carrier device)를 포함하는 결합 기기에 제1웨이퍼 또는 기판(20)이 위치한다. 기판 캐리어 장치(40)는 지지 플래튼(40a; support platen)을 포함한다. 지지 플래튼(40a)은 제1웨이퍼(20)를 지지하는데 이는 분자 결합에 의해 제1웨이퍼(20)를 제2웨이퍼 또는 기판(30)에 조립하기 위함이며, 예컨대 지지 플래튼(40a)과 관련된 정전기적(electrostatic) 시스템 또는 흡입 시스템을 이용할 수 있다.
앞서 설명되었고 공지된 방법과 같이, 결합되도록 의도된 웨이퍼(20, 30) 각각의 표면(21, 31)이 분자 결합이 실시될 수 있도록 미리 준비된다 (연마, 세정, 소수성/친수성 처리 등등에 의해).
그리고 나서 도 3에 도시된 바와 같이, 핀(41) 형태로 된 분리 요소(separating element)가 두 웨이퍼 사이에 끼워진 영역(42)을 제외하고 웨이퍼(20, 30)의 표면(21, 31)은 서로 긴밀하게 접촉된다.
도 4에서 알 수 있듯이, 제1결합파의 전파(44)는 개시점(43)에서 개시된다. 개시점(43)은 예컨대 Teflon? stylus를 이용하여 압력점이 가해지는 웨이퍼(30) 영역에 해당한다. 개시점(43)에서 지압력(bearing pressure)을 적용함으로써 응력선(45a 내지 45e; stress line)으로 나타낸 것처럼 이 점 주위로 응력을 발생시킨다. 여기서 응력의 강도는 개시점(43)으로부터의 거리에 따라 줄어들게 된다.
제1결합파의 전파(44)에 대한 개시점은 웨이퍼(30) 상의 어떤 점에서도 배치될 수 있다. 그러나, 가능한 한 적은 변형을 갖는 영역을 제공하기 위하여, 개시점은 웨이퍼의 주변부(periphery)에 배치되는 것이 바람직하다. 이는 큰 거리에 걸쳐 제1결합파를 전파시키기 위함이며, 그리고 개시점에서 멀리 떨어진 부분에서는 개시점(43) 인근에 위치한 영역과 비교하여 실질적으로 변형이 없는 영역을 형성하기 위함이다. 도 4에서, 제1결합파의 전파(44) 형상은 개시점(43)에서 웨이퍼(30)의 반대편 원단(extremity)을 향하는 방향(A)으로 진행함에 따라 더욱 평탄해짐을 알 수 있는데, 이는 개시점(43)으로부터의 거리가 증가함에 따라 웨이퍼(21)에서의 이질 오프셋(heterogeneous offset)의 원인이 되는 응력이 상당히 감소하는 것을 의미한다.
일단 제1결합파의 전파가 개시점(43)의 반대편 원단에 도달하게 되면, 영역(42)을 다시 폐쇄하기 위하여 핀(41)을 빼버리고, 그러면 도 5에 도시된 바와 같이 변형이 없거나 실질적으로 변형이 없는 결합 영역에서 B 방향으로 진행하는 제2결합파의 전파(46)가 개시된다. 이런 두 번째 전파 과정 동안에 전파되는 결합파는 개시점(43)의 영역까지 완만한 형상을 갖는다. 이런 제2결합파의 전파는 제1결합파의 전파(44) 과정 동안에 개시점(43) 인근에서 생성된 변형을 교정함과 동시에 두 웨이퍼 사이의 결합 계면을 완벽하게 다시 폐쇄할 수 있다. 도 5에서 알 수 있듯이, 이런 제2결합파의 전파는 개시점(43) 또는 압력점을 포함하는 영역에 걸쳐 연장한다.
개시점(43)의 영역은 바람직하게 핀(41)에 상대적으로 가깝도록 선택되는데, 이는 압력점이 적용되는 영역에 가까운 영역에서 두 웨이퍼가 분리되도록 하기 위함이다. 이는 압력점에서 일어나는 응력을 더욱 양호하게 완화하도록 만든다. 만약에 개시점이 웨이퍼의 가장자리 인근이 아니라 웨이퍼의 중앙 쪽으로 위치한다면, 핀은 웨이퍼의 중앙 쪽으로 더 진행한 위치에 배치된다.
변형 실시 예로서, 예컨대 핀(41)과 같이 초기에 웨이퍼의 가장자리에 배치되는 분리 요소는 부분적으로 결합 계면의 결합을 해제하기 위하여 제1결합파의 전파가 개시된 이후에 웨이퍼의 안쪽으로 이동될 수 있다. 이는 특히 분리 요소가 초기에 개시점에서 먼 영역(예컨대, 웨이퍼의 중심 인근에 위치한 영역과 같이)에 배치된 경우에 결합 계면이 개시점 또는 개시점 인근에서 개방될 수 있다는 것을 의미한다.
도 6 내지 10은 본 발명의 조립 방법에 대한 다른 실시 예를 나타낸 것으로, 두 웨이퍼 사이의 결합 계면을 재개방(re-opening)함으로써 제2결합파가 생성된다는 점이 전술한 실시 예와 다르다.
더욱 정확하게 말하자면, 도 6 및 7에서 알 수 있듯이, 제1, 2웨이퍼 또는 기판(50, 60) 각각의 표면(51, 61)이 전술한 바와 같은 동일한 조건하에서 긴밀하게 접촉된다. 여기서 제1웨이퍼(50)는 기판 캐리어 장치(70)의 지지 플래튼(70a)에 지지된다. 제1결합파의 전파(64)는 압력점을 적용함으로써 개시점(63)에서 시작되며, 도 8에 도시된 바와 같이 웨이퍼(50)의 반대편 원단을 향하는 방향(A)으로 진행한다. 개시점(63)에서 지압력(bearing pressure)을 적용하는 것은 응력선(65a 내지 65e)으로 나타낸 바와 같이 이 점 주위로 응력을 발생시키게 한다. 여기서 응력의 강도는 개시점(63)으로부터의 거리에 따라 감소된다.
이 실시 예에서, 두 웨이퍼 사이에는 어떠한 방해물도 배치되지 않으며, 그 결과로 제1결합파의 전파(64) 과정 동안에 분자 결합이 결합 계면 전체에 걸쳐 발생한다. 제2결합파의 전파를 개시하기 위하여, 영역(62)에 대해 결합 계면을 개방함으로써 부분적인 결합 해제가 두 웨이퍼 사이에서 수행된다 (도 9). 예를 들어, 웨이퍼의 부분적인 결합 해제는 결합 계면에 블레이드(예컨대, Teflon?으로 형성된)를 삽입하거나 유체(물, 공기, 가스, 등등)를 분출시킴으로써 달성될 수 있다. 부분적인 결합 해제는 또한 전술한 핀(41)과 같은 핀을 삽입함으로서 달성될 수도 있다.
결합 계면은 두 웨이퍼의 주변부에 있는 어떠한 영역으로부터도 재개방될 수 있다. 그러나, 두 웨이퍼 사이의 부분적인 결합 해제는 개시점(63)에서 수행되는 것이 바람직하다. 개시점(63)에서 결합 계면을 재개방함으로써, 이 점 주위에서 야기된 응력이 완화될 수 있는데, 이는 영역(62)을 포함하는 웨이퍼(60)의 일부는 더 이상 웨이퍼(50)와 결합되지 않기 때문이다. 분리 물체(예컨대, 블레이드나 핀)에 대한 삽입 길이나 유체 분출의 관통력은 웨이퍼에 있는 개시점의 위치(웨이퍼의 가장자리 또는 중앙에 대한 근접도)에 따라 결정된다.
그리고 나서, 제2결합파의 전파(66)를 개시하기 위하여 이렇게 결합 해제된 영역(62)은 다시 닫힌다. 여기서, 제2결합파의 전파(66)는 도 10에서 나타낸 방향(B)으로 이동하고 변형 없이 두 웨이퍼 사이의 결합 계면을 완벽하게 다시 폐쇄할 수 있다. 도 10에서 알 수 있듯이, 이런 제2결합파의 전파는 개시점 또는 압력점(63)을 포함하는 영역으로 연장한다.
제2결합파의 전파를 개시하기 위하여 수행되는 결합 해제/재결합 단계는 웨이퍼(60) 또는 두 웨이퍼(50, 60)가 겪게 되는 응력 및 변형을 더욱 최소화하기 위하여 수차례 반복될 수 있다. 이 경우, 결합이 해제되는 영역은 변경될 수도 있고 변경되지 않을 수도 있다.
본 발명의 방법은 분자 결합이 가능한 어떠한 종류의 물질을 조립하는데에 적용될 수 있으며, 특히 실리콘, 게르마늄, 유리, 석영, 등등의 반도체 물질에 적용될 수 있다. 조립될 웨이퍼는 단지 일부분에만 마이크로컴포넌트를 가질 수 있다.
본 발명의 조립 방법에 대한 한 가지 특정 분야는 삼차원 구조를 생성하는 분야이지만 반드시 이 분야에 한정되는 것은 아니다.
본 발명의 실시 예에 따라 초기 기판에 형성된 마이크로컴포넌트의 레이어를 최종 기판으로 이송함으로써 삼차원 구조를 생성하는 한 가지 방법을 도 11a 내지 11d와 12를 참조하여 설명하기로 한다.
삼차원 구조의 생성은 웨이퍼 또는 초기 기판(100)의 표면에 제1군의 마이크로컴포넌트(110)를 형성함으로써 시작된다 (도 11A, 단계 S1). 초기 기판(100)은 단층 구조(예컨대, 실리콘 레이어)가 되거나 SOI 타입의 구조와 같은 다층 구조가 될 수 있다. 생성될 마이크로컴포넌트(110)에 대응하는 패턴 형성 영역을 만들 수 있는 마스크를 이용함으로써 포토리소그래피 기술에 의해 마이크로컴포넌트(110)가 형성된다. 포토리소그래피 기술에 의해 마이크로컴포넌트(110)를 형성하는 동안에, 초기 기판(100)은 기판 지지 장치(120) 위에서 지지된다. 기판 지지 장치는 지지 플래튼(120a)을 포함한다. 예컨대 지지 플래튼(120a)과 연관된 정전기적 시스템이나 흡입 시스템에 의해 초기 기판(100)은 지지 플래튼(120a)과 접해 있게 된다.
그리고 나서 마이크로컴포넌트(110)를 포함하는 초기 기판(100)의 표면은 분자 결합에 의해 결합될 목적으로 최종 웨이퍼 또는 기판(200)의 일면과 긴밀하게 접촉된다 (단계 S2). 산화물(예컨대, SiO2) 레이어가 마이크로컴포넌트(110)를 포함하는 초기 기판(100)의 표면 및/또는 긴밀하게 접촉하도록 의도되는 최종 기판(200)의 표면에 형성될 수도 있다.
그리고 나서 전술한 바와 같이 개시점에서 국부적인 압력을 적용함으로써 두 기판 사이에서 분자 결합을 만드는 제1결합파의 전파가 개시된다 (단계 S3).
그리고 나서 적어도 제1결합파가 전파되는 개시점 인근에 위치하는 영역으로 제2결합파의 전파가 개시된다 (단계 S4). 이런 제2결합파의 전파는 제1결합파가 전파되는 개시점을 통과하는 것이 바람직하다.
도 2 내지 5와 관련하여 전술한 바와 같이, 제1결합파의 전파가 개시되는 동안에 두 기판(100, 200) 사이에 끼워진 분리 요소를 빼냄으로써 제2결합파의 전파가 개시될 수 있는데, 이는 제2결합파의 개시를 가능케 하는 분리 해제 영역을 유지하기 위함이다. 도 6 내지 12을 참조하여 앞서 설명된 다른 실시 예에 부합되게, 제2결합파의 전파는 제1결합파의 전파가 개시되는 동안에 얻어지는 결합 계면을 부분적으로 재개방하고 폐쇄함으로써 개시될 수도 있다.
제2결합파의 전파 이후에는, 마이크로컴포넌트(110)를 포함하는 초기 기판(100)에 변형이 전혀 없거나 거의 없는 채로 초기 기판(100)과 최종 기판(200)은 접촉하고 있는 표면 전체에 걸쳐 분자 결합에 의해 서로 결합된다 (도 11b). 그리하여 기판(100, 200) 사이의 결합 계면에서 마이크로컴포넌트(110)의 매립된 레이어가 생성된다.
이런 결합 이후에는 도 11c에서 알 수 있듯이, 마이크로컴포넌트(110)의 레이어 위에 존재하는 물질 일부를 제거하기 위하여 초기 기판(100)이 얇아진다 (단계 S5). 기판(100)이 SOI 타입의 기판일 경우, 바람직하게는 남아 있는 레이어(100a)의 두께를 결정하기 위하여 매립 절연 레이어(buried insulating layer)를 이용하는 것이 가능하다. 이리하여, 최종 기판(200)과 초기 기판(100)의 남아 있는 부분에 해당하는 레이어(100a)로 형성되는 복합 구조(300)가 생성된다. 초기 기판(100)은 특히 화학적 기계적 연마(CMP) 방법, 화학 에칭(chemical etching) 방법, 스플리팅(splitting) 방법, 또는 원자 주입(atomic implantation)에 의해 기판 내에 미리 형성된 약화면(plane of weakness)을 따라 분열시키는 방법에 의해 얇아질 수 있다.
도 11d에서 알 수 있듯이, 삼차원 구조를 만드는 다음 단계는 얇아진 초기 기판(100)의 노출된 표면에 마이크로컴포넌트(140)의 제2레이어를 형성하는 것이다 (도 11d, 단계 S6). 매립된 마이크로컴포넌트(110)와 정렬되게 마이크로컴포넌트(140)를 형성하기 위하여, 마이크로컴포넌트(110)를 형성하는데 사용된 것과 유사한 포토리소그래피 마스크가 이용된다. 마이크로컴포넌트(110)를 형성하는 과정에서와 같이, 최종 기판(200)과 레이어(110a)에 의해 형성되는 복합 구조(300)는 기판 캐리어 장치(130)의 지지 플래튼(130a) 위에 지지된다. 기판 캐리어 장치(130)는 앞선 기판 캐리어 장치(120)와 동일한 것이다. 그리고 나서 포토리소그래피 마스크가 레이어(110a)의 자유면에 적용된다.
변형 실시 예에 있어서는, 삼차원 구조가 복수의 레이어 스택(stack)에 의해 형성되며, 여기서 각각의 레이어는 본 발명의 조립 방법에 의해 이송되고 바로 인접한 다른 레이어와 정렬된다.
본 발명에 의한 분자 결합 개시 방법에 의해, 초기 기판(100)이 최종 기판(200)으로 이송되기 전후에 마이크로컴포넌트의 현저한 오프셋이 더 이상 관측되지 않도록 초기 기판(100)은 변형이 전혀 없거나 적어도 변형이 줄어든 채로 최종 기판에 결합될 수 있다. 이리하여, 이러한 잔류 오프셋은 웨이퍼의 전체 표면에 걸쳐 균일하게 200 nm 미만의 값으로 제한되거나 100 nm 미만의 값으로도 제한될 수 있다. 따라서 마이크로컴포넌트(140)는 초기 기판이 이송된 이후에도 용이하게 마이크로컴포넌트(110)와 정렬되게 형성될 수 있으며, 이는 마이크로컴포넌트(140)가 매우 작은 치수(예컨대, 1 ㎛ 미만)로 된 경우에도 마찬가지이다.
결과적으로, 본 발명의 조립 방법은 한 회로 레이어를 다른 레이어 또는 지지 기판으로 이송하는 과정에서 오버레이 현상을 제거할 수 있으며 고품질의 다층 반도체 웨이퍼를 만들 수 있다.

Claims (13)

  1. 분자 결합에 의해 두 개의 웨이퍼나 기판(20, 30)을 결합하는 방법으로서,
    a) 조립될 상기 웨이퍼의 표면(21, 31)을 적어도 부분적으로 접촉시키는 단계;
    b) 두 개의 상기 웨이퍼 중 적어도 하나에 적용되는 압력점(43)에서 결합파의 제1전파(44)를 수행하는 단계; 및
    c) 상기 압력점(43)을 포함하는 영역을 향해 결합파의 제2전파(46)를 수행하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 압력점(43)은 두 개의 상기 웨이퍼 중 어느 한 웨이퍼의 가장자리에 인접하게 적용되는 것을 특징으로 하는 방법.
  3. 제1항에 있어서,
    단계 a) 동안에, 분리 요소(41)가 조립될 상기 웨이퍼의 상기 표면(21, 31) 사이에 삽입되고,
    단계 c)에서, 결합파의 상기 제2전파(46)를 개시하기 위하여 상기 분리 요소(41)가 제거되는 것을 특징으로 하는 방법.
  4. 제3항에 있어서,
    단계 b) 이후와 단계 c) 이전에, 상기 분리 요소는 상기 웨이퍼(20, 30)의 안쪽으로 이동하는 것을 특징으로 하는 방법.
  5. 제1항에 있어서,
    단계 c) 이전에, 조립된 웨이퍼(50, 60)의 상기 표면(21, 31)은 적어도 상기 압력점(43)의 인근에 위치하는 영역에서 부분적으로 결합이 해제되는 것을 특징으로 하는 방법.
  6. 제5항에 있어서,
    조립된 웨이퍼(50, 60)의 상기 표면(21, 31)은 상기 압력점(43)을 포함하는 영역에서 부분적으로 결합이 해제되는 것을 특징으로 하는 방법.
  7. 제1기판(100)의 어느 한 표면에 마이크로컴포넌트(110)의 제1레이어를 생성하는 단계 및 마이크로컴포넌트의 상기 제1레이어를 포함하는 상기 제1기판의 상기 표면을 제2기판(200)으로 결합하는 단계를 포함하는 삼차원 복합 구조(300)의 생성 방법에 있어서,
    상기 제1, 2기판(100, 200)은 제1항 내지 제6항 중 어느 한 항에 따르는 방법에 의해 조립되는 것을 특징으로 하는 방법.
  8. 제7항에 있어서,
    상기 제1기판의 상기 표면을 상기 제2기판으로 결합하는 단계 이후에, 상기 제1기판(100)의 두께를 감소시키는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제7항에 있어서,
    마이크로컴포넌트의 상기 제1레이어를 포함하는 상기 표면의 반대편에 있는 상기 제1기판의 표면에 마이크로컴포넌트(140)의 제2레이어를 생성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  10. 제7항에 있어서,
    상기 제1기판의 상기 표면을 상기 제2기판으로 결합하는 단계 이전에, 마이크로컴포넌트(110)의 상기 제1레이어를 포함하는 상기 제1기판(100)의 상기 표면에 산화물 레이어를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제7항에 있어서,
    상기 제1기판(100)은 SOI 타입의 구조인 것을 특징으로 하는 방법.
  12. 제7항에 있어서,
    적어도 마이크로컴포넌트의 상기 제1레이어는 이미지 센서를 포함하는 것을 특징으로 하는 방법.
  13. 제7항에 있어서,
    상기 제2기판의 물질은 투명한 물질인 것을 특징으로 하는 방법.
KR1020107023165A 2008-05-06 2009-04-30 분자 결합에 의한 웨이퍼 조립 방법 KR101189714B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR0852990 2008-05-06
FR0852990A FR2931014B1 (fr) 2008-05-06 2008-05-06 Procede d'assemblage de plaques par adhesion moleculaire
PCT/EP2009/055251 WO2009135800A2 (en) 2008-05-06 2009-04-30 A method of assembling wafers by molecular bonding

Publications (2)

Publication Number Publication Date
KR20100123917A KR20100123917A (ko) 2010-11-25
KR101189714B1 true KR101189714B1 (ko) 2012-10-12

Family

ID=40193657

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107023165A KR101189714B1 (ko) 2008-05-06 2009-04-30 분자 결합에 의한 웨이퍼 조립 방법

Country Status (8)

Country Link
US (1) US8232130B2 (ko)
EP (1) EP2272084A2 (ko)
JP (1) JP2011519157A (ko)
KR (1) KR101189714B1 (ko)
CN (1) CN102017074A (ko)
FR (1) FR2931014B1 (ko)
TW (1) TW201005812A (ko)
WO (1) WO2009135800A2 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8193071B2 (en) * 2008-03-11 2012-06-05 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
FR2935537B1 (fr) * 2008-08-28 2010-10-22 Soitec Silicon On Insulator Procede d'initiation d'adhesion moleculaire
FR2943177B1 (fr) 2009-03-12 2011-05-06 Soitec Silicon On Insulator Procede de fabrication d'une structure multicouche avec report de couche circuit
FR2947380B1 (fr) * 2009-06-26 2012-12-14 Soitec Silicon Insulator Technologies Procede de collage par adhesion moleculaire.
FR2955654B1 (fr) * 2010-01-25 2012-03-30 Soitec Silicon Insulator Technologies Systeme et procede d'evaluation de deformations inhomogenes dans des plaques multicouches
FR2962594B1 (fr) * 2010-07-07 2012-08-31 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire avec compensation de desalignement radial
SG177816A1 (en) 2010-07-15 2012-02-28 Soitec Silicon On Insulator Methods of forming bonded semiconductor structures, and semiconductor structures formed by such methods
FR2963848B1 (fr) * 2010-08-11 2012-08-31 Soitec Silicon On Insulator Procede de collage par adhesion moleculaire a basse pression
US8338266B2 (en) 2010-08-11 2012-12-25 Soitec Method for molecular adhesion bonding at low pressure
FR2965974B1 (fr) * 2010-10-12 2013-11-29 Soitec Silicon On Insulator Procédé de collage moléculaire de substrats en silicium et en verre
TWI511218B (zh) * 2011-03-02 2015-12-01 Soitec Silicon On Insulator 評估多層晶圓之非均勻形變的系統及方法
FR2992772B1 (fr) * 2012-06-28 2014-07-04 Soitec Silicon On Insulator Procede de realisation de structure composite avec collage de type metal/metal
CN104507853B (zh) 2012-07-31 2016-11-23 索泰克公司 形成半导体设备的方法
CN104364882B (zh) * 2013-05-29 2018-11-16 Ev 集团 E·索尔纳有限责任公司 用以接合衬底的装置及方法
WO2017140348A1 (de) * 2016-02-16 2017-08-24 Ev Group E. Thallner Gmbh Verfahren zum bonden von substraten
CN106653629B (zh) * 2016-11-29 2019-01-29 河南省科学院应用物理研究所有限公司 一种减少微系统金属界面封装键合缺陷的方法
CN112038220B (zh) * 2020-08-31 2023-02-03 上海华力集成电路制造有限公司 晶圆键合工艺中改善晶圆边缘形变的方法
CN112635362B (zh) * 2020-12-17 2023-12-22 武汉新芯集成电路制造有限公司 晶圆键合方法及晶圆键合系统
CN117038479B (zh) * 2023-08-22 2024-08-13 中环领先半导体科技股份有限公司 一种衬底及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007047536A2 (en) * 2005-10-14 2007-04-26 Silicon Genesis Corporation Method and apparatus for flag-less wafer bonding tool
US20070207566A1 (en) * 2006-03-06 2007-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating backside illuminated image sensor

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0256918A (ja) * 1988-05-24 1990-02-26 Nippon Denso Co Ltd 半導体ウェハの直接接合方法
US5131968A (en) * 1990-07-31 1992-07-21 Motorola, Inc. Gradient chuck method for wafer bonding employing a convex pressure
JP2846994B2 (ja) * 1992-03-27 1999-01-13 三菱マテリアル株式会社 半導体ウェーハの貼合わせ方法
JP3431951B2 (ja) * 1993-06-16 2003-07-28 キヤノン株式会社 半導体基板貼り合わせ装置
US5843832A (en) * 1995-03-01 1998-12-01 Virginia Semiconductor, Inc. Method of formation of thin bonded ultra-thin wafers
FR2767604B1 (fr) * 1997-08-19 2000-12-01 Commissariat Energie Atomique Procede de traitement pour le collage moleculaire et le decollage de deux structures
JP4439675B2 (ja) * 2000-04-14 2010-03-24 キヤノン株式会社 光学素子基板の基板接合方法
JP2005259828A (ja) * 2004-03-10 2005-09-22 Sony Corp 固体撮像素子及びその製造方法
US20080070340A1 (en) * 2006-09-14 2008-03-20 Nicholas Francis Borrelli Image sensor using thin-film SOI

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007047536A2 (en) * 2005-10-14 2007-04-26 Silicon Genesis Corporation Method and apparatus for flag-less wafer bonding tool
US20070207566A1 (en) * 2006-03-06 2007-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating backside illuminated image sensor

Also Published As

Publication number Publication date
WO2009135800A3 (en) 2010-07-08
EP2272084A2 (en) 2011-01-12
WO2009135800A2 (en) 2009-11-12
CN102017074A (zh) 2011-04-13
KR20100123917A (ko) 2010-11-25
TW201005812A (en) 2010-02-01
JP2011519157A (ja) 2011-06-30
FR2931014B1 (fr) 2010-09-03
US8232130B2 (en) 2012-07-31
US20090280595A1 (en) 2009-11-12
FR2931014A1 (fr) 2009-11-13

Similar Documents

Publication Publication Date Title
KR101189714B1 (ko) 분자 결합에 의한 웨이퍼 조립 방법
JP5448117B2 (ja) 分子結合による結合方法
US20110287604A1 (en) Methods of forming semiconductor structures comprising direct bonding of substrates
US8932938B2 (en) Method of fabricating a multilayer structure with circuit layer transfer
US8871611B2 (en) Method for molecular adhesion bonding at low pressure
KR101238679B1 (ko) 저압에서의 분자 접착 접합 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee