JPH05152181A - Ｓｏｉ基板の製造方法および製造装置 - Google Patents
Ｓｏｉ基板の製造方法および製造装置Info
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- JPH05152181A JPH05152181A JP31436191A JP31436191A JPH05152181A JP H05152181 A JPH05152181 A JP H05152181A JP 31436191 A JP31436191 A JP 31436191A JP 31436191 A JP31436191 A JP 31436191A JP H05152181 A JPH05152181 A JP H05152181A
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
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Abstract
(57)【要約】
【目的】 半導体集積回路装置形成用の貼り合わせＳＯ
Ｉ基板の製造方法および製造装置に関し、ＳＯＩ基板を
構成する支持基板のファセットラインの位置合わせ（ア
ラインメント）を行うことによって、素子形成用半導体
基板の素子形成領域のパターンの位置合わせを行うこと
を可能にする。 【構成】 支持基板１の上に絶縁膜を介して、少なくと
も１回の素子パターンが形成されている素子形成用半導
体基板２を載置し、この支持基板１のファセットライン
３とこの素子形成用半導体基板２のファセットライン３
のなす角度が０°または９０°の整数倍である指定の角
度になるように位置合わせして貼り合わせてＳＯＩ基板
を製造する。また、この位置合わせを行うために、各基
板のファセットライン３に当接する少なくとも２つの固
定点と、各基板を固定点に押圧する手段からなる角度合
わせ機構を用いる。
Ｉ基板の製造方法および製造装置に関し、ＳＯＩ基板を
構成する支持基板のファセットラインの位置合わせ（ア
ラインメント）を行うことによって、素子形成用半導体
基板の素子形成領域のパターンの位置合わせを行うこと
を可能にする。 【構成】 支持基板１の上に絶縁膜を介して、少なくと
も１回の素子パターンが形成されている素子形成用半導
体基板２を載置し、この支持基板１のファセットライン
３とこの素子形成用半導体基板２のファセットライン３
のなす角度が０°または９０°の整数倍である指定の角
度になるように位置合わせして貼り合わせてＳＯＩ基板
を製造する。また、この位置合わせを行うために、各基
板のファセットライン３に当接する少なくとも２つの固
定点と、各基板を固定点に押圧する手段からなる角度合
わせ機構を用いる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置形
成用の貼り合わせＳＯＩ基板の製造方法および製造装置
に関する。ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）構造は、素子と支持基板の間に厚い絶縁膜を
介した構造であり、絶縁物による素子間の完全な分離が
容易であるため高速・高集積回路の将来構造として実用
化されることが期待されている。
成用の貼り合わせＳＯＩ基板の製造方法および製造装置
に関する。ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌ
ａｔｏｒ）構造は、素子と支持基板の間に厚い絶縁膜を
介した構造であり、絶縁物による素子間の完全な分離が
容易であるため高速・高集積回路の将来構造として実用
化されることが期待されている。
【０００２】
【従来の技術】本発明の説明に先立って、従来のＳＯＩ
基板を使用した集積回路装置の製造方法の一例を説明す
る。図２（Ａ）〜（Ｆ）は、従来のＳＯＩ基板を使用し
た集積回路装置の製造工程説明図である。
基板を使用した集積回路装置の製造方法の一例を説明す
る。図２（Ａ）〜（Ｆ）は、従来のＳＯＩ基板を使用し
た集積回路装置の製造工程説明図である。
【０００３】この図において、２１は素子形成用シリコ
ン基板、２２はＳｉＯ2 膜、２３はＣＶＤＳｉＯ2 層、
２４は支持基板、２５はゲート絶縁膜、２６はゲート電
極、２７はソース領域、２８はドレイン領域である。こ
の製造工程説明図によって従来のＳＯＩ基板を使用した
集積回路装置の製造方法を説明する。
ン基板、２２はＳｉＯ2 膜、２３はＣＶＤＳｉＯ2 層、
２４は支持基板、２５はゲート絶縁膜、２６はゲート電
極、２７はソース領域、２８はドレイン領域である。こ
の製造工程説明図によって従来のＳＯＩ基板を使用した
集積回路装置の製造方法を説明する。
【０００４】第１工程（図２（Ａ）参照） レジストパターンを用いたエッチングによって、素子形
成用シリコン基板２１の表面に素子を形成する突部を残
すように他の領域を０．２μｍ程度の深さで選択的にエ
ッチング除去する。
成用シリコン基板２１の表面に素子を形成する突部を残
すように他の領域を０．２μｍ程度の深さで選択的にエ
ッチング除去する。
【０００５】第２工程（図２（Ｂ）参照） 素子形成用シリコン基板２１の全表面を熱酸化して厚さ
３００ÅのＳｉＯ2膜２２を形成した後に、上面に厚さ
１μｍのＣＶＤＳｉＯ2 層２３を形成する。このＳｉＯ
2 膜２２はＣＶＤＳｉＯ2 層２３に比べて良質の絶縁膜
であって、後に形成する素子の漏れ電流を少なくするこ
とができる。
３００ÅのＳｉＯ2膜２２を形成した後に、上面に厚さ
１μｍのＣＶＤＳｉＯ2 層２３を形成する。このＳｉＯ
2 膜２２はＣＶＤＳｉＯ2 層２３に比べて良質の絶縁膜
であって、後に形成する素子の漏れ電流を少なくするこ
とができる。
【０００６】第３工程（図２（Ｃ）参照） 上記の工程によって形成されたＣＶＤＳｉＯ2 層２３の
表面を０．５μｍ程度研磨して平坦化する。
表面を０．５μｍ程度研磨して平坦化する。
【０００７】第４工程（図２（Ｄ）参照） 上記の工程によって研磨して平坦化したＣＶＤＳｉＯ2
層２３の表面に支持基板２４を載置し、全体を８００℃
程度に加熱しながら、パルス電圧を印加して貼り合わせ
る。
層２３の表面に支持基板２４を載置し、全体を８００℃
程度に加熱しながら、パルス電圧を印加して貼り合わせ
る。
【０００８】第５工程（図２（Ｅ）参照） 素子形成用シリコン基板２１の大部分を研磨して、素子
形成領域となる島を孤立させる。この研磨に際して、Ｓ
ｉＯ2 膜２２が研磨のストッパとなり、制御性よく研磨
される。
形成領域となる島を孤立させる。この研磨に際して、Ｓ
ｉＯ2 膜２２が研磨のストッパとなり、制御性よく研磨
される。
【０００９】第６工程（図２（Ｆ）参照） 上記の工程で研磨して孤立させた島状の素子形成領域
に、ゲート絶縁膜２５、ゲート電極２６、ソース領域２
７、ドレイン領域２８を形成してＭＯＳトランジスタを
形成する。
に、ゲート絶縁膜２５、ゲート電極２６、ソース領域２
７、ドレイン領域２８を形成してＭＯＳトランジスタを
形成する。
【００１０】上記従来の製造方法においては、支持基板
と素子形成用半導体基板を貼り合わせる際、両者のファ
セットラインの方向を正確に一致させることは特に考慮
されていなかった。以上、素子形成用半導体基板として
シリコン基板を用いる例について説明したが、他の半導
体基板を用いても、ＳｉＯ2 膜２２をＣＶＤ法によって
形成する等の変更を加えるだけで上記と同様の工程によ
ってＳＯＩ基板を使用して集積回路装置を製造すること
ができる。
と素子形成用半導体基板を貼り合わせる際、両者のファ
セットラインの方向を正確に一致させることは特に考慮
されていなかった。以上、素子形成用半導体基板として
シリコン基板を用いる例について説明したが、他の半導
体基板を用いても、ＳｉＯ2 膜２２をＣＶＤ法によって
形成する等の変更を加えるだけで上記と同様の工程によ
ってＳＯＩ基板を使用して集積回路装置を製造すること
ができる。
【００１１】
【発明が解決しようとする課題】前項に記載したＳＯＩ
基板を使用した集積回路装置の製造方法に基本的な特徴
として、ＳＯＩ基板の全体の径、基板厚等の形状、ある
いは、製造装置に設定するときの位置合わせ等は支持基
板の形状によって決まり、他方、素子を形成する場合の
露光マスクパターンを位置決めするときは、素子形成用
基板上に形成された位置合わせマークを光学的検出して
位置の基準にする点が挙げられる。
基板を使用した集積回路装置の製造方法に基本的な特徴
として、ＳＯＩ基板の全体の径、基板厚等の形状、ある
いは、製造装置に設定するときの位置合わせ等は支持基
板の形状によって決まり、他方、素子を形成する場合の
露光マスクパターンを位置決めするときは、素子形成用
基板上に形成された位置合わせマークを光学的検出して
位置の基準にする点が挙げられる。
【００１２】ところが、この特徴に伴って、素子形成用
シリコン基板上に素子を形成する工程における露光工程
のステッパの位置合わせ（アラインメント）過程で問題
が生じる。
シリコン基板上に素子を形成する工程における露光工程
のステッパの位置合わせ（アラインメント）過程で問題
が生じる。
【００１３】すなわち、ステッパのアラインメントは一
般に、（１）ＳＯＩ基板を支持基板の素子形成用半導体
基板のファセットラインを基準にして固着する、（２）
素子形成用半導体基板上の数点の粗調整用位置合わせマ
ークを用いて粗いアラインメントを行う、（３）素子形
成用半導体基板上に数点の精密調整用位置合わせマーク
を検出して、前工程における粗い位置合わせと指定の角
度とのズレを補正する、という順序で行われる。
般に、（１）ＳＯＩ基板を支持基板の素子形成用半導体
基板のファセットラインを基準にして固着する、（２）
素子形成用半導体基板上の数点の粗調整用位置合わせマ
ークを用いて粗いアラインメントを行う、（３）素子形
成用半導体基板上に数点の精密調整用位置合わせマーク
を検出して、前工程における粗い位置合わせと指定の角
度とのズレを補正する、という順序で行われる。
【００１４】図３は、従来のＳＯＩ基板の位置関係説明
図である。この図において、３１は支持基板、３２は素
子形成用半導体基板、３３は素子形成領域である。この
図に示されるように、従来のＳＯＩ基板を使用した集積
回路装置の製造方法によると、支持基板３１と素子形成
用半導体基板３２のファセットラインの方向が一致せ
ず、したがって、支持基板３１のファセットラインと素
子形成用半導体基板３２上の素子形成領域３３の縦、横
の方向が一致しないことになる。
図である。この図において、３１は支持基板、３２は素
子形成用半導体基板、３３は素子形成領域である。この
図に示されるように、従来のＳＯＩ基板を使用した集積
回路装置の製造方法によると、支持基板３１と素子形成
用半導体基板３２のファセットラインの方向が一致せ
ず、したがって、支持基板３１のファセットラインと素
子形成用半導体基板３２上の素子形成領域３３の縦、横
の方向が一致しないことになる。
【００１５】そうすると、支持基板３１をそのファセッ
トラインを基準にしてステッパの試料支持台に支持する
と、ステッパの試料支持台と素子形成用半導体基板３２
上の素子形成領域３３の縦、横の方向が異なり、マスク
露光に不都合を生じる。
トラインを基準にしてステッパの試料支持台に支持する
と、ステッパの試料支持台と素子形成用半導体基板３２
上の素子形成領域３３の縦、横の方向が異なり、マスク
露光に不都合を生じる。
【００１６】すなわち、支持基板３１のファセットライ
ンがステッパのＳＯＩ基板の位置の大筋を決めるため、
支持基板３１と素子形成用半導体基板３２を貼り合わせ
る際に双方のファセットラインに角度のズレがあると、
支持基板３１のファセットラインのアラインメントが取
れていても、これと素子形成用基板３２の素子形成領域
を直接支配する露光マスクパターンのアラインメントは
取れていないことになる。
ンがステッパのＳＯＩ基板の位置の大筋を決めるため、
支持基板３１と素子形成用半導体基板３２を貼り合わせ
る際に双方のファセットラインに角度のズレがあると、
支持基板３１のファセットラインのアラインメントが取
れていても、これと素子形成用基板３２の素子形成領域
を直接支配する露光マスクパターンのアラインメントは
取れていないことになる。
【００１７】したがって、上記ステッパのアラインメン
ト手順のうち（２）の粗いアラインメントの段階で回転
補正を行うことが必要になるが、現在使用できるステッ
パにおいては補正値が３°以内のものがほとんどである
から、自ずから回転補正可能な範囲には限度がある。
ト手順のうち（２）の粗いアラインメントの段階で回転
補正を行うことが必要になるが、現在使用できるステッ
パにおいては補正値が３°以内のものがほとんどである
から、自ずから回転補正可能な範囲には限度がある。
【００１８】そのため、支持基板３１の上に素子形成用
半導体基板３２を貼り合わせる時に、それらのファセッ
トラインを平行、あるいは、ファセットラインに平行な
辺を含む長方形のチップのいずれかの辺に合わせて、フ
ァセットラインを９０°の整数倍の角度に合わせておく
ことが現実的な解決策となる。
半導体基板３２を貼り合わせる時に、それらのファセッ
トラインを平行、あるいは、ファセットラインに平行な
辺を含む長方形のチップのいずれかの辺に合わせて、フ
ァセットラインを９０°の整数倍の角度に合わせておく
ことが現実的な解決策となる。
【００１９】本発明は、支持基板と素子形成用半導体基
板を双方のファセットラインに角度のズレがないように
貼り合わせ、支持基板のファセットラインのアラインメ
ントを行うことによって、素子形成用基板の素子形成領
域のパターンのアラインメントをとることを目的とす
る。
板を双方のファセットラインに角度のズレがないように
貼り合わせ、支持基板のファセットラインのアラインメ
ントを行うことによって、素子形成用基板の素子形成領
域のパターンのアラインメントをとることを目的とす
る。
【００２０】
【課題を解決するための手段】本発明のＳＯＩ基板の製
造方法においては、上記の課題を解決するため、支持基
板上に絶縁膜を介して、素子パターンが形成されている
素子形成用半導体基板を載置し、該支持基板のファセッ
トラインと該素子形成用半導体基板のファセットライン
のなす角度が０°または９０°の整数倍である指定の角
度になるように位置合わせして貼り合わせる過程を採用
した。
造方法においては、上記の課題を解決するため、支持基
板上に絶縁膜を介して、素子パターンが形成されている
素子形成用半導体基板を載置し、該支持基板のファセッ
トラインと該素子形成用半導体基板のファセットライン
のなす角度が０°または９０°の整数倍である指定の角
度になるように位置合わせして貼り合わせる過程を採用
した。
【００２１】その場合、支持基板上に絶縁膜を介して、
素子パターンが形成されている素子形成用半導体基板
を、該支持基板のファセットラインと該素子形成用半導
体基板のファセットラインのなす角度が指定の角度に対
して３°以内の誤差に抑えて載置した後、指定の角度に
位置合わせして貼り合わせる過程を採用した。
素子パターンが形成されている素子形成用半導体基板
を、該支持基板のファセットラインと該素子形成用半導
体基板のファセットラインのなす角度が指定の角度に対
して３°以内の誤差に抑えて載置した後、指定の角度に
位置合わせして貼り合わせる過程を採用した。
【００２２】また、本発明のＳＯＩ基板の製造装置にお
いては、支持基板と素子形成用半導体基板のファセット
ラインに当接する少なくとも２つの固定点と、該支持基
板と該素子形成用半導体基板のそれぞれを該固定点に押
圧する手段からなる角度合わせ機構を採用した。
いては、支持基板と素子形成用半導体基板のファセット
ラインに当接する少なくとも２つの固定点と、該支持基
板と該素子形成用半導体基板のそれぞれを該固定点に押
圧する手段からなる角度合わせ機構を採用した。
【００２３】また、本発明の他のＳＯＩ基板の製造装置
においては、支持基板のファセットラインを当接する少
なくとも２つの固定点と該支持基板を該固定点に押圧す
る手段からなる支持基板支持機構と、素子形成用半導体
基板のファセットラインを当接する少なくとも２つの固
定点と該素子形成用基板を該固定点に押圧する手段から
なる素子形成用基板支持機構と、該支持基板支持機構と
該素子形成用基板支持機構の角度を調整する機構を採用
した。
においては、支持基板のファセットラインを当接する少
なくとも２つの固定点と該支持基板を該固定点に押圧す
る手段からなる支持基板支持機構と、素子形成用半導体
基板のファセットラインを当接する少なくとも２つの固
定点と該素子形成用基板を該固定点に押圧する手段から
なる素子形成用基板支持機構と、該支持基板支持機構と
該素子形成用基板支持機構の角度を調整する機構を採用
した。
【００２４】
【作用】本発明のＳＯＩ基板のように、支持基板上に絶
縁膜を介して、素子パターンが形成されている素子形成
用半導体基板を載置し、この支持基板のファセットライ
ンと素子形成用半導体基板のファセットラインのなす角
度を０°または９０°の整数倍になるように位置合わせ
して貼り合わせると、支持基板をそのファセットライン
を基準にしてステッパの試料支持台に支持したとき、素
子パターンの方向も所望の方向に設定される。
縁膜を介して、素子パターンが形成されている素子形成
用半導体基板を載置し、この支持基板のファセットライ
ンと素子形成用半導体基板のファセットラインのなす角
度を０°または９０°の整数倍になるように位置合わせ
して貼り合わせると、支持基板をそのファセットライン
を基準にしてステッパの試料支持台に支持したとき、素
子パターンの方向も所望の方向に設定される。
【００２５】また、本発明のＳＯＩ基板の製造装置のよ
うに、支持基板と素子形成用半導体基板のファセットラ
インに当接する少なくとも２つの固定点と、該支持基板
と素子形成用半導体基板のそれぞれを該固定点に押圧す
る手段からなる角度合わせ機構を採用すると、押圧手段
によって支持基板と素子形成用半導体基板を押圧すると
いう一挙動で両基板のファセットラインを一致させるこ
とができる。
うに、支持基板と素子形成用半導体基板のファセットラ
インに当接する少なくとも２つの固定点と、該支持基板
と素子形成用半導体基板のそれぞれを該固定点に押圧す
る手段からなる角度合わせ機構を採用すると、押圧手段
によって支持基板と素子形成用半導体基板を押圧すると
いう一挙動で両基板のファセットラインを一致させるこ
とができる。
【００２６】
【実施例】以下、本発明の実施例を説明する。 （第１実施例）この実施例のＳＯＩ基板を使用した集積
回路装置の製造方法は、シリコン等で形成される支持基
板上に絶縁膜を介して、少なくとも一工程の素子パター
ンが形成されているシリコン等の素子形成用半導体基板
を載置し、支持基板のファセットラインと素子形成用半
導体基板のファセットラインのなす角度を０°または９
０°の整数倍になるように位置合わせして加熱し、電流
パルスを印加して貼り合わせる。
回路装置の製造方法は、シリコン等で形成される支持基
板上に絶縁膜を介して、少なくとも一工程の素子パター
ンが形成されているシリコン等の素子形成用半導体基板
を載置し、支持基板のファセットラインと素子形成用半
導体基板のファセットラインのなす角度を０°または９
０°の整数倍になるように位置合わせして加熱し、電流
パルスを印加して貼り合わせる。
【００２７】このように、相互のファセットラインのな
す角度を０°または９０°の整数倍にすると、素子形成
用半導体基板上に形成された直行する平行線によって囲
まれる素子形成領域の縦あるいは横の辺と支持基板のフ
ァセットラインを平行にすることができるから、支持基
板のファセットラインを基準にしてＳＯＩ基板をステッ
パの試料台上に設定すると、素子形成用基板もステッパ
の試料台にアラインメントされるから、それ以降の露光
用マスク合わせ、スクライブ、測定等を整合した状態で
行うことができる。
す角度を０°または９０°の整数倍にすると、素子形成
用半導体基板上に形成された直行する平行線によって囲
まれる素子形成領域の縦あるいは横の辺と支持基板のフ
ァセットラインを平行にすることができるから、支持基
板のファセットラインを基準にしてＳＯＩ基板をステッ
パの試料台上に設定すると、素子形成用基板もステッパ
の試料台にアラインメントされるから、それ以降の露光
用マスク合わせ、スクライブ、測定等を整合した状態で
行うことができる。
【００２８】上記の場合、支持基板の上に素子形成用半
導体基板を、ファセットラインの角度ズレが０°，９０
°，１８０°，２７０°の指定の角度に対して３°以内
の誤差範囲で載置されていると、従来から使用されてい
るステッパによって素子形成用半導体基板上の数点の粗
調整用位置合わせマークを用いて粗いアラインメントを
行い、次いで、素子形成用半導体基板上の数点の精密調
整用位置合わせマークを検出して、粗い位置合わせと指
定の角度とのズレを補正して貼り合わせることができ
る。また、支持基板の上に素子形成用半導体基板をファ
セットラインに一致させるためには、きわめて単純な構
成の装置を使用することもできる。
導体基板を、ファセットラインの角度ズレが０°，９０
°，１８０°，２７０°の指定の角度に対して３°以内
の誤差範囲で載置されていると、従来から使用されてい
るステッパによって素子形成用半導体基板上の数点の粗
調整用位置合わせマークを用いて粗いアラインメントを
行い、次いで、素子形成用半導体基板上の数点の精密調
整用位置合わせマークを検出して、粗い位置合わせと指
定の角度とのズレを補正して貼り合わせることができ
る。また、支持基板の上に素子形成用半導体基板をファ
セットラインに一致させるためには、きわめて単純な構
成の装置を使用することもできる。
【００２９】図１（Ａ），（Ｂ）は、一実施例のＳＯＩ
基板を用いた集積回路装置の製造装置の要部説明図であ
る。この図において、１は支持基板、２は素子形成用半
導体基板、３はファセットライン、４は２点状ファセッ
トストッパ、５は線状ファセットストッパ、６は押圧手
段である。
基板を用いた集積回路装置の製造装置の要部説明図であ
る。この図において、１は支持基板、２は素子形成用半
導体基板、３はファセットライン、４は２点状ファセッ
トストッパ、５は線状ファセットストッパ、６は押圧手
段である。
【００３０】図１（Ａ）は２点状ファセットストッパを
用いたＳＯＩ基板の製造装置の要部を説明するものであ
る。この装置の構成は図示のとおりであり、支持基板１
の上に素子形成用半導体基板２を載置し、それぞれの基
板のファセットライン３を２点状ファセットストッパ４
に向け、これらの基板を押圧手段６によって２点状ファ
セットストッパ４の方向に押圧して、両基板のファセッ
トライン３を一挙に一致させてアラインメントする。
用いたＳＯＩ基板の製造装置の要部を説明するものであ
る。この装置の構成は図示のとおりであり、支持基板１
の上に素子形成用半導体基板２を載置し、それぞれの基
板のファセットライン３を２点状ファセットストッパ４
に向け、これらの基板を押圧手段６によって２点状ファ
セットストッパ４の方向に押圧して、両基板のファセッ
トライン３を一挙に一致させてアラインメントする。
【００３１】図１（Ｂ）は線状ファセットストッパを用
いたＳＯＩ基板の製造装置の要部を説明するものであ
る。この装置の構成は図示のとおりであり、支持基板１
の上に素子形成用半導体基板２を載置し、それぞれの基
板のファセットライン３を線状ファセットストッパ５に
向け、２枚の基板を押圧手段６によって線状ファセット
ストッパ５の方向に押圧することによって、両基板のフ
ァセットライン３を一致させてアラインメントする。
いたＳＯＩ基板の製造装置の要部を説明するものであ
る。この装置の構成は図示のとおりであり、支持基板１
の上に素子形成用半導体基板２を載置し、それぞれの基
板のファセットライン３を線状ファセットストッパ５に
向け、２枚の基板を押圧手段６によって線状ファセット
ストッパ５の方向に押圧することによって、両基板のフ
ァセットライン３を一致させてアラインメントする。
【００３２】本実施例によると、基板貼り合わせ装置の
試料支持台に、図１（Ａ）あるいは図１（Ｂ）に示した
構成を有するファセットラインアラインメント装置を装
備することによって、前記の課題を容易に解決すること
ができる。
試料支持台に、図１（Ａ）あるいは図１（Ｂ）に示した
構成を有するファセットラインアラインメント装置を装
備することによって、前記の課題を容易に解決すること
ができる。
【００３３】（第２実施例）第１実施例においては、支
持基板１と素子形成用半導体基板２を、それらのファセ
ットライン３をファセットストッパ４あるいは５に当接
して両基板のファセットライン３を一致させてアライン
メントしているが、支持基板のファセットラインをファ
セットストッパに押圧する支持基板支持機構と、素子形
成用半導体基板のファセットラインをファセットストッ
パに押圧する素子形成用基板支持機構を個別に形成し、
この支持基板支持機構と素子形成用基板支持機構を、従
来から慣用されている角度調整機構によって保持し、支
持基板と素子形成用半導体基板を任意の角度で位置合わ
せしてＳＯＩ基板を製造することもできる。
持基板１と素子形成用半導体基板２を、それらのファセ
ットライン３をファセットストッパ４あるいは５に当接
して両基板のファセットライン３を一致させてアライン
メントしているが、支持基板のファセットラインをファ
セットストッパに押圧する支持基板支持機構と、素子形
成用半導体基板のファセットラインをファセットストッ
パに押圧する素子形成用基板支持機構を個別に形成し、
この支持基板支持機構と素子形成用基板支持機構を、従
来から慣用されている角度調整機構によって保持し、支
持基板と素子形成用半導体基板を任意の角度で位置合わ
せしてＳＯＩ基板を製造することもできる。
【００３４】この実施例は、素子形成用半導体基板上に
エッチングによってＶ溝等を形成する必要があり、この
Ｖ溝の方向が必ずしもファセットラインの方向と一致あ
るいは９０°の整数倍にならない場合に、上記の角度調
整機構によって両基板を任意の角度にアラインメントす
ることができる利点を有する。
エッチングによってＶ溝等を形成する必要があり、この
Ｖ溝の方向が必ずしもファセットラインの方向と一致あ
るいは９０°の整数倍にならない場合に、上記の角度調
整機構によって両基板を任意の角度にアラインメントす
ることができる利点を有する。
【００３５】
【発明の効果】以上説明したように、本発明によると、
素子形成用半導体基板に素子を形成するときの露光マス
クの位置合わせが容易になり、支持基板と素子形成用基
板のファセットラインが一致していなかった従来の技術
において必要であったステッパの試料支持台の位置合わ
せ機構の改造等が不要になる。
素子形成用半導体基板に素子を形成するときの露光マス
クの位置合わせが容易になり、支持基板と素子形成用基
板のファセットラインが一致していなかった従来の技術
において必要であったステッパの試料支持台の位置合わ
せ機構の改造等が不要になる。
【図１】（Ａ），（Ｂ）は一実施例のＳＯＩ基板を用い
た集積回路装置の製造装置の要部説明図である。
た集積回路装置の製造装置の要部説明図である。
【図２】（Ａ）〜（Ｆ）は従来のＳＯＩ基板を使用した
集積回路装置の製造工程説明図である。
集積回路装置の製造工程説明図である。
【図３】従来のＳＯＩ基板の位置関係説明図である。
１ 支持基板 ２ 素子形成用半導体基板 ３ ファセットライン ４ ２点状ファセットストッパ ５ 線状ファセットストッパ ６ 押圧手段
Claims (4)
- 【請求項１】 支持基板上に絶縁膜を介して、素子パタ
ーンが形成されている素子形成用半導体基板を載置し、
該支持基板のファセットラインと該素子形成用半導体基
板のファセットラインのなす角度が０°または９０°の
整数倍である指定の角度になるように位置合わせして貼
り合わせることを特徴とするＳＯＩ基板の製造方法。 - 【請求項２】 支持基板上に絶縁膜を介して、素子パタ
ーンが形成されている素子形成用半導体基板を、該支持
基板のファセットラインと該素子形成用半導体基板のフ
ァセットラインのなす角度が指定の角度に対して３°以
内の誤差に抑えて載置した後、指定の角度に位置合わせ
して貼り合わせることを特徴とする請求項１記載のＳＯ
Ｉ基板の製造方法。 - 【請求項３】 支持基板と素子形成用半導体基板のファ
セットラインに当接する少なくとも２つの固定点と、該
支持基板と該素子形成用半導体基板のそれぞれを該固定
点に押圧する手段からなる角度合わせ機構を具えること
を特徴とするＳＯＩ基板の製造装置。 - 【請求項４】 支持基板のファセットラインを当接する
少なくとも２つの固定点と該支持基板を該固定点に押圧
する手段からなる支持基板支持機構と、素子形成用半導
体基板のファセットラインを当接する少なくとも２つの
固定点と該素子形成用基板を該固定点に押圧する手段か
らなる素子形成用基板支持機構と、該支持基板支持機構
と該素子形成用基板支持機構の角度を調整する機構を具
えることを特徴とするＳＯＩ基板の製造装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31436191A JPH05152181A (ja) | 1991-11-28 | 1991-11-28 | Ｓｏｉ基板の製造方法および製造装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31436191A JPH05152181A (ja) | 1991-11-28 | 1991-11-28 | Ｓｏｉ基板の製造方法および製造装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05152181A true JPH05152181A (ja) | 1993-06-18 |
Family
ID=18052411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31436191A Withdrawn JPH05152181A (ja) | 1991-11-28 | 1991-11-28 | Ｓｏｉ基板の製造方法および製造装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05152181A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001084633A1 (fr) * | 2000-04-28 | 2001-11-08 | Sumitomo Mitsubishi Silicon Corporation | Procede et dispositif permettant la production d'une tranche de separation dielectrique collee |
| KR20120047862A (ko) * | 2009-06-26 | 2012-05-14 | 소이텍 | 분자 본딩에 의한 본딩 방법 |
| US8932938B2 (en) | 2009-03-12 | 2015-01-13 | Soitec | Method of fabricating a multilayer structure with circuit layer transfer |
-
1991
- 1991-11-28 JP JP31436191A patent/JPH05152181A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001084633A1 (fr) * | 2000-04-28 | 2001-11-08 | Sumitomo Mitsubishi Silicon Corporation | Procede et dispositif permettant la production d'une tranche de separation dielectrique collee |
| US6830985B2 (en) | 2000-04-28 | 2004-12-14 | Sumitomo Mitsubishi Silicon Corporation | Method and apparatus for producing bonded dielectric separation wafer |
| US8932938B2 (en) | 2009-03-12 | 2015-01-13 | Soitec | Method of fabricating a multilayer structure with circuit layer transfer |
| KR20120047862A (ko) * | 2009-06-26 | 2012-05-14 | 소이텍 | 분자 본딩에 의한 본딩 방법 |
| JP2012530370A (ja) * | 2009-06-26 | 2012-11-29 | ソイテック | 分子結合による結合方法 |
| US8927320B2 (en) | 2009-06-26 | 2015-01-06 | Soitec | Method of bonding by molecular bonding |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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