CN102646698B - 半导体装置及电子设备 - Google Patents

半导体装置及电子设备 Download PDF

Info

Publication number
CN102646698B
CN102646698B CN201210130042.8A CN201210130042A CN102646698B CN 102646698 B CN102646698 B CN 102646698B CN 201210130042 A CN201210130042 A CN 201210130042A CN 102646698 B CN102646698 B CN 102646698B
Authority
CN
China
Prior art keywords
substrate
semiconductor layer
equal
layer
insulating barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201210130042.8A
Other languages
English (en)
Other versions
CN102646698A (zh
Inventor
大沼英人
饭洼阳一
山本孔明
牧野贤一郎
下村明久
比嘉荣二
沟井达也
永野庸治
井坂史人
挂端哲弥
山崎舜平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of CN102646698A publication Critical patent/CN102646698A/zh
Application granted granted Critical
Publication of CN102646698B publication Critical patent/CN102646698B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H01L21/2003—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy characterised by the substrate
    • H01L21/2007—Bonding of semiconductor wafers to insulating substrates or to semiconducting substrates using an intermediate insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/34—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being on the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support

Abstract

本发明名称为半导体装置及电子设备。通过使用以低耐热性衬底为基底衬底的SOI衬底来提供高性能半导体装置。而且，以不进行化学抛光的方式提供高性能半导体装置。再者，提供一种使用该半导体装置的电子设备。包括绝缘衬底上的绝缘层、绝缘层上的接合层、以及接合层上的单晶半导体层，至于单晶半导体层，其上部表面的凹凸形状的算术平均粗糙度为大于或等于1nm且小于或等于7nm。或者，凹凸形状的均方根粗糙度可以为大于或等于1nm且小于或等于10nm。或者，凹凸形状的最大高度差可以为大于或等于5nm且小于或等于250nm。

Description

半导体装置及电子设备
技术领域
本发明涉及半导体装置及电子设备。
注意在本说明书中，半导体装置指的是能够通过利用半导体特性而工作的所有装置，以及电光学装置、半导体电路及电子设备都包括在半导体装置类别内。
背景技术
近年来，代替块体硅晶圆而利用SOI(Silicon On Insulator，即绝缘体上硅)衬底的集成电路已经被开发。通过利用形成于绝缘层上的薄单晶硅层的特点，可以将集成电路中的晶体管形成为彼此完全电分离，并且使每个晶体管成为完全耗尽型晶体管。因此，可以实现高集成、高速驱动、低耗电量等附加价值高的半导体集成电路。
作为SOI衬底的制造方法之一，已知组合了氢离子注入和分离的氢离子注入分离法。下面，示出氢离子注入分离法的典型工艺。
首先，通过对硅晶圆注入氢离子，在离其表面有预定深度的部分中形成离子注入层。接着，通过使成为基底衬底的另外的硅晶圆氧化，来形成氧化硅膜。然后，通过将注入有氢离子的硅晶圆和另外的硅晶圆的氧化硅膜接合在一起，来将两个硅晶圆贴合在一起。而且，通过进行加热处理，以离子注入层为分离面来分离硅晶圆。另外，为了提高贴合时的结合力，进行加热处理。
已知通过利用氢离子注入分离法在玻璃衬底上形成单晶硅层的方法(例如，引用文件1：日本公布专利申请No.Heill-097379)。在引用文件1中，为了去掉通过离子注入而形成的缺陷层或者分离面上的几nm至几十nm的台阶，对分离面进行机械抛光。
与硅晶圆相比，玻璃衬底是其面积大且廉价的衬底，它主要用于显示装置如液晶显示装置等的制造。通过将玻璃衬底用作基底衬底，可以制造其面积大且廉价的SOI衬底。
然而，玻璃衬底的应变点为等于或低于700℃，而其耐热性低。因此，不能以超过玻璃衬底的容许温度极限的温度加热，从而工艺温度限于700℃或以下。就是说，当去掉分离面上的晶体缺陷以及表面凹凸时，也有对工艺温度的限制。此外，当利用贴合到玻璃衬底的单晶硅层制造晶体管时，也有对工艺温度的限制。
并且，由于衬底尺寸是大型，存在对可以使用的装置和处理方法的限制。例如，引用文件1所记载的分离面的机械抛光，从加工精度或装置的成本等的观点来看，应用于大面积衬底是不实际的。但是，为了发挥半导体元件的特性，需要将分离面上的表面凹凸抑制到一定程度。
如上所述，在使用诸如耐热性低的大面积玻璃衬底之类的衬底作为基底衬底的情况下，难以抑制半导体层的表面凹凸并难以得到所希望的特性。
发明内容
鉴于上述问题，本发明的目的在于通过使用以低耐热性衬底为基底衬底的SOI衬底来提供高性能半导体装置。本发明的目的还在于以不进行机械抛光(例如CMP等)的方式提供高性能半导体装置。再者，本发明的目的在于提供一种使用该半导体装置的电子设备。
根据本发明一方面，半导体装置包括绝缘衬底上的绝缘层、绝缘层上的接合层、以及接合层上的单晶半导体层，以及单晶半导体层上部表面算术平均粗糙度为大于或等于1nm且小于或等于7nm。
根据本发明另一方面，半导体装置包括绝缘衬底上的绝缘层、绝缘层上的接合层、以及接合层上的单晶半导体层，以及单晶半导体层上部表面的均方根粗糙度为大于或等于1nm且小于或等于10nm。
根据本发明另一方面，半导体装置包括绝缘衬底上的绝缘层、绝缘层上的接合层、以及接合层上的单晶半导体层，以及单晶半导体层上部表面的最大高度差为大于或等于5nm且小于或等于250nm。
根据本发明另一方面，半导体装置包括容许温度极限为700℃或以 下的衬底、衬底上的绝缘层、绝缘层上的接合层、以及接合层上的单晶半导体层，以及单晶半导体层上部表面的算术平均粗糙度为大于或等于1nm且小于或等于7nm。
根据本发明的另一方面，半导体装置包括容许温度极限为700℃或以下的衬底、衬底上的绝缘层、绝缘层上的接合层、以及接合层上的单晶半导体层，以及单晶半导体层上部表面的均方根粗糙度为大于或等于1nm且小于或等于10nm。
根据本发明另一方面，半导体装置包括容许温度极限为700℃或以下的衬底、衬底上的绝缘层、绝缘层上的接合层、以及接合层上的单晶半导体层，以及单晶半导体层上部表面的最大高低差为大于或等于5nm且小于或等于250nm。
在上述任意结构中，衬底优选为包含铝硅酸盐玻璃、铝硼硅酸盐玻璃或钡硼硅酸盐玻璃中的任意玻璃的玻璃衬底。作为衬底尺寸不作特别限制，只要是对其难以应用CMP工艺的尺寸都可以，例如每边超过300mm的衬底。
另外，在上述任意结构中，接合层可包括通过使用有机硅烷气体以化学气相沉积法而形成的氧化硅膜。另外，绝缘层可包括氧氮化硅膜或氮氧化硅膜。
另外，在上述任意结构中，单晶半导体层可具有(100)面作为主表面(在其上形成有集成电路的表面)。备选地，单晶半导体层可具有(110)面作为主表面。
注意，单晶半导体层的上部表面具有通过照射激光束而得到的平滑的凹凸形状。就是说，上部表面的凸形状不是尖锐峰形，而是具有给定曲率半径以上的平滑度。
注意，可以对单晶半导体层进行减薄及平坦化的处理，以控制单晶半导体层的厚度，或者减少表面凹凸。作为上述处理，可以采用干蚀刻及湿蚀刻中的一种、或组合该两种的蚀刻。当然，可以进行回蚀处理(etch-back treatment)。该处理可以适用于激光束照射之前或之后中的任何一种情况。
另外，在上述任意结构中，上述凹凸形状中的各凹部宽度的平均值或各凸部宽度的平均值优选为大于或等于60nm且小于或等于120nm。各凹部宽度或各凸部宽度是以平均高度来测量的。
通过使用上述半导体装置，可以提供各种电子设备。
在本发明的半导体装置中，使用容许温度极限低的衬底且以不进行机械抛光的方式将单晶半导体层的表面凹凸度抑制到一定程度以下。由此，可以通过使用以低耐热性衬底为基底衬底的SOI衬底来提供高性能半导体装置。另外，可以通过使用该半导体装置提供各种各样的电子设备。
附图说明
图1A至1H是说明SOI衬底的制造方法的截面图；
图2A至2C是说明SOI衬底的制造方法的截面图，并是说明图1H之后的步骤的截面图；
图3A至3G是说明SOI衬底的制造方法的截面图；
图4A至4C是说明SOI衬底的制造方法的截面图，并是说明图3G之后的步骤的截面图；
图5A至5H是说明SOI衬底的制造方法的截面图；
图6A至6C是说明SOI衬底的制造方法的截面图，并是说明图5H之后的步骤的截面图；
图7A至7D是说明使用SOI衬底制造半导体装置的方法的截面图；
图8A和8B是说明使用SOI衬底制造半导体装置的方法的截面图，并是说明图7D之后的步骤的截面图；
图9是示出使用SOI衬底而形成的微处理器结构的框图；
图10是示出使用SOI衬底而形成的RFCPU结构的框图；
图11是使用母体玻璃作为基底衬底的SOI衬底的正面图；
图12A是液晶显示装置的像素的平面图，而图12B是沿图12A的J-K线的截面图；
图13A是电致发光显示装置的像素的平面图，而图13B是沿图13A 的J-K线的截面图；
图14A是手机的外观图，图14B是数字播放器的外观图，而且图14C是电子书的外观图；
图15是使用SOI衬底而制造的TFT的截面照片；
图16是示出TFT特性的图；
图17是比较整流电压而示出的图；
图18是RTLS-RFID标签的照片；
图19是RTLS-RFID标签的框图；
图20是RTLS-RFID标签的响应信号波形；
图21是示出RTLS-RFID标签的通信距离与输出数字代码的关系图；
图22是SOI衬底的晶体取向分析结果；
图23是SOI衬底及块体硅的Raman光谱；
图24是使用SOI衬底而制造的TFT的截面照片；
图25A和25B是示出TFT特性的图；
图26是示出各包括TFT的电容器TEG的栅极耐压特性的图；
图27是包括TFT的9级环形振荡器的波形图；
图28是CPU的照片；
图29A和29B各是CPU的shmoo图；
图30A和30B是SOI衬底的AFM照片。
具体实施方式
下面，关于本发明的实施方式和实施例将参照附图给予说明。所属技术领域的技术人员可以很容易地理解一个事实，就是本文公开的实施方式和详细内容可以被修改成各种各样的形式而不脱离本发明的宗旨及其范围。因此，本发明不应该被解释为仅限定在以下实施方式和实施例记载的内容中。注意，在以下所说明的本发明的结构中，贯穿这些附图使用的同一附图标记表示同一元素。
实施方式1
图1A至1H和图2A至2C是示出用于本发明的半导体装置的SOI衬底的制造方法的一个例子的截面图。下面，参照图1A至1H和图2A至2C说明SOI衬底的制造方法的一个例子。
首先，制备基底衬底101(参照图1A)。作为基底衬底101，可以使用用于液晶显示装置等电子产品的透光玻璃衬底。从耐热性、价格等的观点来看，优选使用热膨胀系数为大于或等于2.5×10-6/℃且小于或等于5.0×10-6/℃(优选的是，大于或等于3.0×10-6/℃且小于或等于4.0×10-6/℃)，并且应变点为等于或高于580℃且等于或低于680℃(优选的是，等于或高于600℃且等于或低于680℃)的衬底作为玻璃衬底。此外，玻璃衬底优选为无碱玻璃衬底。对于无碱玻璃衬底的材料，例如利用玻璃材料如铝硅酸盐玻璃、铝硼硅酸盐玻璃、或钡硼硅酸盐玻璃等。
作为玻璃衬底，既可通过熔融法而制造又可通过浮法而制造。通过利用浮法而制造的玻璃衬底其表面可以抛光以及在抛光后进行化学溶液处理以去除研磨剂。
注意，作为基底衬底101，除了可以使用玻璃衬底以外，还可以使用：陶瓷衬底、石英衬底、或蓝宝石衬底等由绝缘材料构成的绝缘衬底；由金属或不锈钢等导电材料构成的导电衬底；由硅或砷化镓等半导体构成的半导体衬底；等等。
接着，清洗基底衬底101，并且在其上形成厚度为大于或等于10nm且小于或等于400nm的绝缘层102(参照图1B)。绝缘层102可以具有单层结构、或由两层或两层以上构成的多层结构。
作为构成绝缘层102的膜，可以使用氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化锗膜、氮化锗膜、氧氮化锗膜、或氮氧化锗膜等含硅或锗为其成分的绝缘膜。此外，还可以使用：包含氧化铝、氧化钽、或氧化铪等金属氧化物的绝缘膜；包含氮化铝等金属的氮化物的绝缘膜；包含氧氮化铝膜等金属的氧氮化物的绝缘膜；或包含氮氧化铝膜等金属的氮氧化物的绝缘膜。
注意，在本说明书中，氧氮化物是指氧的含量多于氮的含量的物 质。而氮氧化物是指氮的含量多于氧的含量的物质。例如，氧氮化硅是指氧的含量多于氮的含量的物质，例如包含浓度范围在50原子％至70原子％(包含端值)的氧，浓度范围在0.5原子％至15原子％(包含端值)的氮，浓度范围在25原子％至35原子％(包含端值)的硅，以及浓度范围在0.1原子％至10原子％(包含端值)的氢。此外，氮氧化硅是指氮的含量多于氧的含量的物质，例如包含浓度范围在5原子％至30原子％(包含端值)的氧，浓度范围在20原子％至55原子％(包含端值)的氮，浓度范围在25原子％至35原子％(包含端值)的硅，以及浓度范围在10原子％至30原子％(包含端值)的氢。注意，上述范围是通过使用卢瑟福背散射光谱学法(RBS，即Rutherford Backscattering Spectrometry)或氢前方散射法(HFS，即Hydrogen Forward Scattering)测量时的情况的范围。另外，构成元素含有比例的总和不超过100原子％。
在使用包含碱金属或碱土金属等降低半导体装置的可靠性的杂质的衬底作为基底衬底101的情况下，优选设置至少一层如下膜：可以防止这种杂质从基底衬底101扩散到半导体层中的膜。作为这种膜，有氮化硅膜、氮氧化硅膜、氮化铝膜、或氮氧化铝膜等。通过包含这种膜，可以将绝缘层102用作阻挡层。
例如，在将绝缘层102形成为具有单层结构的阻挡层的情况下，可以形成厚度为大于或等于10nm且小于或等于200nm的氮化硅膜、氮氧化硅膜、氮化铝膜、或氮氧化铝膜。
在使绝缘层102用作阻挡层且具有两层结构的情况下，可以采用任意如下结构：由氮化硅膜和氧化硅膜构成的叠层膜；由氮化硅膜和氧氮化硅膜构成的叠层膜；由氮氧化硅膜和氧化硅膜构成的叠层膜；由氮氧化硅膜和氧氮化硅膜构成的叠层膜，等等。注意，在上述每一种两层结构中，先记载的膜优选是形成在基底衬底101的上表面的膜。另外，作为上层，优选选择由能够弛豫应力的材料构成的膜，以避免阻挡效果高的下层的内部应力影响到半导体层。此外，可以将上层的厚度设定为大于或等于10nm且小于或等于200nm，而将下层的厚度设 定为大于或等于10nm且小于或等于200nm。
在本实施方式中，绝缘层102采用两层结构，其中下层采用通过使用SiH4以及NH3作为工艺气体且利用等离子体CVD法来形成的氮氧化硅膜103，并且上层采用通过使用SiH4以及N2O作为工艺气体且利用等离子体CVD法来形成的氧氮化硅膜104。
在进行图1A和1B所示的步骤的同时，加工半导体衬底。首先，制备半导体衬底111(参照图1C)。通过将减薄半导体衬底111得到的半导体层贴合到基底衬底101，来制造SOI衬底。注意，作为半导体衬底111，优选使用单晶半导体衬底。但是也可以使用多晶半导体衬底。备选地，衬底可以使用属于周期表第四族的元素诸如硅、锗、硅-锗、或碳化硅等构成。当然，半导体衬底也可以使用化合物半导体诸如砷化镓、或磷化砷等构成。
接着，清洗半导体衬底111。接着在此之后，在半导体衬底111的表面上形成保护膜112(参照图1D)。保护膜112具有如下效果：防止在照射离子时半导体衬底111被杂质污染；防止由于照射离子的轰击而半导体衬底111受到损伤。可以通过CVD法等沉积氧化硅、氮化硅、氮氧化硅、氧氮化硅等，来形成该保护膜112。此外，可以通过使半导体衬底111氧化或氮化，来形成保护膜112。
接着，穿过保护膜112，将包含被电场加速的离子的离子束施加于半导体衬底111，使得在半导体衬底111的离其表面有预定深度的区域中形成脆化层113(参照图1E)。可以根据离子束121的加速能量和离子束121的入射角，来控制形成脆化层113的区域的深度。在与引入离子平均深度相同或大致相同的深度的区域中形成脆化层113。
根据形成上述脆化层113的深度，决定从半导体衬底111分离的半导体层的厚度。形成脆化层113的深度为大于或等于50nm且小于或等于500nm，从半导体衬底111分离的半导体层的厚度优选为大于或等于50nm且小于或等于200nm。
为了对半导体衬底111照射离子，可以使用离子注入设备或离子掺杂设备。离子注入设备中，激发源气体来产生离子种，并对所产生 的离子种进行质量分离，来将各具有所预定的质量的离子种注入到处理物中。离子掺杂设备中，激发工艺气体来产生离子种，并不对所产生的离子种进行质量分离而将它们引入到处理物中。注意，在具备质量分离装置的离子掺杂设备中，可以与离子注入设备中同样地进行具有质量分离的离子照射。
例如，可以在下面那样的条件下进行使用离子掺杂设备的离子照射工序。
·加速电压大于或等于10kV且小于或等于100kV
(优选为大于或等于20kV且小于或等于80kV)
·剂量大于或等于1×1016wions/cm2且小于或等于4×1016ions/cm2
·射束电流密度2μA/cm2或以上
(优选为5μA/cm2或以上、更优选为10μA/cm2或以上)
作为该离子照射工序中的源气体，可以使用氢气体。可以通过使用氢气体(H2气体)，来产生H+、H2 +、H3 +作为离子种。当使用氢气体作为源气体时，优选采用较多量的H3 +来照射。通过以较多量的H3 +照射，与采用H+离子和/或H2 +离子照射时相比，离子照射效率提高。就是说，可以缩短照射时间。并且，从脆化层113的分离变得更容易。此外，通过使用H3 +离子，可以使离子平均侵入深度变小，因此可以在离半导体衬底111表面更小深度的区域中形成脆化层113。
当使用离子注入设备时，优选通过进行质量分离，来注入H3 +离子。当然，可以注入H2 +。
当使用离子掺杂设备时优选在离子束121中包含H+、H2 +、H3 +的总量的至少70％的H3 +离子。H3 +离子的比例更优选为大于或等于80％。如此，通过高比例的H3 +，可以使脆化层113包含1×1020atoms/cm3或以上浓度的氢。注意，当脆化层113包含至少5×1020atoms/cm3的氢时，可以容易分离半导体层。
作为该离子照射工序中的源气体，除了可以使用氢气体以外，还可以使用选自氦气体或氩气体等稀有气体、以氟气体或氯气体为典型的卤气体、氟化合物气体(例如，BF3)等卤化合物气体中的一种或多 种气体。当使用氦作为源气体时，可以不进行质量分离，而制造出具有高比例的He+离子的离子束121。通过利用像这种离子束121的离子束，可以高效率地形成脆化层113。
此外，也可以通过进行多次离子照射工序，来形成脆化层113。在此情况下，既可以在这些离子照射工序中使用不同源气体，又可以使用相同源气体。例如，使用稀有气体作为源气体来进行离子照射。接着，使用氢气体作为源气体，进行离子照射。备选地，可以首先使用卤气体或卤化合物气体来进行离子照射，接着使用氢气体来进行离子照射。
在形成脆化层113之后，利用蚀刻来去掉保护膜112。接着，在半导体衬底111的上表面形成接合层114(参照图1F)。也可以不去掉保护膜112，而在保护膜112上形成接合层114。
接合层114是具有平滑且亲水性表面的层。作为这种接合层114，优选使用通过化学反应而形成的绝缘膜，特别使用氧化硅膜。可以将接合层114的厚度设定为大于或等于10nm且小于或等于200nm。厚度优选为大于或等于10nm且小于或等于100nm，更优选厚度为大于或等于20nm且小于或等于50nm。注意，在形成接合层114的工序中，需要将半导体衬底111的加热温度设定为引入到脆化层113的元素或者分子不脱离的温度。具体地说，该加热温度优选为等于或低于350℃。
当利用等离子体CVD法形成接合层114的氧化硅膜时，优选使用有机硅烷气体作为硅源气体。作为氧源气体，可以使用氧(O2)气体。作为有机硅烷气体，可以使用任意下面的：硅酸乙酯(TEOS，化学式Si(OC2H5)4)、三甲基硅烷(TMS：化学式Si(CH3)4)、四甲基环四硅氧烷(TMCTS)、八甲基环四硅氧烷(OMCTS)、六甲基二硅氮烷(HMDS)、三乙氧基硅烷(化学式：SiH(OC2H5)3)、三二甲氨基硅烷(化学式：SiH(N(CH3)2)3)等。另外，作为硅源气体，除了有机硅烷气体以外，还可以使用硅烷(SiH4)或者乙硅烷(Si2H6)等。
除了等离子体CVD法以外，还可以利用热CVD法形成氧化硅膜。在此情况下，使用硅烷(SiH4)或者乙硅烷(Si2H6)等作为硅源气体，并使 用氧(O2)气体或者一氧化二氮(N2O)气体等作为氧源气体。加热温度优选为大于或等于200℃且小于或等于500℃。注意，在很多情况下，接合层114通过使用绝缘材料而形成，在这个意义上可以将接合层114包含在绝缘层类别中。
接着，彼此贴合基底衬底101和半导体衬底111(参照图1G)。这种贴合工序具有如下步骤：首先，通过利用超声波清洗等方法清洗形成有绝缘层102的基底衬底101以及形成有接合层114的半导体衬底111。然后，将接合层114和绝缘层102彼此贴紧。由此，绝缘层102和接合层114互相接合。注意，作为接合的机理，可以想出范德瓦耳斯力有关的机理、与氢键有关的机理、等等。
如上所述，当通过使用采用等离子体CVD法且利用有机硅烷来形成的氧化硅膜或采用热CVD法来形成的氧化硅膜等作为接合层114时，可以在常温下将绝缘层102和接合层114接合在一起。从而，可以使用玻璃衬底等耐热性低的衬底作为基底衬底101。
注意可以省略形成绝缘层102的工序，但是在本实施方式中没有描述这种情况。在此情况下，将接合层114和基底衬底101接合在一起。当基底衬底101是玻璃衬底的情况时，通过利用采用CVD法且利用有机硅烷来形成的氧化硅膜、采用热CVD法来形成的氧化硅膜、以硅氧烷为原料来形成的氧化硅膜等来形成接合层114，可以在常温下将玻璃衬底和接合层114接合在一起。
为了使结合力进一步提高，例如有如下方法：对绝缘层102的表面进行利用选自N2、O2、Ar、NH3的气体或混合气体的等离子体处理、氧等离子体处理、臭氧处理等，来使该表面具有亲水性。通过该处理对绝缘层102的表面添加羟基，因此可以在绝缘层102与接合层114之间的接合界面形成氢键。注意，在不形成绝缘层102的情况下，也可以进行使基底衬底101的表面具有亲水性的处理。
在将基底衬底101和半导体衬底111彼此贴紧之后，优选进行加热处理或加压处理。这是因为可以通过进行加热处理或加压处理提高绝缘层102和接合层114之间的结合力(bonding force)的缘故。加热 处理的温度优选为等于或低于基底衬底101的容许温度极限，将加热温度设定为等于或高于400℃且等于或低于700℃。例如，在使用玻璃衬底作为基底衬底101的情况下，可以将应变点看作容许温度极限。沿垂直于接合界面的方向施加力而进行加压处理，并且考虑到基底衬底101以及半导体衬底111的强度来决定施加的压力。
接着，将半导体衬底111分离成半导体衬底111′和半导体层115(参照图1H)。为了分离半导体衬底111，在将基底衬底101和半导体衬底111互相贴在一起之后，加热半导体衬底111。半导体衬底111的加热温度取决于基底衬底的容许温度极限，例如可以设定为等于或高于400℃且等于或低于700℃。
如上所述，通过在400℃至700℃(包括端值)的温度范围内进行热处理，发生形成于脆化层113中的微小空洞的体积变化，而在脆化层113中发生裂纹。其结果是，沿脆化层113分离半导体衬底111。由于接合层114与基底衬底101接合，所以在基底衬底101上残留着从半导体衬底111分离的半导体层115。此外，因为通过该热处理，基底衬底101和接合层114的接合界面被加热，从而在接合界面形成共价键，所以可以提高接合界面上的结合力。
通过如上所述步骤，制造其中在基底衬底101上设置有半导体层115的SOI衬底131。SOI衬底131是在基底衬底101上依次堆叠绝缘层102、接合层114、半导体层115而成的具有多层结构的衬底，其中在绝缘层102和接合层114之间的界面实现接合。在不形成绝缘层102的情况下，在基底衬底101和接合层114之间的界面实现接合。
此外，在分离半导体衬底111来形成SOI衬底131之后，还可以在等于或高于400℃且等于或低于700℃(包括端值)的温度进行热处理。通过该加热处理，可以进一步提高SOI衬底131的接合层114和绝缘层102之间的结合力。当然，将加热温度的上限设定为不超过基底衬底101的容许温度极限。
在半导体层115的表面上存在着由分离工序或离子照射工序导致的缺陷，而且表面平坦性损失。在这种具有凹凸的半导体层115的表 面上形成薄且耐压性高的栅极绝缘层是很困难的。因此，进行半导体层115的平坦化处理。此外，因为半导体层115中的缺陷给晶体管的性能及可靠性带来负面影响，例如半导体层115与栅极绝缘层之间的界面上的局域态密度变高，因此，进行减少半导体层115中的缺陷的处理。
通过对半导体层115照射激光束122来实现半导体层115的平坦化以及缺陷的减少(参照图2A)。通过从半导体层115的上表面侧照射激光束122，来使半导体层115的上表面熔化。通过在使半导体层115熔化之后使它冷却而凝固，可以得到其上表面的平坦性提高了的半导体层115A(参照图2B)。因为在平坦化处理中使用激光束122，所以不需要加热基底衬底，而可以抑制基底衬底101的温度上升。因此，可以使用玻璃衬底等耐热性低的衬底作为基底衬底101。
注意，优选通过照射激光束122，来使半导体层115部分地熔化。这是因为如下缘故：当使半导体层115完全熔化时，由于成为液相的半导体层115中的无序成核发生，半导体层115再结晶，而半导体层115A结晶度降低。通过使半导体层115部分地熔化，从半导体层115不熔化的固相部分进行晶体生长。由此，半导体层115的缺陷减少，而结晶度恢复。注意，完全熔化是指半导体层115溶化直到半导体层115与接合层114之间的界面成为液态。另一方面，部分熔化是指上层熔化成为液相而下层不熔化以保持固相。
为了照射激光束，例如可以使用连续波激光器(CW激光器)、或脉冲激光器(优选大约为10Hz至100Hz范围内的重复率)。具体地说，作为连续波激光器，可以使用以下：Ar激光器、Kr激光器、CO2激光器、YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、GdVO4激光器、Y2O3激光器、红宝石激光器、变石激光器、Ti：蓝宝石激光器、氦镉激光器等。作为脉冲激光器，可以使用以下：Ar激光器、Kr激光器、受激准分子(ArF、KrF、XeCl等)激光器、CO2激光器、YAG激光器、YVO4激光器、YLF激光器、YAlO3激光器、GdVO4激光器、Y2O3激光器、红宝石激光器、变石激光器、Ti：蓝宝石激光器、铜蒸气 激光器或金蒸气激光器、等等。注意，这种脉冲激光器可以在增加重复率时进行与连续波激光器相同的处理。优选利用脉冲激光束以实现部分熔化，但是本发明不局限于此。
激光束122的波长必须设定为可以被半导体层115吸收的波长。可以考虑到激光束的趋肤深度(skin depth)等而决定该波长。例如，该波长可以设定为250nm至700nm(包括端值)范围内。另外，可以考虑到激光束122的波长、激光束的趋肤深度、半导体层115的厚度等而决定激光束122的照射能量密度。激光束122的照射能量密度例如可以设定为300mJ/cm2至800mJ/cm2范围内(包括端值)。
注意，通过在离子照射工序中控制离子引入深度来将半导体层115的厚度增加至大于50nm，控制激光束122的照射能量密度变得容易。从而，可以高效地实现通过照射激光束122提高半导体层115表面的平坦性及结晶性。注意，当半导体层115增加时，需要提高激光束122的照射能量密度，所以半导体层115的厚度优选为小于或等于200nm。
可以在如大气气氛的包含氧的气氛中，或者如氮气氛的惰性气氛中进行激光束122的照射。为了在惰性气氛中照射激光束122，在具有密封性腔室内照射激光束122，且控制腔室内的气氛。当不使用腔室时，可以通过对被激光束122照射的表面吹氮气体等惰性气体，来形成氮气氛。
注意，与大气气氛相比，氮等惰性气氛具有更高的提高半导体层115的平坦性的效果。此外，与大气气氛相比，惰性气氛具有更高抑制裂纹和褶皱发生的效果，而且激光束122的适用能量范围变广。注意，上述惰性气氛中，氧的浓度为小于或等于0.1％，优选为小于或等于0.01％，更优选为小于或等于0.001％。
在照射激光束122来形成图2B所示的具有半导体层115A的SOI衬底131A之后，进行为了减少半导体层115A的厚度的减薄工序(参照图2C)。
为了使半导体层115A变薄，进行干蚀刻和湿蚀刻其中之一或者这些蚀刻的组合。例如，在半导体衬底111是硅衬底的情况下，可以通 过利用使用SF6和02作为工艺气体的干蚀刻，来使半导体层115A变薄。此外，可以使用Cl2作为工艺气体。
通过进行蚀刻处理，可以制造具有薄半导体层115B的SOI衬底131B(参照图2C)。因为半导体层115A的表面由于照射激光束122而预先平坦化，所以可以不利用回蚀刻处理而利用蚀刻处理来进行该减薄工序。当然，也可以采用回蚀刻处理。在该减薄工序中，优选将半导体层115B的厚度减少至小于或等于100nm且大于或等于5nm，更优选为小于或等于50nm且大于或等于5nm。
注意，在本实施方式中，在通过照射激光束使表面平坦化之后进行蚀刻处理或回蚀处理，但是本发明不局限于此。例如，也可以在照射激光束之前进行蚀刻处理或回蚀处理。在此情况下，通过进行蚀刻处理或回蚀处理，可以减少半导体层表面的凹凸或缺陷。备选地，可以在激光束照射之前及激光束照射之后进行蚀刻处理或回蚀处理。进一步备选地，可以交替地反复进行激光束照射和或是蚀刻处理或是回蚀处理。通过如上所述组合激光束照射和蚀刻处理(或回蚀处理)，与仅采用激光束照射或蚀刻处理(或回蚀处理)其中之一的情况相比，可以大幅度地减少半导体层表面的凹凸和缺陷等。
通过利用上述工序，可以制造SOI衬底。注意，为了增加SOI衬底面积，可以在一个基底衬底101上贴合有多个半导体层115B。例如，通过反复进行多次的图1C至图1F所说明的过程，制备多个各提供有脆化层113的半导体衬底111。接着，通过反复进行多次的图1G所示的接合工序，在一个基底衬底101上固定多个半导体衬底111。然后，通过进行图1H所示的加热工序而分离半导体衬底111，来制造在基底衬底101上固定有多个半导体层115的SOI衬底131。然后，通过进行图2A至2C所示的工序，可以制造将多个半导体层115B接合基底衬底101上的SOI衬底131B。
如本实施方式所示，通过组合利用激光束照射的半导体层的平坦化工序和蚀刻处理(或回蚀处理)，可以形成厚度为小于或等于100nm、平坦性高且缺陷少的半导体层115B。换言之，即使采用玻璃衬底作为 基底衬底101，并且利用离子掺杂设备形成脆化层113，也可以制造接合有具有上述优点的半导体层115B的SOI衬底131B。
通过利用SOI衬底131B制造晶体管，可以实现栅极绝缘层的减薄、以及SOI衬底与栅极绝缘层之间的局域界面态密度的降低。此外，通过减薄半导体层115B，可以在玻璃衬底上利用单晶半导体层制造完全耗尽型晶体管。从而，可以在基底衬底上制造具有高性能及高可靠性的晶体管，该晶体管可以进行高速工作，其亚阈值低，电子场效应迁移率高，并且电压消耗低。
另外，不需要进行不适合大面积化的CMP处理，从而可以实现高性能半导体装置的大面积化。当然，本发明不局限于该实施方式，不仅在使用大面积衬底的情况下而且在使用小型衬底的情况下都可以提供优良的半导体装置，因此是期望的。注意下面示出根据本实施方式的工序而得到的半导体层的表面特性。Ra是算术平均粗糙度，RMS是均方根粗糙度，而且P-V是最大高度差。注意P-V值可会受到微小缺陷的较大影响，因此更优选地是采用Ra或RMS作为评价参数。
·Ra：小于或等于7nm
·RMS：小于或等于10nm
·P-V：小于或等于250nm
注意，利用CMP情况时的上述参数如下：
·Ra：小于1nm
·RMS：小于1nm
·P-V：小于5nm
由以上可以看出，不利用CMP而形成的本发明的半导体层表面的参数在如下范围内：
·Ra：大于或等于1nm且小于或等于7nm(优选为大于或等于1nm且小于或等于3nm)
·RMS：大于或等于1nm且小于或等于10nm(优选为大于或等于1nm且小于或等于4nm)
·P-V：大于或等于5nm且小于或等于250nm(优选为大于或等 于5nm且小于或等于50nm)
注意在本实施方式中使用的半导体衬底的主表面可以是(100)面、(110)面、或(111)面。在采用(100)面的情况下，可以减少界面态密度，从而适合制造场效应晶体管。另外，在采用(110)面的情况下，接合层中所含的元素和半导体中所含的元素(例如硅元素)之间的键紧密地形成，因此绝缘层和半导体层的粘合性提高。就是说，可以抑制半导体层的分离。另外，由于在(110)面中原子紧密地排列，所以与使用其它面的情况相比，可以提高SOI衬底中的单晶硅层的平坦性。就是说，通过使用这样的半导体层而制造的晶体管具有优良的特性。注意，(110)面优势在于杨氏模量比(100)面大，容易进行分离。
实施方式2
图3A至3G以及图4A至4C是示出用于本发明的半导体装置的SOI衬底的制造方法的另一例子的横截面图。下面，参照图3A至3G以及图4A至4C说明SOI衬底的制造方法的另一例子。
如实施方式1中的图1A所示，制备作为SOI衬底的基底衬底的基底衬底101(参照图3A)。图3A是基底衬底101的横截面图。此外，如图1C所示，制备半导体衬底111(参照图3B)。图3B是半导体衬底111的截面图。
接着，洗涤半导体衬底111。然后，在半导体衬底111的表面上形成绝缘层116(参照图3C)。绝缘层116可以采用单层结构、由两层或以上构成的多层结构。绝缘层116厚度可以为大于或等于10nm且小于或等于400nm。
作为绝缘层116中所含的膜，可以使用例如氧化硅膜、氮化硅膜、氧氮化硅膜、氮氧化硅膜、氧化锗膜、氮化锗膜、氧氮化锗膜、或氮氧化锗膜等包含硅或锗作为其成分的绝缘膜。此外，也可以使用：例如氧化铝、氧化钽、或氧化铪等包含金属的氧化物的绝缘膜；例如氮化铝等包含金属氮化物的绝缘膜；例如氧氮化铝膜等含金属氧氮化物 的绝缘膜；或者例如氮氧化铝膜等含金属氮氧化物的绝缘膜。
作为绝缘层116中所含的绝缘膜的形成方法，可以使用CVD法、溅射法、对半导体衬底111氧化(或氮化)的方法等。
在使用包含碱金属或碱土金属等降低半导体装置的可靠性的杂质的衬底作为基底衬底101的情况下，优选设置至少一层如下膜：可以防止这种杂质从基底衬底101扩散到SOI衬底的半导体层。作为这种膜，给出氮化硅膜、氮氧化硅膜、氮化铝膜、氮氧化铝膜等。当包含这种膜时，可以将绝缘层116用作阻挡层。
例如，在将绝缘层116形成为具有单层结构的阻挡层的情况下，可以形成厚度为大于或等于10nm且小于或等于200nm的氮化硅膜、氮氧化硅膜、氮化铝膜、或氮氧化铝膜。
在将绝缘层116用作阻挡层并具有两层结构的情况下，例如可以采用如下结构任一种：由氧化硅膜和氮化硅膜构成的叠层膜；由氧氮化硅膜和氮化硅膜构成的叠层膜；由氧化硅膜和氮氧化硅膜构成的叠层膜；由氧氮化硅膜和氮氧化硅膜构成的叠层膜；等等。注意，在上面例示的各两层结构中，先记载的膜优选形成在半导体衬底111侧(下层)。而且，作为下层，优选选择由能够弛豫应力的材料构成的膜，以避免阻挡效果高的上层的内部应力影响半导体层。而且，可以将上层的厚度设定为大于或等于10nm且小于或等于200nm，并下层的厚度为大于或等于10nm且小于或等于200nm。
在本实施方式中，绝缘层116具有两层结构，其中下层是通过使用SiH4以及N2O作为工艺气体且利用等离子体CVD法来形成的氧氮化硅膜117，并且上层是通过使用SiH4以及NH3作为工艺气体且利用等离子体CVD法来形成的氮氧化硅膜118。
接着，穿过绝缘层116对半导体衬底111施加由被电场加速了的离子构成的离子束121，来在半导体衬底111的离其表面有预定深度的区域中形成脆化层113(参照图3D)。可以采用图1E所描述的脆化层113的形成同样地进行该工序。绝缘层116具有如下效果：防止在照射离子时半导体衬底111被杂质污染；防止由于离子照射的冲击对半导 体衬底111损伤；等等。
在形成脆化层113之后，在绝缘层116的上形成接合层114(参照图3E)。
注意，虽然在本实施方式中，在离子照射工序之后形成接合层114，但是也可以在离子照射工序之前形成接合层114。在此情况下，在形成图3C所示的绝缘层116之后，在绝缘层116上形成接合层114。在图3D所示的工序中，穿过接合层114以及绝缘层116对半导体衬底111照射离子束121。
此外，如实施方式1所描述，也可以形成保护膜112之后进行离子照射。在此情况下，在进行图1C和1E所示的工序之后，去掉保护膜112，在半导体衬底111之上形成绝缘层116和接合层114。
接着，将基底衬底101和半导体衬底111贴合在一起(参照图3F)。该贴合步骤如下进行：首先，通过例如超声波清洗等方法洗涤形成接合界面的基底衬底101及接合层114的表面。然后，通过进行与图1G所示的接合工序同样的工序，将基底衬底101和接合层114彼此贴紧。由此，将基底衬底101和接合层114互相接合在一起。
也可以在将基底衬底101和接合层114接合在一起之前，对基底衬底101的表面进行氧等离子体处理或臭氧处理，来得到亲水性。由此，基底衬底101和接合层114的结合力可以进一步增加。此外，也可以在将基底衬底101和接合层114彼此贴紧之后，进行实施方式1所说明的加热处理或加压处理，以提高结合力。
接着，将半导体衬底111分离成半导体衬底111′和半导体层115(参照图3G)。本实施方式的分离工序可以与图1H所示的分离工序同样地进行。为了分离半导体衬底111，在将基底衬底101和半导体衬底111贴合在一起之后，加热半导体衬底111。半导体衬底111的加热温度取决于基底衬底的容许温度极限，例如可以是大于或等于400℃且小于或等于700℃。
通过如上工序，制造在基底衬底101上设置有半导体层115的SOI衬底132。该SOI衬底132是在基底衬底101上依次堆叠接合层114、 绝缘层116、半导体层115而成的具有多层结构的衬底，其中在基底衬底101和接合层114的界面实现接合。
然后，进行对SOI衬底132照射激光束122的平坦化工序(参照图4A)。该平坦化工序可以与图2A所示的情况同样地进行。如图4A所示，通过在半导体层115的上表面侧上照射激光束122，使半导体层115部分地熔化，形成平坦性提高了且缺陷数目减少了的半导体层115A(参照图4B)。
在照射激光束122来形成包含半导体层115A的SOI衬底132A之后，进行减薄半导体层115A的半导体层的减薄工序(参照图4C)。该减薄工序可以与图2C所示的减薄工序同样地进行，其中通过蚀刻(或回蚀)半导体层115A，使半导体层115A厚度薄。在该减薄工序中，控制半导体层115B的厚度，优选半导体层115B的厚度为小于或等于100nm且大于或等于5nm，更优选为小于或等于50nm且大于或等于5nm。
注意在本实施方式中，在通过照射激光束使表面平坦化之后进行蚀刻处理或回蚀处理，但是本发明不局限于此。例如，也可以在照射激光束之前进行蚀刻处理或回蚀处理。在此情况下，通过进行蚀刻处理或回蚀处理，可以减少半导体层表面的凹凸或缺陷。另外，可以在激光束照射之前及激光束照射之后都采用蚀刻处理或回蚀处理。而且备选地，可以交替地反复进行激光束照射和或者蚀刻处理或者回蚀处理。通过如上述组合激光束照射和蚀刻处理(或回蚀处理)，与采用仅仅激光束照射或回蚀处理其中之一的情况相比，可以大幅度地减少半导体层表面的凹凸和缺陷等。
通过进行图3A至3G以及图4A至4C所示的如上所述工序，可以形成包含半导体层115B的SOI衬底132B。
注意，与实施方式1那样且根据该实施方式中描述的工艺，可以制造在一个基底衬底101上贴合有多个半导体层115B的SOI衬底132B。例如，通过反复进行多次的图3B至图3E所示的工序，制备多个各形成有脆化层113的半导体衬底111。接着，通过反复进行多次的 图3F所示的接合工序，在一个基底衬底101上固定多个半导体衬底111。然后，进行图3G所示的加热工序，分离这些半导体衬底111，来制造在基底衬底101上固定有多个半导体层115的SOI衬底132。然后，通过进行图4A至4C所示的工序，可以形成在基底衬底101上贴合有多个半导体层115B的SOI衬底132B。
如本实施方式所示，通过组合利用激光束照射的半导体层的平坦化工序和蚀刻处理(或回蚀处理)，可以形成厚度为小于或等于100nm且平坦性高且缺陷较少的半导体层115B。换言之，即使采用玻璃衬底作为基底衬底101，并且利用离子掺杂设备形成脆化层113，也可以制造接合有具有上述特性的半导体层115B的SOI衬底132B。
通过利用SOI衬底132B制造晶体管，可以实现栅极绝缘层的减薄、以及SOI衬底与栅极绝缘层之间的局域界面态密度的降低。此外，通过减薄半导体层115B，可以在玻璃衬底上利用单晶半导体层制造完全耗尽型晶体管。从而，可以在基底衬底上制造具有高性能及高可靠性的晶体管，该晶体管可以进行高速工作，其亚阈值低，电子场效应迁移率高，且具有低电压消耗量。
另外，不需要进行不适合大面积化的CMP处理，从而可以实现高性能半导体装置的大面积化。当然，根据该实施方式，不仅在使用大面积衬底的情况下而且在使用小型衬底的情况下都可以提供优良的半导体装置，因此是期望的。注意，根据本实施方式的工艺而得到的半导体层的表面特性与实施方式1是同样的。
注意，在本实施方式中使用的半导体衬底的主表面，可以是(100)面、(110)面、或(111)面。在采用(100)面的情况下，可以减少界面态密度，从而适合制造场效应晶体管。在采用(110)面的情况下，接合层中所含的元素和半导体中所含的元素(例如硅元素)的键紧密地形成，因此绝缘层和半导体层的粘合性提高。就是说，可以抑制半导体层的分离。另外，由于在(110)面中原子紧密地排列，所以与使用其它面的情况相比，可以提高SOI衬底中的单晶硅层的平坦性。就是说，通过使用上述半导体层而制造的晶体管具有优良的特性。注意， (110)面优势还在于杨氏模量比(100)面大，容易进行分离。
本实施方式可以与实施方式1适当地组合。
实施方式2
图5A至5H以及图6A至6C是示出用于本发明的半导体装置的SOI衬底的制造方法的另一例子的截面图。下面，参照图5A至5H以及图6A至6C说明SOI衬底的制造方法的一个例子。
如实施方式1使用图1A所示，制备成为SOI衬底的基底衬底的基底衬底101(参照图5A)，在基底衬底上形成绝缘层102。而且在本实施方式中，绝缘层102是由氮氧化硅膜103和氧氮化硅膜104构成的两层膜。接着，在绝缘层102上形成接合层105(参照图5B)。该接合层105可以与实施方式1或实施方式2所示的形成在半导体衬底111上的接合层114同样地形成。
图5C至5E示出与图1C至1E相同的工艺。如实施方式1所说明，在半导体衬底111上形成保护膜112，在半导体衬底111中形成脆化层113。在形成脆化层113之后，如图5F所示，去掉保护膜112。注意，也可以在去掉保护膜112之后，如图1F那样形成接合层114。备选地，也可以在留下保护膜112同时进行下面接合工序。此外备选地，可以在留下保护膜112同时将接合层114形成于保护膜112上。
接着，将基底衬底101和半导体衬底111互相贴合在一起(参照图5G)。该接合工序可以与图1G所示的接合工序同样地进行，其中通过将半导体衬底111和接合层105互相贴紧，来将半导体衬底111和接合层105互相接合在一起。
也可以在将半导体衬底111和接合层105接合在一起之前，对半导体衬底111的表面进行氧等离子体处理或臭氧处理，来得到亲水性。此外，也可以在将半导体衬底111和接合层105互相接合在一起之后，进行实施方式1所说明的加热处理或加压处理，以提高结合力。
接着，将半导体衬底111分离成半导体衬底111′和半导体层115
(参照图5H)。本实施方式所述的分离工序可以与图1H所示的分离工 序同样地进行。就是说，在将半导体衬底111和接合层105互相接合在一起之后，在大于或等于400℃且小于或等于700℃的温度加热半导体衬底111。当然，将加热温度的上限设定为不超过基底衬底101的应变点。
通过如上所述工序，制造在基底衬底101上设置有半导体层115的SOI衬底133。该SOI衬底133是依次堆叠绝缘层102、接合层105、半导体层115而成的具有多层结构的衬底，其中在半导体层115和接合层105的界面实现接合。
然后，进行对SOI衬底133照射激光束122的平坦化工序(参照图6A)。该平坦化工序可以与图2A所示的情况同样地进行。如图6A所示，通过对半导体层115的上表面侧上照射激光束122，使半导体层115部分熔化，形成平坦性提高了且缺陷数目减少了的半导体层115A(参照图6B)。
在通过照射激光束122形成具有半导体层115A的SOI衬底133A之后，进行减薄半导体层115A的半导体层的减薄工序(参照图6C)。该减薄工序可以与图2C所示的减薄工序同样地进行，其中通过蚀刻(或回蚀)半导体层115A，使其厚度变薄。在该减薄工序中，半导体层115B的厚度控制在优选小于或等于100nm且大于或等于5nm，更优选为小于或等于50nm且大小或等于5nm。
通过进行图5A-5H以及图6A至图6C所示的工序，可以形成包含半导体层115B的SOI衬底133B。
注意，如实施方式1那样且根据本实施方式所述的工艺，可以制造在一个基底衬底101上贴合有多个半导体层115B的SOI衬底133B。例如，通过反复进行多次的图5C至图5F所示的工艺，制备多个各提供有脆化层113的半导体衬底111。接着，通过反复进行多次的图5G所示的接合工序，在一个基底衬底101上固定多个半导体衬底111。然后，进行图5H所示的加热工序，来分离这些半导体衬底111，来制造在基底衬底101上固定有多个半导体层115的SOI衬底133。然后，通过进行图6A至6C所示的工序，可以形成在基底衬底101上贴合有多 个半导体层115B的SOI衬底133B。
如本实施方式所示，通过组合利用激光束照射的半导体层的平坦化工序和蚀刻处理(或回蚀处理)，可以形成厚度为小于或等于100nm且平坦性高且缺陷较少的半导体层115B。换言之，即使采用玻璃衬底作为基底衬底101，并且利用离子掺杂设备形成脆化层113，也可以制造接合有具有上述特性的半导体层115B的SOI衬底133B。
通过利用SOI衬底133B制造晶体管，可以实现栅极绝缘层的减薄、以及SOI衬底与栅极绝缘层之间的局域界面态密度的降低。此外，通过减薄半导体层115B，可以在玻璃衬底上利用单晶半导体层制造完全耗尽型晶体管。从而，可以在基底衬底上制造具有高性能及高可靠性的晶体管，该晶体管可以例如进行高速工作，其亚阈值低，电子场效应迁移率高，并可以以低电压消耗量。
另外，不需要进行不适合大面积化的CMP处理，从而可以实现高性能半导体装置的大面积化。当然，根据该实施方式，不仅在使用大面积衬底的情况下而且在使用小型衬底的情况下都可以提供优良的半导体装置，因此是期望的。注意，根据本实施方式的工艺而得到的半导体层的表面特性与实施方式1是同样的。
注意，在本实施方式中使用的半导体衬底的主表面，可以是(100)面、(110)面、或(111)面。在采用(100)面的情况下，可以减少界面态密度，从而适合制造场效应晶体管。在采用(110)面的情况下，接合层中所含的元素和半导体中所含的元素(例如硅元素)的键紧密地形成，因此绝缘层和半导体层的粘合性提高。就是说，可以抑制半导体层的分离。另外，由于在(110)面中原子紧密地排列，所以与使用其它面的情况相比，可以提高SOI衬底中的单晶硅层的平坦性。就是说，通过使用上述半导体层而制造的晶体管具有优良的特性。注意，(110)面优势还在于杨氏模量比(100)面大，容易进行分离。
本实施方式可以与实施方式1或2适当地组合。
实施方式4
在实施方式1至3每个中，可以在对半导体层115照射激光束122之前，进行通过蚀刻处理(或回蚀处理)减薄半导体层115的减薄工序。在利用离子掺杂设备用于形成脆化层113的情况下，难以将半导体层115的厚度控制在小于或等于100nm。因此，刚分离之后的半导体层115较厚。在半导体层115较厚的情况下，需要提高激光束122的照射能量密度，因而适用的照射能量密度的范围变窄，而难以通过照射激光束122来高成品率地进行半导体层115的平坦化以及半导体层115结晶度的恢复。
因此，当半导体层115的厚度超过200nm时，优选在将半导体层115的厚度减薄到小于或等于200nm，之后照射激光束122。通过上述减薄处理，优选将半导体层115的厚度减少至小于或等于150nm且大于或等于60nm。
详细地说，可以通过如下步骤实现半导体层的减薄：首先，通过进行蚀刻处理或回蚀处理，减薄半导体层115，然后照射激光束122。接着，再次对半导体层进行蚀刻处理或回蚀处理，来进一步减薄半导体层以得到所希望的厚度。注意，当通过在照射激光束122之前减薄而使半导体层115减薄到所希望的厚度时，可以省略照射激光束122之后的减薄工序。
本实施方式可以与实施方式1至3适当地组合。
实施方式5
在参照图1A-1H、图2A-2C、图3A-3G、图4A-4C、图5A-5H以及图6A至6C说明的SOI衬底的制造方法中，可以将无碱玻璃衬底等各种玻璃衬底应用于基底衬底101。从而，通过使用玻璃衬底作为基底衬底101，可以制造一边长超过1米的大面积SOI衬底。通过在这种大面积的提供用于半导体制造的衬底上形成多个半导体元件，可以制造液晶显示装置、电致发光显示装置等。除了这些显示装置以外，还可以利用SOI衬底制造例如太阳电池、光电IC、半导体存储装置等各种半导体装置。
下面，参照图7A至7D以及图8A和8B说明利用SOI衬底制造薄膜晶体管的方法。通过组合多个本实施方式所示晶体管的薄膜晶体管，形成各种半导体装置。
图7A是SOI衬底的截面图。在本实施方式中，使用通过利用实施方式2所示的制造方法来制造的SOI衬底132B。当然，也可以使用具有其他结构的SOI衬底。
为了控制TFT的阈值电压，优选对半导体层115B添加例如硼、铝、或镓等p型杂质或者例如磷、或砷等n型杂质。考虑到是要形成n沟道型TFT还是形成p沟道型TFT、或在哪个区域形成TFT、等等，可以适当地改变添加杂质的区域以及所添加的杂质种类。例如，可以对n沟道型TFT的形成区域添加p型杂质，而对p沟道型TFT的形成区域添加n型杂质。优选进行添加上述杂质使得其剂量为大于或等于1×1012ions/cm2且小于或等于1×1017ions/cm2以下。
接着，通过蚀刻将SOI衬底的半导体层115B分离为岛状，来形成半导体层151、152(参照图7B)。在该实施方式中，使用半导体层151构成n沟道型TFT，并使用半导体层152构成p沟道型TFT。
然后，在半导体层151、152每个上形成栅极绝缘层153、栅电极154、侧壁绝缘层155、氮化硅层156(参照图7C)。氮化硅层156用作当利用蚀刻成形栅电极154时的掩模。在该实施方式中，栅电极具有两层结构。
接着，通过对半导体层151、152上进行以栅电极154为掩模的杂质添加、以及以栅电极154以及侧壁绝缘层155为掩模的杂质添加，在半导体层151中形成n型高浓度杂质区157及低浓度n-型杂质区158，并在半导体层152中形成p型高浓度杂质区160。半导体层151及152中重叠于栅电极154的区域用作沟道形成区159及161。高浓度n-型杂质区157及160用作源区或漏区。n沟道型TFT中的低浓度n-型杂质区158用作LDD区。在添加杂质之后进行加热处理，以激活添加在半导体层151及152中的杂质。
接着，形成包含氢的绝缘层163(参照图7D)。在形成绝缘层163 之后，在高于或等于350℃且低于或等于450℃的温度进行加热处理，来使包含在绝缘层163中的氢扩散到半导体层151、152中。绝缘层163可以通过在等于或低于350℃的工艺温度利用等离子体CVD法堆积氮化硅或氮氧化硅来形成。通过将氢提供给半导体层151、152，可以有效地减少半导体层151和栅极绝缘层153之间的界面、以及半导体层152和栅极绝缘层153之间的界面上的缺陷。
然后，形成层间绝缘层164(参照图8A)。作为层间绝缘层164，可以使用由例如BPSG(硼磷硅玻璃)等无机材料构成的膜、或以聚酰亚胺为典型形成的有机树脂膜。在层间绝缘层164中形成接触孔165。
接着，形成布线等(参照图8B)。在接触孔165中形成接触插头166。作为接触插头166，通过使用WE6气体和SiH4气体以化学气相沉积法形成硅化钨从而填充接触孔165。备选地，也可以对WF6进行氢还原而形成钨从而填充接触孔165。然后，根据接触插头166形成布线167。布线167具有三层结构，其中将由铝或铝合金构成的导电膜夹在作为阻挡金属的钼、铬、钛等的金属膜之间。在布线167的上层形成层间绝缘膜168。适当地设置布线167，也可以在其上进一步形成其他布线层以实现多层布线结构。在此情况下，可以采用镶嵌工艺如单镶嵌或双镶嵌工艺等。
以此方式，可以制造各利用SOI衬底的薄膜晶体管。SOI衬底的半导体层是几乎没有结晶缺陷且该半导体层与栅极绝缘层153之间的界面态密度降低了的单晶半导体层。另外，其表面被平坦化，并且其厚度被减至为100nm或以下。由此，可以在基底衬底101上形成具有优越特性、诸如低驱动电压、高电子场效应迁移率、小亚阈值等的薄膜晶体管。再者，可以在同一衬底上形成特性变动较少的高性能晶体管。换言之，通过使用如每个实施方式1至3所示的SOI衬底，可以抑制例如阈值电压或迁移率等作为晶体管特性很重要的特性的变动性，并且可以提高这些特性。
如上述，通过利用根据实施方式1至3的方法中任意方法而制造的SOI衬底形成半导体元件，可以制造具有高附加价值的廉价的半导 体装置。下面，参照附图说明半导体装置的具体方式。
首先，说明微处理器作为半导体装置的一个例子。图9是示出微处理器200的结构例子的框图。
微处理器200包括算术逻辑单元201(Arithmetic logic unit，也称为ALU)、ALU控制器202(ALU Controller)、指令译码器203(Instruction Decoder)、中断控制器204(Interrupt Controller)、时序控制器205(Timing Controller)、寄存器206(Register)、寄存器控制器207(Register Controller)、总线接口208(Bus I/F)、只读存储器(ROM)209、以及存储器接口210(ROM I/F)。
通过总线接口208输入到微处理器200的指令输入到指令译码器203并在其中被译码，然后输入到ALU控制器202、中断控制器204、寄存器控制器207、以及时序控制器205。ALU控制器202、中断控制器204、寄存器控制器207、以及时序控制器205根据被译码了的指令而进行各种控制。
具体地说，ALU控制器202产生用来控制算术逻辑单元201的工作的信号。此外，中断控制器204当微处理器200在执行程序时对来自外部输入输出装置或外围电路的中断请求根据其优先度或屏蔽状态进行处理。寄存器控制器207产生寄存器206的地址，并根据微处理器200的状态进行寄存器206的数据读出或写入。时序控制器205产生控制算术逻辑单元201、ALU控制器202、指令译码器203、中断控制器204及寄存器控制器207的工作时序的信号。
例如，时序控制器205提供有根据基准时钟信号CLK1产生内部时钟信号CLK2的内部时钟生成器，并将内部时钟信号CLK2提供给上述各种电路。注意，图9所示的微处理器200只是将其结构简化了的一个例子，在实际上，可以根据其用途具有多种多样的结构。
这种微处理器200由于集成电路由接合在具有绝缘表面的衬底上或绝缘衬底上的具有一致晶体取向的单晶半导体层(SOI层)形成，因此不仅可以实现处理速度的高速化，而且还可以实现低耗电量化。
下面，说明具有无线方式进行数据收发的功能以及计算功能的半 导体装置的一个例子。图10是表示这种半导体装置的结构例子的框图。图10所示的半导体装置可以称为以无线通信与外部装置进行信号的收发而工作的计算机(以下称为RFCPU)。
如图10所示，RFCPU 211包括模拟电路部212和数字电路部213。模拟电路部212包括具有谐振电容的谐振电路214、整流电路215、恒压电路216、复位电路217、振荡电路218、解调电路219、调制电路220。数字电路部213包括RF接口221、控制寄存器222、时钟控制器223、CPU接口224、中央处理单元225、随机存取存储器226、以及只读存储器227。
RFCPU 211的工作概要如下：基于天线228所接收的信号，谐振电路214产生感应电动势。感应电动势经过整流电路215而存储到电容部229。该电容部229优选使用电容器如陶瓷电容器或双电层电容器等形成。电容部229不必须与RFCPU 211在同一衬底上形成，电容部229可以作为不同部件贴装在RFCPU 211中包含的具有绝缘表面的衬底上。
复位电路217产生初始化数字电路部213的复位信号。例如，产生在电源电压上升之后出现的信号作为复位信号。振荡电路218响应于由恒压电路216产生的控制信号改变时钟信号的频率和占空比。解调电路219是解调接收信号的电路，而调制电路220是调制待发送数据的电路。
例如，解调电路219包含低通滤波器，将振幅移位键控(ASK)系统的接收信号根据该信号振幅的变动而二值化。调制电路220通过改变使振幅移位键控(ASK)系统的发送信号的振幅来发送发送数据，所以调制电路220使谐振电路214的谐振点变化来改变通信信号的振幅。
时钟控制器223根据电源电压或中央处理单元225中的耗电流，产生用来改变时钟信号的频率和占空比的控制信号。电源控制电路230监视电源电压。
从天线228输入到RFCPU 211的信号被解调电路219解调后，在 RF接口221被分解为控制指令、数据等。控制指令存储在控制寄存器222中。控制指令包括存储在只读存储器227中的数据的读出、向随机存取存储器226的数据写入、向中央处理单元225的计算指令等。
中央处理单元225通过CPU接口224对只读存储器227、随机存取存储器226及控制寄存器222进行存取。该接口224具有如下功能：根据中央处理单元225请求的地址，产生对只读存储器227、随机存取存储器226及控制寄存器222中的任一个的存取信号。
作为中央处理单元225的计算方法，可以采用将OS(操作系统)预先存储在只读存储器227中并在启动操作时读出并执行程序的方法。备选地，也可以采用其中形成专用计算电路作为计算电路以便使用硬件进行算法处理的方法。作为使用硬件和软件双方的方式，利用专用计算电路进行一部分的处理，并且使用程序以中央处理单元225进行另一部分的计算处理。
这种RFCPU 211由于集成电路是使用接合在具有绝缘表面的衬底上或绝缘衬底上的具有一致晶体取向的半导体层(SOI层)形成，因此不仅可以实现处理速度的高速化，而且还可以实现低耗电量化。由此，即使将提供电力的电容部229小型化，也可以保证长时间工作。
下面，参照图11、图12A和12B以及图13A和13B说明显示装置(作为本发明的半导体装置)。
作为SOI衬底的基底衬底，可以使用大面积玻璃衬底，其母体玻璃，显示面板在其上制造。图11是使用母体玻璃作为基底衬底101的SOI衬底的正面图。
在一个母体玻璃301上贴合有从多个半导体衬底分离的半导体层302。为了分割母体玻璃301获得多个显示面板，优选将半导体层302接合在显示面板形成区310中。每个显示面板具有扫描线驱动电路、信号线驱动电路、以及像素部。因此，将每个半导体层302接合在每个显示面板形成区310中的形成上述这些驱动电路的区域(扫描线驱动电路形成区311、信号线驱动电路形成区312、像素形成区313)。
图12A和12B是说明利用图11所示的SOI衬底来制造的液晶显 示装置的图。图12A是液晶显示装置的像素的平面图，而图12B是沿图12A所示的J-K切割线的截面图。
在图12A中，半导体层321是由贴合在母体玻璃301上的半导体层302形成的层，其包含在像素的TFT中。在该实施方式中，作为SOI衬底，使用根据实施方式3所示的方法制造的SOI衬底。如图12B所示，使用在基底衬底101上堆叠绝缘层102、接合层105、半导体层而成的衬底。基底衬底101是已经分割了的母体玻璃301。如图12A所示，像素具有半导体层321、与半导体层321交叉的扫描线322、与扫描线322交叉的信号线323、像素电极324、使像素电极324和半导体层321互相电连接的电极328。
如图12B所示，像素的TFT 325形成在接合层105上。TFT 325的栅电极包括在扫描线322中，TFT 325的源电极或漏电极包括在信号线323中。在层间绝缘膜327上设置有信号线323、像素电极324以及电极328。再者，在层间绝缘膜327上形成有柱状间隔物329。覆盖信号线323、像素电极324、电极328以及柱状间隔物329地形成取向膜330。相对衬底332设有相对电极333和覆盖相对电极333的取向膜334。形成柱状间隔物329，以便维持基底衬底101和相对衬底332之间的间隙。在由柱状间隔物329形成的空隙中形成有液晶层335。在半导体层321、信号线323、以及电极328连接的部位，由于形成接触孔而在层间绝缘膜327上产生台阶，因此该台阶导致液晶层335的液晶的取向无序。因此，通过在该台阶形成柱状间隔物329，防止液晶的取向无序。
下面，说明电致发光显示装置(以下，称为EL显示装置)。图13A和13B是用来说明通过利用图11所示的SOI衬底来制造的EL显示装置的图。图13A是EL显示装置的像素的平面图，而图13B是像素的截面图。
如图13A和13B所示，在像素中形成有各包含TFT的选择用晶体管401、以及显示控制用晶体管402。选择用晶体管401的半导体层403、显示控制用晶体管402的半导体层404是通过加工图11所示的SOI衬 底的半导体层302而形成的层。像素包括扫描线405、信号线406、电流供应线407以及像素电极408。在EL显示装置中，每个像素提供有具有如下结构的发光元件：在一对电极之间夹有包含电致发光材料的层(下文该层称作EL层)。发光元件的一个电极是像素电极408。
在选择用晶体管401中，栅电极包括在扫描线405中，源电极或漏电极中的一方包括在信号线406中，而另一方被形成为电极411。在显示控制用晶体管402中，栅电极412与电极411电连接，源电极或漏电极中的一方被形成为电连接到像素电极408的电极413，而另一方包括在电流供应线407中。
注意，作为SOI衬底，使用根据实施方式3所示的方法来制造的衬底。与图12B同样地，在基底衬底101上堆叠有绝缘层102、接合层105、以及半导体层115B。基底衬底101是已经分割了的母体玻璃301。
如图13B所示，覆盖显示控制用晶体管402的栅电极412地形成有层间绝缘膜427。在层间绝缘膜427上形成有信号线406、电流供应线407、电极411和413等。此外，在层间绝缘膜427上形成有电连接到电极413的像素电极408。像素电极408的周边部分由具有绝缘性质的隔断层428围绕。在像素电极408上形成有EL层429，在EL层429上形成有相对电极430。作为补强板，设置有相对衬底431，相对衬底431被树脂层432固定在基底衬底101上。在EL显示装置的像素部中，图13A和13B所示的多个像素排列为矩阵状。
EL显示装置的灰度由电流驱动方法或者电压驱动方法来控制，通过该电流驱动方法，利用电流控制发光元件的亮度，通过该电压驱动方法，利用电压控制发光元件的亮度。当像素间晶体管的特性值的差异大时，难以采用电流驱动方式，为此需要校正特性的差异的校正电路。通过利用本发明的SOI衬底，选择用晶体管401和显示控制用晶体管402的像素间特性存在较少差异，所以可以采用电流驱动方式。
如图12A和12B以及图13A和13B所示，可以利用制造显示装置的母体玻璃制造SOI衬底，并且利用该SOI衬底制造显示装置。再者， 可以利用上述SOI衬底形成如图9或图10所示的微处理器，因此也可以在显示装置内提供计算机的功能。此外，也可以制造能够以非接触的方式进行数据输入及输出的显示装置。
换言之，通过使用本发明的SOI衬底，可以制造各种各样的电器。这些电器包括影像拍摄装置如摄像机或数字照相机等、导航系统、音频再现装置(汽车音响、音响组件等)、计算机、游戏机、便携式信息终端(移动计算机、移动电话、便携式游戏机或电子书等)、具有记录媒质的图像再现装置(具体地说，再现记录媒质如数字通用光盘(DVD)等中记录的图像数据且配备有能够显示其图像的显示装置的装置)等。
参照图14A至14C说明电器的具体方式。图14A是表示移动电话机901的一个例子的外观图。该移动电话机901包括显示部902、操作开关903等。通过将图12A和12B所示的液晶显示装置或图13A和13B所示的EL显示装置适用于显示部902，可以获得显示显示差异性较低且图像质量好的显示部902。还可将利用本发明的SOI衬底而形成的半导体装置适用于包括在移动电话机901中的微处理器或存储器等。
图14B是表示数字播放器911的结构例子的外观图。数字播放器911包括显示部912、操作部913、耳机914等。还可以使用头戴式耳机或无线式耳机代替耳机914。通过将图12A和12B所示的液晶显示装置或图13A和13B所示的EL显示装置适用于显示部912，即使当屏幕尺寸为0.3英寸至2英寸左右时，也可以显示高清晰图像以及大量文字信息。此外，可以将利用本发明的SOI衬底而形成的半导体装置适用于包含在数字播放器911中的储存音乐信息的存储部、微处理器。
此外，图14C是电子书921的外观图。该电子书921包括显示部922、操作开关923。可将调制解调器内置于电子书921，或者可将图10所示的RFCPU内置于电子书921以得到能够以无线方式收发信息的结构。通过将图12A和12B所示的液晶显示装置或者图13A和13B所示的EL显示装置适用于显示部922，可以进行高图像质量的显示。在电子书921中，可以将利用本发明的SOI衬底而形成的半导体装置适用于储存信息的存储部或使电子书921发挥作用的微处理器。
本实施方式可以与实施方式1至4适当地组合。
实施例1
在本实施例中，作为本发明的半导体装置的一个例子，说明安装有实时定位系统(Real-Time Location Systems，即RTLS)的RFID标签。能够确认物体位置的RTLS可以缩短搜索对象物所需要的时间，而且通过与其它信息组合来可以应用于各种用途(例如，危险物的管理等)。在这一点上，RTLS具有比辨别是否存在对象的现有技术更好的优点。另外，在不需要电源布线的无源类型RFID中，可以确保半永久的RTLS功能。
为了实现RTLS，需要充分的通信距离，但是在使用低温多晶硅(LTPS)的情况下，由于晶粒边界的存在，整流电压低，通信距离不充分。根据本发明，在无碱玻璃衬底上形成具有(100)面作为主表面的单晶硅层，来可以提高整流电路的效率。由此，可以实现RTLS。图15示出在本实施例中制造的使用具有(100)面作为主表面的单晶硅的TFT的截面照片。可见，在无碱玻璃衬底上隔着绝缘层形成有单晶硅层。
图16示出TFT的栅极电压-漏极电流(VG-ID)特性、以及栅极电压-迁移率(VG-μFE)特性。注意，TFT的各参数如下：
·沟道长度：10μm
·栅极绝缘层的厚度：20nm
·单晶硅层的厚度：100nm
注意，作为截止电流(Ioff)的对策，采用使用了侧壁的LDD(Lightly-Doped-Drain，即轻掺杂漏极)结构。N沟道型TFT中的电子场效应迁移率为635cm2/Vs，P沟道型TFT中的电子场效应迁移率为134cm2/Vs。
图17示出低温多晶硅(LTPS)和玻璃衬底上的单晶硅的整流电压的比较结果。玻璃衬底上的单晶硅能够得到比低温多晶硅(LTPS)高的整流电压。
在本实施例中试制的RTLS-RFID标签是以布线宽度及布线间隔都是0.8μm的工艺制造的。晶体管个数为24000个，而裸芯大小(die size)为5mm×5mm。图18及图19分别示出RTLS-RFID标签(芯片)的照片及框图。
在本实施例中，使用在原理上能够进行长距离通信的915MHz的载波，以尽量发挥RTLS功能，但是本发明不局限于此。
注意在本实施例中，由于难以产生不依赖电压及温度的准确的时钟，并难以推定信号的到来方向，所以选择RSSI(Receive signal strength indicator，即接收信号强度指示)系统以实现RTLS功能。RSSI系统是利用电场强度依靠距离的系统。通过具有A/D电路作为RFID的外围电路(peripheral)，可以实现距离检测。
本实施例的RTLS-RFID标签的通信规格部分地符合Auto-IDCenter Class I Region 1(North America)。另外，为了高精度地测定位置，利用四种A/D电路中的灵敏度分布及耗电量差异。本实施例的RTLS-RFID标签包括含电源电路、解调电路、调制电路的RF电路、时钟生成器、RF接口及AD接口、四种A/D电路等。时钟生成器采用数字控制，以产生与TFT的差异无关且具有稳定频率的时钟信号。RF接口具有将作为串行信号的接收信号并行转换、奇偶校验、数据顺序改变等的功能。
在本实施例中，考虑到由于通信距离或A/D转换的小电力的电力变化，从而使用体系结构不相同的以下四种A/D电路。环形振荡器A/D(R.O.A/D)具有10位分辨率，并利用振荡频率根据电压值而变化的特性。使用根据接收电力强度而变化的输入电压和基准电压作为电源电压使各环形振荡器振荡，对环形振荡器的摇摆数(the numbers of toggles)进行计数并互相来比较。逐次逼近型A/D(SAR A/D)具有8位分辨率，并含比较器、DAC、SAR以及逻辑控制部构成。DAC通过电阻和基准电压的组合而输出电压，并得到对这些步阶加权所得的总计，其中每个步阶中进行1位转换。多斜率积分A/D具有9位分辨率，并含模拟积分器、比较器、以及计数器。输入电压在电容器中充电一 定时间段，并被积分。然后，对计数器进行复位，在通过放电而执行反积分的期间中计数器工作。∑ΔA/D具有10位分辨率，并含累积加法器(∑)、差分器(Δ)。虽然一般进行高速时钟的过取样，但是在本实施例的电路中输入电压变动较小，因此以低速时钟进行1000次的取样。
图20及图21示出本实施例的RTLS-RFID标签的无线测量的结果。通过使用频谱分析仪接收来自RTLS-RFID标签的响应信号，进行测量。图20示出响应信号波形，而图21示出通信距离和输出数字代码的关系。性能目标值对应的的通信距离分辨率(5cm/1code)在通信距离11cm至40cm之间被满足。另外，确认到四种A/D电路在实测值上各为2cm/1code或以下的通信距离分辨率，并可得到2至5mm/1code的性能。
在本实施例中，将RTLS-RFID标签系统实现为本发明的半导体装置。如上所述，通过使用玻璃衬底上的单晶硅，可以避免晶粒边界的影响，因而整流效率提高。
本实施例可以与实施方式1至5适当地组合来实施。
实施例2
在本实施例中，说明利用形成在玻璃衬底上的单晶硅TFT的CPU作为本发明的半导体装置的一个例子。首先，图22示出玻璃衬底上的单晶硅的的晶体取向解析结果(通过EBSP(Electron BackScatter diffraction Pattern，即背散射电子衍射花样))。可以确认到面内的大致整个区域晶体取向为(100)方向。就是说，可见单晶硅层形成在玻璃衬底上。
图23示出分别在下面的现有SOI衬底(Smart-Cut的衬底、以及SIMOX衬底)中的单晶硅、块体硅(c-Si)、以及利用本发明的低温工艺的玻璃衬底上形成的单晶硅(LTSS，即Low Temperature Single crystal Silicon，低温单晶硅)的Raman光谱。利用低温工艺的玻璃衬底上形成的单晶硅具有与块体硅或其他各SOI衬底中的单晶硅大致相同的峰值位置，并具有与块体硅或其他各SOI衬底中的单晶硅同样的半峰全宽。由此可见，玻璃衬底上形成的单晶硅具有与块体硅非常接近的结 晶度。
图24示出本发明的形成在玻璃衬底上的单晶硅TFT的截面照片。本实施例中的工艺最高温度为600℃。就是说，可以利用现有的低温多晶硅TFT的生产线来在玻璃衬底上制造单晶硅TFT。另外，由于不仅利用CMP处理而且还利用激光束照射来进行平坦化，所以可以不大幅度改变地使用现有的生产线，因此是期望的。根据本发明，可以在大面积玻璃衬底上形成LSI。就是说，可以降低生产的成本，因此适合大量生产。
图25和26示出本实施例的TFT(N沟道型TFT和P沟道型TFT)中的VG-ID(栅极电压-漏极电流)曲线、以及VG-μ(栅极电压-迁移率)曲线、TFT特性表。注意，各图中的横轴为VG，而纵轴为ID(左侧)或μ(右侧)。在各个TFT特性表中，其上段示出各N沟道型TFT的特性，而其下段示出各P沟道型TFT的特性。注意，其特性示出于图25A的各TFT的沟道长度L及沟道宽度W为L/W＝50.2μm/50.2μm，而其特性示出于图25B的各TFT的沟道长度L及沟道宽度W为L/W＝1.2μm/20.2μm。在任一TFT中，栅极绝缘层的厚度为20nm，而单晶硅层的厚度为120nm。根据图25A和25B可知，形成有特性优良的TFT。
图26示出各使用本实施例的TFT而形成的电容TEG的栅极耐压特性。作为比较例，图上还示出各使用低温多晶硅而形成的电容TEG的栅极耐压特性。注意，在本实施例中，示出使用CGS(Continuous Grain Silicon，即连续晶粒硅)作为低温多晶硅的一个例子而制造的各个电容TEG的特性。这里，横轴指示栅极电压(VG)，而纵轴指示流过栅电极的电流(IG)。由于流过栅电极的电流与流过栅极绝缘膜的电流大致相同或者相同，所以根据图26可知栅极绝缘膜的抗击穿电压特性。根据图26可知，本发明的TFT中的栅极绝缘膜的抗击穿电压性比低温多晶硅高。这一点暗示着本实施例的单晶硅表面的凹凸充分地减少。
图27示出利用本实施例的TFT而形成的9级环形振荡器的波形。图28示出在本实施例中制造的CPU的照片。该CPU包括SRAM、ALU、 控制电路等。
图29A是使用CGS而制造的CPU的shmoo图，而图29B是使用本实施例中的单晶硅而制造的CPU的shmoo图。这里，横轴指示工作频率，而纵轴指示电源电压。为了进行比较，它们都使用相同的掩模图案而制造。根据图29A和29B可知，使用本实施例中的单晶硅而制造的CPU的工作频率比使用CGS而制造的CPU高。
本实施例可以与实施方式1至5、实施例1适当地组合来实施。
实施例3
在本实施例中，测量根据实施方式1的SOI衬底的表面凹凸。注意，使用以(100)面为主表面的单晶硅衬底作为半导体衬底。在本实施例中，测量使用波长308nm、脉冲宽度25nsec、以及重复频率30Hz的XeCl受激准分子激光器提高了平坦性的单晶硅层的表面凹凸。
可以分析单晶硅层的表面的平坦性及其结晶度，例如这可以通过利用光学显微镜、原子力显微镜(AFM；Atomic Force Microscope)或扫描电子显微镜(SEM；Scanning Electron Microscope)的观察、背散射电子衍射花样(EBSP；Electron Back Scatter Diffraction Pattern)的观察、Raman光谱测定等。
在本实施例中，示出利用AFM的观察结果。图30A和30B是利用AFM观察本发明的单晶硅层而得到的平面及截面的轮廓的一个例子。图30A是表面的观察图像，而图30B是截面的轮廓。基于图30A和30B等的数据而计算出的表面粗糙度如下：
·Ra：1.Snm
·RMS：1.9nm
·P-V：18.0nm
为了确认激光束照射的效果，还对激光束照射之前的SOI衬底进行同样的测量。另外，通过改变激光束照射时的气氛，进行同样的测量。将这些测量结果全部示出于表1。
[表1]
照射激光束之前的硅层的Ra为大于或等于7nm，RMS为大于或等于11nm，这些数值接近于利用受激准分子激光器使约60nm厚的非晶硅结晶化而形成的多晶硅膜的数值。本发明人已经发现：若使用这种多晶硅膜，则实际使用的栅极绝缘层的厚度比多晶硅膜厚。因此，即使硅层的厚度被照射，也难以在硅层表面上形成10nm或以下厚的栅极绝缘层，从而难以制造具有被减薄了的单晶硅的特性的高性能晶体管。
另一方面，关于照射了激光束的硅层，Ra减少到2nm左右，而RMS减少到2.5nm至3nm左右。因此，通过将具有上述平坦性的硅层减薄，可以制造具有被减薄了的单晶硅层的特性的高性能晶体管。
本实施例可以与实施方式1至5、实施例1、实施例2适当地组合来实施。
实施例4
在本实施例中，以与实施例3不相同的观点调查根据实施方式1的SOI衬底。具体地说，作为表面凹凸的平滑性评价的组成部分，调查凹部宽度及凸部宽度。所使用的样品与实施例3相同，因此省略详细说明。还与实施例3同样地利用AFM测量样品。
在所得到的表面观察图像中，任意选择十个截面(各在水平方向的宽度：10μm)来计算出凹部及凸部宽度各平均值。这里，以平均高度计算出凹部及凸部宽度。就是说，将采用AFM的截面轮廓和示出平均高度的基准线的交点分别看作各凹部或凸部的端部来测量彼此相邻的交点之间的水平方向的宽度。注意，作为上述平均高度，使用如下区域的全部测量点(512点×512点)的高度的平均高度，该区域是包括关于测量的十个截面的10μm×10μm的区域。
注意，上述AFM图像的特别分辨率为19.5nm(10μm/512点)，由于测量中的噪音等影响，存在着凹部或凸部宽度成为上述最小值的情况，但是以这种数据不除外的方式分别计算出凹部宽度的平均值及凸部宽度的平均值。
将上述的调查结果示出于表2。另外，作为比较对象，示出同样地测量多晶硅的表面的结果、以及同样地测量使用所谓的Smart-Cut而形成的SOI衬底的硅层表面的结果。
[表2]
根据上述结果，在根据本实施例的单晶硅中，凹部宽度的平均值为97.5nm，而凸部宽度的平均值为99.8nm，从而可以说是凹部宽度和凸部宽度分别在大约60nm-120nm的范围内。通过与Smart-Cut的硅及多晶硅进行比较，凹部宽度和凸部宽度分别为大于或等于50nm且小于或等于140nm。注意，考虑到Ra小到几nm，则约100nm的凹部或凸部宽度是非常大的，这意味着由于激光束照射而表面极为平滑。这是因为在凹凸的曲率小的情况(即，凹凸部分陡峭的情况)下，凹部或凸部宽度变小的缘故。
注意，在Smart-Cut情况中，凹部平均值或凸部平均值小到50nm以下，可以认为是这是因为对表面进行抛光处理使得表面凹凸本身极小的缘故。另一方面，在多晶硅中，凹部及凸部宽度分别大到140nm或以上，这是因为表面凹凸本身大，而不是因为表面的平滑度。在上述意义上，表面的平滑度也可以说先表达成将具有高度方向的意义的参数如Ra等、以及具有水平方向的意义的参数如凹部或凸部宽度等进行组合。
本实施例可以与实施方式1至5、实施例1至3适当地组合来实施。
本说明书根据2007年9月14日在日本专利局受理的日本专利申请编号2007-240219而制作，所述申请内容全部包括在本说明书中。
[符号说明]
101    基底衬底      118    氮氧化硅膜
102    绝缘层        121    离子束
103    氮氧化硅膜    122    激光束
104    氧氮化硅膜    131    SOI衬底
105    接合层        132    SOI衬底
111    半导体衬底             133    SOI衬底
112    保护膜                 151    半导体层
113    脆化层                 152    半导体层
114    接合层                 153    栅极绝缘层
115    半导体层               154    栅电极
116    色缘层                 155    侧壁绝缘层
117    氧氮化硅膜             156    氮化硅层
157    高浓度杂质区           200    微处理器
158    低浓度杂质区           201    算术逻辑单元
159    沟道形成区             202    ALU控制器
160    高浓度杂质区           203    指令译码器
163    色缘层                 204    中断控制器
164    层间绝缘层             205    时序控制器
165    接触孔                 206    寄存器
166    接触插头               207    寄存器控制器
167    布线                   208    总线接口
168    层间绝缘膜             209    只读存储器(ROM)
210    存储器接口(ROM I/F)    218    振荡电路
211    RFCPU                  219    解调电路
212    模拟电路部             220    调制电路
213    数字电路部             221    RF接口
214    谐振电路               222    控制寄存器
215    整流电路               223    时钟控制器
216    恒压电路               224    CPU接口
217    复位电路               225    中央处理单元
226    随机存取存储器         313    像素形成区
227    读存储器               321    半导体层
228    天线                   322    扫描线
229    电容部                 323    信号线
230    电源管理电路            324    像素电极
301    母体玻璃                325    TFT
302    半导体层                327    层间绝缘膜
310    显示面板形成区          328    电极
311    扫描线驱动电路形成区    329    柱状间隔物
312    信号线驱动电路形成区    330    取向膜
332    相对衬底                407    电流供应线
333    相对电极                408    像素电极
334    取向膜                  411    电极
335    液晶层                  412    栅电极
401    选择用晶体管            413    电极
402    显示控制用晶体管        427    层间绝缘膜
403    半导体层                428    隔断层
404    半导体层                429    EL层
405    扫描线                  430    相对电极
406    信号线                  431    相对衬底
432    树脂层                  923    操作开关
901    移动电话机              115A   半导体层
902    显示部                  115B   半导体层
903    操作开关                131A   SOI衬底
911    数字播放器              131B   SOI衬底
912    显示部                  132A   SOI衬底
913    操作部                  132B   SOI衬底
914    耳机                    133A   SOI衬底
921    电子书                  133B   SOI衬底
922    显示部。

Claims (20)

1.一种半导体装置，包括：
绝缘衬底上的绝缘层；
所述绝缘层上的接合层；以及
所述接合层上的并且与所述接合层直接接触的单晶半导体层，
其中，所述单晶半导体层的上部表面的凹凸形状的均方根粗糙度为大于或等于1nm且小于或等于10nm，并且
其中使所述单晶半导体层在通过激光束照射而部分熔化之后凝固，并且
其中所述单晶半导体层的厚度为小于或等于100nm。
2.根据权利要求1所述的半导体装置，其中所述绝缘层包含氧氮化硅膜或氮氧化硅膜。
3.根据权利要求1所述的半导体装置，其中所述单晶半导体层具有（100）面作为主表面。
4.根据权利要求1所述的半导体装置，其中所述单晶半导体层具有（110）面作为主表面。
5.根据权利要求1所述的半导体装置，
其中，所述凹凸形状的各凹部或凸部的宽度的平均值为大于或等于60nm且小于或等于120nm，
并且，各凹部或凸部的所述宽度是以平均高度测量的。
6.一种半导体装置，包括：
容许温度极限为700℃或以下的衬底；
所述衬底上的绝缘层；
所述绝缘层上的接合层；以及
所述接合层上的与所述接合层直接接触的单晶半导体层，
其中，所述单晶半导体层的上部表面的凹凸形状的均方根粗糙度为大于或等于1nm且小于或等于10nm，
其中使所述单晶半导体层在通过激光束照射而部分熔化之后凝固，并且
其中所述单晶半导体层的厚度为小于或等于100nm。
7.根据权利要求6所述的半导体装置，其中所述衬底为包含铝硅酸盐玻璃、铝硼硅酸盐玻璃或钡硼硅酸盐玻璃中任何的玻璃衬底。
8.根据权利要求6所述的半导体装置，其中所述绝缘层包含氧氮化硅膜或氮氧化硅膜。
9.根据权利要求6所述的半导体装置，其中所述单晶半导体层具有（100）面作为主表面。
10.根据权利要求6所述的半导体装置，其中所述单晶半导体层具有（110）面作为主表面。
11.根据权利要求6所述的半导体装置，
其中，所述凹凸形状的各凹部或凸部的宽度的平均值为大于或等于60nm且小于或等于120nm，
并且，各凹部或各凸部的所述宽度是以平均高度测量的。
12.一种半导体装置，包括：
容许温度极限为700℃或以下的衬底；
所述衬底上的绝缘层；
所述绝缘层上的接合层；以及
所述接合层上的并且与所述接合层直接接触的单晶半导体层，
其中，所述单晶半导体层的上部表面的凹凸形状的最大高度差为大于或等于5nm且小于或等于250nm，
其中使所述单晶半导体层在通过激光束照射而部分熔化之后凝固，并且
其中所述单晶半导体层的厚度为小于或等于100nm。
13.根据权利要求12所述的半导体装置，其中所述衬底为包含铝硅酸盐玻璃、铝硼硅酸盐玻璃或钡硼硅酸盐玻璃中任何的玻璃衬底。
14.根据权利要求12所述的半导体装置，其中所述绝缘层包含氧氮化硅膜或氮氧化硅膜。
15.根据权利要求12所述的半导体装置，其中所述单晶半导体层具有（100）面作为主表面。
16.根据权利要求12所述的半导体装置，其中所述单晶半导体层具有（110）面作为主表面。
17.根据权利要求12所述的半导体装置，
其中，所述凹凸形状的各凹部或凸部的宽度的平均值为大于或等于60nm且小于或等于120nm，
并且，各凹部或凸部的所述宽度是以平均高度测量的。
18.一种使用根据权利要求1所述的半导体装置的电子设备。
19.一种使用根据权利要求6所述的半导体装置的电子设备。
20.一种使用根据权利要求12所述的半导体装置的电子设备。
CN201210130042.8A 2007-09-14 2008-09-05 半导体装置及电子设备 Expired - Fee Related CN102646698B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2007240219 2007-09-14
JP2007-240219 2007-09-14
CN2008801065237A CN101796613B (zh) 2007-09-14 2008-09-05 半导体装置及电子设备

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN2008801065237A Division CN101796613B (zh) 2007-09-14 2008-09-05 半导体装置及电子设备

Publications (2)

Publication Number Publication Date
CN102646698A CN102646698A (zh) 2012-08-22
CN102646698B true CN102646698B (zh) 2015-09-16

Family

ID=40452070

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201210130042.8A Expired - Fee Related CN102646698B (zh) 2007-09-14 2008-09-05 半导体装置及电子设备
CN2008801065237A Active CN101796613B (zh) 2007-09-14 2008-09-05 半导体装置及电子设备

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN2008801065237A Active CN101796613B (zh) 2007-09-14 2008-09-05 半导体装置及电子设备

Country Status (6)

Country Link
US (1) US20090072343A1 (zh)
JP (1) JP5577027B2 (zh)
KR (1) KR20100065145A (zh)
CN (2) CN102646698B (zh)
TW (1) TWI469330B (zh)
WO (1) WO2009035063A1 (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7371605B2 (en) * 2005-03-25 2008-05-13 Lucent Technologies Inc. Active organic semiconductor devices and methods for making the same
US7696058B2 (en) * 2007-10-31 2010-04-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate
JP5688203B2 (ja) * 2007-11-01 2015-03-25 株式会社半導体エネルギー研究所 半導体基板の作製方法
JP5548351B2 (ja) * 2007-11-01 2014-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8513090B2 (en) * 2009-07-16 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor substrate, and semiconductor device
WO2011034136A1 (ja) * 2009-09-18 2011-03-24 住友電気工業株式会社 基板、基板の製造方法、ｓａｗデバイスおよびデバイス
JP5549167B2 (ja) * 2009-09-18 2014-07-16 住友電気工業株式会社 Ｓａｗデバイス
FR2952224B1 (fr) 2009-10-30 2012-04-20 Soitec Silicon On Insulator Procede de controle de la repartition des contraintes dans une structure de type semi-conducteur sur isolant et structure correspondante.
CN102782822B (zh) * 2010-03-08 2016-06-01 株式会社半导体能源研究所 半导体装置及半导体装置的制造方法
KR101845480B1 (ko) 2010-06-25 2018-04-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2012033125A1 (ja) 2010-09-07 2012-03-15 住友電気工業株式会社 基板、基板の製造方法およびｓａｗデバイス
US8987728B2 (en) 2011-03-25 2015-03-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
CN102760697B (zh) 2011-04-27 2016-08-03 株式会社半导体能源研究所 半导体装置的制造方法
JPWO2013057771A1 (ja) * 2011-10-21 2015-04-02 株式会社島津製作所 薄膜トランジスタの製造方法
WO2013057771A1 (ja) * 2011-10-21 2013-04-25 株式会社島津製作所 薄膜トランジスタの製造方法
FR2985369B1 (fr) * 2011-12-29 2014-01-10 Commissariat Energie Atomique Procede de fabrication d'une structure multicouche sur un support
CN103295878B (zh) * 2012-02-27 2016-05-25 中芯国际集成电路制造(上海)有限公司 一种多层纳米线结构的制造方法
JP6340205B2 (ja) * 2014-02-20 2018-06-06 株式会社荏原製作所 研磨パッドのコンディショニング方法及び装置
JP2015233130A (ja) 2014-05-16 2015-12-24 株式会社半導体エネルギー研究所 半導体基板および半導体装置の作製方法
WO2016021710A1 (ja) * 2014-08-08 2016-02-11 住友電気工業株式会社 ダイヤモンドの製造方法、ダイヤモンド、ダイヤモンド複合基板、ダイヤモンド接合基板および工具
JP6822146B2 (ja) * 2015-01-16 2021-01-27 住友電気工業株式会社 半導体基板の製造方法及び複合半導体基板の製造方法
CN106249947B (zh) * 2016-07-22 2019-04-19 京东方科技集团股份有限公司 一种基板及显示装置
FR3062398B1 (fr) * 2017-02-02 2021-07-30 Soitec Silicon On Insulator Procede de fabrication d'un substrat pour la croissance d'un film bidimensionnel de structure cristalline hexagonale
KR102287003B1 (ko) * 2018-06-22 2021-08-09 엔지케이 인슐레이터 엘티디 접합체 및 탄성파 소자
US10553474B1 (en) 2018-08-29 2020-02-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming a semiconductor-on-insulator (SOI) substrate
US11373963B2 (en) 2019-04-12 2022-06-28 Invensas Bonding Technologies, Inc. Protective elements for bonded structures
US11610846B2 (en) * 2019-04-12 2023-03-21 Adeia Semiconductor Bonding Technologies Inc. Protective elements for bonded structures including an obstructive element
US11205625B2 (en) 2019-04-12 2021-12-21 Invensas Bonding Technologies, Inc. Wafer-level bonding of obstructive elements
US11385278B2 (en) 2019-05-23 2022-07-12 Invensas Bonding Technologies, Inc. Security circuitry for bonded structures
JP2024016305A (ja) * 2020-12-18 2024-02-07 Ａｇｃ株式会社 接合用ガラス体、及び接合体
CN113381286B (zh) * 2021-06-02 2023-03-03 山东大学 离子束增强腐蚀制备晶体薄膜的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1260907A (zh) * 1997-06-19 2000-07-19 旭化成工业株式会社 Soi衬底及其制造方法和半导体器件及其制造方法
CN1433080A (zh) * 2002-01-17 2003-07-30 富士通株式会社 半导体器件的制造方法以及使用soi基片的半导体芯片
CN1599958A (zh) * 2001-12-04 2005-03-23 信越半导体株式会社 贴合晶片及贴合晶片的制造方法
CN101033057A (zh) * 2006-03-10 2007-09-12 株式会社半导体能源研究所 微结构、半导体器件、以及微结构的制造方法

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01162376A (ja) * 1987-12-18 1989-06-26 Fujitsu Ltd 半導体装置の製造方法
JPH0590117A (ja) * 1991-09-27 1993-04-09 Toshiba Corp 単結晶薄膜半導体装置
JPH07109573A (ja) * 1993-10-12 1995-04-25 Semiconductor Energy Lab Co Ltd ガラス基板および加熱処理方法
JPH07335511A (ja) * 1994-06-13 1995-12-22 Nippon Telegr & Teleph Corp <Ntt> 張り合わせウエハ
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6103599A (en) * 1997-07-25 2000-08-15 Silicon Genesis Corporation Planarizing technique for multilayered substrates
JPH11307472A (ja) * 1998-04-23 1999-11-05 Shin Etsu Handotai Co Ltd 水素イオン剥離法によってｓｏｉウエーハを製造する方法およびこの方法で製造されたｓｏｉウエーハ
JP2000081848A (ja) * 1998-09-03 2000-03-21 Semiconductor Energy Lab Co Ltd 液晶表示装置を搭載した電子機器
JP4476390B2 (ja) * 1998-09-04 2010-06-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4379943B2 (ja) * 1999-04-07 2009-12-09 株式会社デンソー 半導体基板の製造方法および半導体基板製造装置
JP2001144275A (ja) * 1999-08-27 2001-05-25 Shin Etsu Handotai Co Ltd 貼り合わせｓｏｉウエーハの製造方法および貼り合わせｓｏｉウエーハ
US6489241B1 (en) * 1999-09-17 2002-12-03 Applied Materials, Inc. Apparatus and method for surface finishing a silicon film
US6846718B1 (en) * 1999-10-14 2005-01-25 Shin-Etsu Handotai Co., Ltd. Method for producing SOI wafer and SOI wafer
TW504846B (en) * 2000-06-28 2002-10-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP2002094078A (ja) * 2000-06-28 2002-03-29 Semiconductor Energy Lab Co Ltd 半導体装置
JP2002134375A (ja) * 2000-10-25 2002-05-10 Canon Inc 半導体基体とその作製方法、および貼り合わせ基体の表面形状測定方法
JP4507395B2 (ja) * 2000-11-30 2010-07-21 セイコーエプソン株式会社 電気光学装置用素子基板の製造方法
US6583440B2 (en) * 2000-11-30 2003-06-24 Seiko Epson Corporation Soi substrate, element substrate, semiconductor device, electro-optical apparatus, electronic equipment, method of manufacturing the soi substrate, method of manufacturing the element substrate, and method of manufacturing the electro-optical apparatus
US6855584B2 (en) * 2001-03-29 2005-02-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device
US7253032B2 (en) * 2001-04-20 2007-08-07 Semiconductor Energy Laboratory Co., Ltd. Method of flattening a crystallized semiconductor film surface by using a plate
JP4439789B2 (ja) * 2001-04-20 2010-03-24 株式会社半導体エネルギー研究所 レーザ照射装置、並びに半導体装置の作製方法
JP4024508B2 (ja) * 2001-10-09 2007-12-19 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2003046993A1 (fr) * 2001-11-29 2003-06-05 Shin-Etsu Handotai Co.,Ltd. Procede de production de plaquettes soi
JP2004014856A (ja) * 2002-06-07 2004-01-15 Sharp Corp 半導体基板の製造方法及び半導体装置の製造方法
JP2004087535A (ja) * 2002-08-22 2004-03-18 Sony Corp 結晶質半導体材料の製造方法および半導体装置の製造方法
CN100499035C (zh) * 2003-10-03 2009-06-10 株式会社半导体能源研究所 半导体器件的制造方法
US7170176B2 (en) * 2003-11-04 2007-01-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP4748967B2 (ja) * 2003-11-04 2011-08-17 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4759919B2 (ja) * 2004-01-16 2011-08-31 セイコーエプソン株式会社 電気光学装置の製造方法
JP2005217209A (ja) * 2004-01-30 2005-08-11 Hitachi Ltd レーザアニール方法およびレーザアニール装置
US7585791B2 (en) * 2004-10-20 2009-09-08 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation method, laser irradiation apparatus and method for manufacturing semiconductor device
JP2006148086A (ja) * 2004-10-20 2006-06-08 Semiconductor Energy Lab Co Ltd レーザ照射方法、レーザ照射装置、および半導体装置の作製方法
JP2006303201A (ja) * 2005-04-21 2006-11-02 Sumco Corp Ｓｏｉ基板の製造方法
JP2007173354A (ja) * 2005-12-20 2007-07-05 Shin Etsu Chem Co Ltd Ｓｏｉ基板およびｓｏｉ基板の製造方法
JP2007220782A (ja) * 2006-02-15 2007-08-30 Shin Etsu Chem Co Ltd Ｓｏｉ基板およびｓｏｉ基板の製造方法
JP2007201502A (ja) * 2007-04-20 2007-08-09 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
EP1993127B1 (en) * 2007-05-18 2013-04-24 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1260907A (zh) * 1997-06-19 2000-07-19 旭化成工业株式会社 Soi衬底及其制造方法和半导体器件及其制造方法
CN1599958A (zh) * 2001-12-04 2005-03-23 信越半导体株式会社 贴合晶片及贴合晶片的制造方法
CN1433080A (zh) * 2002-01-17 2003-07-30 富士通株式会社 半导体器件的制造方法以及使用soi基片的半导体芯片
CN101033057A (zh) * 2006-03-10 2007-09-12 株式会社半导体能源研究所 微结构、半导体器件、以及微结构的制造方法

Also Published As

Publication number Publication date
JP2009088497A (ja) 2009-04-23
CN101796613B (zh) 2012-06-27
US20090072343A1 (en) 2009-03-19
WO2009035063A1 (en) 2009-03-19
TWI469330B (zh) 2015-01-11
KR20100065145A (ko) 2010-06-15
CN101796613A (zh) 2010-08-04
JP5577027B2 (ja) 2014-08-20
TW200935594A (en) 2009-08-16
CN102646698A (zh) 2012-08-22

Similar Documents

Publication Publication Date Title
CN102646698B (zh) 半导体装置及电子设备
CN101308782B (zh) Soi衬底的制造方法、以及半导体装置的制造方法
JP5383143B2 (ja) 半導体基板の作製方法および半導体装置の作製方法
CN101681843B (zh) 半导体装置的制造方法
US7989304B2 (en) Method for transferring semiconductor element, method for manufacturing semiconductor device, and semiconductor device
CN101393859B (zh) 设置有半导体膜的衬底及其制造方法
CN101471248B (zh) 半导体衬底的制造方法及半导体器件的制造方法
US8247307B2 (en) Manufacturing method of substrate provided with semiconductor films
CN101393919B (zh) 半导体装置
JP5548351B2 (ja) 半導体装置の作製方法
CN101562153A (zh) 半导体装置及半导体装置的制造方法
CN101425449A (zh) 半导体衬底的制造方法、半导体装置、及电子设备
US7772089B2 (en) Method for manufacturing semiconductor device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150916

Termination date: 20190905