WO2013057771A1 - 薄膜トランジスタの製造方法 - Google Patents

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Abstract

　薄膜トランジスタ（ＴＦＴ）の製造方法は、基板１上の全面に接続導電層３を形成しているので、スタンプ４を基板１上に載置した際に、スタンプ４に形成された接続導電層１０と、基板１上に形成された接続導電層３とが接触した任意の位置で、接続導電層１０と接続導電層３とが接合される。また、基板１にゲート電極を形成する前に、基板１に半導体層８および絶縁膜９を含む積層膜１１が転写される。したがって、スタンプ４による転写時における正確な位置合わせを不要とすることができる。

Description

薄膜トランジスタの製造方法
　本発明は、コンピュータの出力装置やテレビなどに用いられる薄型ディスプレイ（例えば液晶ディスプレイ）や、放射線（例えばＸ線やγ線や赤外線等の光）を検出するフラットパネル型放射線検出器に設けられる、アレイ状に形成される薄膜トランジスタの製造方法に関する。
　従来、薄型ディスプレイやフラットパネル型放射線検出器には、二次元アレイ状（二次元マトリクス状）の画素ごとにコンデンサと薄膜トランジスタ（thin film transistor）が設けられている。なお、薄膜トランジスタは、以下適宜「ＴＦＴ」と略される。例えば、フラットパネル型放射線検出器を一例に構成および動作を説明する。
　図１４を参照する。まず、コンデンサ１０１には、入射した放射線を電荷に変換する変換層１０２により、放射線の強度に応じた電荷が蓄積される。ＴＦＴ１０３のゲート電極は、水平方向の列ごとにゲート線１０４が接続され、ゲート線１０４は、ゲート駆動回路１０５に接続されている。また、ＴＦＴ１０３のコンデンサ１０１と接続される反対側の端子には、垂直方向の列ごとにデータ線１０６が接続されている。ゲート駆動回路１０５は、ゲート線１０４に順次、駆動信号を発信することにより、二次元アレイ状の画素の水平方向の列ごとにＴＦＴ１０３のゲートがＯＮ状態になる。これにより、コンデンサ１０１に蓄積された電荷が読み出される。すなわち各画素の電荷（検出信号）を読み出して、画像を取得している。
　このような二次元アレイ状に形成されるＴＦＴ１０３の製造方法は、図１５に示すように、まず、基板１１１上にゲート電極１１２を形成し、硬化されていない接着膜（絶縁膜）１１３を形成する。そして、スタンプ１１４の凹凸パターン面には、半導体層１１５と絶縁層１１６とが形成され、硬化されていない接着膜１１３上に半導体層１１５と絶縁層１１６とを転写させ、接着膜１１３を硬化させる。この後、図１６に示すように、レジスト膜１１７をマスクとして半導体層１１５を低抵抗化させる処理を行う。なお、未処理の半導体層部分を符号１１５ａで示し、低抵抗化された半導体層部分を符号１１５ｂで示す。低抵抗化された半導体層部分１１５ｂ上にソース電極１１８とドレイン電極１１９とを形成する。このようにして、ＴＦＴ１０３をボトムゲート型に形成している（例えば特許文献１参照）。
　なお、引用文献２には、次の方法が開示されている。まず、スタンプに転写材料を接続させる。次に、その転写材料を硬化されていない液体状の樹脂膜（接着膜）に接触させ、樹脂膜を硬化させる。そして、転写材料をスタンプから剥離する。これにより、スタンプを用いて基板上に転写材料を転写させている。
特開２０１０－２６７７１９号公報 特表２００９－５０８３２２号公報
　しかしながら、硬化させる前の液体状の樹脂膜に転写材料を接触させ、接触後に樹脂膜を硬化させる場合、硬化した樹脂膜の膜厚が不均一になる。これは、スタンプに接続された転写材料が、液体状の樹脂膜中に沈む程度により、樹脂膜の膜厚が不均一になるからである。この状態で、樹脂膜を硬化させるので、硬化後の樹脂膜に対する膜厚の制御は困難なものとなる。
　さらに硬化した樹脂膜をゲート絶縁膜として利用する場合、薄膜トランジスタごとにゲート絶縁膜の膜厚にバラツキが生じる。ゲート絶縁膜の膜厚が不均一になると、薄膜トランジスタのゲート容量にバラツキを発生させ、薄膜トランジスタのＯＮ／ＯＦＦ特性のバラツキの原因となる問題が生じる。
　この問題に対して本出願人は、特願２０１０－１７１９７８号により次のような方法を提案している。図１５を参照する。基板１１１上に接着膜１１３を形成し、硬化させる。また、硬化させた接着膜１１３に対してアルゴンプラズマ処理または酸素プラズマ処理を実施する。一方、スタンプ１１４の凹凸パターン面に半導体層１１５と絶縁層１１６を形成し、絶縁層１１６に対してアルゴンプラズマ処理または酸素プラズマ処理を実施する。そして、接着膜１１３と絶縁層１１７とを接触させ、接着膜１１３と絶縁層１１７との接触面において生じる脱水縮合反応により、接着膜１１３と絶縁層１１７とを接合させている。これにより、スタンプ１１４に形成された半導体層１１５と絶縁層１１６を、基板１１１上の接着膜１１３に転写させている。接着膜１１３は硬化されているので、接着膜１１３の膜厚の不均一を低減させることができる。
　しかしながら、このような薄膜トランジスタの製造方法には、さらに次のような問題がある。すなわち、図１５および図１６に示すように、薄膜トランジスタは、ボトムゲート型である。そのため、スタンプ１１４の凹凸パターン側に形成された半導体層１１５および絶縁層１１６を、基板１１１上のゲート電極１１２上に転写するために接触させる際に、スタンプ１１４の凸部を、ゲート電極１１２上に正確に位置合わせする必要がある。結果として、転写するための装置が位置合わせ機能を備えた高額なものにならざるを得なかった。
　本発明は、このような事情に鑑みてなされたものであって、スタンプによる転写時における正確な位置合わせを不要とした薄膜トランジスタの製造方法を提供することを目的とする。
　本発明は、このような目的を達成するために、次のような構成をとる。すなわち、本発明の薄膜トランジスタの製造方法は、凹凸パターンが形成されたスタンプの凹凸パターン面に半導体層、絶縁層の順番で積層膜を形成する工程と、前記スタンプに形成される前記積層膜の最上層に第１導電層を形成する工程と、基板上の全面に第２導電層を形成する工程と、前記基板にゲート電極を形成する前に、前記凹凸パターン面の反対側の面から前記スタンプを加圧して前記第１導電層と前記第２導電層とを接合させることにより、前記基板に前記スタンプの積層膜を転写する工程と、を備えているものである。
　本発明に係る薄膜トランジスタの製造方法によれば、凹凸パターンが形成されたスタンプの凹凸パターン面に、半導体層、絶縁層の順番で積層膜を形成し、その積層膜の最上層に、第１導電層を形成する。一方、基板上の全面に第２導電層を形成する。そして、基板にゲート電極を形成する前に、凹凸パターン面の反対側の面からスタンプを加圧して、スタンプに形成された第１導電膜と、基板に形成された第２導電層とを接合させる。これにより、基板に積層膜が転写される。基板上の全面に第２導電層を形成しているので、スタンプを基板上に載置した際に、スタンプに形成された第１導電層と、基板上に形成された第２導電層とが接触した任意の位置で、第１電導層と第２電導層とが接合される。また、基板にゲート電極を形成する前に、基板に半導体層および絶縁膜を含む積層膜が転写される。したがって、スタンプによる転写時における正確な位置合わせを不要とすることができる。
　また、本発明の薄膜トランジスタの製造方法は、前記転写する工程は、前記スタンプを気体で加圧することが好ましい。例えば、スタンプの凹凸パターン面と反対側の面（背面）から部材を押し当てて加圧する場合、その部材の表面形状等により、部材とスタンプとの接触面内で加圧にばらつきが生じてしまう。スタンプの背面を気体で加圧することにより、例えば、スタンプのアレイ状に配置した凸部に形成された複数の積層膜と基板とを接触面内で均一に加圧することができる。
　また、本発明の薄膜トランジスタの製造方法において、前記転写する工程は、前記スタンプを常温で加圧することが好ましい。スタンプが高温になると熱膨張により変形するが、常温で加圧することにより、スタンプの変形による寸法精度の悪化を抑えることができる。
　また、本発明の薄膜トランジスタの製造方法において、前記積層膜は、前記スタンプの凹凸パターン面にバリアメタル層、半導体層、絶縁層の順番で形成されていることが好ましい。バリアメタル層、半導体層の順番に形成すること、すなわち、バリアメタル層を半導体層に接して形成することにより次の効果を有する。バリアメタル層は、半導体層に直接、導電性の層を形成する場合よりも、半導体層と導電性の層における密着性および導電率を良くすることができる。また、金属拡散防止や相互反応防止の効果も有する。
　また、本発明の薄膜トランジスタの製造方法は、前記スタンプに形成される前記積層膜の最下層に第３導電層を形成する工程を備えていることが好ましい。積層膜の最下層に第３導電層を形成することにより、スタンプと積層膜との離型性を良くすることができる。
　また、本発明の薄膜トランジスタの製造方法は、前記第２導電層を形成する前に、前記基板上の全面にグランド層を形成する工程を備えていることが好ましい。ボトムゲートの薄膜トランジスタの構成では、グランド層は、ゲート線と同じ高さの層に形成される。グランド層が線として細く形成される場合、グランド層の抵抗が高くなり、ノイズが生じる。そのため、取得される画像にアーチファクトを生じさせていた。しかしながら、基板上の全面にグランド層を形成することで、抵抗を低くすることができ、ノイズを抑えることができる。これにより、アーチファクトを抑えることができる。
　また、本発明の薄膜トランジスタの製造方法は、前記転写する工程の後に、前記積層膜上にソース電極およびドレイン電極を印刷法により形成する工程を備えていることが好ましい。これにより、積層膜上にソース電極およびドレイン電極を容易に形成することができる。
　また、本発明の薄膜トランジスタの製造方法は、前記ソース電極および前記ドレイン電極をマスクとして前記第２導電層、前記第３導電層および前記バリアメタル層の少なくとも１つの層をエッチングする工程を備えていることが好ましい。ソース電極およびドレイン電極をマスクとしてエッチングすることができるので、例えばレジスト膜を形成しなくてもよく、薄膜トランジスタの製造を容易にすることができる。
　また、本発明の薄膜トランジスタの製造方法は、前記転写する工程の後に、前記半導体層上にゲート絶縁膜、前記ゲート電極の順番で前記ゲート絶縁膜および前記ゲート電極を印刷法により形成する工程を備えていることが好ましい。これにより、トップゲート型の薄膜トランジスタを製造することができる。また、積層膜を転写した後にゲート電極を形成しているので、積層膜が位置ズレして転写されても、位置ズレして転写された積層膜に合わせてゲート電極を形成することができる。そのため、スタンプの転写による薄膜トランジスタの歩留まりの低下を抑えることができる。
　本発明に係る薄膜トランジスタの製造方法によれば、凹凸パターンが形成されたスタンプの凹凸パターン面に、半導体層、絶縁層の順番で積層膜を形成し、その積層膜の最上層に、第１導電層を形成する。一方、基板上の全面に第２導電層を形成する。そして、基板にゲート電極を形成する前に、凹凸パターン面の反対側の面からスタンプを加圧して、スタンプに形成された第１導電膜と、基板に形成された第２導電層とを接合させる。これにより、基板に積層膜が転写される。基板上の全面に第２導電層を形成しているので、スタンプを基板上に載置した際に、スタンプに形成された第１導電層と、基板上に形成された第２導電層とが接触した任意の位置で、第１電導層と第２電導層とが接合される。また、基板にゲート電極を形成する前に、基板に半導体層および絶縁膜を含む積層膜が転写される。したがって、スタンプによる転写時における正確な位置合わせを不要とすることができる。
実施例に係る薄膜トランジスタの製造工程を示すフローチャートである。 グランド層および接続導電層を形成する工程を示す縦断面図である。 （ａ）は原版に形成されたスタンプを示す縦断面図であり、（ｂ）は原版から剥離されたスタンプを示す縦断面図である。 導電層、バリアメタル層、半導体層、絶縁層および接続導電層を形成する工程を示す縦断面図である。 転写の工程を示す縦断面図である。 転写の工程を示す縦断面図である。 基板に転写された積層膜を示す縦断面図である。 ソース電極およびドレイン電極を形成する工程を示す縦断面図である。 接続導電層（基板）および導電層（スタンプ）をエッチングする工程を示す縦断面図である。 バリアメタル層をエッチングする工程を示す縦断面図である。 ゲート絶縁膜を形成する工程を示す縦断面図である。 半導体層をエッチングする工程、およびゲート電極を形成する工程を示す縦断面図である。 薄膜トランジスタの説明に供する図である。 従来のフラットパネル型Ｘ線検出器を示すブロック図である。 従来の転写の工程を示す縦断面図である。 従来の薄膜トランジスタを示す縦断面図である。
　１　　…　基板
　２　　…　グランド層
　３　　…　接続電導層
　４　　…　スタンプ
　６　　…　導電層
　７　　…　バリアメタル層
　８　　…　半導体層
　９　　…　絶縁層
　１０　…　接続導電層
　１１　…　積層膜
　１３　…　チャンバ
　１５　…　支持台
　１７　…　供給口
　２５　…　ソース電極
　２７　…　ドレイン電極
　２９　…　ゲート絶縁膜
　３１　…　ゲート電極
　３３　…　薄膜トランジスタ（ＴＦＴ）
　以下、図面を参照して本発明の実施例を説明する。図１は、実施例に係る薄膜トランジスタの製造工程を示すフローチャートである。図２～図１３は、薄膜トランジスタの製造工程を示す図、および製造工程の説明に供する図である。
　まず、図１のフローチャートに沿って薄膜トランジスタ（ＴＦＴ）の製造方法を説明する。図１を参照する。ステップＳ０１，Ｓ０２は基板側の工程であり、ステップＳ１１～Ｓ１６はスタンプ側の積層膜を形成する工程である。基板側の工程およびスタンプ側の工程は、ステップＳ２１の転写の工程で合流する。
　〔ステップＳ０１〕グランド層の形成
　図２を参照する。基板１上のほぼ全面にグランド層２を形成する。グランド層２の材料は、Ａｌが用いられる。また、グランド層２は、Ａｌに限定されず、Ｎｉ（ニッケル）やＩＴＯ（酸化インジウムスズ）等の導電性材料であってもよい。グランド層２は、スパッタリング法、真空蒸着法、イオンプレーティング法、ＰＥＣＶＤ法、印刷法等で形成される。なお、「ほぼ全面」とは、例えば、基板１の外周部の一部でグランド層２が形成されていなくてもよい。
　また、基板１の材料は、ガラス、合成樹脂、Ａｌ（アルミニウム）、ＳＵＳ（ステンレス）およびグラファイト等が用いられる。合成樹脂の場合は、ＰＩ（ポリイミド）、ＰＥＮ（ポリエチレンナフタレート）、ＰＥＳ（ポリエーテルスルホン）、ＰＥＴ（ポリエチレンテレフタレート）等が用いられる。なお、例えばＡｌ、ＳＵＳやグラファイト等の導電性材料で基板１が構成される場合は、グランド層２を省略してもよい。
　〔ステップＳ０２〕接続導電層の形成
　基板１上のほぼ全面に接続電導層（金属層）３を形成する。すなわち、グランド層２が形成された基板１上のほぼ全面に接続導電層３を形成する。接続導電層３の材料は、Ａｕ（金）が用いられる。また、接続導電層３の材料は、Ａｕに限定されず、Ａｇ（銀）等の導電性材料であってもよい。接続導電層３は、スパッタリング法、真空蒸着法、イオンプレーティング法、ＰＥＣＶＤ法、印刷法等で形成される。「ほぼ全面」とは、例えば、基板１の外周部の一部で接続導電層３が形成されていなくてもよい。接続導電層３は、本発明の第２導電層に相当する。
　〔ステップＳ１１〕スタンプの形成
　転写印刷用のスタンプ４を形成する。スタンプ４は、柔軟性があり表面の離型性のよい材料、例えばＰＤＭＳ（Polydimethylsiloxane）などのシリコーン樹脂で構成される。スタンプ４は、図３（ａ）に示すように、凹凸パターンを有する原版５にシリコーン樹脂をコーティングして硬化させ、図３（ｂ）に示すように、原版５から剥離することで作製される。スタンプ４は、例えば、厚みが１００μｍ程で、前面または背面側の面積がＡ４サイズ程度の大きさである。また凹凸部の高さは、約１μｍ～１０μｍ程である。
　〔ステップＳ１２〕導電層の形成
　図４を参照する。凹凸パターンが形成されたスタンプ４の凹凸パターン面４ａに導電層（金属層）６を形成する。ステップＳ１２～Ｓ１６で形成される積層膜１１の最下層、すなわち、スタンプ４に接して導電層６を形成する。これにより、ステップＳ２１の転写時の際に、スタンプ４から積層膜１１を離型させ易くすることができる。導電層６の材料は、Ａｕが用いられる。また、導電層６は、Ａｕに限定されず、スタンプ４との離型性が良ければ他の導電性材料を用いてもよい。また、例えば、ステップＳ１３で形成されるバリアメタル層７がスタンプ４との離型性が良いときは、導電層６を省略してもよい。導電層６は、スパッタリング法、真空蒸着法、イオンプレーティング法、ＰＥＣＶＤ法等で形成される。なお、ステップＳ１３～Ｓ１６で形成されるバリアメタル層７、半導体層８、絶縁膜層９、接続導電層も同様に、スパッタリング法、真空蒸着法、イオンプレーティング法、ＰＥＣＶＤ法等で形成される。また、導電層６は、本発明の第３導電層に相当する。
　〔ステップＳ１３〕バリアメタル層の形成
　スタンプ４の凹凸パターン面４ａに形成された導電層６上にバリアメタル層７を形成する。バリアメタル層７は、ステップＳ１４で形成される半導体層８と導電層６との間における密着性および導電率を良くするために設けられる。さらにバリアメタル層７は、半導体層８や導電層６の材料により、金属拡散防止や相互反応防止の効果を有する。バリアメタル層７の材料は、後述する半導体層８がＩＧＺＯの場合、Ｍｏ（モリブデン）が用いられる。また、バリアメタル層７の材料は、Ｍｏに限定されず、Ｔｉ（チタン）、Ｗ（タングステン）等、またはそれらを含む化合物であってもよい。また、後述する半導体層８がＩＧＺＯ以外の場合は、必要に応じてバリアメタル層７を形成しなくともよい。
　〔ステップＳ１４〕半導体層の形成
　スタンプ４の凹凸パターン面４ａに形成されたバリアメタル層７上に半導体層８を形成する。半導体層８の材料は、Ｉｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）を少なくとも１つを有する酸化物半導体、例えばＩＧＺＯ（ＩｎＧａＺｎＯ４）が用いられる。また、半導体層８の材料は、酸化物半導体としてＩＧＺＯ以外にも、ＺｎＯ（酸化亜鉛）であってもよい。また、半導体層８の材料は、ペンタセン等の有機半導体、ａ－Ｓｉ（アモルファスシリコン）等のＳｉ系の半導体、あるいはカーボンナノチューブであってもよい。
　〔ステップＳ１５〕絶縁層の形成
　スタンプ４の凹凸パターン面４ａに形成された半導体層８上に絶縁層９を形成する。絶縁層９の材料は、ＳｉＯ２（二酸化ケイ素）が用いられる。また、絶縁層９の材料は、ＳｉＯ２に限定されず、ＳｉＮ（窒化シリコン）や、ＴｉＯ２（酸化チタン）、Ａｌ２Ｏ３（アルミナ）、であってもよく、また、ＰＩ（ポリイミド）やアクリル系樹脂等の有機系の絶縁層９であってもよい。
　〔ステップＳ１６〕接続導電層の形成
　スタンプ４の凹凸パターン面４ａに形成された絶縁層９上に接続導電層（金属層）１０を形成する。ステップＳ１２～Ｓ１６で形成される積層膜１１の最上層に接続導電層１０を形成する。接続導電層１０の材料は、Ａｕが用いられる。また、接続導電層１０の材料は、Ａｕに限定されず、Ａｇ等の導電性材料であってもよい。なお、接続導電層１０は、本発明の第１導電層に相当する。
　ステップＳ１２～Ｓ１６により、スタンプ４の凹凸パターン面４ａには、導電層６、バリアメタル層７、半導体層８、絶縁層９、接続導電層１０の順番で積層膜１１が形成される。
　〔ステップＳ２１〕転写
　後述するステップＳ２７のゲート電極３１を基板１に形成する前に、前記凹凸パターン面４ａの反対側の面（背面）４ｂからスタンプ４を気体で加圧して接合させることにより、基板１にスタンプ４の積層膜１１を転写する。接合は低温溶接（cold welding）で行われる。図５に示すように、スタンプ４に形成された積層膜１１の最上層の接続導電層１０と、基板１に形成された接続導電層３とが対向する状態とする。次に、スタンプ４を基板１に載置させる。これにより、スタンプ４の接続導電層１０と基板１の接続導電層３とが接触する。このとき、接続導電層３は、基板１のほぼ全面に形成されているので、スタンプ４の凸部４ｃに形成された積層膜１１の正確な位置決めを必要としなくてもよい。すなわち、図１５に示すように、スタンプ１１４に形成された半導体層１１５および絶縁層１１６を、基板１１１に形成されたゲート電極１１２上に正確に位置決めすることを必要としない。
　スタンプ４を基板１に載置した後、図６に示すように、圧縮空気（気体）によりスタンプ４の背面４ｂを加圧する。具体的には、基板１は、チャンバ１３内の支持台１５に支持しておき、スタンプ４の凹凸パターン面４ａを基板１に対向した状態で、スタンプ４が基板１に載置されている。圧縮空気は、図示しないポンプ等の動力により圧縮されて、チャンバ１３内に設けられた供給口１７から供給される。なお、チャンバ１３内の圧縮空気は、排気口１９から排気するようになっている。圧縮空気は、大気あるいは、Ｎ２（窒素）やＡｒ（アルゴン）等の不活性ガスが用いられる。加圧は、チャンバ１３内の空間２１を、例えば０．４ＭＰａ（４気圧）にする。一方、スタンプ４と基板１とで囲まれた空間２３の圧力が、例えば０．１ＭＰａ（１気圧）であるとする。なお、空間２３は、スタンプ４と基板１とで密閉されている。すなわち、これら空間２１と空間２３との圧力差によりスタンプ４が基板１に加圧される。チャンバ１３内は、例えば常温（２０±１５℃）である。スタンプ４の接続導電層１０と基板１の接続導電層３とが接触した状態、すなわち加圧した状態は、６～１２時間継続される。加圧時間は、チャンバ１３内の圧力と温度に依存する。
　スタンプ４の接続導電層１０と基板１の接続導電層３は、共にＡｕで構成されていることが好ましい。Ａｕ層とＡｕ層は、予め設定された圧力（例えば０．４ＭＰａ）により、自然に融合して接合される（cold welding）。そして、上述の加圧時間が経過した後、スタンプ４を基板１から離すことで、スタンプ４から積層膜１１が剥離される（図７）。なお、転写前に、スタンプ４の接続導電層１０と基板１の接続導電層３の表面を、Ａｒプラズマ処理やＵＶ照射でクリーニングしてもよい。
　〔ステップＳ２２〕ソース電極・ドレイン電極の形成
　図８を参照する。ステップＳ２１の転写する工程の後に、積層膜１１上にソース電極２５およびドレイン電極２７を印刷法により形成する。ソース電極２５およびドレイン電極２７の材料は、ＡｇまたはＣｕ（銅）等が用いられる。ソース電極２５およびドレイン電極２７は、ＡｇまたはＣｕ（銅）等の金属インクをインクジェットプリンタ（インクジェット法）で印刷することにより形成される。また、印刷法は、インクジェット法に限定されず、凸版印刷法や、グラビア印刷等の凹版印刷法、オフセット印刷等の平版印刷法、スクリーン印刷法等を用いてもよい。金属インクは、常温放置、加熱またはＵＶ照射により硬化される。なお、積層膜１１において導電層６がＡｕ以外で構成される場合は、ソース電極２５およびドレイン電極２７の材料にＡｕを用いてもよい。
　〔ステップＳ２３〕接続導電層（基板）および導電層（スタンプ）のエッチング
　図９を参照する。ソース電極２５およびドレイン電極２７をマスクとして接続導電層３および導電層６をウエットエッチングする。エッチングは、例えば接続導電層３および導電層６がＡｕで構成されている場合、ヨウ素系の金エッチング液（例えば、関東化学株式会社製、ＡＵＲＵＭ）が用いられる。ソース電極２５およびドレイン電極２７はマスクとなり、ソース電極２５およびドレイン電極２７で覆われた部分以外の接続導電層３および導電層６のＡｕが除去される。なお、例えば接続導電層３がＡｇで構成され、導電層６がＡｕで構成される場合は、導電層６、ソース電極２５およびドレイン電極２７をマスクとして接続導電層３を除去してもよい。この場合、接続導電層３は、導電層６、ソース電極２５およびドレイン電極２７に対して異なる材料で構成されていることが好ましい。すなわち、このステップでは、ソース電極２５およびドレイン電極２７で覆われた部分以外の導電層６を除去し、積層膜１１と接合していない接続導電層３部分を除去する。
　〔ステップＳ２４〕バリアメタル層のエッチング
　図１０を参照する。ソース電極２５およびドレイン電極２７をマスクとしてバリアメタル層７をウエットエッチングする。エッチングは、例えばバリアメタル層７がＭｏで構成されている場合、過酸化水素水（Ｈ２Ｏ２）が用いられる。エッチングは、同様に、ソース電極２５およびドレイン電極２７で覆われた部分以外のバリアメタル層７が除去される。
　〔ステップＳ２５〕ゲート絶縁膜の形成
　図１１を参照する。半導体層８上にゲート絶縁膜２９を印刷法により形成する。ゲート絶縁膜２９の材料は、ＰＩやフッ素系樹脂が用いられる。ゲート絶縁膜２９は、インクジェットプリンタ（インクジェット法）により形成される。また、印刷法は、インクジェット法に限定されず、凸版印刷法や、グラビア印刷等の凹版印刷法、オフセット印刷等の平版印刷法、スクリーン印刷法等を用いてもよい。ゲート絶縁膜２９は、常温放置、加熱またはＵＶ照射により硬化される。また、ゲート絶縁膜２９は、ＳＡＭ（Self-Assembled Monolayer）によって形成されてもよい。半導体層８に親和性のある有機分子の溶液に、上述のステップＳ２４までの工程で得られた基板１を浸漬させる。すると、有機分子が半導体層８の表面に化学吸着し有機薄膜（すなわち、ゲート絶縁膜２９）が形成される。
　〔ステップＳ２６〕半導体層のエッチング
　図１２を参照する。ソース電極２５、ドレイン電極２７およびゲート絶縁膜２９をマスクとして半導体層８をウエットエッチングする。エッチングは、例えば半導体層８がＩＧＺＯで構成されている場合、塩酸（ＨＣｌ）が用いられる。エッチングにより、ソース電極２５、ドレイン電極２７およびゲート絶縁膜２９で覆われた部分以外の半導体層８が除去される。
　〔ステップＳ２７〕ゲート電極の形成
　ゲート絶縁膜２９上にゲート電極３１を形成する。ゲート電極３１の材料は、Ａｕ、Ａｇ、Ｃｕ等が用いられる。ゲート電極３１は、Ａｕ、Ａｇ、Ｃｕ等の金属インクをインクジェットプリンタ（インクジェット法）で印刷することにより形成される。また、印刷法は、インクジェット法に限定されず、凸版印刷法や、グラビア印刷等の凹版印刷法、オフセット印刷等の平版印刷法、スクリーン印刷法等を用いてもよい。金属インクは、常温放置、加熱またはＵＶ照射により硬化される。
　以上の製造方法よりＴＦＴ３３が形成される。なお、図１３に示すように、複数のＴＦＴ３３の間は、例えばＰＩの絶縁膜３５が形成される。絶縁膜３５上に、ゲート電極３１に信号を送信するためのゲート線（図示しない）や、データを読み出すためのデータ線（図示しない）が形成される。また、ＴＦＴ３３ごとにコンデンサ（図示しない）が形成される。なお、ゲート線、データ線およびコンデンサは、図１４に示すゲート線１０４、データ線１０６およびコンデンサ１０１に対応する。
　実施例に係る薄膜トランジスタ（ＴＦＴ）３３の製造方法によれば、凹凸パターンが形成されたスタンプ４の凹凸パターン面４ａに、半導体層８、絶縁層９の順番で積層膜１１を形成し、その積層膜１１の最上層に、接続導電層１０を形成する。一方、基板１上のほぼ全面に接続導電層３を形成する。そして、基板１にゲート電極３１を形成する前に、凹凸パターン面４ａの反対側の面４ｂからスタンプ４を加圧して、スタンプ４に形成された接続導電層１０と、基板１に形成された接続導電層３とを接合させる。これにより、基板１に積層膜１１が転写される。基板１上のほぼ全面に接続導電層３を形成しているので、スタンプ４を基板１上に載置した際に、スタンプ４に形成された接続導電層１０と、基板１上に形成された接続導電層３とが接触した任意の位置で、接続導電層１０と接続導電層３とが接合される。また、基板１にゲート電極３１を形成する前に、基板１に半導体層８および絶縁膜９を含む積層膜１１が転写される。したがって、スタンプ４による転写時における正確な位置合わせを不要とすることができる。
　また、通常、転写は、大気中に浮遊する有機物が付着などすると接合しにくくなるので、真空中で行われる。しかしながら、本実施例では、接合面に接続導電層１０と接続導電層３とを形成している。接続導電層１０と接続導電層３をＡｕ等の貴金属で構成すれば本質的に汚染が付着しにくくなる。もし汚染が付着しても接合前にUVオゾン照射法などでクリーニングすることで、大気圧中（真空チャンバ外）でも接合させることが可能となる。すなわち、高価な真空装置を使うことなく転写を容易に行うことができる。また、積層膜１１は、導電層６と接続導電層１０とで挟まれた構成になっているので、半導体膜８を汚染から防ぐことができる。
　また、例えば、スタンプ４の凹凸パターン面４ａと反対側の面（背面）４ｂから部材を押し当てて加圧する場合、その部材の表面形状等により、部材とスタンプ４との接触面内で加圧にばらつきが生じてしまう。スタンプ４の背面４ｂを気体で加圧することにより、例えば、スタンプ４のアレイ状に配置した凸部４ｃに形成された複数の積層膜１１と基板１とを接触面内で均一に加圧することができる。
　また、スタンプが高温になると熱膨張により変形するが、低温溶接（cold welding）で例えば常温で加圧することにより、スタンプの変形による寸法精度の悪化を抑えることができる。
　バリアメタル層７は、半導体層８に直接、接続導電層６を形成する場合よりも、半導体層８と接続導電層６における密着性および導電率を良くすることができる。また、金属拡散防止や相互反応防止の効果も有する。積層膜１１の最下層に接続導電層６を形成することにより、スタンプ４と積層膜１１の離型性を良くすることができる。
　従来のボトムゲートのＴＦＴの構成では、グランド層は、ゲート線と同じ高さの層に形成される。グランド層が線として細く形成される場合、グランド層の抵抗が高くなり、それ自体が熱雑音の発生源となると共に、外来ノイズの影響も受けやすくなる。そのため、取得される画像にアーチファクトを生じさせていた。しかしながら、基板１上のほぼ全面にグランド層２を形成することで、抵抗を低くすることができ、ノイズを抑えることができる。これにより、アーチファクトを抑えることができる。また、従来、ゲート線およびデータ線と共に形成していたグランド線を形成しなくてもよいので、画素面積（画素ピッチ）を小さくすることができ、検出器等の解像度を上げることができる。グランド層２は、ＴＦＴ３３のバックゲートを外来ノイズ（電磁波）からシールドすることができる。グランド層２は、水蒸気や酸素を透過させないようにすることができる。
　印刷法により積層膜１１上にソース電極２５およびドレイン電極２７を容易に形成することができる。また、ソース電極２５およびドレイン電極２７をマスクとしてエッチングすることができるので、例えばレジスト膜を形成することをしなくてもよく、ＴＦＴ３３の製造を容易にすることができる。
　半導体層８上にゲート絶縁膜２９、ゲート電極３１の順番でゲート絶縁膜２９およびゲート電極３１を印刷法により形成している。これにより、トップゲート型のＴＦＴ３３を製造することができる。また、積層膜１１を転写した後にゲート電極３１を形成しているので、積層膜１１が位置ズレして転写されても、位置ズレして転写された積層膜１１に合わせてゲート電極３１を形成することができる。すなわち、従来のボトムゲート型のＴＦＴでは、ゲート電極に正確に位置合わせして、スタンプの半導体層と絶縁層を転写させていた。しかしながら、スタンプ４を柔らかい材料で構成しているので、一部で正確に位置合わせしても他部で位置ズレが生じていた。本実施例では、ゲート電極３１が半導体層８と絶縁層９の転写後に形成されるので、スタンプ４の転写によるＴＦＴ３３の歩留まりの低下を抑えることができる。
　本発明は、上記実施形態に限られることはなく、下記のように変形実施することができる。
　（１）上述した実施例において、スタンプ４の凸部４ｃは、１次元または２次元アレイ状に形成してもよい。これにより、薄膜トランジスタ（ＴＦＴ）３１は、１次元または２次元のアレイ状に形成される。
　（２）上述した実施例において、スタンプ４のＡｕで構成される接続導電層１０と、基板１のＡｕで構成される接続導電層３とを、低温溶接（cold welding）で接合させていた。すなわち、Ａｕ層とＡｕ層で接合させていた。しかしながら、例えば、Ａｇ層とＡｇ層とで接合させてもよく、Ａｕ層とＡｇ層またはＡｇ層とＡｕ層で接合させてもよい。
　（３）上述した実施例において、バリアメタル層７、半導体層８および絶縁層９は、多層で構成されていてもよい。

Claims (9)

  1. 　凹凸パターンが形成されたスタンプの凹凸パターン面に半導体層、絶縁層の順番で積層膜を形成する工程と、
    　前記スタンプに形成される前記積層膜の最上層に第１導電層を形成する工程と、
    　基板上の全面に第２導電層を形成する工程と、
    　前記基板にゲート電極を形成する前に、前記凹凸パターン面の反対側の面から前記スタンプを加圧して前記第１導電層と前記第２導電層とを接合させることにより、前記基板に前記スタンプの積層膜を転写する工程と、
    　を備えていることを特徴とする薄膜トランジスタの製造方法。
  2. 　請求項１に記載された薄膜トランジスタの製造方法において、
    　前記転写する工程は、前記スタンプを気体で加圧することを特徴とする薄膜トランジスタの製造方法。
  3. 　請求項１または２に記載された薄膜トランジスタの製造方法において、
    　前記転写する工程は、前記スタンプを常温で加圧することを特徴とする薄膜トランジスタの製造方法。
  4. 　請求項１から３のいずれかに記載された薄膜トランジスタの製造方法において、
    　前記積層膜は、前記スタンプの凹凸パターン面にバリアメタル層、半導体層、絶縁層の順番で形成されていることを特徴とする薄膜トランジスタの製造方法。
  5. 　請求項１から４のいずれかに記載された薄膜トランジスタの製造方法において、
    　前記スタンプに形成される前記積層膜の最下層に第３導電層を形成する工程を備えていることを特徴とする薄膜トランジスタの製造方法。
  6. 　請求項１から５のいずれかに記載された薄膜トランジスタの製造方法において、
    　前記第２導電層を形成する前に、前記基板上の全面にグランド層を形成する工程を備えていることを特徴とする薄膜トランジスタの製造方法。
  7. 　請求項１から６のいずれかに記載された薄膜トランジスタの製造方法において、
    　前記転写する工程の後に、前記積層膜上にソース電極およびドレイン電極を印刷法により形成する工程を備えていることを特徴とする薄膜トランジスタの製造方法。
  8. 　請求項７に記載された薄膜トランジスタの製造方法において、
    　前記ソース電極および前記ドレイン電極をマスクとして前記第２導電層、前記第３導電層および前記バリアメタル層の少なくとも１つの層をエッチングする工程を備えていることを特徴とする薄膜トランジスタの製造方法。
  9. 　請求項１から８のいずれかに記載された薄膜トランジスタの製造方法において、
    　前記転写する工程の後に、前記半導体層上にゲート絶縁膜、前記ゲート電極の順番で前記ゲート絶縁膜および前記ゲート電極を印刷法により形成する工程を備えていることを特徴とする薄膜トランジスタの製造方法。
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