KR20100065145A - 반도체 장치 및 전자 기기 - Google Patents

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KR20100065145A
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semiconductor
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히데토 오누마
요이치 이이쿠보
요시아키 야마모토
켄이치로 마키노
아키히사 시모무라
에이지 히가
타츠야 미조이
요지 나가노
후미토 이사카
테츠야 가케하타
순페이 야마자키
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

내열성이 낮은 기판을 베이스 기판으로 사용하는 SOI 기판을 이용한 고성능 반도체 장치를 제공하는 것을 목적으로 한다. 나아가, 화학적 연마를 사용하지 않고 고성능 반도체 장치를 제조하는 것을 목적으로 한다. 또한, 전자 기기는 상기 반도체 장치를 사용한다. 절연 기판 위의 절연층, 상기 절연층 위의 접합층 및 상기 접합층 위의 단결정 반도체층을 포함하고, 상기 단결정 반도체층의 상부 표면의 요철 형상의 산술 평균 거칠기는 1 nm 이상 7 nm 이하이다. 또는 상기 요철 형상의 제곱평균평방근 거칠기는 1 nm 이상 10 nm 이하이다. 또는 상기 요철 형상의 높이에 있어서 최대 차이가 5 nm 이상 250 nm 이하이다.

Description

반도체 장치 및 전자 기기{Semiconductor device and electronic appliance}
본 발명은 반도체 장치 및 전자 기기에 관한 것이다.
본 명세서에서의 반도체 장치는 반도체 특성들을 이용하여 기능하는 모든 장치들을 의미하며, 전기 광학 장치, 반도체 회로 및 전자 기기는 모두 상기 반도체 장치의 범주에 포함된다.
최근에 벌크 실리콘 웨이퍼 대신 SOI(silicon on insulator) 기판을 사용하는 집적 회로가 발전하고 있다. 절연층 위에 형성된 박막 단결정 실리콘막의 특성들을 이용하여 집적 회로에 형성된 트랜지스터들은 각각으로부터 완전하게 전자적으로 분리될 수 있다. 나아가 각 트랜지스터는 완전 공핍 트랜지스터로서 형성될 수 있으므로 고집적, 고속 드라이빙 및 저전력 소비와 같은 높은 부가가치를 갖는 반도체 집적 회로가 실현될 수 있다.
SOI 기판을 제조하는 방법으로서 수소 이온 주입 및 분리를 조합하는 수소-이온-주입 분리법이 알려져 있다. 수소-이온-주입 분리법의 전형적인 절차는 이하 서술하는 바와 같다.
우선, 수소 이온을 실리콘 웨이퍼에 주입하여 표면으로부터 미리 결정된 높이로 이온 주입층을 형성한다. 다음으로, 베이스 기판으로 사용되는 다른 실리콘 웨이퍼를 산화함으로써 산화 실리콘막을 형성한다. 그 다음으로 수소 이온이 주입된 실리콘 웨이퍼를 다른 실리콘 웨이퍼의 산화 실리콘막에 결합시키고 상기 두 개의 실리콘 웨이퍼들을 서로 접합시킨다. 그리고나서 가열 처리를 행하여 웨이퍼를 분리면과 이온 주입층으로 분리시킨다. 가열 처리는 상기 접합에서 결합력을 개선시키기 위하여 행해진다는 것을 주의해야 한다.
단결정 실리콘층을 수소-이온-주입 분리법을 이용하여 유리 기판 위에 형성하는 방법은 공지 기술이다(예로는 특허문헌 1: 일본공개특허공보 특개평11-097379호 참조). 특허문헌 1에서, 이온 주입 또는 분리판에서 높이가 수 나노미터 내지 수십 나노미터인 단차를 제거하기 위하여 분리판을 기계적으로 연마한다.
유리 기판은 실리콘 웨이퍼보다 면적이 더 크고 단가가 낮으며 액정 표시 장치와 같은 표시 장치를 제조하는 데 주로 이용된다. 베이스 기판으로 유리 기판을 이용하면 저렴한 대면적의 SOI 기판을 제조할 수 있다.
그러나 유리 기판의 변형점이 700 ℃ 이하이므로 열 저항이 낮다. 그러므로 유리 기판의 내열 온도 이상으로 가열할 수 없으며 프로세스 온도가 700 ℃ 이하로 한정된다. 즉, 분리판에서 결정 훼손이나 표면 요철을 제거하는 프로세스 온도에 한계가 있다. 나아가 유리 기판에 접합된 단결정 실리콘판을 이용하여 트랜지스터를 제조하는 프로세스 온도에 한계가 있다.
게다가 유리 기판의 크기가 커서 사용가능한 장치 또는 프로세스 방법에 제한이 있다. 예를 들면, 특허문헌 1에 기재된 분리판의 기계적 연마는 큰 면적의 기판에 적용되어야 하는데 프로세싱 정확성, 장치의 비용 등의 관점에서 비현실적이다. 그러나 반도체 소자의 특성을 끌어내기 위해서는, 분리판의 표면 요철을 일정 정도로 억제해야하는 것이 필요하다.
전술한 바와 같이, 유리 기판과 같이 면적이 넓고 내열성(耐熱性)이 낮은 기판이 베이스 기판으로 사용되는 경우에는 반도체층의 표면 요철을 억제하고 원하는 특성을 획득하기가 어렵다.
상술한 문제점들을 해결하고자, 본 발명은 열 저항이 낮은 기판을 베이스 기판으로 사용하는 SOI 기판을 이용하는 고성능 반도체 장치를 제공하는 것을 목적으로 한다. 나아가, 본 발명은 기계적 연마(예를 들어, CMP)를 행하지 않는 고성능 반도체 장치를 제공하는 것을 목적으로 한다. 더 나아가, 본 발명은 상기의 반도체 장치를 이용하는 전자 기기를 제공하는 것을 목적으로 한다.
본 발명의 한 측면에 따른 반도체 장치는 절연 기판 위의 절연층, 상기 절연층 위의 접합층 및 상기 접합층 위에 단결정 반도체층을 포함하고, 상기 단결정 반도체층의 상부 표면에 있는 요철 형상의 산술 평균 거칠기는 1 nm 이상 7 nm 이하인 것을 특징으로 한다.
본 발명의 또 다른 측면에 따른 반도체 장치는 절연 기판 위의 절연층, 상기 절연층 위의 접합층 및 상기 접합층 위의 단결정 반도체층을 포함하고, 상기 단결정 반도체층의 상부 표면에 있는 요철 형상의 제곱평균평방근 거칠기는 1 nm 이상10 nm 이하인 것을 특징으로 한다.
본 발명의 또 다른 측면에 따른 반도체 장치는 절연 기판 위의 절연층, 상기 절연층 위의 접합층 및 상기 접합층 위의 단결정 반도체층을 포함하며, 상기 단결정 반도체층의 상부 표면에 있는 요철 형상의 높이에 있어서 최대 차이가 5nm 이상 250nm 이하인 것을 특징으로 한다.
본 발명의 또 다른 측면에 따른 반도체 장치는 내열 온도가 700 ℃ 이하인 기판, 상기 기판 위의 절연층, 상기 절연층 위의 접합층 및 상기 접합층 위의 단결정 반도체층을 포함하고, 상기 단결정 반도체층의 상부 표면에 있는 요철 형상의 산술 평균 거칠기는 1 nm 이상 7 nm 이하인 것을 특징으로 한다.
본 발명의 또 다른 측면에 따른 반도체 장치는 내열 온도가 700 ℃ 이하인 기판, 상기 기판 위의 절연층, 상기 절연층 위의 접합층, 상기 접합층 위의 단결정 반도체층을 포함하고, 상기 단결정 반도체의 상부 표면에 있는 요철 형상의 제곱평균평방근 거칠기는 1 nm 이상 10 nm 이하인 것을 특징으로 한다.
본 발명의 또 다른 측면에 따른 반도체 장치는 내열 온도가 700 ℃ 이하인 기판, 상기 기판 위의 절연층, 상기 절연층 위의 접합층 및 상기 접합층 위의 단결정 반도체층을 포함하고, 상기 단결정 반도체층의 상부 표면에 있는 요철 형상의 높이에 있어서 최대 차이가 5 nm 이상 250 nm 이하인 것을 특징으로 한다.
전술한 구성에서, 상기 기판은 알루미노실리게이트 유리(alluminosilicate glass), 알루미노보로실리게이트 유리(alluminoborosilicate glass), 또는 바륨보로실리게이트 유리(bariumborosilicate glass) 중 하나를 포함하는 유리 기판이다. 기판의 크기는 CMP 공정의 적용이 어려울 정도, 예를 들면 각 면이 300 ㎜를 초과할 정도로 크지 않는 한 특별히 제한하지 않는다.
나아가, 전술한 구성에서, 상기 접합층은 유기실란 가스(organosilane gas)를 이용한 화학 기상 성장법에 의해 형성된 산화 실리콘막(silicon oxide film)을 포함할 수 있다. 나아가 상기 절연층은 산화질화 실리콘막(silicon oxynitride film) 또는 질화산화 실리콘막(silicon nitride oxide film)을 포함할 수 있다.
나아가, 전술한 구성에서, 상기 단결정 반도체층은 주표면(집적 회로가 형성되는 표면)으로 (100)면을 가질 수 있다. 또는 상기 단결정 반도체층은 주표면으로 (110)면을 가질 수 있다.
상기 단결정 반도체층의 상부 표면은 레이저 광을 조사하여 평탄한 요철 형상을 가지고 있다는 점을 주의해야 한다. 즉, 상부 표면의 볼록형상은 날카롭게 뾰족한 것이 아니라 일정한 반경의 굴곡으로 이루어져 평탄하다.
상기 단결정 반도체층의 두께를 조절하거나 표면 요철을 감소시키기 위하여 박막 또는 평탄화 처리를 실시한다는 점을 주의해야 한다. 전술한 처리에는 건식 에칭(dry etching), 습식 에칭(wet etching) 또는 건식 에칭과 습식 에칭을 조합한 에칭 중 하나를 사용할 수 있다. 에치-백 처리(etch-back treatment)를 실시할 수도 있다. 상기 처리는 레이저 광 조사 전이나 후에 적용할 수 있다.
나아가, 전술한 구성에서는, 전술한 요철 형상에서 각각의 오목부 또는 볼록부의 평균 폭이 바람직하게는 60 nm 이상 120 nm 이하이다. 상기 오목부 또는 볼록부각각의 폭이 평균 높이로 측정된다는 점도 주목할 만하다.
전술한 반도체 장치를 이용하여 다양한 전자 기기들을 제공할 수 있다.
본 발명의 반도체 장치에는 내열 온도가 낮은 기판이 사용되고 단결정 반도체층의 표면 요철 형상은 기계적 연마 없이도 일정한 정도 이하로 억제된다. 따라서 내열성이 낮은 기판을 베이스 기판으로 사용한 SOI 기판을 이용하여 고성능 반도체 장치를 제공할 수 있다. 나아가 상기 반도체 장치를 이용하여 다양한 전자 기기들을 제공할 수 있다.
도 1a 내지 도 1h는 SOI 기판을 제조하는 방법을 나타내는 단면도.
도 2a 내지 도 2c는 SOI 기판을 제조하는 방법을 나타내는 단면도이며 도 1h에 후속하는 공정을 설명한 단면도.
도 3a 내지 도 3g는 SOI 기판을 제조하는 방법을 나타내는 단면도.
도 4a 내지 도 4c는 SOI 기판을 제조하는 방법을 나타내는 단면도이며 도 3g에 후속하는 공정을 설명한 단면도.
도 5a 내지 도 5h는 SOI 기판을 제조하는 방법을 나타내는 단면도.
도 6a 내지 도 6c는 SOI 기판을 제조하는 방법을 나타내는 단면도이며 도 5h에 후속하는 공정을 설명한 단면도.
도 7a 내지 도 7d는 SOI 기판을 이용한 반도체 장치를 제조하는 방법을 나타내는 단면도.
도 8a 및 도 8b는 SOI 기판을 이용한 반도체 장치를 제조하는 방법을 나타내는 단면도이며 도 7d에 후속하는 공정을 설명한 단면도.
도 9는 SOI 기판을 이용하여 형성된 마이크로프로세서의 구성의 블록도.
도 10은 SOI 기판을 이용하여 형성된 RFCPU 구성의 블록도.
도 11은 베이스 기판으로 마더 유리(mother glass)를 이용한 SOI 기판의 정면도.
도 12a는 액정 표시 장치의 화소의 평면도이고, 도 12b는 도 12a에서 선 J-K를 따라 절단한 단면의 단면도.
도 13a는 전계발광(electroluminescence) 표시 장치의 화소의 평면도이고, 도 13b는 도 13a에서 선 J-K를 따라 절단한 단면의 단면도.
도 14a는 휴대 전화의 외관도이고, 도 14b는 디지털 플레이어의 외관도이고, 도 14c는 전자 서적의 외관도.
도 15는 SOI 기판을 이용하여 제조된 TFT의 단면 사진.
도 16은 TFT의 특성을 나타내는 그래프.
도 17은 정류 전압을 비교하여 나타내는 그래프.
도 18은 RTLS-RFID 태그의 사진.
도 19는 RTLS-RFID 태그의 블록도.
도 20은 RTLS-RFID 태그의 응답 신호 파형을 나타내는 도면.
도 21은 RTLS-RFID 태그의 통신 거리 대 출력 디지털 코드의 관계를 나타낸 그래프.
도 22는 SOI 기판의 결정 방위의 분석 결과를 나타내는 도면.
도 23은 SOI 기판과 벌크 실리콘의 라만 스펙트럼.
도 24는 SOI 기판을 이용하여 제조된 TFT의 단면사진.
도 25a 및 도 25b는 TFT의 특성을 나타내는 그래프.
도 26은 TFT를 각각 포함하는 용량 TEG의 게이트 내압 특성을 나타내는 그래프.
도 27은 TFT를 포함하는 9 단계 링 오실레이터의 파형을 나타내는 그래프.
도 28은 CPU의 사진.
도 29a 및 도 29b는 각각 CPU의 쉬무 플롯(shmoo plot).
도 30a 및 도 30b는 SOI 기판의 AFM 사진.
본 발명에 따른 실시 형태 및 실시예는 이하 동반하는 도면을 사용하여 서술된다. 여기서 기재된 형태와 상세한 설명은 발명의 취지와 범위로부터 벗어나지 않고 다양한 양태로 변경할 수 있다는 점을 당업자라면 용이하게 이해할 수 있다. 그러므로 본 발명은 후술할 실시 형태 및 실시예의 기재 내용에 한정한다고 해석될 수 없다. 이하 설명할 본 발명의 구성에서 동일한 요소들은 도면 전체에 걸쳐 동일한 부호로 표시했다.
(실시 형태 1)
도 1a 내지 도 1h 및 도 2a 내지 도 2c는 본 발명의 반도체에 사용되는 SOI 기판을 제조하는 방법의 일예를 보여주는 단면도이다. SOI 기판를 제조하는 방법의 일예는 도 1a 내지 도 1h 및 도 2a 내지 도 2c를 이용하여 이하 기술하기로 한다.
우선, 베이스 기판(101)을 준비한다(도 1a 참조). 상기 베이스 기판(101)에는 액정 표시 장치와 같은 전자 공업용으로 사용되는 광 투과성을 갖는 유리 기판을 사용할 수 있다. 상기 유리 기판으로는 열 팽창 계수가 2.5×10-6/℃ 이상 5.0×10-6/℃ 이하(바람직하게는 3.0×10-6/℃ 이상 4.0×10-6/℃ 이하)이고 비등점이 580 ℃ 이상 680 ℃ 이하(바람직하게는 600℃ 이상 680℃ 이하)인 기판을 사용하는 것이 내열성, 비용 등의 면에서 바람직하다. 나아가, 상기 유리 기판은 무알칼리 유리 기판인 것이 바람직하다. 무알칼리 유리 기판의 소재로는, 예를 들어, 알루미노실리케이트 유리(alluminosilicate glass), 알루미노보로실리케이트 유리(alluminoborosilicate glass) 또는 바륨 보로실리케이트 유리(barium borosilicate glass)와 같은 유리 소재를 사용한다.
상기 유리 기판은 퓨젼법(fusion method) 또는 플로팅법(float method)을 이용하여 제조될 수 있다. 플로팅법에 의해 제조된 유리 기판에 관하여는 표면이 연마될 수 있으며 연마 후 연마재를 제거하는 화학적 용액 처리를 할 수 있다.
상기 베이스 기판(101)으로는 상기 유리 기판뿐 아니라 세라믹 기판, 쿼츠 기판 또는 사파이어 기판과 같은 절연체로 이루어진 절연성 기판; 금속 또는 스테인레스 스틸과 같은 전도체로 이루어진 전도성 기판; 실리콘 또는 갈륨비소(gallium arsenide)로 이루어진 반도체 기판 등을 이용할 수 있다는 점을 주목하기 바란다.
다음으로, 상기 베이스 기판(101)을 세정하고 10 nm 이상 400 nm 이하의 두께를 갖는 절연층(102)을 그 위에 형성한다(도 1b 참조). 상기 절연층(102)은 단층 구조 또는 2층 이상의 다층 구조를 적용할 수 있다.
상기 절연층(102)을 구성하는 막으로는, 산화 실리콘막(silicon oxide film), 질화 실리콘막(silicon nitride film), 산화질화 실리콘막(silicon oxynitride film), 질화산화 실리콘막(silicon nitride oxide film), 산화 게르마늄막(germanium oxide film), 질화 게르마늄막(germanium nitride film), 산화질화 게르마늄막(germanium oxynitride film), 또는 질화산화 게르마늄막(germanium nitirde oxide film)과 같은 실리콘 또는 게르마늄을 조성으로 함유하는 절연막을 사용할 수 있다. 나아가, 산화 알루미늄, 산화 탄탈륨, 산화 하프늄과 같은 금속 산화물을 함유하는 절연막; 질화 알루미늄과 같은 금속 질화물을 함유하는 절연막; 산화질화 알루미늄막과 같은 금속 산화질화물을 함유하는 절연막; 또는 질화산화 알루미늄막과 같은 금속 질화산화물을 함유하는 절연막 등을 사용할 수 있다.
본 명세서에서는, 산화질화물은 질소보다 산소를 더 많이 함유한 물질을 말하며, 질화산화물은 산소보다 질소를 더 많이 함유한 물질을 말한다는 점을 주의해야 한다. 예를 들어, 산화질화 실리콘은 질소보다 산소를 더 함유하고 있으며, 예를 들어, 산소가 50 at.% 이상 70 at.% 이하, 질소가 0.5 at.% 이상 15 at.% 이하, 실리콘이 25 at.% 이상 35 at.% 이하, 그리고 수소가 0.1 at.% 이상 10 at.% 이하의 농도 범위를 포함한다. 나아가, 질화산화 실리콘은 산소보다 질소를 더 함유하며, 예를 들어, 산소가 5 at.% 이상 30 at.% 이하, 질소가 20 at.% 이상 55 at.% 이하, 실리콘이 25 at.% 이상 35 at.% 이하, 그리고 수소가 10 at.% 이상 30 at.% 이하의 농도 범위를 포함한다. 전술한 범위는 러더포드 후방 산란 분광법(Rutherford backscattering spectrometry: RBS) 또는 수소 전방 산란법(hydregen forward scattering: HFS)을 이용하여 측정되는 범위이다. 나아가 구성 원소의 함유 비율의 합계는 100 at.%을 초과하지 않는다.
상기 베이스 기판(101)으로 반도체 장치의 신뢰성을 감소시키는 알카리 금속 또는 알카리 토 금속(alkaline earth metal)과 같은 불순물을 함유하는 기판을 사용하는 경우에는, 불순물이 상기 베이스 기판(101)으로부터 반도체층으로 확산되는 것을 방지할 수 있는 최소 1층 이상의 막을 설치하는 것이 바람직하다. 이러한 막의 예로는, 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막과 같은 것이 있다. 이러한 막을 포함하는 경우에는 상기 절연층(102)이 배리어층으로 기능할 수 있다.
예를 들어, 상기 절연층(102)을 단층 구조를 갖는 배리어층(barrier layer)으로 형성하는 경우에는, 두께가 10nm 이상 200nm 이하인 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 또는 질화산화 알루미늄막을 형성할 수 있다.
상기 절연층(102)이 배리어층으로 기능하고 2층 구조를 갖는 경우에는 다음의 구조를 적용할 수 있다: 질화 실리콘막과 산화 실리콘막의 적층막; 질화 실리콘막과 산화질화 실리콘막의 적층막; 질화산화 실리콘막과 산화 실리콘막의 적층막; 질화산화 실리콘막과 산화질화 실리콘막의 적층막 등. 전술한 2층 구조 각각에서 앞에 기재된 막을 상기 베이스 기판(101)의 상면에 형성되는 막으로 하는 것이 바람직하다. 나아가 높은 블로킹 효과를 갖는 하층의 내부 응력이 반도체층에 영향을 미치지 않도록 하기 위하여 응력을 완화시킬 수 있는 소재로 형성된 막을 상층으로 선택하는 것이 바람직하다. 나아가, 상기 상층의 두께는 10 nm 이상 200 nm 이하일 수 있으며, 상기 하층의 두께는 10 nm 이상 200 nm 이하일 수 있다.
본 실시 형태에서, 상기 하층이 프로세스 가스로 SiH4와 NH3를 이용하는 플라즈마 CVD법으로 형성된 질화산화 실리콘막(103)이며 상기 상층이 프로세스 가스로 SiH4와 N2O를 이용하는 플라즈마 CVD법으로 형성된 산화질화 실리콘막(104)인 2층 구조를 상기 절연층(102)에 채용한다.
도 1a 및 도 1b에 도시된 공정을 따라 반도체 기판이 가공된다. 우선, 반도체 기판(111)을 준비한다(도 1c 참조). SOI 기판을 제조하기 위하여 상기 반도체 기판(111)을 박막화한 반도체층을 베이스 기판(101)에 붙인다. 단결정 반도체 기판을 반도체 기판(111)으로 사용하는 것이 바람직하지만, 다결정 반도체 기판을 사용하여도 무방하다. 또한, 예를 들어, 실리콘, 게르마늄, 실리콘-게르마늄, 또는 실리콘 카바이드 등과 같은 주기율표의 4족에 속한 원소로 이루어진 기판을 사용할 수 있다. 갈륨비소 또는 인듐인(indium phosphide)과 같은 화합물 반도체로 이루어진 반도체 기판을 사용할 수 있다.
다음으로, 상기 반도체 기판(111)을 세정한다. 그리고나서, 상기 반도체 기판(111)의 표면에 보호막(112)을 형성한다(도 1d 참조). 상기 보호막(112)에는 이온 조사시에 상기 반도체 기판(111)이 불순물에 의해 오염되는 것을 방지하는 효과, 조사된 이온의 거동에 의해 반도체 기판(111)이 훼손되는 것을 방지하는 효과 등이 있다. CVD법에 의해 산화 실리콘, 질화 실리콘, 질화산화 실리콘, 산화질화 실리콘 등을 증착하여 보호막(112)을 형성할 수 있다. 나아가 상기 반도체 기판(111)을 산화하거나 질화하여 보호막(112)을 형성할 수도 있다.
다음으로, 상기 보호막(112)을 통하여 전계에 의해 가속화되는 이온으로 이루어진 이온 빔(121)을 상기 반도체 기판(111)에 조사하여, 상기 반도체 기판(111)의 표면으로부터 소정의 깊이에 있는 영역에 취화층(113)을 형성한다(도 1e 참조). 상기 취화층(113)이 형성된 영역의 깊이는 상기 이온 빔(121)의 가속 에너지와 입사각에 의하여 조절될 수 있다. 이온의 평균 침입(侵入) 깊이나 동일한 정도의 깊이의 영역에 취화층(113)이 형성될 수 있다.
상기 취화층(113)이 형성된 깊이에 따라 상기 반도체 기판(111)으로부터 분리된 상기 반도체층의 두께가 결정된다. 상기 취화층(113)이 형성된 깊이는 50 nm 이상 500 nm 이하이고 상기 반도체 기판(111)으로부터 분리된 상기 반도체층의 바람직한 두께는 50 nm 이상 200 nm 이하이다.
상기 반도체 기판(111)을 이온으로 조사하기 위하여는 이온 주입 장치나 이온 도핑 장치가 사용될 수 있다. 이온 주입 장치에서는, 소스 가스를 여기(勵起)시켜서 이온 종(種)을 생성하고, 생성된 이온 종을 질량 분리하여 소정의 질량을 각각 갖는 이온을 피처리물에 주입한다. 이온 도핑 장치에서는, 프로세스 가스를 여기(勵起)시켜서 이온 종을 생성하고, 생성된 이온 종을 질량 분리하지 않고 피처리물에 주입한다. 질량 분리 장치를 구비한 이온 도핑 장치에서는 이온 주입 장치에서와 마찬가지로 질량 분리를 동반한 이온 조사를 행할 수 있다.
예를 들어, 이온 도핑 장치를 사용하는 이온 조사 단계 공정은 다음의 조건에서 행해질 수 있다:
ㆍ 가속 전압은 10 kV 이상 100 kV 이하(바람직하게는 20 kV 이상 80 kV 이하)
ㆍ 도스량(dose)은 1×1016 ions/㎠ 이상 4×1016 ions/㎠ 이하
ㆍ 빔 전류 농도는 2 ㎂/㎠ 이상(바람직하게는 5 ㎂/㎠ 이상, 그리고 더욱 바람직하게는 10 ㎂/㎠ 이상)
이온 조사 공정에서 소스 가스로는 수소를 이용할 수 있다. 수소 가스(H2 가스)를 이용함으로써, H+, H2 +, H3 + 이온을 이온 종으로 생성할 수 있다. 수소 가스를 소스 가스로 사용하는 경우에는 대량의 H3 + 이온으로 조사를 행하는 것이 바람직하다. 대량의 H3 + 이온으로 조사함으로써, H+ 이온 및/또는 H2 + 이온을 조사하는 경우에 비하여 이온 조사 효율이 향상된다. 즉, 조사 시간이 단축될 수 있다. 나아가, 취화층(113)으로부터의 박리가 더욱 용이해질 수 있다. 나아가, H3 + 이온을 이용함으로써 이온의 평균 침입 깊이가 얕아질 있으므로, 취화층(113)이 반도체 기판(111)의 표면으로부터 좀 더 얕은 깊이에 있는 영역에 형성될 수 있다.
이온 주입 장치를 사용하는 경우에는, 질량 분리를 통하여 H3 + 이온을 주입하는 것이 바람직하다. 물론, H2 + 이온을 주입할 수도 있다.
상기 이온 도핑 장치를 사용하는 경우에는, H3 + 이온을 이온 빔(121)의 H+, H2 + 및 H3 + 이온의 총량의 적어도 70 % 이상을 함유하는 것이 바람직하다. H3 + 이온의 비율이 80 % 이상일 것이 더욱 바람직하다. 이러한 방법에서 H3 + 이온의 비율을 높임으로써 상기 취화층(113)은 1×1020 atoms/㎤ 이상의 농도인 수소를 함유할 수 있다. 상기 취화층(113)이 적어도 5×1020 atoms/㎤ 이상의 수소를 함유하는 경우에 반도체층의 박리가 용이할 수 있다는 점을 주의하여야 한다.
상기 이온 조사 공정에서 상기 소스 가스로, 수소 가스 대신, 헬륨 가스 또는 아르곤 가스 같은 희소 가스, 불소 가스 또는 염소 가스로 대표되는 할로겐 가스, 및 불소 화합물 가스(예를 들어 BF3)와 같은 할로겐 화합물 가스로부터 선택된 다양한 가스를 사용할 수 있다. 헬륨을 상기 소스 가스로 사용하는 경우에는, 질량 분리를 행하지 않고 He+ 이온의 비율이 높은 상기 이온 빔(121)을 형성할 수 있다. 상기 이온 빔(121)으로 이러한 이온 빔을 이용함으로써, 상기 취화층(113)을 효율적으로 형성할 수 있다.
나아가, 이온 조사 공정을 복수회 행하여 상기 취화층(113)을 형성할 수도 있다. 이 경우에는, 다른 소스 가스 또는 동일한 소스 가스를 상기 이온 조사 공정에 사용할 수 있다. 예를 들어, 상기 소스 가스로 희소 가스를 사용하여 행할 수도 있고, 그리고나서 소스 가스로 수소 가스를 사용하여 이온 조사를 행할 수도 있다. 예를 들어, 할로겐 가스 또는 할로겐 화합물 가스를 사용하여 이온 조사를 행할 수 있고, 수소 가스를 사용하여 이온 조사를 행할 수도 있다.
상기 취화층(113)을 형성한 후에는, 에칭하여 상기 보호막(112)을 제거한다. 그리고나서, 상기 반도체 기판(111)의 상면에 접합층(114)을 형성한다(도 1f 참조). 상기 접합층(114)을 제거하지 않고 상기 보호막(112) 상에 상기 접합층(114)을 형성할 수도 있다.
상기 접합층(114)은 매끄러운 친수성 표면을 갖는 층이다. 상기 접합층(114)으로는 화학 반응에 의해 형성된 절연막, 특히 산화 실리콘막을 사용하는 것이 바람직하다. 상기 접합층(114)의 두께는 10 nm 이상 200 nm 이하일 수 있다. 바람직한 두께는 10 nm 이상 100 nm 이하이고 더욱 바람직한 두께는 20 nm 이상 50 nm 이하이다. 상기 반도체 기판(111)의 가열 온도는 상기 접합층(114)을 형성하는 공정에서 상기 취화층(113)에 도입된 원자 또는 분자가 이탈하지 않도록 하는 온도일 필요가 있다는 점을 주의하여야 한다. 구체적으로는, 상기 가열 온도는 350 ℃ 이하인 것이 바람직하다.
상기 접합층(114)의 산화 실리콘막을 플라즈마 CVD법에 의해 형성한 경우에는 유기실란 가스를 실리콘 소스 가스로 사용하는 것이 바람직하다. 산소(O2) 가스를 수소 소스 가스로 사용할 수 있다. 상기 유기실란 가스로는 다음 중 하나를 사용할 수 있다: 규산에틸(TESO)(화학식: Si(OC2H5)4); 테트라메틸실란(TMS)(화학식: Si(CH3)4); 테트라메틸사이클로테트라실록산(TMCTS); 옥타메틸사이클로테트라실록산(OMCTS); 헥사메틸디실라잔(HMDS); 트리에톡시실란(화학식: SiH(OC2H5)3); 트리디메틸아미노실란(화학식: SiH(N(CH3)2)3) 등. 나아가, 상기 실리콘 소스 가스로는, 상기 유기실란 가스 대신에, 실란(SiH4), 디실란(Si2H6) 등을 사용할 수 있다.
플라즈마 CVD법 대신에 열 CVD법을 이용하여 상기 산화 실리콘막을 형성할 수도 있다. 이러한 경우에는, 상기 실리콘 소스 가스로 실란(SiH4), 디실란(Si2H6) 등을 사용할 수 있으며, 상기 산소 소스 가스로는 산소(O2) 가스, 일산화이질소(N2O) 가스 등을 사용할 수 있다. 가열 온도는 200 ℃ 이상 500 ℃ 이하가 바람직하다. 상기 접합층(114)은 절연성 재료를 사용하여 형성하는 경우가 많으며, 이러한 의미로 절연층의 범주에 상기 접합층(114)을 포함시킬 수 있다.
다음으로, 상기 베이스 기판(101) 및 상기 반도체 기판(111)을 서로 접합시킨다(도 1g 참조). 이러한 접합 공정을 이하와 같이 행한다: 우선, 상기 절연층(102)이 형성된 상기 베이스 기판(102)과 상기 접합층(114)이 형성된 상기 반도체 기판(111)을 초음파 세정 등의 방법으로 세정한다; 그리고 다음으로 상기 절연층(102)과 상기 접합층(114)을 서로 밀착하여 상기 절연층(102)과 상기 접합층(114)을 서로 접합시킨다. 결합 메카니즘으로는 반 데르 발스력이 연관된 메카니즘, 수소 결합력과 연관된 메카니즘 등을 고려할 수 있다.
전술한 바와 같이 상기 접합층(114)으로는 유기실란을 이용한 플라즈마 CVD법에 의해 형성된 산화 실리콘막, 열 CVD법에 의해 형성된 산화 실리콘막 등을 사용할 수 있으며, 상기 절연층(102)과 상기 접합층(114)은 실온에서 접합할 수 있다. 그러므로, 유리 기판과 같은 내열성이 낮은 기판을 상기 베이스 기판(101)으로 사용할 수 있다.
상기 절연층(102)의 형성은 생략될 수 있는 점을 주목하여야 한다; 그러나, 이러한 경우는 본 실시 형태에서 기재되어 있지 않다. 이러한 경우에는, 상기 접합층(114)을 상기 베이스 기판(101)에 접합하게 된다. 상기 베이스 기판(101)이 유리 기판인 경우에는, 유리실란을 사용하는 CVD법에 의해 형성된 산화 실리콘막, 열 CVD법에 의해 형성된 산화 실리콘막, 소스 재료로 실록산을 사용하여 형성된 산화 실리콘막 등의 상기 접합층(114)을 형성함으로써 상기 유리 기판과 상기 접합층(114)을 실온에서 접합할 수 있다.
상기 결합력을 더욱 증가시키키 위하여, 상기 절연층(102)의 표면에 N2, O2, Ar 및 NH3로부터 선택된 가스 또는 혼합 가스를 사용한 플라즈마 처리, 산소 플라즈마 처리 또는 오존 처리 등을 행하여 표면을 친수성으로 만드는 방법이 있다. 이러한 처리에 의해, 상기 절연층(102)의 표면에 수산기(hydroxyl)을 부가하여, 상기 절연층(102)과 상기 접합층(114) 사이의 결합 계면에 수소 결합을 형성할 수 있다. 상기 절연층(102)을 형성하지 않는 경우에는, 상기 베이스 기판(101)의 표면을 친수성으로 만드는 처리를 행할 수 있다.
상기 베이스 기판(101)과 상기 반도체 기판(111)을 서로 밀착시킨 후, 가열 처리 또는 가압 처리를 행하는 것이 바람직하다. 이는 가열 처리 또는 가압 처리를 행함으로써 상기 절연층(102)과 상기 접합층(114) 간의 결합력을 개선시킬 수 있기 때문이다. 상기 가열 처리의 온도는 상기 베이스 기판(101)의 내열 온도 이하가 바람직하며, 상기 가열 온도는 400 ℃ 이상 700 ℃ 이하일 수 있다. 예를 들어, 유리 기판을 상기 베이스 기판(101)으로 사용하는 경우, 상기 비등점을 내열 온도로 고려해도 좋다. 상기 가압 처리는 상기 결합 계면에 수직 방향으로 힘을 가하기 위하여 행하는 것이며, 상기 베이스 기판(101)과 상기 반도체 기판(111)의 강도를 고려하여 가해지는 압력을 결정한다.
다음으로, 상기 반도체 기판(111)을 반도체 기판(111')과 반도체층(115)으로 분리한다(도 1h 참조). 상기 베이스 기판(101)과 상기 반도체 기판(111)을 서로 접합시킨 후 상기 반도체 기판(111)을 가열하여 상기 반도체 기판(111)의 분리를 행한다. 상기 반도체 기판(111)의 상기 가열 온도는 상기 베이스 기판의 내열 온도에 의존하는데, 예를 들어, 400 ℃ 이상 700 ℃ 이하이다.
전술한 바와 같이 400 ℃ 이상 700 ℃ 이하의 온도에서 가열 처리를 행함으로써, 상기 취화층(113)에 형성된 미소한 공공(空孔)의 체적 변화가 일어나 상기 취화층(113)에 틈을 생성하게 된다. 그 결과, 상기 반도체 기판(111)은 상기 취화층(113)과 분리된다. 상기 접합층(114)을 상기 베이스 기판(101)에 결합시키기 때문에, 상기 반도체 기판(111)으로부터 분리된 상기 반도체층(115)은 상기 베이스 기판(101)에 잔존한다. 나아가, 이러한 가열 처리에 의해 상기 베이스 기판(101)과 상기 접합층(114) 사이의 결합 계면을 가열하기 때문에, 상기 결합 계면에 공유 결합을 형성하여 상기 결합 계면에서의 결합력이 개선된다.
전술한 공정을 통하여, 상기 반도체층(115)을 상기 베이스 기판(101)에 설치시킨 SOI 기판(131)이 제조된다. 상기 SOI 기판(131)은 상기 베이스 기판(101) 위에 상기 절연층(102), 상기 접합층(114) 및 상기 반도체층(115)이 순서대로 적층되고, 상기 절연층(102) 및 상기 접합층(114) 간의 상기 계면에 접합이 형성된 다층 구조를 갖는 기판이다. 상기 절연층(102)을 형성하지 않는 경우에는 상기 베이스 기판(101)과 상기 접합층(114) 사이의 계면에 접합이 형성된다는 점을 주의해야 한다.
나아가, 상기 반도체 기판(111)을 분리하여 상기 SOI 기판(131)을 형성한 후 400 ℃ 이상 700 ℃ 이하의 온도로 가열 처리도 행할 수 있다. 이러한 가열 처리에 의하여, 상기 SOI 기판(131)의 상기 접합층(114)과 상기 절연층(102)의 결합력을 더욱 개선시킬 수 있다. 당연히 상기 베이스 기판(101)의 내열 온도를 초과하지 않도록 상기 가열 온도의 상한을 설정한다.
상기 반도체층(115)의 표면에는 상기 분리 공정 또는 상기 이온 조사 공정에 의한 결함이 존재하고, 상기 표면의 평탄성이 훼손된다. 요철이 있는 상기 반도체층(115)의 표면상에 높은 내압을 갖는 박막 게이트 절연층을 형성하는 것은 어렵다. 그러므로 평탄화 작업이 상기 반도체층(115)에 행해진다. 나아가, 상기 반도체층(115)의 결함은, 예를 들어, 상기 반도체층(115)과 게이트 절연층 간 계면의 국소화된 상태 밀도(localized state density)의 증가와 같은, 트랜지스터의 성능과 신뢰성에 악영향을 미치므로, 상기 반도체층(115)의 상기 결함을 감소시키기 위한 처리를 행한다.
상기 반도체층(115)의 평탄화 및 결함의 감소는 레이저 빔(122)으로 상기 반도체층(115)을 조사함으로써 실현된다(도 2a 참조). 상기 레이저 빔(122)을 상기 반도체층(115)의 상기 상면측으로부터 조사함으로써 상기 반도체층(115)의 상면을 용융(熔融)한다. 상기 반도체층(115)을 상기 용융 후 냉각하고 고체화하고 이로 인하여 상편의 평탄성이 개선된 반도체층(115A)을 얻을 수 있다(도 2b 참조). 상기 평탄화 처리에서 상기 레이저 빔(122)을 사용하기 때문에, 상기 베이스 기판(101)을 가열할 필요가 없어서 상기 베이스 기판(101)의 온도 상승을 억제할 수 있다. 그러므로, 유리 기판과 같은 저내열성 기판을 상기 베이스 기판(101)으로 사용할 수 있다.
상기 반도체층(115)을 상기 레이저 빔(122)의 조사로 부분적으로 용융하는 것이 바람직하다는 것을 주목해야 한다. 이는 상기 반도체층(115)을 완전하게 용융하는 경우에는, 액체상에서 상기 반도체층(115)의 무질서한 핵발생(disorderd nucleation)때문에 상기 반도체층(115)이 재결정화되어 상기 반도체층(115A)의 결정성이 낮아진다. 부분 용융에 의하여, 용융되지 않은 상기 반도체층(115)의 고체 부분으로터 결정 성장이 진행된다. 따라서, 상기 반도체층(115)의 결함을 감소시키고 결정성을 회복한다. 완전 용융은 상기 반도체층(115)이 상기 반도체층(115)와 상기 접합층(114) 사이의 계면으로 용융되어 액체 상태로 되는 것을 말한다. 한편, 부분 용융은 상기 상층이 용융되어 액체 상태로 되는 반면 하층은 용융없이 고체 상태를 유지하는 것을 말한다.
상기 레이저 광 조사에는, 연속 발진 레이저(CW 레이저) 또는 펄스 발진 레이저(10 내지 100 Hz의 정도의 반복 레이트에 있는 것이 바람직하다)를 사용할 수 있다. 구체적으로는, 연속 발진 레이저로서 다음을 사용할 수 있다: Ar 레이저, Kr 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 헬륨-카드뮴 레이저 등. 펄스 발진 레이저로는 다음을 사용할 수 있다: Ar 레이저, Kr 레이저, 엑시머(ArF, KrF, XeCl 등) 레이저, CO2 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, GdVO4 레이저, Y2O3 레이저, 루비 레이저, 알렉산드라이트 레이저, Ti:사파이어 레이저, 구리 증기 레이저, 금 증기 레이저 등. 이러한 펄스 발진 레이저는 상기 반복 레이트가 증가하는 경우에는 연속 발진 레이저와 같은 방법으로 처리될 수 있다. 펄스 발진 레이저 빔은 부분 용융을 위해 사용하는 것이 바람직하나, 본 발명은 이에 한정하지 않는다.
상기 레이저 빔(122)은 상기 반도체층(115)에 의해 흡수될 수 있는 파장으로 설정할 필요가 있다. 상기 파장은 상기 레이저 광의 표피 깊이를 고려하여 결정하는 것이 좋다. 예를 들어, 250 nm 내지 700 nm 정도로 상기 파장을 설정할 수 있다. 나아가, 상기 레이저 빔(122)의 조사 에너지 밀도는 상기 레이저 빔(122)의 상기 파장, 상기 레이저 광의 표피 깊이, 상기 반도체층(115)의 두께 등을 고려하여 결정할 수 있다. 예를 들어, 상기 레이저 빔(122)의 조사 에너지 밀도는 300 내지 800 mJ/㎠ 정도로 설정하는 것이 좋다.
상기 반도체층(115)의 두께가 상기 이온 조사 공정에서 도입되는 이온의 깊이를 제어함으로써 50 nm 이상으로 증가되는 경우에, 상기 레이저 빔(122)의 상기 조사 에너지 밀도의 제어가 용이해진다. 따라서, 상기 레이저 빔(122)으로 조사함으로써 상기 반도체층(115)의 표면 평탄화와 결정성의 개선이 효율적으로 이루어질 수 있다. 상기 레이저 빔(122)의 상기 조사 에너지 밀도는 상기 반도체층(115)의 두께가 증가됨에 따라 높아질 필요가 있기 때문에, 상기 반도체층(115)의 두께는 200 nm 이하가 바람직하다.
상기 레이저 빔(122)의 조사는 대기 분위기로서 산소를 함유하는 분위기나 질소 분위기와 같은 불활성 분위기에서 행해질 수 있다. 불활성 분위기에서 상기 레이저 빔(122)으로 조사를 행하기 위하여, 밀폐된 챔버 내에서 상기 레이저 빔(122)을 조사하되, 상기 챔버 내의 분위기는 제어되는 것이 좋다. 상기 챔버를 사용하지 않는 경우에는, 상기 레이저 빔(122)이 조시되는 표면에 질소 가스와 같은 불활성 가스를 불어넣어 질소 분위기를 형성할 수 있다.
질소와 같은 불활성 분위기는 대기 분위기보다 상기 반도체층(115)의 평탄성을 개선하는 효과를 더 높일 수 있다. 게다가, 상기 불활성 분위기는 상기 대기 분위기보다 크랙(crack)이나 릿지(ridge)의 생성을 억제하는 데 더 높은 효과를 갖는다. 상술한 불활성 분위기에서는, 산소의 농도가 0.1 % 이하이고, 바람직하게는 0.01 % 이하이고, 더욱 바람직하게는 0.001 % 이하라는 것을 주의하여야 한다.
상기 레이저 빔(122)을 조사하여 도 2b에 도시된 상기 반도체층(115A)을 포함하는 SOI 기판(131A)을 형성한 후, 상기 반도체층(115A)의 두께를 감소시키기 위하여 박막 공정을 행한다(도 2c 참조).
상기 반도체층(115A)을 박막화하기 위하여, 건식 에칭, 습식 에칭 또는 상기 양 에칭의 조합 중 하나를 행할 수 있다. 예를 들어, 상기 반도체 기판(111)이 실리콘 기판인 경우에, 프로세스 가스로 SF6 및 O2를 사용하여 건식 에칭을 하여 반도체층(115A)을 박막화할 수 있다. 나아가, Cl2를 프로세스 가스로 사용하여도 좋다.
상기 에칭 처리에 의하여, 박막 반도체층(115B)을 포함하는 SOI 기판(131B)을 제조할 수 있다(도 2c 참조). 상기 레이저 빔(122)을 조사하여 상기 반도체층(115A)의 표면을 미리 평탄화하기 때문에, 이러한 박막 공정은 에치-백 처리에 의하지 않고, 에칭 처리에 의해 행할 수 있다. 당연히 에치-백 처리를 적용할 수도 있다. 이러한 박막 공정에서, 상기 반도체층(115B)의 두께는 바람직하게는 100 nm 이하 5 nm 이상으로, 더욱 바람직하게는 50 nm 이하 5 nm 이상으로 감소시킨다.
본 실시 형태에서는 레이저 광 조사에 의하여 표면을 평탄화한 후 상기 에칭 처리 또는 에치-백 처리를 행하고 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 에칭 처리 또는 에치-백 처리를 레이저 광 조사 전에 행할 수도 있다. 이러한 경우에는, 상기 반도체층의 표면에의 요철이나 결함을 상기 에칭 처리 또는 에치-백 처리에 의하여 감소시킬 수 있다. 또는 에칭 또는 에치-백 처리를 상기 레이저 광 조사 전 및 후에 행할 수도 있다. 나아가, 상기 레이저 광 조사와 에칭 처리 또는 에치-백 처리를 상호 교대로 반복할 수도 있다. 레이저 광 조사 또는 에칭 처리(또는 에치-백 처리) 중 하나를 이용한 경우와 비교하여, 전술한 바와 같은 레이저 광 조사 및 에칭 처리(또는 에치-백 처리)의 조합을 이용함으로써 상기 반도체층의 표면의 요철, 결함 등을 현저하게 감소시킬 수 있다.
상술한 공정을 통하여, SOI 기판을 제조할 수 있다. SOI 기판의 영역을 증가시키기 위하여, 복수의 상기 반도체층(115B)을 한 장의 상기베이스 기판(101)에 붙인다. 예를 들어, 도 1c 내지 도 1f를 이용하여 기재된 공정을 여러 번 반복하고 복수의 상기 반도체 기판(111)을 상기 한 장의 베이스 기판(101)에 고정시킨다. 그리고 나서, 도 1h의 가열 공정을 행하여 상기 반도체 기판(111)을 분리하고 이로써 복수의 반도체층(115)을 상기 베이스 기판(101)에 고정시킨 상기 SOI 기판(131)을 제조한다. 그 후에, 상기 도 2a 내지 도 2c를 통하여 복수의 반도체층(115B)을 상기 베이스 기판(101)에 붙인 상기 SOI 기판(131B)을 제조할 수 있다.
본 실시 형태에서 설명된 바와 같이, 레이저 광 조사에 의한 상기 반도체층의 상기 평탄화 공정 및 에칭 처리(또는 에치-백 처리)를 조합함으로써, 두께가 100 nm 이하이고, 평탄성이 높고, 훼손이 적은 상기 반도체층(115B)을 형성할 수 있다. 즉, 상기 베이스 기판(101)으로 유리 기판을 사용하고 상기 취화층(113)의 형성을 위하여 이온 도핑 장치를 사용하더라도 상술한 특성을 갖는 상기 반도체층(115B)이 접합된 상기 SOI 기판(131B)을 형성할 수 있다.
상기 SOI 기판(131B)을 이용한 트랜지스터를 제조함으로써, 게이트 절연층의 박막 및 상기 SOI 기판과 상기 게이트 절연층 사이의 국소화된 계면 상태 밀도의 감소가 실현될 수 있다. 게다가, 상기 반도체층(115B)을 박막화함으로써, 유리 기판 위의 단결정 반도체층을 이용하여 완전 공핍형의 트랜지스터를 제조할 수 있다. 따라서, 높은 성능, 예를 들어 빠른 속도로 동작할 수 있는 높은 신뢰성, 높은 전계 효과 이동도, 및 낮은 전압 소비를 갖는 트랜지스터를 베이스 기판 위에 제조할 수 있다.
대면적에 적합하지 않은 CMP 처리가 필요하지 않으므로, 고성능 반도체 장치의 대면적화를 실현할 수 있다. 본 실시 형태에 따르면, 대면적 기판을 사용하는 경우뿐 아니라 소형 기판을 사용하는 경우에도 물론 양호한 반도체 장치를 제공할 수 있다. 본 실시 형태에서의 공정을 통하여 얻을 수 있는 반도체층의 표면 특성은 이하 기술할 것이며, 여기서 Ra는 산술 평균 거칠기를 의미하며, RMS는 제곱평균평방근 거칠기, 그리고 P-V는 최대 높이차를 의미한다. P-V 값은 어떤 경우에는 미세한 결함에 의하여 크게 영향을 받을 수 있다; 그러므로 Ra 또는 RMS를 평가 파라미터로 사용하는 것이 더욱 바람직하다.
ㆍ Ra: 7 nm 이하
ㆍ RMS: 10 nm 이하
ㆍ P-V: 250 nm 이하
CMP를 사용하는 경우에는 상술한 파라미터가 다음과 같다:
ㆍ Ra: 1 nm 미만
ㆍ RMS: 1 nm 미만
ㆍ P-V: 5 nm 미만
이상으로부터, CMP를 이용하지 않고 형성된 본 발명의 상기 반도체 기판의 표면의 파라미터들이 다음의 범위 내에 있다는 것을 염두에 두어야 한다.
ㆍ Ra: 1 nm 이상 7 nm 이하(바람직하게는 1 nm 이상 3 nm 이하)
ㆍ RMS: 1 nm 이상 10 nm 이하(바람직하게는 1 nm 이상 4 nm 이하)
ㆍ P-V: 5 nm 이상 250 nm 이하(바람직하게는 5 nm 이상 50 nm 이하)
본 실시 형태에서 사용되는 상기 반도체 기판의 주표면은 (100) 면, (110) 면 또는 (111) 면인 것이 양호하다. (100) 면을 사용하는 경우에는 계면 상태 밀도를 감소시킬 수 있고, 전계 효과형 트랜지스터의 제조에 적합하다. (110) 면을 사용하는 경우에는 접합층에 포함된 원소와 반도체 포함된 원소(예를 들면, 실리콘 원소) 사이에 밀접한 접합을 형성하며, 절연층과 반도체층 간의 밀착성을 개선시킨다. 즉, 상기 반도체층의 분리를 억제할 수 있다. 게다가, 원자가 (110) 면에 조밀하게 배열되므로 다른 면을 사용하는 경우와 비교하여 SOI 기판의 단결정 실리콘층의 평탄성이 개선된다. 즉, 이러한 반도체층을 사용하여 제조된 트랜지스터는 탁월한 특성을 갖는다. (110) 면도 또한 영률(young's modulus)이 (100) 면의 영률보다 크고, 분리도 쉬운 이점을 갖는다는 것을 염두에 두도록 한다.
(실시 형태 2)
도 3a 내지 도 3g 및 도 4a 내지 도 4c는 본 발명의 반도체 기판용 SOI 기판을 제조하는 방법의 다른 실시예를 도시하는 단면도이다. SOI 기판을 제조하는 방법의 다른 실시예를 도 3a 내지 도 3g 및 도 4a 내지 도 4c를 이용하여 이하 기재한다.
도 1a를 이용하여 실시 형태 1에서 설명한 바와 같이, SOI 기판의 베이스 기판으로 기능하는 상기 베이스 기판(101)을 준비한다(도 3a 참조). 도 3a는 상기 베이스 기판(101)의 단면도이다. 나아가, 도 1c를 이용하여 설명한 바와 같이 상기 반도체 기판(111)을 준비한다(도 3b 참조). 도 3b는 상기 반도체 기판(111)의 단면도이다.
다음으로, 상기 반도체 기판(111)을 세정한다. 그리고나서, 절연층을 상기 반도체 기판(111)의 표면에 형성한다(도 3c 참조). 상기 절연층(116)은 단층 구조이거나 2 층 이상의 다층 구조일 수 있다. 상기 절연층(116)의 두께는 10 nm 이상 400 nm 이하일 수 있다.
상기 절연층(116)에 포함된 막으로는, 산화 실리콘막, 질화 실리콘막, 산화질화 실리콘막, 질화산화 실리콘막, 산화 게르마늄막, 질화 게르마늄막, 산화질화 게르마늄막, 또는 질화산화 게르마늄과 같은 실리콘 또는 게르마늄을 조성으로 함유하는 절연막을 사용할 수 있다. 나아가, 산화 알루미늄, 산화 탄탈륨, 산화 하프늄과 같은 금속 산화물을 함유하는 절연막; 질화 알루미늄과 같은 금속 질화물을 함유하는 절연막; 산화질화 알루미늄막과 같은 금속 산화질화물을 함유하는 절연막; 또는 질화산화 알루미늄막과 같은 금속 질화산화물을 함유하는 절연막 등을 사용할 수 있다.
상기 절연층(116)에 포함된 절연막을 형성하는 방법으로는, CVD 법, 스퍼터링 법(sputtering method), 상기 반도체 기판(111)을 산화(또는 질화)하는 방법 등이 있다.
베이스 기판(101)으로 반도체 장치의 신뢰성을 감소시키는 알카리 금속 또는 알카리 토 금속(alkaline earth metal)과 같은 불순물을 함유하는 기판을 사용하는 경우에는, 불순물이 베이스 기판(101)으로부터 SOI 기판의 반도체층으로 확산되는 것을 방지할 수 있는 최소 1층 이상의 막을 설치하는 것이 바람직하다. 이러한 막의 예로는, 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 질화산화 알루미늄막 등과 같은 것이 있다. 이러한 막을 포함하는 경우에는 상기 절연층(102)이 배리어층으로 기능할 수 있다.
예를 들어, 상기 절연층(116)을 단층 구조를 갖는 배리어층으로 형성하는 경우에는, 두께가 10 nm 이상 200 nm 이하인 질화 실리콘막, 질화산화 실리콘막, 질화 알루미늄막, 또는 질화산화 알루미늄막을 형성할 수 있다.
상기 절연층(116)이 배리어층으로 기능하고 2층 구조를 갖는 경우에는 다음의 구조를 적용할 수 있다: 질화 실리콘막과 산화 실리콘막의 적층막; 질화 실리콘막과 산화질화 실리콘막의 적층막; 질화산화 실리콘막과 산화 실리콘막의 적층막; 질화산화 실리콘막과 산화질화 실리콘막의 적층막 등. 전술한 상기 2층 구조 각각에서 앞에 기재된 막을 상기 반도체 기판(111) 측(하층) 상에 형성하는 것이 바람직하다. 나아가 높은 블로킹 효과를 갖는 상층의 내부 응력이 상기 반도체층에 영향을 미치지 않도록 하기 위하여 응력을 완화시킬 수 있는 소재로 이루어진 막을 하층으로 선택하는 것이 바람직하다. 나아가, 상기 상층의 두께는 10 nm 이상 200 nm 이하일 수 있으며, 상기 하층의 두께는 10 nm 이상 200 nm 이하일 수 있다.
본 실시 형태에서, 상기 절연층(116)은 상기 하층이 프로세스 가스로 SiH4와 N2O를 사용하는 플라즈마 CVD법으로 형성된 산화질화 실리콘막(117)이며 상기 상층이 프로세스 가스로 SiH4와 NH3를 사용하는 플라즈마 CVD법으로 형성된 질화산화 실리콘막(118)인 2층 구조를 적용한다.
다음으로, 전계에 의해 가속화되는 이온을 포함하는 이온 빔(121)을 상기 절연층(116)을 통하여 상기 반도체 기판(111)에 조사하여, 상기 반도체 기판(111)의 표면으로부터 소정의 깊이의 영역에 취화층(113)을 형성한다(도 3d 참조). 이 공정은 도 1e를 이용하여 설명한 상기 취화층(113)의 형성과 같은 방법으로 행할 수 있다. 상기 절연층(116)은 이온 조사시에 상기 반도체 기판(111)이 불순물에 의하여 오염되는 것을 방지하는 효과, 상기 반도체 기판(111)이 조사된 이온의 거동에 의하여 훼손되는 것을 방지하는 효과 등이 있다.
상기 취화층(113)을 형성한 후 상기 절연층(116) 상에 상기 접합층(114)을 형성한다(도 3e 참조).
상기 접합층(114)은 본 실시 형태에서 이온 조사 공정 후에 형성되지만, 상기 이온 조사 공정 전에 상기 접합층(114)을 형성할 수도 있다. 이러한 경우, 도 3c의 상기 절연층의 형성 후에, 상기 접합층(114)을 상기 절연층(116) 상에 형성하고, 도 3d의 공정에서의 상기 이온 빔(121)을 상기 접합층(114)과 상기 절연층(116)을 통하여 상기 반도체 기판(111)에 조사한다.
나아가, 실시 형태 1에서 설명한 바와 같이, 상기 이온 조사는 상기 보호막(112)의 형성 후에 행할 수도 있다. 이러한 경우, 도 1c 내지 도 1e의 공정 후에 상기 보호막(112)을 제거하고, 상기 절연층(116)과 상기 접합층(114)을 상기 반도체 기판(111) 위에 형성하는 것이 좋다.
다음으로, 상기 베이스 기판(101)과 상기 반도체 기판(111)을 서로 붙인다(도 3f 참조). 상기 붙임 공정은 다음과 같이 행해진다: 우선, 접합 계면을 형성하는 상기 베이스 기판(101)과 상기 접합층(114)의 각 표면을 초음파 세정과 같은 방법으로 세정한다; 그리고 다음으로 상기 베이스 기판(101)과 상기 접합층(114)을 도 1g를 이용하여 설명한 접합 공정과 유사한 공정으로 각각 밀착되게 해서, 상기 베이스 기판(101)과 상기 접합층(114)을 서로 접합시킨다.
상기 베이스 기판(101)과 상기 접합층(114)을 접합하기 전에, 상기 베이스 기판(101)의 표면을 산소 플라즈사 처리 또는 오존 처리를 실행하여 친수성으로 만드는 것이 좋다. 그 결과, 상기 베이스 기판(101)과 상기 접합층(114) 간의 결합력을 강력하게 할 수 있다. 나아가, 상기 결합력을 향상시키기 위하여, 상기 베이스 기판(101)과 상기 접합층(114)을 서로 밀착되게 한 후, 실시 형태 1에서 설명한 가열 처리 또는 가압 처리를 행할 수도 있다.
다음으로, 반도체 기판(111)을 반도체 기판(111')과 반도체층(115)으로 분리한다(도 3g 참조). 본 실시 형태에 설명되는 상기 분리 공정은 도 1h를 이용하여 설명된 상기 분리 공정과 유사한 방법으로 행해질 수 있다. 상기 반도체 기판(111)의 분리는 상기 베이스 기판(101)과 상기 반도체 기판(111)을 서로 붙인 후에 상기 반도체 기판(111)을 가열하여 실행된다. 상기 반도체 기판(111)의 가열 온도는 상기 베이스 기판의 내열 온도에 의존하며, 예를 들어, 400 ℃ 이상 700 ℃이다.
상술한 공정을 통하여, 상기 베이스 기판(101) 위에 상기 반도체층(115)을 설치한 SOI 기판(132)을 제조한다. 상기 SOI 기판(132)은 상기 베이스 기판(101) 위에 상기 접합층(114), 상기 절연층(116) 및 상기 반도체층(115)이 순서대로 적층되고, 상기 베이스 기판(101)과 상기 접합층(114) 간의 계면에 접합이 형성된 다층 구조를 갖는 기판이다.
이 후에, 상기 레이저 빔(122)으로 상기 SOI 기판(132)을 조사하는 평탄화 공정을 행한다(도 4a 참조). 이러한 평탄화 공정은 도 2a에 도시된 경우와 동일한 방법으로 행해질 수 있다. 도 4a에 도시된 바와 같이, 상기 레이저 빔(122)의 조사는 상기 반도체층(115)의 상면측에 행하여 상기 반도체층(115)을 부분적으로 용융하고, 이로 인하여 평탄성이 개선되고 결함이 감소된 상기 반도체층(115A)을 형성한다(도 4b 참조).
상기 반도체층(115A)을 포함하는 SOI 기판(132A)을 상기 레이저 빔(122)의 조사에 의하여 형성한 후, 상기 반도체층(115A)을 박막화하는 상기 반도체층의 박막화 공정을 행한다(도 4c 참조). 이러한 박막화 공정은 도 2c의 박막화 공정과 동일한 방법으로 행해질 수 있으며, 상기 반도체층(115A)을 에칭(또는 에치-백)하여 상기 반도체층(115A)의 두께를 감소시킨다. 이러한 박막화 공정에서, 상기 반도체층(115B)의 두께를 바람직하게는 100 nm 이하 5 nm 이상으로, 더욱 바람직하게는 50 nm 이하 5 nm 이상으로 제어한다.
본 실시 형태에서는 레이저 광 조사에 의하여 표면을 평탄화한 후 상기 에칭 처리 또는 에치-백 처리를 행하고 있지만, 본 발명은 이에 한정되지 않는다. 예를 들어, 에칭 처리 또는 에치-백 처리를 레이저 광 조사 전에 행할 수도 있다. 이러한 경우에는, 상기 반도체층의 표면에 요철이나 결함을 상기 에칭 처리 또는 에치-백 처리에 의하여 감소시킬 수 있다. 또는 에칭 또는 에치-백 처리를 상기 레이저 광 조사 전 및 후에 행할 수도 있다. 나아가, 상기 레이저 광 조사와 에칭 처리 또는 에치-백 처리를 상호 교대로 반복할 수도 있다. 레이저 광 조사 또는 에칭 처리(또는 에치-백 처리) 중 하나를 이용한 경우와 비교하여, 전술한 바와 같은 레이저 광 조사 및 에칭 처리(또는 에치-백 처리)의 조합을 이용함으로써 상기 반도체층의 표면의 요철, 결함 등을 현저하게 감소시킬 수 있다.
도 3a 내지 도 3g 및 도 4a 내지 도 4c에 도시된 이상의 공정을 통하여 상기 반도체층(115B)을 포함하는 SOI 기판(132B)을 형성할 수 있다.
실시 형태 1에서과 같이, 본 실시 형태에 설명된 공정을 통하여 한 장의 베이스 기판(101)에 복수의 상기 반도체층(115B)을 붙인 상기 SOI 기판(132B)을 제조할 수 있다. 예를 들면, 도 3b 내지 도 3e를 참조하여 설명된 공정을 여러번 반복하여 상기 취화층(113)이 각각 형성된 복수의 상기 반도체 기판(111)을 준비한다. 다음으로, 도 3f의 접합 공정을 여러번 반복하여 상기 복수의 반도체 기판(111)을 상기 한 장의 베이스 기판(101)에 고정시킨다. 그리고나서, 도 3g의 가열 공정을 행하여 상기 반도체 기판(111)을 분리하여, 상기 복수의 반도체층(115)을 상기 베이스 기판(101)에 고정시킨 상기 SOI 기판(132)을 제조한다. 그 후, 상기 도 4a 내지 도 4c의 공정을 통하여 상기 복수의 반도체층(115B)을 상기 베이스 기판(101)에 붙인 상기 SOI 기판(132B)을 형성할 수 있다.
본 실시 형태에서 설명된 바와 같이, 레이저 광 조사에 의한 상기 반도체층의 상기 평탄화 공정 및 에칭 처리(또는 에치-백 처리)를 조합함으로써, 두께가 100 nm 이하이고, 평탄성이 높고, 결함이 적은 상기 반도체층(115B)을 형성할 수 있다. 즉, 상기 베이스 기판(101)으로 유리 기판을 사용하고 상기 취화층(113)의 형성을 위하여 이온 도핑 장치를 사용하더라도 상술한 특성을 갖는 상기 반도체층(115B)이 접합된 상기 SOI 기판(132B)을 형성할 수 있다.
상기 SOI 기판(132B)을 이용한 트랜지스터를 제조함으로써, 게이트 절연층의 박막 및 상기 SOI 기판과 상기 게이트 절연층 사이의 국소화된 계면 상태 밀도의 감소가 실현될 수 있다. 게다가, 상기 반도체층(115B)을 박막화함으로써, 유리 기판 위의 단결정 반도체층을 이용하여 완전 공핍형의 트랜지스터를 제조할 수 있다. 따라서, 높은 성능, 예를 들어 빠른 속도로 동작할 수 있는 높은 신뢰성, 높은 전계 효과 이동도, 및 낮은 전압 소비를 갖는 트랜지스터를 베이스 기판 위에 제조할 수 있다.
대면적에 적합하지 않은 CMP 처리가 필요하지 않으므로, 고성능 반도체 장치의 대면적화를 실현할 수 있다. 본 실시 형태에 따르면, 대면적 기판을 사용하는 경우뿐 아니라 소형 기판을 사용하는 경우에도 물론 양호한 반도체 장치를 제공할 수 있다. 본 실시 형태의 공정을 통하여 얻은 상기 반도체층의 표면 특성은 실시 형태 1에서의 특성과 같다.
본 실시 형태에서 사용되는 상기 반도체 기판의 주표면은 (100) 면, (110) 면 또는 (111) 면에 있는 것이 양호하다. (100) 면을 사용하는 경우에는 계면 상태 밀도를 감소시킬 수 있고, 전계 효과형 트랜지스터의 제조에 적합하다. (110) 면을 사용하는 경우에는 접합층에 포함된 원소와 반도체 포함된 원소(예를 들면, 실리콘 원소) 사이에 밀접한 접합을 형성하며, 절연층과 반도체층 간의 밀착성을 개선시킨다. 즉, 상기 반도체층의 분리를 억제할 수 있다. 게다가, 원자가 (110) 면에 조밀하게 배열되므로 다른 면을 사용하는 경우와 비교하여 SOI 기판의 단결정 실리콘층의 평탄성이 개선된다. 즉, 이러한 반도체층을 사용하여 제조된 트랜지스터는 탁월한 특성을 갖는다. (110) 면도 또한 영률(young's modulus)이 (100) 면의 영률보다 크고, 분리도 쉬운 이점을 갖는다는 것을 염두에 두도록 한다.
본 실시 형태는 실시 형태 1과 적절하게 조합될 수 있다.
(실시 형태 3)
도 5a 내지 도 5h 및 도 6a 내지 도 6c는 본 발명의 반도체 기판용 SOI 기판을 제조하는 방법의 다른 실시예를 도시하는 단면도이다. SOI 기판을 제조하는 방법의 다른 실시예를 도 5a 내지 도 5h 및 도 6a 내지 도 6c를 이용하여 이하 설명한다.
도 1a를 이용하여 실시 형태 1에서 설명한 바와 같이, SOI 기판의 베이스 기판으로 기능하는 상기 베이스 기판(101)을 준비하고(도 5a 참조), 상기 절연층(102)을 상기 베이스 기판(101) 위에 형성한다. 본 실시 형태에서는 또한, 상기 절연층은 상기 질화산화 실리콘막(103) 및 상기 산화질화 실리콘막(104)로 이루어진 2층막이다. 다음으로, 상기 절연층(102) 위에 접합층(105)을 형성한다(도 5b 참조). 이러한 접합층(105)은 실시 형태 1 또는 2에서 설명된 상기 반도체 기판(111) 위에 형성된 상기 접합층(114)과 동일한 방법으로 형성될 수 있다.
도 5c 내지 도 5e는 도 1c 내지 도 1e에 도시된 동일한 공정을 나타내고 있다. 실시 형태 1에서 설명한 바와 같이, 상기 반도체 기판(111) 위에 상기 보호막(112)을 형성하고, 상기 반도체 기판(111) 위에 상기 취화층(113)을 형성한다. 상기 취화층(113)을 형성한 후, 도 5f에 도시된 바와 같이, 상기 보호막(112)을 제거한다. 상기 보호막(112)을 제거한 후, 도 1f와 같이 상기 접합층(114)을 또한 형성할 수 있다. 또는, 상기 보호막(112)을 잔재시킨 상태에서 후속 접합 단계를 행할 수도 있다. 또는, 상기 보호막(112)을 잔재시킨 상태에서 상기 보호막(112) 위에 상기 접합층(114)을 형성할 수 있다.
다음으로, 상기 베이스 기판(101)과 상기 반도체 기판(111)을 서로 붙인다(도 5g 참조). 이러한 붙임 단계는 도 1g를 이용하여 설명된 상기 접합 공정과 동일한 방법으로 행해질 수 있으며, 여기서 상기 반도체 기판(111)과 상기 접합층(105)을 서로 밀접하게 하여서 상기 반도체 기판(111)과 상기 접합층(105)을 서로 접합시킨다.
상기 반도체 기판(111)과 상기 접합층(105)을 접합시키기 전에, 상기 반도체 기판(111)의 표면을 산소 플라즈마 처리 또는 오존 처리를 행하여 친수성으로 만들 수 있다. 나아가, 결합력을 향상시키기 위하여, 상기 반도체 기판(111)과 상기 접합층(105)을 서로 접합시킨 후, 실시 형태 1에 설명된 가열 처리 또는 가압 처리를 행할 수 있다.
다음으로, 상기 반도체 기판(111)을 상기 반도체 기판(111')과 상기 반도체층(115)으로 분리한다(도 5h 참조). 본 실시 형태에 설명된 상기 분리 공정은 도 1h를 이용하여 설명된 상기 분리 공정과 같은 방법으로 행해질 수 있다. 즉, 상기 반도체 기판(111)과 상기 접합층(105)을 서로 접합시킨 후, 상기 반도체 기판(111)을 400 ℃ 이상 700 ℃ 이하의 온도로 가열시킨다. 상기 가열 온도의 상한은 상기 베이스 기판(101)의 비등점을 초과하지 않도록 설정한다.
전술한 공정을 통하여, 상기 베이스 기판(101) 위에 상기 반도체층(115)을 설치한 SOI 기판(133)을 제조한다. 상기 SOI 기판(133)은 상기 절연층(102), 상기 접합층(105) 및 상기 반도체층(115)가 순서대로 적층되고, 상기 반도체층(115)과 상기 접합층(105) 사이의 계면에 결합이 형성된 다층 구조의 기판이다.
이 후에, 상기 레이저 빔(122)으로 상기 SOI 기판(133)을 조사하는 평탄화 공정을 행한다(도 6a 참조). 이러한 평탄화 공정은 도 2a에 도시된 방법과 동일한 방법으로 행해질 수 있다. 도 6a에 도시된 바와 같이, 상기 레이저 빔(122)의 조사는 상기 반도체층(115)의 상면측에 행하여 상기 반도체층(115)을 부분적으로 용융하고, 이로 인하여 평탄성이 개선되고 결함이 감소된 상기 반도체층(115A)을 형성한다(도 6b 참조).
상기 반도체층(115A)을 포함하는 SOI 기판(133A)을 상기 레이저 빔(122)의 조사에 의하여 형성한 후, 상기 반도체층(115A)을 박막화하는 상기 반도체층의 박막화 공정을 행한다(도 6c 참조). 이러한 박막화 공정은 도 2c의 박막화 공정과 동일한 방법으로 행해질 수 있으며, 상기 반도체층(115A)을 에칭(또는 에치-백)하여 상기 반도체층(115A)의 두께를 감소시킨다. 이러한 박막화 공정에서, 상기 반도체층(115B)의 두께를 바람직하게는 100 nm 이하 5 nm 이상으로, 더욱 바람직하게는 50 nm 이하 5 nm 이상으로 제어한다.
도 5a 내지 도 5h 및 도 6a 내지 도 6c에 도시된 이상의 공정을 통하여 상기 반도체층(115B)을 포함하는 SOI 기판(133B)을 형성할 수 있다.
실시 형태 1에서과 같이, 본 실시 형태에 설명된 공정을 통하여 한 장의 베이스 기판(101)에 복수의 상기 반도체층(115B)을 붙인 상기 SOI 기판(133B)을 제조할 수 있다. 예를 들면, 도 5c 내지 도 5f를 이용하여 설명된 공정을 여러번 반복하여 상기 취화층(113)에 각각 설치된 복수의 상기 반도체 기판(111)을 준비한다. 다음으로, 도 5g의 접합 공정을 여러번 반복하여 상기 복수의 반도체 기판(111)을 상기 한 장의 베이스 기판(101)에 고정시킨다. 그리고나서, 도 5h의 가열 공정을 행하여 상기 반도체 기판(111)을 분리하여, 상기 복수의 반도체층(115)을 상기 베이스 기판(101)에 고정시킨 상기 SOI 기판(133)을 제조한다. 그 후, 상기 도 6a 내지 도 6c의 공정을 통하여 상기 복수의 반도체층(115B)을 상기 베이스 기판(101)에 붙인 상기 SOI 기판(133B)을 형성할 수 있다.
본 실시 형태에서 설명된 바와 같이, 레이저 광 조사에 의한 상기 반도체층의 상기 평탄화 공정 및 에칭 처리(또는 에치-백 처리)를 조합함으로써, 두께가 100 nm 이하이고, 평탄성이 높고, 결함이 적은 상기 반도체층(115B)을 형성할 수 있다. 즉, 상기 베이스 기판(101)으로 유리 기판을 사용하고 상기 취화층(113)의 형성을 위하여 이온 도핑 장치를 사용하더라도 상술한 특성을 갖는 상기 반도체층(115B)이 접합된 상기 SOI 기판(133B)을 형성할 수 있다.
상기 SOI 기판(133B)을 이용한 트랜지스터를 제조함으로써, 게이트 절연층의 박막 및 상기 SOI 기판과 상기 게이트 절연층 사이의 국소화된 계면 상태 밀도의 감소가 실현될 수 있다. 게다가, 상기 반도체층(115B)을 박막화함으로써, 유리 기판 위의 단결정 반도체층을 이용하여 완전 공핍형의 트랜지스터를 제조할 수 있다. 따라서, 높은 성능, 예를 들어 빠른 속도로 동작할 수 있는 높은 신뢰성, 높은 전계 효과 이동도, 및 낮은 전압 소비를 갖는 트랜지스터를 베이스 기판 위에 제조할 수 있다.
대면적에 적합하지 않은 CMP 처리가 필요하지 않으므로, 고성능 반도체 장치의 대면적화를 실현할 수 있다. 본 실시 형태에 따르면, 대면적 기판을 사용하는 경우뿐 아니라 소형 기판을 사용하는 경우에도 물론 양호한 반도체 장치를 제공할 수 있다. 본 실시 형태의 공정을 통하여 얻은 상기 반도체층의 표면 특성은 실시 형태 1에서의 특성과 같다.
본 실시 형태에서 사용되는 상기 반도체 기판의 주표면은 (100) 면, (110) 면 또는 (111) 면인 것이 양호하다. (100) 면을 사용하는 경우에는 계면 상태 밀도를 감소시킬 수 있고, 전계 효과형 트랜지스터의 제조에 적합하다. (110) 면을 사용하는 경우에는 접합층에 포함된 원소와 반도체 포함된 원소(예를 들면, 실리콘 원소) 사이에 밀접한 접합을 형성하며, 절연층과 반도체층 간의 밀착성을 개선시킨다. 즉, 상기 반도체층의 분리를 억제할 수 있다. 게다가, 원자가 (110) 면에 조밀하게 배열되므로 다른 면을 사용하는 경우와 비교하여 SOI 기판의 단결정 실리콘층의 평탄성이 개선된다. 즉, 이러한 반도체층을 사용하여 제조된 트랜지스터는 탁월한 특성을 갖는다. (110) 면도 또한 영률(young's modulus)이 (100) 면의 영률보다 크고, 분리도 쉬운 이점을 갖는다는 것을 염두에 두도록 한다.
본 실시 형태는 실시 형태 1 또는 2와 적절하게 조합될 수 있다.
(실시 형태 4)
실시 형태 1 내지 3 각각에서는 상기 레이저 빔(122)으로 상기 반도체층(115)을 조사하기 전에 에칭 처리(또는 에치-백 처리)에 의하여 상기 반도체층(115)을 박막화하는 박막 공정을 행할 수 있다. 상기 취화층(113)의 형성에 이온 도핑 장치를 사용하는 경우에는, 상기 반도체층(115)의 두께를 100 nm 이하로 조절하는 것이 어렵다. 그러므로, 분리 직후의 상기 반도체층(115)은 비교적 두껍다. 상기 반도체층(115)이 두꺼울 경우에는 상기 레이저 빔(122)의 조사 에너지 밀도가 높아야하며, 따라서 상기 조사 에너지 밀도의 적용 범위가 더 좁아지게 되어 상기 레이저 빔(122)의 조사에 의하여 높은 수율로 상기 반도체층(115)을 평탄화하고 상기 반도체층(115)의 결정을 회복하는 것이 어려워진다.
그러므로, 상기 반도체층(115)의 두께가 200 nm를 초과하는 경우에는, 상기 반도체층(115)의 두께를 200 nm 이하로 감소시켜서 상기 레이저 빔(122)으로 조사하는 것이 바람직하다. 전술한 박막 처리는 상기 반도체층(115)의 두께를 60 nm 이상 150 nm 이하로 바람직하게 감소시킨다.
구체적으로, 상기 반도체층의 박막은 다음과 같이 실현될 수 있다:
우선, 상기 반도체층(115)을 에칭 처리 또는 에치-백 처리하여 박막화하고 나서 상기 레이저 빔(122)을 조사한다; 그리고나서, 상기 반도체층 상에 다시 에칭 처리 또는 에치-백 처리를 행하여서 상기 반도체층의 두께를 더욱 소망하는 두께로 감소시킨다. 상기 레이저 빔(122)의 조사 전에 박막에 의하여 상기 반도체층(115)을 소망하는 두께로 박막화할 수 있는 경우에는, 상기 레이저 빔(122)으로 조사한 후의 상기 박막을 생략할 수 있다.
본 실시 형태는 실시 형태 1 내지 3 중 하나와 적절하게 조합할 수 있다.
(실시 형태 5)
도 1a 내지 도 1h, 도 2a 내지 도 2c, 도 3a 내지 도 3g, 도 4a 내지 도 4c, 도 5a 내지 도 5h 및 도 6a 내지 도 6c를 이용하여 설명된 SOI 기판을 제조하는 방법 각각에 의하면, 무알칼리 유리 기판과 같은 다양한 종류의 유리 기판을 상기 베이스 기판(101)으로 적용할 수 있다. 그러므로, 상기 베이스 기판(101)으로 유리 기판을 사용함으로써, 각 면이 1 미터 이상인 대면적 SOI 기판을 제조할 수 있다. 이와 같은 반도체 제조에 제공되는 대면적 기판 위에 복수의 반도체 소자를 형성하게 되면, 액정 표시 장치, 전자발광 표시 장치 등을 제조할 수 있다. 이러한 표시 장치뿐 아니라 SOI 기판을 이용하여 태양 전지, 포토 IC 및 반도체 메모리 장치와 같은 다양한 종류의 반도체 장치를 제조할 수 있다.
이하, 도 7a 내지 도 7d 및 도 8a 및 도 8b를 참조하여 SOI 기판을 이용한 박막 트랜지스터를 제조하는 방법을 설명한다. 본 실시 형태에 설명된 트랜지스터 각각과 같은 복수의 박막 트랜지스터를 조합하여 다양한 종류의 반도체 장치를 형성한다.
도 7a는 SOI 기판의 단면도이다. 본 실시 형태에서는, 실시 형태 2의 제조 방법에 의해 제조된 상기 SOI 기판(132B)을 이용한다. 물론, 다른 구조를 갖는 SOI 기판도 사용할 수 있다.
TFT의 임계 전압을 제어하기 위하여는, 상기 반도체층(115B)에 붕소, 알루미늄, 갈륨과 같은 p형 불순물 또는 인 또는 비소와 같은 n형 불순물을 첨가하는 것이 바람직하다. 상기 불순물을 첨가하는 영역과 첨가하는 불순물의 종류는 n 채널형 TFT 또는 p 채널형 TFT 중 어느 것을 형성할 것인지, TFT을 어디에 형성할 것인지 등에 따라 적절하게 변경할 수 있다. 예를 들면, p형 불순물은 n 채널형 TFT의 형성 영역에 첨가할 수 있고, n형 불순물은 p 채널형 TFT의 형성 영역에 첨가할 수 있다. 상술한 불순물의 첨가는 도스량(dose amount)이 1×1012 ions/㎠ 이상 1×1017 ions/㎠ 이하 정도가 되도록 행하는 것이 바람직하다.
다음으로, 상기 SOI 기판의 상기 반도체층(115B)을 에칭하여 섬형상(island shape)으로 분리하여, 반도체층들(151, 152)을 형성한다(도 7b 참조). 본 실시 형태에서는, 상기 반도체층(151)을 이용하여 n 채널형 TFT를 형성하고 상기 반도체층(152)을 이용하여 p 채널형 TFT를 형성한다.
그리고나서, 상기 반도체층들(151, 152) 각각의 위에 게이트 절연층(153), 게이트 전극(154), 사이드월(sidewall) 절연층(155) 및 질화 실리콘층(156)을 형성한다(도 7c 참조). 상기 질화 실리콘층(156)은 에칭에 의하여 상기 게이트 전극(154)의 형상을 가공하는 마스크로 이용한다. 게이트 전극은 본 실시 형태에서 2층 구조를 갖는다.
다음으로, 상기 게이트 전극(154)을 마스크로 이용한 불순물 첨가와 상기 게이트 전극(154)과 상기 사이드월 절연층(155)을 마스크로 이용한 불순물 첨가는 상기 반도체층들(151, 152) 상에 행하여, 상기 반도체층(151)에 고농도 n형 불순물 영역(157)과 저농도 n형 불순물 영역(158)을 형성하고 상기 반도체(152)에 고농도 p형 불순물 영역(160)을 형성한다. 상기 반도체층들(151, 152)에 게이트 전극(154)과 중첩된 각 영역은 채널 형성 영역들(159, 161)이 된다. 상기 고농도 n형 불순물 영역들(157, 160)은 소스 및 드레인 영역으로 기능한다. 상기 n 채널형 TFT의 상기 저농도 n형 불순물 영역(158)은 LDD 영역으로 기능한다. 상기 불순물을 첨가한 후, 상기 반도체층들(151, 152)에 첨가되는 상기 불순물을 활성화하기 위하여 가열 처리를 행한다.
다음으로, 수소를 함유하는 절연층(163)을 형성한다(도 7d 참조). 상기 절연층(163)의 형성 후에, 350 ℃ 이상 450 ℃ 이하의 온도로 가열 처리를 행하여, 상기 절연층(163)에 함유된 수소를 반도체층들(151, 152)로 확산시킨다. 상기 절연층(163)은 프로세스 온도를 350 ℃ 이하로 하는 플라즈마 CVD법에 의하여 질화 실리콘 또는 질화산화 실리콘을 적층하여 형성할 수 있다. 상기 반도체층들(151, 152)에 수소를 공급함으로써 상기 반도체층(151)과 상기 게이트 절연층(153) 사이의 계면 및 상기 반도체층(152)과 상기 게이트 절연층(152) 사이의 계면의 결함을 효과적으로 감소시킬 수 있다.
그 후, 층간 절연층(164)을 형성한다(도 8a 참조). 상기 층간 절연층(164)로는, BPSG(boron phosphorus silicon glass)로 형성된 막, 또는 전형적인 폴리이미드와 같은 유기 수지막을 사용할 수 있다. 콘택트 홀(165)을 상기 층간 절연층(164)에 형성한다.
다음으로, 배선과 같은 것을 형성한다(도 8b 참조). 콘택트 플러그(166)는 상기 콘택트 홀(165)에 형성한다. WF6 가스 또는 SiH4 가스를 이용하는 화학기상성장법에 의해 텅스텐 실리사이드(tungsten silicide)를 형성하여 상기 콘택트 홀(165)을 채워서 상기 콘택트 플러그(166)를 형성한다. 또는, WF6 가스의 수소를 환원하는 텅스텐을 형성하여 상기 콘택트 홀(165)을 채워도 좋다. 그 후, 상기 콘택트 플러그(166)에 따라 배선(167)을 형성한다. 배선(167) 각각은 3층 구조인데, 알루미늄 또는 알루미늄 합금으로 형성된 전도막을 배리어 금속으로 기능하는 몰리브덴, 크로뮴, 티타늄 등의 금속막들 사이에 끼워넣어 형성한다. 상기 배선(167) 위에 층간 절연막(168)을 형성한다. 상기 배선(167)은 적절히 설치될 수 있고 다른 배선층을 그 위에 형성하여 다층 배선 구조를 형성한다. 이러한 경우, 싱글-다마신(single-damascence) 또는 듀얼-다마신(dual-damascence)와 같은 다마신 프로세스를 적용한다.
이상의 방법으로, SOI를 이용하는 각 박막 트랜지스터를 제조할 수 있다. SOI 기판의 반도체층은 결정 결함이 거의 없고 상기 반도체층과 상기 게이트 절연층(153) 사이의 계면 상태 밀도가 저감된 단결정 반도체층이다. 나아가, 상기 반도체층이 표면은 평탄화되고 그 두께는 100 nm 이하로 감소되었다. 따라서, 낮은 구동 전압, 높은 전계 효과 이동도, 서브문턱값과 같은 우수한 특성을 갖는 박막 트랜지스터를 상기 베이스 기판(101) 위에 형성할 수 있다. 나아가, 동일한 기판 위에 특성의 차이가 적은 높은 성능의 트랜지스터를 형성할 수 있다. 즉, 실시 형태 1 내지 3 각각에 설명된 상기 SOI 기판을 사용하여, 임계 전압 또는 이동도와 같은 트랜지스터 특성으로서 중요한 특성의 차이를 억제할 수 있고 상기 특성을 개선시킬 수 있다.
전술한 실시 형태 1 내지 3의 방법 중 하나에 따른 상기 SOI 기판을 이용한 반도체 소자를 형성함으로써, 높은 부가가치를 갖는 반도체 장치를 저가에 제조할 수 있다. 이하, 반도체 장치의 구체적인 모드를 도면을 참조하여 설명한다.
우선, 상기 반도체 장치의 예로서, 마이크로프로세서를 설명한다. 도 9는 마이크로프로세서(200)의 구성 예를 도시한 블록도이다.
이 마이크로프로세서(200)는 연산논리부(arithmetic logic unit: ALU)(201), ALU 제어부(ALU controller)(202), 명령 디코더(instruction decoder)(203), 인터럽트 제어부(interrupt controller)(204), 타이밍 제어부(timing controller)(205), 레지스터(register)(206), 레지스터 제어부(register controller)(207), 버스 인터페이스(bus interface: Bus I/F)(208), 읽기 전용 메모리(read-only memory: ROM)(209), 메모리 인터페이스(memory interface: ROM I/F)(210)를 갖는다.
상기 버스 인터페이스(208)을 통하여 상기 마이크로프로세서(200)에 입력되는 명령은 상기 명령 디코더(203)로 입력되어 디코딩되고, 그리고 나서 상기 ALU 제어부(202), 상기 인터럽트 제어부(204), 상기 레지스터 제어부(207) 및 상기 타이밍 제어부(205)에 입력된다. 상기 ALU 제어부(202), 상기 인터럽트 제어부(204), 상기 레지스터 제어부(207) 및 상기 타이밍 제어부(205)는 상기 디코딩된 명령을 기초로 다양한 제어를 수행한다.
구체적으로, 상기 ALU 제어부(202)는 상기 ALU(201)의 동작을 제어하는 신호를 생성한다. 나아가, 상기 마이크로프로세서(200)가 프로그램을 실행하는 동안, 인터럽트 제어부(204)는 외부 입력/출력 장치 또는 주변 회로로부터의 인터럽트 요구를그 우선도나 마스크 상태에 기초하여 처리한다. 상기 레지스터 제어부(207)는 상기 레지스터(206)의 어드레스를 생성하고 상기 마이크로프로세서(200)의 상태에 대응하여 상기 레지스터(206)로부터 그리고 상기 레지스터(206)로 데이터를 읽고 쓴다. 상기 타이밍 제어부(205)는 상기 ALU(201), 상기 ALU 제어부(202), 상기 명령 디코더(203), 상기 인터럽트 제어부(204) 및 상기 레지스터 제어부(207)의 동작 타이밍을 제어하는 신호를 생성한다.
예를 들면, 상기 타이밍 제어부(205)는 기준 클록 신호 CLK1에 기초하여 내부 클록 신호 CLK2를 생성하는 내부 클록 생성기를 구비하고 있어 상술한 다양한 회로로 상기 내부 클록 신호 CLK2를 제공한다. 도 9에 도시된 상기 마이크로프로세서(200)는 구성을 단순화한 예에 불과하며, 실제로 마이크로프로세서는 용도에 따라 다양한 구성을 갖는다.
상기 마이크로프로세서(200)는, 절연 표면 또는 절연 기판을 갖는 기판에 접합된 일정한 결정 방위를 갖는 단결정 반도체층(SOI 층)을 이용하여 집적 회로를 형성하기 때문에, 처리 속도의 고속화뿐 아니라 전력 소비에 있어서의 감소도 성취할 수 있다.
다음으로, 무선 데이터 송수신 기능 및 연산 기능을 구비한 반도체 장치의 예를 설명한다. 도 10은 이와 같은 반도체 장치의 구성예를 도시한 블록도이다. 도 10에 도시된 상기 반도체 장치는 무선 통신에 의해 외부 장치로/로부터 신호 전송 및 수신을 수행하여 동작하는 컴퓨터(이하 'RFCPU'라 한다)로 볼 수 있다.
RFCPU(211)는 도 10에 도시된 바와 같이 아날로그 회로부(212) 및 디지털 회로부(213)를 포함한다. 상기 아날로그 회로부(212)는 공진 용량을 갖는 공진 회로(214), 정류 회로(215), 정전압 회로(216), 리셋 회로(217), 발진 회로(218) 및 복조 회로(219) 및 변조 회로(220)를 포함한다. 상기 디지털 회로부(213)는 RF 인터페이스(221), 제어 레지스터(222), 클록 콘트롤러(223), CPU 인터페이스(224), 중앙 처리 유닛(225), 랜덤-액세스 메모리(226) 및 읽기 전용 메모리(227)를 포함한다.
상기 RFCPU(211)의 동작을 대략적으로 설명한다. 상기 공진 회로(214)는 안테나(228)에 의해 수신된 신호에 기초하여 유도 기전력을 생성한다. 상기 유도 기전력은 상기 정류 회로(215)를 통하여 용량부(229)에 충전된다. 상기 용량부(229)는 세라믹 커패시터 또는 전기 이중층 커패시터와 같은 커패시터를 형성하는 것이 바람직하다. 상기 용량부(229)는 상기 RFCPU(211)와 동일한 기판 위에 형성될 필요는 없고, 상기 용량부(229)는 상기 RFCPU(211)에 포함된 절연면을 갖는 기판에 별도의 부품으로 부착될 수 있다.
상기 리셋 회로(217)는 상기 디지털 회로부(213)를 리셋하기 위하여 초기화하는 신호를 생성한다. 예를 들면, 전원 전압의 상승 후 발생하는 신호를 상기 리셋 신호로 생성한다. 발진 회로(218)는 상기 정전압 회로(216)에 의해 생성된 제어 신호에 응답하여 클록 신호의 주파수 및 듀티비를 변경한다. 상기 복조 회로(219)는 수신 신호를 복조하는 회로이고, 상기 변조 회로(220)는 전송될 데이터를 변조하는 회로이다.
예를 들면, 상기 복조 회로(219)는 저역 필터를 포함하고 상기 신호의 진폭 변조(ASK) 방식의 수신 신호를 상기 신호의 진폭의 변동에 기초하여 이진화한다. 상기 변조 회로(220)는 진폭 변조(ASK) 방식의 송신 신호의 진폭을 변경함으로써 전송 데이터를 전송한다. 따라서, 상기 변조 회로(220)는 상기 공진 회로(214)의 공진점을 변화시켜서 통신 신호의 진폭을 변화시킨다.
상기 클록 콘트롤러(223)는 전원 전압 또는 상기 중앙 처리 유닛(225)의 소비 전류에 따라 클록 신호의 주파수 및 듀티비를 변경하는 제어 신호를 생성한다. 상기 전원 전압은 상기 전원 전압 제어 회로(230)에 의해 감시된다.
상기 안테나(228)로부터 상기 RFCPU(211)로 입력된 신호를 상기 복조 회로(219)에서 복조한 후, RF 인터페이스(221)에서 제어 코맨드, 데이터 등을 분해한다. 상기 제어 코맨드는 상기 제어 레지스터(222)에 저장한다. 상기 제어 코맨드는 상기 읽기 전용 메모리(227)에 저장된 데이터 읽기, 상기 랜덤-액세스 메모리(226)에 데이터 쓰기, 상기 중앙 처리 유닛(225)으로의 연산 명령 등을 포함한다.
상기 중앙 처리 유닛(225)은 상기 CPU 인터페이스(224)를 통해 상기 읽기 전용 메모리(227), 상기 랜덤-액세스 메모리(226) 및 상기 제어 레지스터(222)에 액세스한다. 상기 인터페이스(224)는 상기 중앙 처리 유닛(225)이 요구하는 어드레스에 기초하는 상기 읽기 전용 메모리(227), 상기 랜덤-액세스 메모리(226) 및 상기 제어 레지스터(222) 중 하나를 위해 액세스 신호를 생성하는 기능을 갖는다.
상기 중앙 처리 유닛(225)의 연산 방식은, 상기 읽기 전용 메모리(227)가 미리 운영 시스템(OS)을 저장하고, 시작 동작시에 프로그램을 읽어 실행하는 방식을 적용한다. 또는, 연산 전용 회로로 연산 회로를 형성하고 연산 처리를 하드웨어를 이용하여 실행하는 방식을 채택할 수도 있다. 하드웨어와 소프트웨어를 병용하는 방식에서는, 연산 전용 회로에 의해 일부 처리를 실행하고, 프로그램을 이용하여 연산 프로세싱의 나머지 부분을 상기 중앙 처리 유닛(225)에서 실행하는 방식을 적용할 수 있다.
상기 RFCPU(211)는 절연 표면 또는 절연 기판을 갖는 기판에 접합된 결정 방위가 일정한 단결정 반도체층(SOI층)을 이용하여 집적 회로를 형성하기 때문에, 처리 속도의 고속화뿐 아니라 전력 소비의 저감을 성취할 수 있다. 따라서, 전력을 제공하는 상기 용량부(229)를 소형화하더라도 장시간의 동작을 보장할 수 있다.
다음으로, 본 발명의 상기 반도체 장치로, 도 11, 도 12a 및 도 12b, 그리고 도 13a 및 도 13b를 참조하여 표시 장치를 설명한다.
SOI 기판의 베이스 기판으로 표시 패널을 제조하는 마더 유리라 불리는 대면적 유리 기판을 사용할 수 있다. 도 11은 마더 유리를 상기 베이스 기판(101)으로 사용하는 SOI 기판의 정면도이다.
복수의 반도체 기판으로부터 분리된 반도체층들(302)을 한 장의 마더 유리(301)에 접합시킨다. 상기 마더 유리(301)를 절단하여 복수의 표시 패널을 제공하기 위하여, 상기 반도체층(302)를 표시 패널 형성 영역(310)에 접합시키는 것이 바람직하다. 상기 표시 패널 각각은 주사선 구동 회로, 신호선 구동 회로 및 화소부를 포함한다. 그러므로, 상기 반도체층(302) 각각은 상술한 표시 패널 형성 영역(310)의 구동 회로를 형성하는 영역(주사선 구동 회로 형성 영역(311), 신호선 구동 회로 형성 영역 (312) 및 화소 형성 영역(313))에 접합시킨다.
도 12a 및 도 12b는 도 11에 도시된 상기 SOI 기판을 이용하여 제조하는 액정 표시 장치를 도시한 도면이다. 도 12a는 상기 액정 표시 장치의 화소의 평면도이고 도 12b는 절단선 J-K에 따른 도 12a의 단면도이다.
도 12a에서, 반도체층(321)은 상기 마더 유리(301)에 접합되어 있는 상기 반도체층(302)을 형성하고 상기 화소의 TFT에 포함된 층이다. 본 실시 형태에서는, 상기 SOI 기판으로 실시 형태 3의 방법으로 제조된 상기 SOI 기판을 이용한다. 도 12b에 도시된 바와 같이, 상기 절연층(102), 상기 접합층(105) 및 상기 반도체층이 상기 베이스 기판(101) 위에 적층된 기판을 이용한다. 상기 베이스 기판(101)은 절단된 상기 마더 유리(301)이다. 도 12a에 도시된 바와 같이, 상기 화소는 상기 반도체층(321), 상기 반도체층(321)과 교차하는 주사선(322), 상기 주사선(322)과 교차하는 신호선(323), 화소 전극(324) 및 상기 화소 전극(324)과 상기 반도체층(321)을 서로 전기적으로 결합하는 전극(328)을 포함한다.
도 12b에 도시된 바와 같이, 상기 화소의 TFT(325)를 상기 접합층(105) 위에 형성한다. 상기 TFT(325)의 게이트 전극은 상기 주사선(322)에 포함되고 상기 TFT(325)의 소스 전극 또는 드레인 전극은 상기 신호선(323)에 포함된다. 상기 신호선(323), 상기 화소 전극(324), 및 상기 전극(328)은 상기 층간 절연막(327) 위에 설치되어 있다. 상기 층간 절연막(327) 위에 주상 스페이서(329)를 형성하고, 상기 신호선(323), 상기 화소 전극(324), 상기 전극(328) 및 상기 주상 스페이서(329)를 덮는 배향막(330)을 형성한다. 대향 기판(332)에는 대향 전극(333)과 상기 대향 전극(333)을 덮는 배향막(334)이 형성되어 있다. 주상 스페이서(329)는 상기 베이스 기판(101) 및 상기 대향 기판(332) 사이의 간격을 유지하도록 형성된다. 상기 주상 스페이서(329)에 의해 형성된 공간에 액정층(335)이 형성된다. 상기 반도체층(321)을 상기 신호선(323) 및 상기 전극(328)에 접속하는 부분에는, 상기 콘택트 홀의 형성에 의해 상기 층간 절연막(327)에 단차가 생성되고, 상기 단차는 상기 액정층(335)의 액정의 배향을 무질서하게 만든다. 그러므로, 상기 주상 스페이서(329)를 상기 단차에 형성하여, 상기 액정 배향의 무질서를 방지한다.
다음으로, 전계발광 표시 장치(이하, 'EL 표시 장치'라 한다)를 설명한다. 도 13a 및 도 13b는 도 11에 도시된 상기 SOI 기판을 이용하여 제조된 EL 표시 장치를 도시한 도면이다. 도 13a는 EL 표시 장치의 화소의 평면도이고, 도 13b는 상기 화소의 단면도이다.
도 13a 및 도 13b에는, TFT를 각각 포함하는 선택용 트랜지스터(401)와 표시 제어용 트랜지스터(402)를 상기 화소에 형성한다. 상기 선택용 트랜지스터(401)의 반도체층(403)과 상기 표시 제어용 트랜지스터(402)의 반도체층(404)은 도 11의 상기 SOI 기판의 상기 반도체층(302)을 가공하여 형성된 층이다. 상기 화소는 주사선(405), 신호선(406), 전류 공급선(407), 그리고 화소 전극(408)을 포함한다. 각 화소는 전계발광 소자를 함유하는 층(이하, EL층이라 한다)을 EL 표시 장치에 있는 한 쌍의 전극 사이에 끼워넣는 구조로 된 발광 소자를 갖는다. 상기 발광 소자의 한 개의 전극은 상기 화소 전극(408)이다.
상기 선택용 트랜지스터(401)에서는 게이트 전극이 상기 주사선(405)에 포함되고, 소스 전극 또는 드레인 전극 중 하나가 상기 신호선(406)에 포함되고, 나머지가 전극(411)에 포함된다. 상기 표시 제어용 트랜지스터(402)에서는, 게이트 전극(412)이 상기 전극(411)에 전기적으로 접속되고, 소스 전극 또는 드레인 전극 중 하나가 상기 화소 전극(408)에 전기적으로 접속된 전극(413)으로 형성되고, 나머지는 상기 전류 공급선(407)에 포함된다.
상기 SOI 기판으로서, 실시 형태 3의 방법에 의해 제조된 상기 기판을 이용한다는 점을 알아두기 바란다. 도 12b에 유사하게, 상기 절연층(102), 상기 접합층(105) 및 상기 반도체층(115B)은 상기 베이스 기판(101) 위에 적층된다. 상기 베이스 기판(101)은 절단된 상기 마더 유리(301)이다.
도 13b에 도시된 바와 같이, 층간 절연막(427)은 상기 표시 제어용 트랜지스터(402)의 상기 게이트 전극(412)을 덮도록 형성한다. 상기 층간 절연막(427) 위에, 상기 신호선(406), 상기 전류 공급선(407), 상기 전극(411), 상기 전극(413) 등을 형성한다. 나아가, 상기 층간 절연막(427) 위에 상기 전극(413)에 전기적으로 접속된 상기 화소 전극(408)을 형성한다. 화소 전극(408)의 주변부는 절연성을 갖는 격벽층(428)으로 둘러싸인다. EL층(429)은 상기 화소 전극(408) 위에 형성하고, 대향 전극(430)을 상기 EL층(429) 위에 형성한다. 강화판으로 된 대향 기판(431)을 설치하고, 상기 베이스 기판(101)에 수지층(432)으로 고정시킨다. 도 13a 및 도 13b에 도시된 복수의 화소들은 상기 EL 표시 장치의 화소부에서 매트릭스상으로 배열된다.
EL 표시 장치의 계조(gray scale)은 발광 소자의 휘도가 전류에 의해 제어되는 전류 구동 방법 또는 발광 소자의 휘도가 전압에 의해 제어되는 전압 구동 방법 중 하나로 제어한다. 상기 전류 구동 방법은 화소 사이에 트랜지스터의 특성이 차이가 큰 경우에는 채용하기가 어려우므로, 특성의 차이를 보정하기 위한 보정 회로가 필요하다. 본 발명의 상기 SOI 기판을 이용함으로써, 선택용 트랜지스터(401)와 상기 표시 제어용 트랜지스터(402)는 화소 사이에 상기 차이가 적으므로, 상기 전류 구동 방법을 채택할 수 있다.
도 12a 및 도 12b와 도 13a 및 도 13b에 도시된 바와 같이, SOI 기판을 표시 장치를 제조하는 마더 유리를 이용하여 제조할 수 있고, 표시 장치는 상기 SOI 기판을 이용하여 제조할 수 있다. 나아가, 도 9 또는 도 10에 도시된 바와 같이 상기 마이크로프로세서를 위 SOI 기판을 이용하여 형성할 수 있기 때문에, 표시 장치는 컴퓨터 기능을 구비할 수 있다. 또한, 접촉하지 않고 데이터 입력 및 출력이 가능한 표시 장치 또한 제조할 수 있다.
즉, 본 발명의 상기 SOI 기판을 이용함으로써, 다양한 전자 기기들을 제조할 수 있다. 상기 전자 기기들은 비디오 카메라 및 디지털 카메라와 같은 카메라, 네비게이션 시스템, 오디오 재생 장치(예를 들면, 자동차 오디오 또는 오디오 컴포넌트), 컴퓨터, 게임기기, 휴대 정보 단말(예를 들면, 모바일 컴퓨터, 휴대 전화, 휴대형 게임기, 또는 전자 서적 등) 및 기록매체를 구비한 화상 재생 장치(구체적으로는 DVD(digital versatile disk)와 같은 기록 매체에 기록된 화상 데이터를 재생할 수 있고, 상기 화상을 표시할 수 있는 표시 장치를 구비하고 있는 장치)를 포함한다.
도 14a 내지 도 14c를 참조하여, 상기 전자 기기의 구체적인 양태를 설명한다. 도 14a는 휴대 전화(901)의 일예를 보여주는 외관도이다. 상기 휴대 전화(901)는 표시부(902), 조작 스위치(903) 등을 포함한다. 상기 표시부(902)로 도 12a 및 도 12b에 도시된 액정 표시 장치나 도 13a 및 도 13b에 도시된 EL 표시 장치를 적용함으로써, 표시 차이가 적고 화질이 우수한 표시부(902)를 구비할 수 있다. 본 발명의 SOI 기판을 이용하여 형성된 상기 반도체 장치를 상기 휴대 전화(901)에 포함된 마이크로프로세서, 메모리 등에 적용할 수도 있다.
도 14b는 디지털 플레이어(911)의 구성예를 도시한 외관도이다. 상기 디지털 플레이어(911)는 표시부(912), 조작부(913), 이어폰(914) 등을 포함한다. 상기 이어폰(914) 대신, 헤드폰 또는 무선 이어폰을 사용할 수 있다. 상기 표시부(912)로 도 12a 및 도 12b에 도시된 액정 표시 장치나 도 13a 및 도 13b에 도시된 EL 표시 장치를 적용함으로써, 스크린 크기가 약 0.3 내지 2 인치인 경우에도 고화질의 화상과 대량의 문자 정보를 표시할 수 있다. 나아가, 상기 디지털 플레이어(911)에 포함된 음악 정보를 저장하는 메모리부 또는 마이크로프로세서에 본 발명의 SOI 기판을 이용하여 형성된 상기 반도체 장치를 적용할 수 있다.
나아가, 도 14c는 전자 서적(921)의 외관도이다. 이 전자 서적(921)은 표시부(922) 및 조작 스위치(923)을 포함한다. 상기 전자 서적(921)은 무선으로 정보를 통신하기 위하여 모뎀을 내장하거나 도 10에 도시된 RFCPU를 내장할 수 있다. 상기 표시부(922)로 도 12a 및 도 12b에 도시된 액정 표시 장치나 도 13a 및 도 13b에 도시된 EL 표시 장치를 적용함으로써, 고화질의 표시를 실행할 수 있다. 상기 전자 서적(921)에서는, 정보를 저장하는 메모리부 또는 상기 전자 서적(921)을 조작하는 마이크로프로세서에 본 발명의 SOI 기판을 이용하여 형성된 반도체 장치를 적용할 수 있다.
본 실시 형태는 실시 형태 1 내지 4와 적절하게 조합할 수 있다.
(실시예 1)
본 실시예에서는, 본 발명의 반도체 장치의 일예로서 리얼타임 위치 시스템(real time location system: RTLS)를 탑재한 RFID 태그에 대하여 설명한다. 물체의 위치를 인지할 수 있는 RTLS는 대상물을 탐색하는 데 필요한 시간을 단축시킬 수 있고, 다른 정보와 조합하여 다양한 용도로 사용될 수 있다(예를 들면, 위험물의 관리 등). 이 점에서, 대상물의 존재 유무만을 판별하는 종래 기술에 비하여 이점이 있다. 전원 배선을 필요로 하지 않는 수동형 RFID에는 반영구적인 RTLS 기능을 확보할 수 있다.
RTLS를 실현하기 위하여, 충분한 통신거리가 필요하다. 그러나 저온도 폴리실리콘(low temperature polysilicon: LTPS)을 사용하는 경우에는, 결정 입계의 존재에 의하여 정류 전압이 낮고 통신 거리가 불충분하다. 본 발명에 따라 주표면으로 (100) 면을 갖는 단결정 실리콘층을 무알칼리 유리 기판 위에 형성하게 되면, 이로써 정류 회로의 효율을 높일 수 있다. 그 결과 RTLS를 실현할 수 있게 된다. 도 15는 본 실시예에서 제조된 주표면으로 (100) 면을 갖는 단결정 실리콘층을 이용하는 TFT의 단면 사진이다. 무알칼리 유리 기판 위에 절연층을 개재하여 형성된 단결정 실리콘층을 볼 수 있다.
도 16에서는 TFT의 게이트 전압-드레인 전류(VG-ID) 특성과 게이트 전압-이동도(VG-μFE) 특성을 나타내고 있다. 상기 TFT의 각 파라미터는 다음과 같다.
ㆍ채널 길이: 10 ㎛
ㆍ게이트 절연층의 두께: 20 nm
ㆍ단결정 실리콘층의 두께: 100 nm
오프 전류(Ioff)의 대책으로, 사이드월을 이용하는 LDD(lightly-doped-drain) 구조를 채용한다. n 채널형 TFT의 전계 효과 이동도는 635 ㎠/Vs이고 p 채널형 TFT의 전계 효과 이동도는 134 ㎠/Vs이었다.
도 17에서, 저온도 폴리실리콘(LTPS)과 유리 기판 위의 단결정 실리콘의 정류 전압의 비교를 나타낸다. 유리 기판 위의 단결정 실리콘으로는 상기 저온도 폴리실리콘보다 더 높은 정류 전압을 얻을 수 있었다.
본 실시예에서 일예로 형성된 상기 RTLS-RFID 태그는 배선 폭과 배선 간격 모두 0.8 ㎛인 프로세서에서 제조되었다. 트랜지스터의 수는 24000이고 다이 사이즈는 5 mm × 5 mm이다. 도 18 및 도 19는 상기 RTLS-RFID 태그(칩)의 사진 및 블록도이다.
본 실시예에서는, RTLS 기능을 최대화하기 위하여 원리적으로 원거리 통신을 가능하게 하는 915 MHz의 반송파(carrier wave)를 사용했다. 그러나 본 발명을 여기에 한정하여 해석하지 않는다.
본 실시예에서는, 전압과 온도에 의존하지 않는 정확한 클록의 생성과 신호 도래 방위의 추정이 어려우므로, RSSI(receive signal strength indicator) 시스템을 RTSL 기능을 실현하기 위하여 선택하였다. RSSI 시스템은 전계 강도가 거리에 의존하는 것을 이용하는 시스템이다. 상기 RFID의 주변 회로(peripheral)로서의 A/D 회로를 가지는 것으로 거리 검출을 실현할 수 있다.
본 실시예에서 상기 RTLS-RFID 태그의 통신 규격은 Auto-ID Center I Region 1(North America)에 부분적으로 준거한다. 나아가, 높은 정확도로 거리를 측정하기 위하여, 4 종류의 A/D 회로간의 감도 분포와 소비 전력차를 이용하였다. 본 실시예에서 상기 RTLS-RFID 태그는 전원 회로, 복조 회로 및 변조 회로를 포함하는 RF 회로, 클록 생성기, RF 인터페이스, AD 인터페이스, 4 종류의 A/D 회로 등을 포함한다. 상기 클록 생성기는 TFT의 변이에 의존하지 않고 안정한 주파수를 갖는 클록 신호를 생성하기 위하여 디지털 제어 방식을 채용한다. 상기 RF 인터페이스는 시리얼 신호인 수신 신호의 패러랠 변환, 패러티 체크, 데이터 순서의 변경 등의 기능을 갖는다.
본 실시예에서는, 통신 거리에 의한 전력의 변화나 소량의 전력에 의한 A/D 변환을 고려하여 아키텍처가 다른 이하 4 종류의 A/D 회로를 사용한다. 링-오실레이터 A/D(R.O.A/D)는 10 bit 분해능을 갖고, 전압값에 의존하는 발진 주파수가 변화하는 특성을 이용하였다. 수신 전력 강도에 의해 변화하는 입력 전압과 기준 전압을 전원전압으로 이용하여 각 링-오실레이터를 발진하고, 상기 링-오실레이터의 토글의 수를 각각 카운팅하여 서로 비교한다. 축차 A/D(SAR A/D)는 8 bit 분해능을 갖고 비교기, DAC, SAR 및 로직 제어부를 포함한다. 상기 DAC는 저항과 기준 전압의 조합에 의해 전압을 출력하여 각 비트 변환이 실행되는 단계들을 가중하여 얻어지는 합계를 얻는다. 멀티 슬로프 적분 A/D는 9 bit 분해능을 갖고 아날로그 적분기, 비교기 및 카운터를 포함한다. 상기 입력 전압은 커패시터에 일정 기간동안 충번하여 적분을 한다. 이후, 상기 카운터를 리셋하여 전기 방전에 의하여 역적분을 실행하는 기간 동안 카운터를 동작한다. 시그마-델타 A/D(ΣΔA/D)는 10 bit 분해능을 갖고 누적 가산기(Σ)와 차분기(Δ)를 포함한다. 통상적으로는 고속 클록에 의한 오버샘플링을 실행한다; 그러나, 본 실시예에서는 회로에서 입력 전압에 거의 변동이 없으므로 저속 클록을 이용하여 샘플링 1000회를 실행하였다.
도 20 및 도 21은 본 실시예의 상기 RTLS-RFID 태그의 무선 측정의 결과를 나타낸다. 상기 측정은 스펙트럼 분석기를 이용하여 상기 RTLS-RFID 태그로부터 응답 신호를 수신함으로써 수행한다. 도 20은 응답 신호의 파형을 나타내며 도 21은 통신 거리와 출력 디지털 코드의 관계를 나타낸다. 성능 목표 값에 대응하는 통신 거리 분해능(5 cm/1 code)은 통신 거리 11 cm 내지 40 cm 간에서 만족하였다. 나아가 4 종류의 A/D 회로 각각은 실제 측정값으로 2 cm/1 code 이하의 통신 거리 분해능을 갖고 2 mm/1 code 내지 5 mm/1 code의 성능을 얻을 수 있다는 것을 확인하였다.
본 실시예에서는 상기 RTLS-RFID 태그 시스템은 본 발명의 상기 반도체 창지로 실현된다. 전술한 바와 같이 유리 기판 위에 단결정 실리콘을 이용하여, 결정 입계의 영향을 받지 않으므로 정류 효율을 향상시킬 수 있다.
본 실시예는 실시 형태 1 내지 5를 적절하게 조합할 수 있다.
(실시예 2)
본 실시예에서는, 본 발명의 상기 반도체 장치의 일예로서, 유리 기판 위에 형성된 단결정 실리콘 TFT를 이용한 CPU를 설명한다. 우선, 도 22는 EBSP(electron backscatter diffraction pattern)에 의해 유리 기판 위의 단결정 실리콘의 결정 방위 해석 결과를 나타낸다. 결정들이 거의 모든 영역에서 (100) 방향으로 배향하는 것을 확인할 수 있다. 즉, 유리 기판 위에 단결정 실리콘층을 형성하고 있다는 것을 알 수 있다.
도 23은 이하 실리콘의 라만 스펙트럼을 나타낸다: 종래 SOI 기판 각각으로의 단결정 실리콘(스마트 컷 법에 형성된 기판 및 SIMOX 기판); 벌크 실리콘(c-Si); 및 본 발명의 저온도 프로세스에 의한 유리 기판 위에 형성된 상기 단결정 실리콘(LTSS: low temperature single crystal silicon). 저온도 프로세스에 의해 유리 기판 위에 형성된 상기 단결정 실리콘은 상기 벌크 실리콘 또는 상기 SOI 기판 각각으로의 나머지 단결정 실리콘과 거의 동일한 피크 위치를 갖고 상기 벌크 실리콘 또는 상기 SOI 기판 각각으로의 나머지 단결정 실리콘과 반값 전폭(full width at half maximum)도 동등하게 갖는다. 그러므로, 유리 기판 위에 형성된 상기 단결정 실리콘은 상기 벌크 실리콘에 매우 가까운 결정성을 갖는다는 것을 알 수 있다.
도 24는 본 발명의 유리 기판 위에 형성된 단결정 실리콘 TFT의 단면 사진이다. 본 실시예에서 프로세스의 최대 온도는 600 ℃이다. 즉, 저온도 폴리실리콘 TFT용 종래의 생산 라인을 유리 기판 위의 단결정 실리콘 TFT를 제조하는 데에도 사용할 수 있다. 나아가, 평탄성은 CMP 처리가 아닌 레이저 광 조사에 의하여 실행될 수 있으며, 따라서 바람직하게도, 현존하는 생산 라인을 현저한 변경 없이 사용할 수 있다. 본 발명에 따르면, 대면적 유리 기판 위에 LSI를 형성할 수 있다. 즉, 생산비를 저감할 수 있으므로 본 발명은 대량 생산에 적합하다.
도 25 및 도 26은 본 실시예의 TFT(n 채널형 TFT 및 p 채널형 TFT)의 VG-ID(게이트 전압-드레인 전류) 곡선, VG-μ(게이트 전압-이동도) 곡선 및 TFT 특성 테이블을 나타낸다. 각 그래프에서, 횡축은 VG를 나타내며, 종축은 ID(왼쪽) 또는 μ(오른쪽)를 나타낸다. TFT 특성 테이블 각각에서는 각 n 채널형 TFT의 특성을 윗단에 나타내고 각 p 채널형 TFT의 특성을 아랫단에 나타낸다. 도 25a에 특성을 나타내는 각 TFT의 채널 길이 L과 채널 폭 W는 L/W = 50.2 ㎛/50.2 ㎛이고, 도 25b에 특성을 나타내는 각 TFT의 채널 길이 L과 채널 폭 W는 L/W = 1.2 ㎛/20.2 ㎛이다. TFT 어느 것이든 게이트 절연층의 두께는 20 nm이고 단결정 실리콘층의 두께는 120 nm이다. 도 25a 및 도 25b로부터 우수한 특성을 갖는 TFT가 형성된다는 것을 알 수 있다.
도 26은 본 실시예의 TFT를 이용하여 형성된 용량 TEG의 게이트 내압 특성을 나타낸다. 비교를 위하여, 저온도 폴리실리콘을 이용하여 형성한 용량 TEG의 게이트 내압의 특성을 도면에 도시하였다. 본 실시예에서 상기 저온도 폴리실리콘의 일예로서 CGS(continuous grain silicon)을 이용하여 제조한 용량 TEG의 특성을 보여준다. 여기서, 횡축은 게이트 전압(VG)를 나타내고 종축은 게이트 전극을 통하여 흐르는 전류(IG)를 나타낸다. 게이트 전극을 통하여 흐르는 상기 전류는 게이트 절연막을 통하여 흐르는 전류와 동일하거나 실질적으로 동일하고; 그러므로 상기 게이트 절연막의 파괴 내압의 특성을 도 26으로부터 알 수 있다. 도 26으로부터 상기 게이트 절연막의 파괴 내압은 상기 저온도 폴리실리콘에서보다 본 발명의 상기 TFT에서 더 높다. 이러한 결과는 본 실시예의 상기 단결정 실리콘의 표면 요철이 충분히 감소될 수 있다는 것을 시사하고 있다.
도 27은 본 실시예의 상기 TFT를 포함하는 9 단계 링 오실레이터의 파형을 나타낸다. 도 28은 본 실시예에서 제조된 CPU의 사진이다. 상기 CPU는 SRAM, ALU, 제어 회로 등을 포함한다.
도 29a는 CGS를 이용하여 제조한 CPU의 쉬무 플롯(shmoo plot)을 나타내며, 도 29b는 본 실시예의 상기 단결정 실리콘을 이용하여 제조한 CPU의 쉬무 플롯을 나타낸다. 여기서, 횡축은 동작 주파수를 나타내고 종축은 전원 전압을 나타낸다. 비교를 위하여, 상기 CPU 양자를 동일한 마스크 패턴을 이용하여 제조하였다. 도 29a 및 도 29b로부터, 본 실시예의 상기 단결정 실리콘을 이용하여 제조한 상기 CPU의 상기 동작 주파수는 CGS를 이용하여 제조한 CPU의 동작 주파수보다 더 높다는 것을 확인하였다.
본 실시예는 실시 형태 1 내지 5 및 실시예 1의 하나와 적절하게 조합할 수 있다.
(실시예 3)
본 실시예에서, 실시 형태 1의 상기 SOI 기판의 표면 요철을 측정하였다. (100) 면을 주표면으로 하는 단결정 실리콘 기판을 반도체 기판으로 사용하였다. 본 실시예에서, 파장이 308 nm이고, 펄스 폭이 25 nsec이고, 반복 주파수가 30 Hx인 XeCl 엑시머 레이저로 평탄성을 개선한 단결정 실리콘층의 표면 요철을 측정하였다.
단결정 실리콘층의 표면의 평탄성과 결정성의 분석은, 예를 들면, 광학 현미경, 원자간력 현미경(atomic force microscope: AFM), 또는 주사 전자 현미경(scanning electron microscope: SEM)에 의한 관찰, 전자 후방 산란 회절상(electron back scatter diffraction pattern: EBSP)의 관찰, 또는 라만 분광 측정 등을 이용할 수 있다.
본 실시예에서는, AFM에 의한 관찰 결과를 보여준다. 도 30a 및 도 30b는 본 발명의 상기 단결정 실리콘층을 AFM으로 관찰한 평면 및 단면의 프로파일의 일예이다. 도 30a는 상기 표면의 관찰상이고, 도 30b는 상기 단면의 프로파일이다. 도 30a 및 도 30b의 데이터에 기초하여 계산된 상기 표면 거칠기는 다음과 같다:
ㆍRa: 1.5 nm
ㆍRMS: 1.9 nm
ㆍP-V: 18.0 nm
레이저 광 조사의 효과를 확인하기 우하여, 상기 레이저 광 조사 전에 상기 SOI 기판에 동일한 방법으로 측정을 행하였다. 나아가, 상기 레이저 광 조사시에 분위기를 변경하여 동일한 방법으로 측정을 행하였다. 측정 결과는 모두 표 1에서 볼 수 있다.


분위기
조사
에너지 밀도
[mJ/㎠]
Ra
[nm]
RMS
[nm]
P-V
[nm]
레이저 광 조사 전 7.2 11.5 349.2
질소 431 5.4 7.0 202.8
대기 525 1.9 2.5 33.7
질소 525 2.3 3.0 38.1
질소 619 1.4 1.9 18.0
상기 레이저 광 조사 전의 상기 실리콘층의 Ra는 7 nm 이상이고 RMS는 11 nm 이상이며; 상기 값은 약 60 nm 정도의 두께를 갖는 비결정 실리콘을 엑시머 레이저로 결정화하여 형성한 다결정 실리콘막의 값에 근접하다. 본 발명자는 그러한 다결정 실리콘막을 사용하는 경우 실제 게이트 절연막의 두께가 상기 다결정 실리콘막의 두께보다 더 두꺼울 것이라는 것을 이미 알고 있었다. 그러므로, 상기 실리콘막을 조사하더라도 상기 실리콘층의 표면상에 두께가 10 nm 이하인 게이트 절연층을 형성하기가 어렵다. 따라서, 박막화된 단결정 실리콘의 특성을 활용한 고성능의 트랜지스터의 제작이 어렵다.
한편, 레이저 광 조사 후에 상기 실리콘층에서는, Ra가 2 nm 정도로 감소하였고, RMS는 2.5 내지 3 nm 정도로 감소하였다. 그러므로 평탄성을 갖는 상기 실리콘층을 박막화함으로써, 박막화된 단결정 실리콘층의 특성을 활용한 고성능 트랜지스터의 제작이 가능하게 되었다.
본 실시예는 실시 형태 1 내지 5와 실시예 1 및 2를 적절하게 조합하여 이용할 수 있다.
(실시예 4)
본 실시예에서는, 실시 형태 1의 상기 SOI 기판을 실시예 3과 다른 관점으로 조사한 것이다. 구체적으로, 표면 요철의 매끄러움의 평가의 일환으로, 오목부의 폭과 볼록부의 폭에 대한 조사를 행하였다. 사용한 시료는 실시예 3과 동일하다; 따라서, 이에 대한 상세한 설명은 생략한다. 나아가, 시료의 측정은 실시예 3과 같이 AFM으로 수행하였다.
상기 조사에서 얻은 표면 관찰상에서는, 10의 단면(수평 방향의 폭: 10 ㎛)을 임의로 선택하였고, 오목부와 볼록부 각각의 폭의 평균값을 산출하였다. 여기서, 상기 오목부 및 상기 볼록부의 폭의 산출은 평균 높이를 이용하여 행하여졌다. 즉, AFM상의 단면 프로파일과 상기 평균 높이를 지시하는 기준선의 교차점을 각 오목부 또는 볼록부의 단부로 간주하여 근접한 교차점들 간의 수평 방향의 폭을 측정하였다. 상술한 평균 높이로는 측정의 상기 10의 단면을 포함하는 10 ㎛ × 10 ㎛ 영역에서 모든 측정점(512 × 512 점)에서 높이의 평균값을 사용하였다.
상술한 AFM상의 공간 분해능은 19.5 nm(10 ㎛/512 점)이고; 상기 측정에서 노즈때문에 상기 오목부 또는 볼록부의 폭이 상술한 최소값인 경우가 있더라도, 이러한 경우의 데이터를 제외하지 않고 상기 각각의 오목부 및 볼록부의 폭의 평균값을 산출하였다.
상술한 조사결과는 표 2에서 볼 수 있다. 비교를 위하여, 동일한 측정을 다결정 실리콘 표면에 대하여 실행한 결과와 동일한 측정을 소위 스마트-컷법(smart-cut)을 이용하여 형성한 SOI 기판의 실리콘층의 표면상에 대하여 실행한 결과를 함께 나타냈다.

 본 실시예 스마트-컷법 다결정 실리콘
볼록부의 폭 오목부의 폭 볼록부의 폭 오목부의 폭 볼록부의 폭 오목부의 폭
평균값
(nm)		 99.84065 97.52717 43.15802 43.12361 140.3852 142.5711
상기 결과로부터, 본 실시예의 단결정 실리콘에 있어서는, 상기 오목부의 폭의 평균값은 97.5 nm이고, 볼록부의 폭의 평균값은 99.8 nm이다; 그러므로, 각각의 오목부 및 볼록부의 폭은 60 내지 120 nm의 범위에 있다. 스마트-컷법에 의하여 형성된 상기 실리콘과 상기 다결정 실리콘의 비교로부터, 각각의 오목부 및 볼록부의 폭은 50 nm 이상 140 nm 이하일 수 있다. 약 100 nm의 오목부 및 볼록부의 폭은 Ra가 수 nm 정도인 사실에 비추어 볼 때 매우 크다고 볼 수 있으며, 이는 상기 레이저 광 조사에 의하여 평면이 극히 매끄럽게 되었다는 것을 시사한다. 이는 요철의 곡률이 작은 경우(즉, 상기 오목부 또는 볼록부가 가파른 경우)에는 상기 오목부 및 볼록부의 폭이 작아지기 때문이다.
스마트-컷법의 경우에는 상기 오목부 또는 볼록부의 평균값이 50 nm 미만으로 작아진다; 이는 상기 표면의 연마 공정에 의해 상기 표면 거칠기 자체가 극히 작아지기 때문이다. 한편, 다결정 실리콘에서는, 상기 각각의 오목부 또는 볼록부의 폭이 140 nm 이상으로 크다; 이는 상기 표면의 매끄러움 때문이 아니라 상기 표면 거칠기 자체가 크기 때문이다. 이러한 의미에 있어서, 상기 표면 매끄러움이 Ra와 같은 수직 방향의 의미를 갖는 파라미터와 상기 오목부 또는 볼록부의 폭과 같은 수평 방향의 의미를 갖는 파라미터를 조합한 파라미터에 의해 우선 표현할 수 있다는 것을 알 수 있다.
본 실시예는 실시 형태 1 내지 5 및 실시예 1 내지 3을 적절하게 조합할 수 있다.
본 출원은 2007년 9월 14일에 일본 특허청에 출원된 일본특허출원 제2007-240219호에 기초하며, 전체 내용은 참조에 의해 병합된다.
101: 베이스 기판 102: 절연층
103: 질화산화 실리콘막 104: 산화질화 실리콘막
105: 접합층 111: 반도체 기판
112: 보호막 113: 취화층
114: 접합층 115: 반도체층
116: 절연층 117: 산화질화 실리콘막
118: 질화산화 실리콘막 121: 이온 빔
122: 레이저 광 131: SOI 기판
132: SOI 기판 133: SOI 기판
151: 반도체층 152: 반도체층
153: 게이트 절연층 154: 게이트 전극
155: 사이드월 절연층 156: 질화 실리콘막
157: 고농도 불순물 영역 158: 저농도 불순물 영역
159: 채널 형성 영역 160: 고농도 불순물 영역
163: 절연층 164: 층간 절연층
165: 콘택트 홀 166: 콘택트 플러그
167: 배선 168: 층간 절연막
200: 마이크로프로세서 201: 연산논리부(ALU)
202: ALU 제어부 203: 명령 디코더
204: 인터럽트 제어부 205: 타이밍 제어부
206: 레지스터 207: 레지스터 제어부
208: 버스 인터페이스(Bus I/F) 209: 읽기 전용 메모리(ROM)
210: 메모리 인터페이스(ROM I/F) 211: RFCPU
212: 아날로그 회로부 213: 디지털 회로부
214: 공진 회로 215: 정류 회로
216: 정전압 회로 217: 리셋 회로
218: 발진 회로 219: 복조 회로
220: 변조 회로 221: RF 인터페이스
222: 제어 레지스터 223: 클록 콘트롤러
224: CPU 인터페이스 225: 중앙 처리 유닛
226: 랜덤-액세스 메모리 227: 읽기 전용 메모리
228: 안테나 229: 용량부
230: 전원 관리 회로 301: 마더 유리
302: 반도체층 310: 표시 패널 형성 영역
311: 주사선 구동 회로 형성 영역 312: 신호선 구동 회로 형성 영역
313: 화소 형성 영역 321: 반도체층
322: 주사선 323: 신호선
324: 화소 전극 325: TFT
327: 층간 절연막 328: 전극
329: 주상 스페이서 330: 배향막
332: 대향 기판 333: 대향 전극
334: 배향막 335: 액정층
401: 선택용 트랜지스터 402: 표시 제어용 트랜지스터
403: 반도체층 404: 반도체층
405: 주사선 406: 신호선
407: 전류 공급선 408: 화소 전극
411: 전극 412: 게이트 전극
413: 전극 427: 층간 절연막
428: 격벽층 429: EL층
430: 대향 전극 431: 대향 기판
432: 수지층 901: 휴대 전화
902: 표시부 903: 조작 스위치
911: 디지털 플레이어 912: 표시부
913: 조작부 914: 이어폰
921: 전자 서적 922: 표시부
923: 조작 스위치 115A: 반도체층
115B: 반도체층 131A: SOI 기판
131B: SOI 기판 132A: SOI 기판
132B: SOI 기판 133A: SOI 기판
133B: SOI 기판

Claims (39)

  1. 절연 기판 위의 절연층;
    상기 절연층 위의 접합층; 및
    상기 접합층 위의 단결정 반도체층을 포함하고,
    상기 단결정 반도체층의 상부 표면에 있는 요철 형상의 산술 평균 거칠기는 1 nm 이상 7 nm 이하인, 반도체 장치.
  2. 제 1 항에 있어서,
    상기 절연층은 산화질화 실리콘막(silicon oxynitride film) 또는 질화산화 실리콘막(silicon nitride oxide film)을 포함하는, 반도체 장치.
  3. 제 1 항에 있어서,
    상기 단결정 반도체층은 (100) 면을 주표면으로 갖는, 반도체 장치.
  4. 제 1 항에 있어서,
    상기 단결정 반도체층은 (110) 면을 주표면으로 갖는, 반도체 장치.
  5. 제 1 항에 있어서,
    상기 요철 형상에서의 각각의 오목부 또는 볼록부의 폭의 평균값은 60 nm 이상 120 nm 이하이고,
    각각의 오목부 또는 볼록부의 상기 폭은 평균 높이로 측정되는, 반도체 장치.
  6. 절연 기판 위의 절연층;
    상기 절연층 위의 접합층; 및
    상기 접합층 위의 단결정 반도체층을 포함하고,
    상기 단결정 반도체층의 상부 표면에 있는 요철 형상의 제곱평균평방근 거칠기는 1 nm 이상 10 nm 이하인, 반도체 장치.
  7. 제 6 항에 있어서,
    상기 절연층은 산화질화 실리콘막 또는 질화산화 실리콘막을 포함하는, 반도체 장치.
  8. 제 6 항에 있어서,
    상기 단결정 반도체층은 (100) 면을 주표면으로 갖는, 반도체 장치.
  9. 제 6 항에 있어서,
    상기 단결정 반도체층은 (110) 면을 주표면으로 갖는, 반도체 장치.
  10. 제 6 항에 있어서,
    상기 요철 형상에서의 각각의 오목부 또는 볼록부의 폭의 평균값은 60 nm 이상 120 nm 이하이고,
    각각의 오목부 또는 볼록부의 상기 폭은 평균 높이로 측정되는, 반도체 장치.
  11. 절연 기판 위의 절연층;
    상기 절연층 위의 접합층; 및
    상기 접합층 위의 단결정 반도체층을 포함하며,
    상기 단결정 반도체층의 상부 표면에 있는 요철 형상의 높이에 있어서 최대 차이가 5 nm 이상 250 nm 이하인, 반도체 장치.
  12. 제 11 항에 있어서,
    상기 절연층은 산화질화 실리콘막 또는 질화산화 실리콘막을 포함하는, 반도체 장치.
  13. 제 11 항에 있어서,
    상기 단결정 반도체층은 (100) 면을 주표면으로 갖는, 반도체 장치.
  14. 제 11 항에 있어서,
    상기 단결정 반도체층은 (110) 면을 주표면으로 갖는, 반도체 장치
  15. 제 11 항에 있어서,
    상기 요철 형상에서의 각각의 오목부 또는 볼록부의 폭의 평균값은 60 nm 이상 120 nm 이하이고,
    각각의 오목부 또는 볼록부의 상기 폭은 평균 높이로 측정되는, 반도체 장치.
  16. 내열 온도가 700 ℃ 이하인 기판;
    상기 기판 위의 절연층;
    상기 절연층 위의 접합층; 및
    상기 접합층 위의 단결정 반도체층을 포함하고,
    상기 단결정 반도체층의 상부 표면에 있는 요철 형상의 산술 평균 거칠기는 1 nm 이상 7 nm 이하인, 반도체 장치.
  17. 제 16 항에 있어서,
    상기 기판은 알루미노실리게이트 유리(alluminosilicate glass), 알루미노보로실리게이트 유리(alluminoborosilicate glass), 또는 바륨보로실리게이트 유리(bariumborosilicate glass) 중 어느 하나를 포함하는 유리 기판인, 반도체 장치.
  18. 제 16 항에 있어서,
    상기 절연층은 산화질화 실리콘막 또는 질화산화 실리콘막을 포함하는, 반도체 장치.
  19. 제 16 항에 있어서,
    상기 단결정 반도체층은 (100) 면을 주표면으로 갖는, 반도체 장치.
  20. 제 16 항에 있어서,
    상기 단결정 반도체층은 (110) 면을 주표면으로 갖는, 반도체 장치.
  21. 제 16 항에 있어서,
    상기 요철 형상에서의 각각의 오목부 또는 볼록부의 폭의 평균값은 60 nm 이상 120 nm 이하이고,
    각각의 오목부 또는 볼록부의 상기 폭은 평균 높이로 측정되는, 반도체 장치.
  22. 내열 온도가 700 ℃ 이하인 기판;
    상기 기판 위의 절연층;
    상기 절연층 위의 접합층; 및
    상기 접합층 위의 단결정 반도체층을 포함하고,
    상기 단결정 반도체층의 상부 표면에 있는 요철 형상의 제곱평균평방근 거칠기는 1 nm 이상 10 nm 이하인, 반도체 장치.
  23. 제 22 항에 있어서,
    상기 기판은 알루미노실리게이트 유리(alluminosilicate glass), 알루미노보로실리게이트 유리(alluminoborosilicate glass), 또는 바륨보로실리게이트 유리(bariumborosilicate glass) 중 어느 하나를 포함하는 유리 기판인, 반도체 장치.
  24. 제 22 항에 있어서,
    상기 절연층은 산화질화 실리콘막 또는 질화산화 실리콘막을 포함하는, 반도체 장치.
  25. 제 22 항에 있어서,
    상기 단결정 반도체층은 (100) 면을 주표면으로 갖는, 반도체 장치.
  26. 제 22 항에 있어서,
    상기 단결정 반도체층은 (110) 면을 주표면으로 갖는, 반도체 장치.
  27. 제 22 항에 있어서,
    상기 요철 형상에서의 각각의 오목부 또는 볼록부의 폭의 평균값은 60 nm 이상 120 nm 이하이고,
    각각의 오목부 또는 볼록부의 상기 폭은 평균 높이로 측정되는, 반도체 장치.
  28. 내열 온도가 700 ℃ 이하인 기판;
    상기 기판 위의 절연층;
    상기 절연층 위의 접합층; 및
    상기 접합층 위의 단결정 반도체층을 포함하고,
    상기 단결정 반도체층의 상부 표면에 있는 요철 형상의 높이에 있어서 최대 차이가 5 nm 이상 250 nm 이하인, 반도체 장치.
  29. 제 28 항에 있어서,
    상기 기판은 알루미노실리게이트 유리(alluminosilicate glass), 알루미노보로실리게이트 유리(alluminoborosilicate glass), 또는 바륨보로실리게이트 유리(bariumborosilicate glass) 중 어느 하나를 포함하는 유리 기판인, 반도체 장치.
  30. 제 28 항에 있어서,
    상기 절연층은 산화질화 실리콘막 또는 질화산화 실리콘막을 포함하는, 반도체 장치.
  31. 제 28 항에 있어서,
    상기 단결정 반도체층은 (100) 면을 주표면으로 갖는, 반도체 장치.
  32. 제 28 항에 있어서,
    상기 단결정 반도체층은 (110) 면을 주표면으로 갖는, 반도체 장치.
  33. 제 28 항에 있어서,
    상기 요철 형상에서의 각각의 오목부 또는 볼록부의 폭의 평균값은 60 nm 이상 120 nm 이하이고,
    각각의 오목부 또는 볼록부의 상기 폭은 평균 높이로 측정되는, 반도체 장치.
  34. 제 1 항에 따른 상기 반도체 장치를 이용하는, 전자 기기.
  35. 제 6 항에 따른 상기 반도체 장치를 이용하는, 전자 기기.
  36. 제 11 항에 따른 상기 반도체 장치를 이용하는, 전자 기기.
  37. 제 16 항에 따른 상기 반도체 장치를 이용하는, 전자 기기.
  38. 제 22 항에 따른 상기 반도체 장치를 이용하는, 전자 기기.
  39. 제 28 항에 따른 상기 반도체 장치를 이용하는, 전자 기기.
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