CN1433080A - 半导体器件的制造方法以及使用soi基片的半导体芯片 - Google Patents

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Abstract

一种叠层基片通过在单晶硅半导体所构成的支承基片上隔着一个绝缘层叠加由单晶硅半导体所构成的器件形成层而形成，其中器件形成层的晶轴方向偏离支承基片的相应晶轴方向。半导体器件形成在通过用在与容易使该支承基片被分割的晶轴方向相平行的方向上延伸的划线所分割的多个区域中的器件形成层上。通过沿着该划线切割该支承基片，而把叠层的基片分割为多个小片。即使载流子的方向和布线延伸方向偏离晶轴的容易分割方向，也可以容易地把一个半导体器件分割为小片。

Description

半导体器件的制造方法以及使用SOI基片的半导体芯片
技术领域
本发明涉及一种半导体器件的制造方法以及一种半导体芯片，特别涉及一种使用半导体上绝缘体(SOI)基片并且能够提高器件性能的半导体器件和半导体芯片。
背景技术
一种技术被报道，其用于提高载流子的迁移率并且通过使p沟道MOS晶体管的载流子的运动方向与单晶硅的<100>方向相平行而控制短沟道效应(参见IEDM1999，27-5，Effect of<100>Direction for HighPerformance SCE Immune pMOSFET with Less Than 0.15mm GateLength)。
并且用于把SOI基片应用于半导体集成电路器件的技术的研究和发展已经进行了20多年。通常，SOI基片被限于用在专用的半导体器件中(例如高耐压性的器件)。自从国际商业机器公司在1998年把SOI基片用于微处理器单元(MPU)以来，把SOI基片用于半导体集成电路的例子不断增加。当使用SOI基片时，与使用普通半导体基片的情况相比，可以增加半导体器件的工作速度并且降低电能消耗量。
通常，在使用硅基片的半导体集成电路器件中，MOSFET的栅极和布线被配置为与硅基片的<110>方向相平行。划线(Scribe line)也被配置为与<110>方向相平行；因此，通过切割该基片，可以容易地把该基片分割为小片(chip)。并且，由于切割方向是可以观察到栅极和布线的方向，因此可以执行缺陷分析等等操作。
但是，当MOSFET被配置为使载流子的运动方向与<100>方向相平行时，增加栅极的延伸方向的迁移率并且与该<110>交叉为45度角。为此原因，难以通过切割而分割为小片。另外，难以观察到栅极和布线的截面。
发明内容
本发明的一个目的是提供一种半导体器件的制造方法，即使在载流子的运动方向与布线延伸的方向偏离可以容易切割的晶轴方向，该半导体器件也可以被分割为小片。
本发明的另一个目的是提供一种半导体芯片，其适合于采用上述制造方法。
根据本发明一个方面，在此提供一种用于制造半导体基片的方法，其中包括如下步骤：(a)通过在单晶硅半导体所构成的支承基片上隔着一个绝缘层叠加由单晶硅半导体所构成的器件形成层，其中器件形成层的晶轴方向偏离支承基片的相应晶轴方向；(b)把半导体器件形成在通过用在与容易使该支承基片被分割的晶轴方向相平行的方向上延伸的划线所分割的多个区域中的器件形成层上；以及(c)通过沿着该划线切割该支承基片，而把叠层的基片分割为多个小片。
根据本发明另一方面，在此提供一种半导体芯片，其中包括：一个SOI基片，其中顺序地叠加由单晶硅半导体所构成的支承基片、绝缘层和由单晶硅半导体所构成的器件形成层，以及器件形成层的晶轴方向偏离支承基片的相应晶轴方向，其包括与容易使该支承基片被分割的晶轴方向相平行的端面；以及形成在该器件形成层中的半导体器件。
由于划线与容易分割该支承基片的晶轴相平行，因此通过分割该支承基片，该叠层的基片可以被分为多个小片。器件形成层的晶轴与这些支承基片不形成对齐关系。例如，晶轴可以被对齐，从而提高在器件形成层上的半导体器件的性能。
根据本发明的另一个方面，在此提供一种半导体芯片，其中包括：一个SOI基片，其中顺序地叠加由单晶硅半导体所构成的支承基片、绝缘层和由单晶硅半导体所构成的器件形成层，以及器件形成层的晶轴方向偏离支承基片的相应晶轴方向，其包括与容易使该支承基片被分割的晶轴方向相平行的端面；以及形成在该器件形成层中的有源器件，该有源器件的载流子的运动方向为该器件形成层的<100>方向。
可以通过使载流子的运动方向与<100>方向相平行而增加该载流子的迁移率。
根据本发明的另一个方面，在此提供一种半导体芯片，其中包括：一个SOI基片，其中顺序地叠加由单晶硅半导体所构成的支承基片、绝缘层和由单晶硅半导体所构成的器件形成层，以及器件形成层的晶轴方向偏离支承基片的相应晶轴方向，其包括与容易使该支承基片被分割的晶轴方向相平行的端面；形成在该器件形成层中的半导体器件；以及一个布线层，其包括基本上向一个方向延伸的多条布线，其中在该布线层中的多条布线和容易分割该支承基片的晶轴的方向被设置为相互平行。
通过分割该支承基片而观察和分析该布线的截面。
如上文所述，该支承基片和器件形成层的晶轴方向相互偏离。器件形成层的晶轴方向被适当地调整以提高半导体器件的性能，并且该支承基片的晶轴方向被适当地调整以容易地通过切割而分割为小片。
附图简述
图1A、1B和1D为用于说明用于制造根据本发明一个实施例的半导体器件的叠层基片的方法的截面示图。图1C为示出该叠层基片的晶轴方向的平面示图。
图2为示出用于根据本发明的实施例的半导体器件的叠层基片的平面示图。
图3A和3B为示出用于根据本发明的实施例的半导体器件的叠层基片的截面示图。
图4为示出根据本发明的实施例的半导体器件的平面示图。
具体实施方式
下面参照图1A至图4描述根据本发明的实施例的半导体器件的制造方法。
图1A示出作为用于形成半导体器件的器件形成层的基片的截面示图。氧化硅膜2形成在由单晶硅所形成的基片1的表面上。在该硅基片1的表面上的密勒指数为[100]。例如，使用化学汽相淀积(CVD)等等方法形成厚度约为0.2微米的氧化硅膜2。可以形成除了氧化硅之外的其它绝缘材料所制成的薄膜，来取代该氧化硅膜2。
氢掺杂层3例如形成在与形成有氧化硅膜2的表面相距1至2微米的深度处。该氢掺杂层3例如通过把3.5至10*1016cm-2剂量的氢离子掺杂到氧化硅膜2中形成。根据氧化硅膜2的厚度或氢掺杂层3的深度来选择加速能量。
如图1B中所示，硅基片1被叠加，以附着到由单晶硅10所制成的支承基片10上，以便于把氧化硅膜2的表面附着到该支承基片上。该支承基片10的厚度例如为600微米，该支承基片10的表面的密勒指数为[100]。
图1C示出该叠层基片的平面示图。一个凹槽11形成在支承基片的边缘处，用于表示支承基片10的<110>方向。并且可以形成一个定向平面来取代该凹槽。要成为器件形成层的硅基片的<110>方向1a仅仅相对于支承基片10的<110>方向10a偏移θ度。在本发明的实施例中，支承基片10和硅基片1的方向被调节，以使得该偏移角为45度。硅基片1的<100>方向1b相对于<110>方向1a形成45度角；因此，它与支承基片10的<110>方向10a相平行。
当叠加时，在500℃的温度下执行热处理。
如图1D中所示，在氢掺杂层3的位置处的脱离是由于热处理所导致的，并且由硅基片1的一部分所形成的薄器件形成层1A被保留在支承基片10的表面上。氧化硅膜2被保留在器件形成层1A与支承基片10之间。器件形成层1A的表面被执行化学机械抛光，保留有氢的表面层被除去，并且该表面被平面化。然后，在1100℃的温度下执行2小时的热处理，以提高粘合性。
图2示出器件形成层1A的平面示图。图2的垂直方向与支承基片10的<110>方向10a相平行。多个小片区域13由格子状的划线12所确定。每条划线12在垂直方向或水平方向上延伸。通过使用众所周知的光刻、薄膜形成、蚀刻和离子注入技术来在该小片区域13中形成半导体器件和布线。
图2的划线延伸的纵向方向与支承基片10的<110>方向10a相平行。由<110>所表示的晶轴包括所有与<110>相同的晶轴。也就是说，与图2中所示的<110>方向10a形成直角的方向也由<110>所表示。因此，图2的划线延伸的垂直方向也与<110>方向相平行。
如图3A中所示，形成从器件形成层1a到达支承基片10的凹槽15。凹槽15沿着图2中所示的划线12而形成。
如图3B中所示，在凹槽15处切割该支承基片10。由此，支承基片10可以被分割为多个小片21。由于单晶硅的<110>方向容易被切割，因此支承基片10容易被切割。
另外，凹槽15可以具有到达器件形成层1A的底部的深度。在这种情况中，当支承基片10被切割时，氧化硅膜被沿着该切割表面而切割。并且，当器件形成层1A足够薄时，它可以沿着支承基片的<110>方向被切割，而不形成凹槽15。
图4示出一个芯片的平面示图。图4中所示的芯片20的下右区21表示栅极层的示意图的一个例子，并且上左区22表示上布线层的示意图的一个例子。另外，图4中所示的图案和芯片尺寸的比例与实际情况不同，并且该图案被显示为比实际图像的尺寸更大。该芯片的一个端面与支承基片10的<110>方向相平行(参见图3B)，即，容易被分割的方向。
一个MOSFET32形成在器件形成层1A的表面上(参见图3B)。MOSFET32由横过有源区31的栅极32G以及被设置在该栅极32G的两侧上的源区32S和漏区32D所构成。栅极32G在与器件形成层1A的<100>方向1b的方向相平行地延伸。在源区32S和漏区32G之间的沟道区中运动的载流子的运动方向与图4中所示的<100>方向1b形成直角。由于用<100>所表示的晶轴包括所有与[100]相同的晶轴，因此与<100>方向垂直相交的方向也被表达为<100>。也就是说，载流子的运动方向与<100>方向相平行。
通过使载流子的运动方向为<100>方向可以增加载流子的迁移率。从而，可以增加MOSFET的电特性。
如图4中的区域22所示，形成多条布线41。大多数布线41与支承基片10的<110>方向相平行。因此，布线41的载面容易被暴露并且通过切割该支承基片10而进行检查。并且，由于栅极32G与支承基片10的<110>方向相平行，因此栅极32G的截面可以被观察，并且执行缺陷分析。
但是，如图4中所示，大多数布线41被设置为与支承基片10的<110>方向相平行，因此一部分布线41可以被设置为相对于支承基片10的<110>方向相倾斜。通常，在该倾斜方向上延伸的布线少于布线层中的总布线长度的10％。这在倾斜方向上的布线小于总布线长度的30％时是有效的，也就是说，设置为与支承基片10的<110>方向相平行的布线的总长度为在布线层中的所有布线的总长度的70％或更多。
如上述实施例所述，通过把器件形成层1A的<110>方向相对于支承基片10的<110>方向刚好偏移45度，则将提高该MOSFET的性能，并且可以容易地通过切割而分割为小片。另外，通过使器件形成层1A的<110>方向与支承基片10的<110>方向形成为42至48度，还可以具有相同的效果。
在上述实施例中，尽管支承基片10和器件形成层1A由单晶硅所形成，但是它们可以由除了硅之外的单晶硅半导体所形成。在此时，划线被设置为与容易切割该支承基片的方向相平行。另外，器件形成层的晶轴方向被调节，使得在载流子在与该划线相平行的方向上运动的情况中的迁移率变高。另外，栅极和布线的大部分被设置为与划线相平行。通过上述结构，可以获得与上述实施例相同的效果。
在上文已经结合优选实施例描述本发明。但是本发明不限于上述实施例。显然，本领域的技术人员可以做出各种改进、改变、组合等等。

Claims (15)

1.一种用于制造半导体基片的方法，其中包括如下步骤：
(a)通过在单晶硅半导体所构成的支承基片上隔着一个绝缘层叠加由单晶硅半导体所构成的器件形成层，其中器件形成层的晶轴方向偏离支承基片的相应晶轴方向；
(b)把半导体器件形成在通过用在与容易使该支承基片被分割的晶轴方向相平行的方向上延伸的划线所分割的多个区域中的器件形成层上；以及
(c)通过沿着该划线切割该支承基片，而把叠层的基片分割为多个小片。
2.根据权利要求1所述的制造半导体器件的方法，其中在步骤(b)和步骤(c)之间进一步包括形成从器件形成层的表面沿着该划线到达至少该器件形成层的底部的凹槽的步骤。
3.根据权利要求1所述的制造半导体器件的方法，其中：
该支承基片和器件形成层由单晶硅所构成，
支承基片和器件形成层的叠加表面的晶面的方向为[100]平面，以及
该器件形成层的<110>方向与支承基片的<110>方向刚好形成42至48度的角度。
4.根据权利要求3所述的制造半导体器件的方法，其中该划线与支承基片的<110>方向相平行。
5.根据权利要求3所述的制造半导体器件的方法，其中步骤(b)进一步包括在该器件形成层上形成一个有源器件的步骤，该有源器件的载流子的运动方向为该器件形成层的<100>方向。
6.根据权利要求1所述的制造半导体器件的方法，其中步骤(b)进一步包括形成包含基本上在一个方向上延伸的多条布线的一个布线层的步骤，其中在该布线层中的多条布线的方向与该支承基片容易被分割的晶轴方向被设置为基本上平行
7.一种半导体芯片，其中包括：
一个SOI基片，其中顺序地叠加由单晶硅半导体所构成的支承基片、绝缘层和由单晶硅半导体所构成的器件形成层，以及器件形成层的晶轴方向偏离支承基片的相应晶轴方向，其包括与容易使该支承基片被分割的晶轴方向相平行的端面；以及
形成在该器件形成层中的半导体器件。
8.根据权利要求7所述的半导体芯片，其中该支承基片和器件形成层由单晶硅所构成，并且该支承基片和器件形成层的[100]平面与该器件形成层的上表面相平行。
9.根据权利要求7所述的半导体芯片，其中该器件形成层的<110>方向与支承基片的<110>方向刚好形成42至48度的夹角。
10.一种半导体芯片，其中包括：
一个SOI基片，其中顺序地叠加由单晶硅半导体所构成的支承基片、绝缘层和由单晶硅半导体所构成的器件形成层，以及器件形成层的晶轴方向偏离支承基片的相应晶轴方向，其包括与容易使该支承基片被分割的晶轴方向相平行的端面；以及
形成在该器件形成层中的有源器件，该有源器件的载流子的运动方向为该器件形成层的<100>方向。
11.根据权利要求10所述的半导体芯片，其中该支承基片和器件形成层由单晶硅所构成，并且该支承基片和器件形成层的[100]晶面与该器件形成层的上表面相平行。
12.根据权利要求10所述的半导体芯片，其中该器件形成层的<110>方向与支承基片的<110>方向刚好形成42至48度的夹角。
13.根据权利要求10所述的半导体芯片，其中进一步包括一个布线层，其包含基本上在一个方向上延伸的多条布线，其中在该布线层中的多条布线的方向与该支承基片容易被分割的晶轴方向被设置为基本上平行
14.一种半导体芯片，其中包括：
一个SOI基片，其中顺序地叠加由单晶硅半导体所构成的支承基片、绝缘层和由单晶硅半导体所构成的器件形成层，以及器件形成层的晶轴方向偏离支承基片的相应晶轴方向，其包括与容易使该支承基片被分割的晶轴方向相平行的端面；
形成在该器件形成层中的半导体器件；以及
一个布线层，其包括基本上向一个方向延伸的多条布线，其中在该布线层中的多条布线和容易分割该支承基片的晶轴的方向被设置为相互平行。
15.根据权利要求14所述的半导体芯片，其中该支承基片由单晶硅所制成，并且该支承基片容易被分割的晶轴方向为<110>方向。
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