CN1855535A - 用于增强PFET迁移率的埋有台阶的SiGe结构 - Google Patents

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Abstract

本申请涉及用于增强PFET迁移率的埋有台阶的SiGe结构，具体的是一种器件及其制造方法。该器件包括具有埋置SiGe层(14)的PFET，其中该SiGe层的浅的部分(15)更靠近PFET沟道(2)，而该SiGe层的深的部分(16)更远离PFET沟道。这样，SiGe层在朝着沟道的那侧的边界变薄。这种结构允许PFET沟道受到更大的压应力，而不会显著降低延伸结特性。所述逐渐变薄的SiGe边界可以被构成为多个分立的台阶。例如，可以形成两个、三个或者多个分立台阶。

Description

用于增强PFET迁移率的埋有台阶的SiGe结构
技术领域
本发明的各方面总体上涉及在PFET中使用埋置的SiGe，具体地涉及形成埋置的SiGe层，其在离开PFET沟道的方向平滑地或者阶梯式地逐步变薄，从而使沟道压应力增加。
背景技术
以前已经认识到，埋置硅锗(SiGe)技术对于生产基于硅的高性能p型场效应晶体管(PFET)来说已经成为一种有前景的技术。具体地，已经表明，在紧邻PFET沟道的硅衬底中埋置SiGe会在沟道上产生压应力，从而提高空穴迁移率，提高PFET的性能。作为例子，在下述论文中讨论了这种压应力特性：“35％Drive CurrentImprovement From Recessed-SiGe Drain Extensions on 37nm GateLength PMOS”，P.R.Chidambaram，et al.，2004 Symposium on VLSITechnology，Digest of Technical Papers，pp.48-49.
图23基本上是从上述参考文献中复制下来的。可以看到，总体而言，沟道应力与SiGe层和沟道的相对距离有关。具体地，图23的(a)部分图示了向沟道的延伸仅及源/漏(SD)区的30nm深的SiGe层。(c)部分图示了向沟道的延伸的同样是30nm深的SiGe层，但是延伸得更远一些(从而更接近沟道)，进入了漏极延伸(DE)(DrainExtension)区。从(b)部分的曲线图可以看到，在沟道中央(距离＝0)的应力对于(a)部分的结构大约为250MPa，而在沟道中央的应力对于(c)部分的结构大约为900MPa。因此，可以看到，通过形成更靠近沟道的SiGe层，提高了沟道应力。
由于沟道压应力在PFET中是受欢迎的(因为能够提高沟道中的空穴迁移率)，因此希望能够更多地提高沟道应力。但是，这样做的努力很容易导致后面要讨论的需要克服的相当复杂的情况。因此，需要开发出新技术来提高沟道应力，同时不显著降低延伸结(extensionjunction)特性。
发明内容
本发明的各方面是要解决上述问题中的一个或者多个。例如，本发明的各方面旨在形成具有埋置SiGe层的PFET，其中该SiGe层的浅的部分更靠近PFET沟道，而该SiGe层的深的部分更远离PFET沟道。这样，SiGe层在朝着沟道的那侧的边界变薄。这种结构允许PFET沟道受到更大的压应力，而不会显著降低延伸结特性。
本发明的另外一些方面旨在形成具有多个台阶的逐渐变薄的SiGe边界。例如，可以形成两个或者多个台阶。这些方面提供了实现逐渐变薄的SiGe边界的实际可行的方式。
阅读下面对说明性的实施方案的详细说明会更加清楚本发明的上述以及其他方面。
附图说明
结合附图阅读以下的说明有助于更完全地理解本发明及其优点。附图中，相同的附图标记标识相同的特征。附图中：
图1根据本发明的至少一个方面的埋有台阶的SiGe结构的一种说明性实施方案的侧视图；
图2-12是在制造根据本发明的至少一个方面的埋有台阶的SiGe结构的一种说明性实施方案的工艺过程中，在各个步骤中的一种结构的侧视图；
图13-22是在制造根据本发明的至少一个方面的埋有台阶的SiGe结构的另一种说明性实施方案的工艺过程中，在各个步骤中的另一种结构的侧视图；
图23图解了传统的SiGe结构。
具体实施方式
看图1，其中图示了一种说明性的器件，PFET器件1，其具有埋置的SiGe结构。具体的，器件部分1包括硅本体10，其上形成多晶硅PFET栅极11。硅本体10具有源/漏区3，以及在栅极11下方、在源/漏区3之间的沟道区2(图1中图示为大致在竖直虚线之间)。栅极11的顶部盖有氧化物层12。栅极11在相对两侧被氧化物隔离体13横向围绕。另外，在栅极11和沟道2的相对两侧，在源/漏区上，在硅本体10上形成SiGe层14。硅本体10和SiGe层14的形状被形成为：在所述相对两侧的每一侧，SiGe层14具有两个台阶15、16。台阶15与台阶16相比形成在相对较浅的深度上。另外，台阶15被形成为与台阶16相比在横向上更靠近栅极11。这样，PFET 1可以被视为在相对两侧的每一侧具有浅而近的台阶15和深而远的台阶16。硅本体10的设置SiGe层14的表面的形状是类似的，以便与SiGe层14的台阶15、16相配合。
更仔细地观察硅本体10和SiGe层14之间的边界，第一和第二台阶15、16中的每一个台阶具有基本上平坦的侧边界17、19，它们基本上平行于栅极11的侧壁，并/或相互平行。但是，台阶15的侧边界17与台阶16的侧边界19相比更靠近栅极11和/或沟道2。例如，侧边界17可以大致与最近的氧化物隔离体13的外边缘对齐，而侧边界19可以与最近的氧化物隔离体13的外边缘横向间隔一个距离L＞0，比如大致为L＝40nm，或者例如在40-60nm的范围内。另外，台阶15的下边界18基本平坦，基本上平行于并且浅于台阶16的基本上平坦的下边界5。如图1所示的四个边界/表面的结构可以概括为，下边界18从侧边界17以一定的角度(例如大约90度)延伸，侧边界19从下边界18以一定的角度(例如大约90度)延伸并与侧边界17至少由下边界18隔开，下边界5从侧边界19以一定的角度(例如大约90度)延伸，并与侧边界17和下边界18至少由侧边界19隔开。在一个说明性的实施方案中，台阶15的下边界18从栅极11的底部测量的深度大约为D1＝20nm，或者在例如15-25nm的范围内，而台阶16的下边界5从栅极11的底部测量的深度的范围是D2＝50-60nm。一般，深度D1可以是深度D2的大约40％。上述尺度只是举例说明，SiGe层14的具体尺度可以取决于所要的PFET 1特性。
已经发现，随着SiGe层接近沟道，或者随着SiGe层加深，沟道应力都会增加。有人或许会得出结论说只需要简单地形成深而近的SiGe层就可以提高沟道应力。然而不幸的是，这样的结构会显著降低延伸结(extension junction)结漏电流(junction leakage current)，并增加SiGe外延层晶体缺陷。但是，图1所示的具体SiGe结构可以提高沟道压应力，但是不会产生延伸结和晶体缺陷的问题。这是因为SiGe层14的下部比上部更远离PFET沟道。换句话说，图示的SiGe结构充分利用了两种情况：在浅层靠近栅极11和/或沟道15的SiGe，以及在深层远离栅极11和/或沟道2的SiGe。
尽管图示了两个台阶15、16，但是如果需要可以使用多于两个的台阶。例如，可以形成三个、四个或者更多台阶，每一个台阶与前一个台阶相比更深入硅本体10并更远离栅极11和/或沟道2。还应注意到，尽管图1以及后面的各个附图所图示的是理想化的台阶组的情况，台阶具有锐利的直角边界，在实际应用中，台阶15、16可以是圆角的。另外，尽管在这里所描述的各个说明性的实施方案中包括的是分立的(离散的)台阶，但是，取而代之，或者附加地，SiGe层14可以更加平滑地变薄，具有简单的或者复杂的弯曲边界而没有锐利的角度。另外，在使用离散台阶的情况下，台阶的侧边界和下边界相互可以形成任何角度，比如大约90度或者任何其他角度。无论形成的是台阶形边界还是相对平滑的和弯曲的边界或者二者都有，重要的是要将SiGe层14形成为使其边界在较浅的位置更靠近PFET沟道，在较深的位置更远离PFET沟道。
下面结合图2-12描述形成具有台阶形SiGe埋入层的PFET的第一种说明性的工艺。见图2，提供绝缘体上硅(SOI)晶片，其具有硅本体20、在硅本体20之下的氧化物埋层(BOX层)(未图示)，以及在BOX层之下的衬底(未图示)。硅本体20可以是例如50到70nm厚，BOX层例如可以是大约150nm厚。在硅本体20上以传统方式形成多晶硅PFET栅极21，栅极21的顶部被盖上氧化物层22，该氧化物层例如可以是大约50nm厚。栅极21可以从硅本体20延伸例如大约100nm。在栅极21的侧壁再氧化之后，栅极21在侧面被氧化物隔离体23环绕。氧化物隔离体23例如可以是大约10nm宽。
见图3，使用晕圈注入工艺(halo implant process)形成N型扩散区(未图示)，并使用延伸注入工艺(extension implant process)形成氧化物隔离体23和/或栅极21下方的P型扩散区30。
见图4，使用氧化物隔离体23和盖层22作为掩模，使用蚀刻工艺比如传统的反应例子蚀刻(RIE)工艺，在区域30中蚀刻出具有台阶区41的浅凹陷。该台阶区41将在后面的工艺中用来帮助形成SiGe层的上台阶。
见图5，在氧化物隔离体23上和浅凹陷区30的至少包括区域30的形成台阶区41的部分的一部分上形成第一SiN隔离体50。
见图6，注入源区60和漏区61。
见图7，使用第一SiN隔离体50和盖层22作为掩模，利用蚀刻工艺比如传统的RIE工艺，蚀刻硅本体20的暴露部分(包括源/漏区60、61的暴露部分)，从而在硅本体20中形成具有台阶区71的相对较深的凹陷。该台阶区71将在后面的工艺中帮助形成SiGe层的下台阶。
见图8，去除第一SiN隔离体50，作为在台阶区41、71上形成SiGe层的准备。可以用H3PO4湿法蚀刻去除隔离体50。
见图9，在源/漏区60、61和硅本体20限定的凹陷的台阶区41、71上外延生长SiGe层90。这样，由于台阶区41和71的形状，SiGe层90本身形成为具有上台阶91和下台阶92的形状。当然，取决于工艺，可以形成任何数量的台阶。
见图10，例如使用传统的表层RIE(blanket RIE)，在氧化物隔离体23和一部分SiGe层90上形成第二SiN隔离体100。
见图11，用传统的注入和退火工艺对源/漏区60、61掺杂，形成掺杂的栅极111和掺杂区110。
见图12，在掺杂的栅极111以及掺杂区110上(从而在源/漏区60、61上)形成硅化镍层120。
下面结合图13-22描述形成具有台阶形SiGe埋入层的PFET的第二种说明性的工艺。见图13，硅本体1300具有在第一SiN隔离体1304和/或多晶硅栅极1301之下的由延伸注入工艺形成的20-30nm的P型扩散区1305。延伸注入工艺可以使用例如二氟化硼(BF2)，以1E15cm-2的剂量在3KeV进行注入，以使扩散区1305从第一SiN隔离体1304向外扩展。也可以使用晕圈注入工艺，比如使用砷(As)，以5E13cm-2的剂量以30度角在60KeV注入。第一SiN隔离体1304环绕栅极1301，栅极1301具有夹在栅极1301和SiN隔离体1304之间的再氧化层1306。同样，在栅极1301的顶部设置SiN盖层1302。
见图14，使用第一SiN隔离体1304和盖层1302作为掩模，使用蚀刻工艺比如传统的Si RIE工艺，在扩散区1305中蚀刻出具有台阶区1401的浅凹陷。该台阶区1401将在后面的工艺中用来帮助形成SiGe层的上台阶。
见图15，在第一SiN隔离体1304上和浅凹陷的P型扩散区1305的至少包括区1305的形成台阶区1401的部分的一部分上形成氧化物隔离体1501。氧化物隔离体1501大约厚例如30nm，由氧化物淀积之后进行表层RIE形成。
见图16，注入源和漏区1305。在此例中，使用BF2离子注入(大约20KeV，1×1015cm-2)。在源和漏区1305的下面留有一个未被离子注入的硅1300的薄层。该薄层可以是例如大约10nm厚。
见图17，使用氧化物隔离体1501和盖层1302作为掩模，利用蚀刻工艺比如传统的RIE工艺，蚀刻硅本体1300的暴露部分(包括源/漏区1305的暴露部分)，从而在硅本体1300中形成具有台阶区1701的相对较深的凹陷。该台阶区1701将在后面的工艺中帮助形成SiGe层的下台阶。对硅本体1300的蚀刻留下一个残留硅的薄层(例如大约10nm厚)。
见图18，去除氧化物隔离体1501(例如使用稀释HF湿法蚀刻)，作为在台阶区1401、1701上形成SiGe层的准备。
见图19，在凹陷的台阶区1401、1701上外延生长原位(in situ)硼掺杂SiGe，形成厚度大约60-70nm的SiGe层1901。SiGe中的硼扩散进硅本体1300中，然后P型扩散层1305向下延伸到BOX(未图示)。这样，由于台阶区1401和1701的形状，SiGe层1901本身形成为具有上台阶1902和下台阶1903的形状。当然，取决于工艺，可以形成任何数量的台阶。
见图20，去除第一SiN隔离体1304和SiN盖层1302(例如用热H3PO4湿法蚀刻)，暴露出多晶硅栅极1301的顶部。
见图21，例如使用传统的表层RIE(blanket RIE)，在再氧化层1306和一部分SiGe层1901上形成第二SiN隔离体2101，以将栅极1301与源/漏区1305隔开。
见图22，在硅化退火(silicidation annealing)之后，在栅极1301、再氧化层1306和源/漏区1305上形成硅化镍淀积层2201。去除剩余的纯镍(比如用湿法蚀刻)。
上面已经描述了新的结构和制造这样的结构的方法，可以在PFET沟道上产生相当大的压应力，同时不会显著降低PFET沟道的特性。

Claims (20)

1.具有PFET的半导体器件，该PFET包括：
具有PFET沟道的硅本体；
设置在沟道的第一侧上、具有面对沟道的多台阶边界的第一SiGe层部分；以及
设置在沟道的相对的第二侧上、具有面对沟道的多台阶边界的第二SiGe层部分。
2.如权利要求1所述的半导体器件，其中，硅本体在第一侧和第二侧的每一侧上具有多台阶边界，其中，第一和第二SiGe层部分中的每一个的多台阶边界被直接设置在硅本体的多台阶边界上。
3.如权利要求1所述的半导体器件，其中，PFET还包括设置在硅本体上、具有侧壁的栅极，其中，第一和第二SiGe层部分中的每一个的多台阶边界包括：
基本上相互平行的第一侧边界和第二侧边界，其中，第一侧边界与第二侧边界相比更靠近沟道；
基本上相互平行的第一下边界和第二下边界，其中，第一下边界与第二下边界相比更靠近栅极。
4.如权利要求3所述的半导体器件，还包括在栅极的第一侧设置在硅本体上的第一氧化物隔离体，以及在栅极的第二侧设置在硅本体上的第二氧化物隔离体，其中，第一和第二SiGe层部分的第一侧边界分别与第一或第二氧化物隔离体的外边界基本对齐。
5.具有PFET的半导体器件，该PFET包括：
栅极；
硅本体，其中，栅极设置在硅本体上，其中，在栅极的相对两侧的每一侧上，硅本体具有：
第一表面；
从第一表面以一个角度延伸的第二表面；
从第二表面以一个角度延伸，并与第一表面至少由第二表面隔开的第三表面；以及
从第三表面以一个角度延伸，并与第一和第二表面至少由第三表面隔开的第四表面；以及
在栅极的相对两侧中的每一侧，在硅本体的第一、第二、第三和第四表面上设置的SiGe层。
6.如权利要求5所述的半导体器件，其中，栅极具有侧壁，所述相对两侧中的每一侧的第一和第三表面基本上平行于栅极的侧壁。
7.如权利要求6所述的半导体器件，其中，PFET还包括在栅极的两个侧壁的每一个上的氧化物隔离体，其中，在所述相对两侧的每一侧的第一表面与氧化物隔离体中的相应一个的外边界基本对齐。
8.如权利要求5所述的半导体器件，其中，第一和第三表面基本相互平行，第二和第四表面基本相互平行。
9.如权利要求5所述的半导体器件，其中，第二和第四表面基本是平坦的。
10.如权利要求5所述的半导体器件，其中，SiGe层直接设置在第一、第二、第三和第四表面上。
11.一种制造半导体器件的方法，包括：
提供硅本体；
在硅本体上形成栅极；
去除硅本体的一部分，使得硅本体在栅极的相对两侧的每一侧上具有多台阶边界；
在栅极的相对两侧的每一侧上，在硅本体的多台阶边界上形成SiGe层。
12.如权利要求11所述的方法，其中，栅极在其相对的两侧上具有侧壁，该方法还包括形成设置在栅极的每一个侧壁上和硅本体上的第一隔离体，其中，所述去除步骤包括至少用第一隔离体作为掩模蚀刻硅本体。
13.如权利要求12所述的方法，其中第一隔离体是氧化物层。
14.如权利要求12所述的方法，还包括形成设置在每一个第一隔离体上和硅本体上的第二隔离体，其中，所述去除步骤还包括至少用第二隔离体作为掩模蚀刻硅本体。
15.如权利要求14所述的方法，还包括：在至少用第二隔离体作为掩模蚀刻硅本体之前，对栅极的相对两侧上的源/漏区进行注入。
16.如权利要求14所述的方法，其中第二隔离体是SiN层。
17.如权利要求14所述的方法，还包括去除第二隔离体。
18.如权利要求17所述的方法，其中，形成SiGe层的步骤包括在硅本体的先前由第二隔离体占据的表面部分上形成SiGe层。
19.制造半导体器件的方法，包括：
提供硅本体；
在硅本体上形成栅极；
去除硅本体的一部分，使得硅本体在栅极的相对两侧的每一侧上具有：
第一表面；
从第一表面以一个角度延伸的第二表面；
从第二表面以一个角度延伸，并与第一表面至少由第二表面隔开的第三表面；以及
从第三表面以一个角度延伸，并与第一和第二表面至少由第三表面隔开的第四表面；以及
在栅极的相对两侧中的每一侧，在硅本体的第一、第二、第三和第四表面上形成SiGe层。
20.如权利要求19所述的方法，其中，栅极在其相对两侧上具有侧壁，该方法还包括：
形成设置在栅极的每一个侧壁上和第二表面上的第一隔离体，其中，所述去除步骤包括至少用第一隔离体作为掩模蚀刻硅本体，形成第一和第二表面；
形成设置在每一个第一隔离体上和第二表面上的第二隔离体，其中，所述去除步骤还包括至少用第二隔离体作为掩模蚀刻硅本体，形成第三和第四表面。
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