CN102362344B - 有具逐渐成形构造的嵌入应变引发材料的晶体管 - Google Patents

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Abstract

在晶体管中，通过提供随后填入应变引发半导体合金(例如，硅/锗、硅/碳及其类似物)的逐渐成形空腔，可安置极接近沟道区的应变引发半导体合金。为此目的，可使用两个或更多有不同蚀刻性能的“用完即弃型”间隔组件以便定义对应空腔在不同的深度有不同的横向偏移。结果，即使对于精密半导体装置，仍可实现增强的均匀性，从而减少晶体管变异性。

Description

有具逐渐成形构造的嵌入应变引发材料的晶体管
技术领域
本揭示内容大体有关于集成电路的制造，且更特别的是，有关于用嵌入半导体材料制造具有应变沟道区(strained channel region)的晶体管，以便增强晶体管的沟道区的电荷载子迁移率(charge carriermobility)。
背景技术
复杂集成电路的制造需要提供大量的晶体管组件，这些组件为复杂电路的主要电路组件。例如，在目前市售复杂集成电路中有数百万个的晶体管。目前实施多种制程技术，其中对于复杂的电路，例如微处理器、储存芯片、及类似物，基于在操作速度及/或耗电量及/或成本效率方面有优异的特性，CMOS技术目前为最有前途的方法。在CMOS电路中，互补晶体管，亦即，p型沟道晶体管与n型沟道晶体管，用来形成电路组件，例如反相器及其它逻辑栅以及设计高度复杂的电路总成，例如CPU、储存芯片、及类似物。在使用CMOS技术来制造复杂集成电路的期间，在包含结晶半导体层的衬底上形成晶体管，亦即，n型沟道晶体管与p型沟道晶体管。MOS晶体管或一般的场效应晶体管，不论是n型沟道晶体管还是p型沟道晶体管，都包含所谓的pn结(pnjunction)，其由高度掺杂漏极及源极区与配置于漏极区、源极区间的反向或弱掺杂沟道区的接口形成。沟道区的导电率(亦即，导电沟道的驱动电流能力)是由形成于沟道区附近以及用薄绝缘层与其隔开的栅极控制。沟道区在因施加适当控制电压至栅极而形成导电沟道时的导电率取决于掺杂物浓度、电荷载子的迁移率，而对于在晶体管宽度方向有给定延伸部份的沟道区，导电率也取决于源极及漏极区之间的距离，它也被称作沟道长度。因此，缩短沟道长度以及减少与其相关的沟道电阻率为增加集成电路操作速度的主要设计准则。
然而，晶体管尺寸的持续微缩(shrinkage)涉及与其相关的多种问题，必须予以解决以免不当地抵消藉由持续缩短MOS晶体管之沟道长度所得到的效益。例如，漏极及源极区在垂直方向及横向方向需要有高度复杂的掺杂物分布(dopant profile)，以便提供低的片电阻及接触电阻与所欲的沟道可控制性。此外，也可针对减少的沟道长度采用栅极电介质材料以便保持必要的沟道可控制性。不过，有些用以维持高沟道可控制性的机构对于晶体管沟道区的电荷载子迁移率也可能有负面影响，从而部份抵消藉由缩短沟道长度所得到的效益。
由于持续缩减关键尺寸(亦即，晶体管的栅极长度)需要调整及或许要新开发高度复杂的制程技术，而且也可能造成因迁移率劣化而有较不显着的效能增益，所以已有人提议藉由提高有给定沟道长度之沟道区的电荷载子迁移率来增强晶体管组件的沟道导电率，从而使得效能改善可与要求极端缩放关键尺寸的技术标准可比拟，同时避免或至少延迟许多与装置缩放有关的制程调整。
提高电荷载子迁移率的有效机构之一是修改沟道区的晶格结构，例如，藉由在沟道区附近产生拉伸或压缩应力以便在沟道区中产生对应应变，这分别会导致电子、电洞的迁移率改变。例如，对于有标准晶体构造(亦即，具有与<110>方向对齐之沟道长度的(100)表面取向)的活性硅材料，在沟道区中产生拉伸应变来提高电子的迁移率，然后可直接转变成对应的导电率增量。另一方面，沟道区的压缩应变可提高电洞的迁移率，从而提供用以增强p型晶体管的效能的可能性。将应力或应变工程引进集成电路制造是极具前途的方法，因为应变硅可视为“新型”的半导体材料，它使得制造快速强大的半导体组件成为有可能而不需要昂贵的半导体材料，同时仍可使用许多公认有效的制造技术。
结果，已有人提出在沟道区旁加入，例如，硅/锗材料以便引发能导致对应应变的压缩应力。在形成硅/锗材料时，选择性地使PMOS晶体管的漏极及源极区凹陷以形成空腔，同时屏蔽NMOS晶体管，随后用外延生长法，在PMOS晶体管的空腔中选择性地形成硅/锗材料。
尽管鉴于P型沟道晶体管从而以及整个CMOS装置的的效能增益，该技术有显着的优点，然而结果是在含有大量晶体管组件的先进半导体组件中可观察到装置效能的变异性(variability)增加，这跟上述技术在p型沟道晶体管的漏极及源极区中加入应变硅-锗合金有关，特别是在硅/锗材料与沟道区的偏移将会因增加最终实现的应变而减少时，这在以下说明图1a至图1e时会详述。
图1a的横截面图示意图示包含p型沟道晶体管150a及n型沟道晶体管150b的习知半导体装置100，其中将以带变硅/锗合金来增强晶体管150a的效能，如以上所解释的。半导体装置100包含衬底101，例如硅衬底，它可能已有埋藏绝缘层102形成于其上。此外，在埋藏绝缘层102上形成结晶硅层103，从而形成SOI(绝缘体上覆硅)构造。SOI构造在整体晶体管效能上是有益的，因为与块体构造(亦即，硅层103的厚度可显着大于晶体管150a、150b进入层103的垂直延伸部份的构造)相比，例如晶体管150a、150b的寄生表面电容可减少。晶体管150a、150b可分别形成于大体以103a、103b表示的“主动”区中及上方，其中可用绝缘结构104(例如，浅沟隔离层)隔开主动区。在图示的制造阶段中，晶体管150a、150b包含栅极结构151，它可视为包含导电电极材料151a的结构，代表实际栅极，可形成于栅极绝缘层151b上，从而让栅极材料151a各自与位于对应主动区103a、103b内的沟道区152电气绝缘。此外，栅极结构151可包含由例如氮化硅构成的覆盖层(cap layer)151c。此外，在晶体管150a中，间隔体结构105可形成于栅极结构151的侧壁上，从而与覆盖层151c一起囊封栅极材料151a。另一方面，掩膜层105a可形成于晶体管150b上方，从而囊封对应栅极材料151a以及也覆盖主动区103b。此外，可形成掩膜106，例如阻剂掩膜及其类似物，以在暴露晶体管150a时覆盖掩膜层105a。
可基于以下的制程策略来形成如图1a所示的习知半导体装置100。
主动区103a、103b可基于用公认有效之微影技术、蚀刻、沉积及平坦化技术来形成的绝缘结构104而加以定义。之后，例如用基于适当屏蔽方案(masking regime)来进行的植入制程，可建立对应主动区103a、103b的基本掺杂能级(doping level)。接下来，用复杂的微影及图样化方案来形成栅极结构151以得到栅极材料151a及栅极绝缘层151b，其中也可图样化覆盖层151c。接下来，用例如用公认有效的低压CVD(化学气相沉积)技术可沉积掩膜层105a，从而形成氮化硅，有可能结合二氧化硅材料作为蚀刻终止衬垫(etch stop liner)。尽管提供高度的可控制性，然而低压CVD技术使得衬底101有一定程度的非均匀性，与衬底的中心相比，这导致衬底边缘的厚度增加。结果，在形成掩膜106及暴露装置100于非等向性蚀刻环境用以由先前所沉积的掩膜层105a来形成间隔体结构105时，可能造成所得宽度105w有一定程度的非均匀性，而导致例如与衬底101的中央区相比，衬底101周边区的宽度稍微增加。由于间隔体结构105以非等向性蚀刻技术实质定义出将会形成于主动区103a之空腔的横向偏移(lateraloffset)，对应的横向偏移也可能随着在沉积掩膜层105a及进行后续非等向性蚀刻制程期间所引进的非均匀性而稍微改变。另一方面，在精密的应用中，鉴于增强毗邻沟道区152的总应变可减少对应应变硅-锗合金的横向偏移，从而需要减少宽度105w以便使应变硅/锗合金更加靠近沟道区152。通常，对于减少的宽度105w，沟道区152中的应变可超比例地增加，使得在想要提供适度小宽度105w的精密制程策略中，由沉积层105a及后续蚀刻制程造成的变异性也可能超比例地增加，从而对于被极度缩放的半导体组件，会造成晶体管150a的所得效能有高度的变异性。
图1b示意图示在非等向性电浆辅助蚀刻制程107期间的半导体装置100，其中可使用例如基于溴化氢(hydrogen bromide)及其类似物结合适当有机添加物的适当蚀刻化学，藉此结合适当的选定电浆条件，可得到对应的非等向性蚀刻性能。不过，如以上所解释的，在电浆辅助蚀刻制程107期间也可能引发一定程度的变异性，从而也造成整体的变异性，特别是如果考虑的是其中即使横向偏移些微的差异会造成晶体管效能大幅改变的高度精密晶体管时。结果，由于先前层105a之沉积及用于形成间隔体结构105的对应非等向性蚀刻制程可能结合用于形成个别空腔107a的非等向性蚀刻制程107会导致宽度105w改变，因此位置及大小也有对应程度的变异性。
图1c示意图示处于更进一步制造阶段的半导体装置100。亦即，在形成空腔107a(参考图1b)后，移除掩膜106(参考图1b)，以及进行选择性外延生长制程以便在晶体管150a中沉积硅/锗合金109，同时用掩膜层105覆盖晶体管150b。对应选择性外延生长配方都是公认有效的，其中适当地选定对应的制程参数，例如压力、温度、前驱物流率(precursor flow rate)及其类似者，以便在结晶硅暴露表面上得到硅/锗材料的显着沉积，同时使沉积于电介质表面区上的对应材料大幅减少甚至可忽略。因此，在受应变的状态下可生长硅/锗材料109，因为硅/锗的自然晶格常数大于硅的晶格常数，从而得到压缩应变材料，它在毗邻沟道区152中也可产生对应的压缩应变。压缩应变的大小可取决于先前形成空腔的位置及大小以及取决于材料109内的锗浓度。因此，在给定制程参数下，在形成材料109的选择性外延生长制程期间，用于形成掩膜层105a、图样化间隔体结构105及形成空腔107a的前面制程的变异性可能导致衬底101的晶体管效能有一定程度的非均匀性。
图1d示意图示处于更进一步制造阶段的半导体装置100，其中掩膜层105a、间隔体结构105及覆盖层151c(参考图1a)的移除可用公认有效之选择性蚀刻技术来实现。之后，藉由形成根据装置要求的漏极及源极区，可继续进一步的加工。
图1e示意图示处于已实质完成基本晶体管构造之制造阶段的半导体装置100。如图示，晶体管150a、150b可包含可能与对应蚀刻终止衬垫153b结合的侧壁间隔体结构153(可包含一个或多个间隔组件153a)，这取决于有必要复杂度的漏极及源极区154的掺杂物分布。可根据公认有效的技术来形成间隔体结构153，亦即，沉积蚀刻终止衬垫153b以及对应掩膜层，随后用非等向性蚀刻制程图样化对应掩膜层以便形成间隔组件153a。在形成间隔体结构153之前，可进行适当植入制程以便定义延伸区154e，其结合可基于间隔体结构153来形成代表漏极及源极区154的深漏极及源极区154d。之后，可藉由退火装置100来激活掺杂物，从而也使植入所引发的损伤再结晶至少至某一程度。之后，根据公认有效的制程策略，有可能基于应力电介质材料，藉由形成金属硅化物区以及形成对应接触结构，可继续进一步的加工。如以上所解释的，对于精密的应用，晶体管150a的效能可实质取决于由硅/锗合金109所提供的应变引发机构，其中尤其是在对于硅/锗材料109与沟道区152有想要减少的横向偏移时，中等高度的变异性可能导致生产良率减少，而在其它的情形下，材料109所提供的应变引发机构可能无法完全发挥其潜力，因为必须保持比所想要的还大的沟道区152的对应偏移。
鉴于上述情形，本揭示内容有关于数种技术及半导体组件用以藉由外延生长半导体合金来实现增强的晶体管效能，同时避免或至少减少以上所述问题中之一或更多的影响。
发明内容
本揭示内容大体提供数种半导体装置及技术，其中基于两个或更多专属间隔组件，以对于沟道区之横向偏移有增强可控制性的方式，在晶体管装置的主动区中可形成空腔，从而使得该等空腔有逐渐成形构造以及可形成应变引发半导体合金(strain-inducingsemiconductor alloy)于其中。由于制造顺序是基于两个或更多间隔组件的制造，所以在定义应变引发半导体合金的构造上可实现增强程度的弹性，因为，例如，可使该空腔的第一部份有减少的深度以及与沟道区有想要的小偏移，因而可基于可有效控制的蚀刻制程来达成，从而减少如先前所述习知可能导致显着晶体管变异性的制程非均匀性。之后，在一个或多个额外的蚀刻制程中，可适当地设计该空腔的深度及横向延伸以便得到高度的总应变引发效应(overallstrain-inducing effect)，但是仍然减少整体制程非均匀性。另外，在揭示于本文的一些例示态样中，例如鉴于原位掺杂、材料组合物及类似者，基于两个或更多间隔组件用以形成应变引发半导体合金的制造顺序在提供有不同特性的半导体合金上也可提供增加的弹性。结果，可扩展基于嵌入半导体合金所得到的应变引发机构的可扩展性而不会不当地损及晶体管特性的均匀性以及不当地造成整体制程的复杂度。
揭示于本文的一种例示方法包含下列步骤：以对于由第一侧壁间隔体定义的栅极结构有偏移的方式，在结晶半导体区中形成数个第一凹处，该第一侧壁间隔体形成于该栅极结构的侧壁上，其中该第一凹处延伸至第一深度。该方法更包含下列步骤：以对于由形成于该第一侧壁间隔体上的第二侧壁间隔体定义的栅极结构有偏移的方式，在该结晶半导体区中形成数个第二凹处，其中该第二凹处延伸至大于该第一深度的第二深度。另外，该方法包含下列步骤：通过进行选择性外延生长制程，在该第一及第二凹处中形成应变引发半导体合金。
揭示于本文的另一例示方法包含下列步骤：在已有第一栅极结构形成于其上的第一半导体区上方以及在已有第二栅极结构形成于其上的第二半导体区上方形成第一间隔层。该方法更包含下列步骤：在该第一栅极结构的侧壁上，由该第一间隔层选择性地形成第一侧壁间隔体。此外，进行第一蚀刻制程以便基于该第一侧壁间隔体，在该第一半导体区中形成数个空腔。另外，在该第一侧壁间隔体上形成第二侧壁间隔体以及进行第二蚀刻制程以便基于该第二侧壁间隔体来增加该空腔的深度。最后，在该空腔中形成应变引发半导体合金。
揭示于本文的一种例示半导体装置包含形成于衬底上方的晶体管，其中该晶体管包含形成于结晶半导体区上方以及包含栅极材料的栅极结构。该晶体管更包含形成于该结晶半导体区中、有第一深度及与该栅极材料有第一横向偏移的第一应变引发半导体合金。另外，形成于结晶半导体区中的第二应变引发半导体合金具有第二深度以及与该栅极材料有第二横向偏移，其中该第一及第二深度不相同，以及其中该第一及第二横向偏移不相同。
附图说明
本揭示内容的各种具体实施例皆定义于权利要求书中，阅读以下参考附图的详细说明可更加明白这些具体实施例。
图1A至图1E为含有p型沟道晶体管的习知半导体装置的横截面图，其示意图示处于以复杂习知制造顺序形成硅/锗合金的不同制造阶段；
图2A至图2G的半导体装置横截面图根据示范具体实施例示意图示基于渐变空腔来形成应变引发半导体合金的不同制造阶段；
图2H及图2I的横截面图示意图示半导体装置，其中根据其它示范具体实施例，基于两种不同的外延生长步骤可形成渐变空腔；
图2J至图2L的横截面图示意图示处于不同制造阶段的半导体装置，其中根据其它示范具体实施例，通过减少间隔体结构的宽度以及进行中间蚀刻制程可形成渐变空腔；以及
图2M示意图示处于更进一步制造阶段的半导体装置，其中根据示范具体实施例，可提供至少部份在应变引发半导体合金内的漏极及源极区。
具体实施方式
尽管用如以下详细说明及附图所图解说明的具体实施例来描述本揭示内容，然而应了解，以下详细说明及附图并非旨限定本揭示内容于所揭示的特定示范具体实施例，而是所描述的具体实施例只是用来举例说明本揭示内容的各种态样，本发明的范畴是由随附的权利要求书所定义。
本揭示内容大体描述数种技术及半导体装置，其中应变引发半导体合金的精密横向及垂直构造可基于用以形成毗邻及偏移栅极结构之对应空腔的适当顺序来实现。因此，空腔的逐渐成形构造使得沟道区的横向偏移可减少，但是仍然使得对应蚀刻制程有高度的可控制性，因为藉由限制对应蚀刻制程的深度可避免不当暴露于蚀刻环境。之后，基于经适当构造的间隔组件可进行一个或多个其它蚀刻制程，其中可增加空腔的深度，不过，一个或多个附加间隔组件也可用来增加偏移，从而减少与蚀刻有关之非均匀性对于最终所得晶体管特性的影响。结果，空腔中可形成中高量的应变引发半导体合金，其中在非常接近栅极绝缘层之高度水平的高度水平可实现减少的沟道区横向偏移，其中，不过，可实现对应空腔及后续沉积制程的高度可控制性，从而不会不当地造成装置变异性。在揭示于本文的一些示范具体实施例中，在设计应变引发半导体合金的整体特性上可得到更加增强的弹性，例如藉由提供有不同程度之原位掺杂(in situ doping)的半导体合金，从而提供用增强的弹性来调整所想要的掺杂物分布的可能性。此外，在揭示于本文的一些图示态样中，实现空腔的逐渐成形构造可基于两个或更多间隔组件，这些可在不需要额外的微影步骤下形成，从而促进高度有效的整体制程流程。在其它的示范具体实施例中，空腔的逐渐成形构造可藉由提供间隔体结构实现，间隔体结构的宽度可通过接下来的对应蚀刻制程而连续减小，从而持续增加空腔之暴露部份的深度，同时持续减少沟道区的横向偏移，其中基于专属间隔组件，可以高度可控制性的方式进行最终蚀刻步骤。在此最终蚀刻制程中，也可减少所要求的深度，使得在此情形下也可达成增强的制程均匀性。结果，本揭示内容可提供数种制造技术及半导体组件，其中即使对于有50奈米及更小关键尺寸的晶体管组件，也可增强增添应变引发半导体合金(例如，硅/锗合金、硅/锗/锡合金、硅/锡合金、硅/碳合金、及类似物)的效果，因为这些材料的逐渐成形构造与涉及的制造顺序可提供增强的制程均匀性从而减少晶体管特性的变异性，从而对于这些效能增加机构可提供一定程度的可扩展性。
请参考图2A至图2L，此时更详细地描述其它的示范具体实施例，其中如有必要也请参考图1A至图1E。
图2A示意图示半导体装置200的横截面图，它可包含衬底201与形成于衬底201上方的半导体层203。衬底201结合半导体层203可代表任何适当装置架构，例如块体构造、SOI构造、及类似物，也如参考图1A至图1E所示之半导体装置100时所述者。例如，在SOI构造的情形下，埋藏绝缘层(未图示)可位于衬底201、半导体层203之间，如先前所解释的。此外，半导体装置200可包含绝缘结构204，该绝缘结构204可使第一主动区或半导体区203A与第二主动半导体区203B分离，半导体区203A、203B各自为半导体层203之一部份且于其中及上方形成对应的晶体管250A、250B。在图示的制造阶段中，晶体管250A、250B可包含栅极结构251，该栅极结构251可包含栅极材料251A及栅极绝缘层251B，栅极绝缘层251B可使栅极材料251A各自与主动区203A、203B的沟道区252分离。此外，栅极结构251可包含覆盖层251C，如先前在说明半导体装置100时所述。此外，蚀刻终止衬垫215，例如氧化物材料及类似物，可形成于栅极材料251A的侧壁上以及也形成于主动区203A、203B的材料上。例如，在一些示范具体实施例中，主动区203A、203B可实质由硅材料构成，因而层215可为二氧化硅材料。不过，应了解，在其它的情形下，可沉积例如形式为二氧化硅、氮化硅及其类似物的衬垫材料。就此情形而言，也可在覆盖层251C的暴露表面区上形成蚀刻终止衬垫215。此外，在一示范具体实施例中，在晶体管250B的半导体区203B及栅极结构251上方可形成由二氧化硅构成的间隔层205A。另一方面，间隔组件205可形成于栅极结构251的侧壁，亦即，蚀刻终止衬垫215上，若有的话。间隔组件205可具有明确的宽度205W，它可实质决定待于后面制造阶段形成之应变引发半导体合金的横向偏移。在一些示范具体实施例中，可选择数奈米及更小的宽度205W，例如约2奈米及更小，因为藉由选择与横向宽度205W结合的适当蚀刻深度，可减少晶体管250A的不当晶体管变异性，从而增强整体制程均匀性，下文会有更详细的说明。
基于以下的制程可形成如图2A所示的半导体装置200。如前面在说明装置100时所述，利用制程技术可形成绝缘结构204及栅极结构251。之后，如有必要，可例如藉由氧化、沉积及其类似者形成蚀刻终止衬垫215，接着是可用公认有效的CVD技术来沉积间隔层205A。如先前所述，可选定间隔层205A的厚度以便得到有想要减少宽度205W的间隔组件205，因为可提供对应的其它制程顺序用以增强形成逐渐成形空腔的均匀性，从而可减少与任何制程有关的晶体管变异性。在一些示范具体实施例中，用公认有效的沉积配方，基于二氧化硅材料可形成间隔层205A。在其它的示范具体实施例中，可以不同材料的形式来提供间隔层205A，例如氮化硅及类似物，以及后面的制造阶段可使用适当的其它材料来提供额外的侧壁间隔组件，如下文所述。接下来，用微影法可形成蚀刻掩膜206，例如阻剂掩膜，以便暴露在晶体管250A上方的间隔层205A以及覆盖在晶体管250B上方的间隔层205A。之后，可进行适当的非等向性蚀刻制程以便对于蚀刻终止衬垫215(若有的话)或至少对于半导体区203A的材料有选择性地来移除间隔层205A的材料，从而提供有宽度205W的间隔组件205。
图2B示意图示暴露于蚀刻环境207的半导体装置200，蚀刻环境207可为非等向性电浆辅助蚀刻制程用以对于间隔组件205有选择性地移除半导体区203A的材料以便形成第一凹处或空腔207A之一部份。在图示于图2B的具体实施例中，可进行基于蚀刻掩膜206的蚀刻制程207，而在其它的示范具体实施例中，在进行蚀刻制程207之前，可移除掩膜206，从而使用间隔层205A作为蚀刻掩膜用以保护晶体管250B的半导体区203B及栅极结构251。应了解，与习知策略相反，可进行蚀刻制程207以便对于给定化学，藉由选择对应减少的蚀刻时间来得到深度减少的凹处207A，藉此对于凹处207A与沟道区252的横向偏移可实现高度的可控制性及均匀性。结果，即使对于如宽度205W所定义之整体再利用横向偏移，整个衬底可实现所得晶体管特性的增强均匀性，因为相较于要求对应空腔要有显着深度(例如，图1B的空腔107A)的制程策略，可减少横向蚀刻速率在制程207期间的对应变异性。结果，基于公认有效之选择性非等向性蚀刻配方，藉由形成深度减少的凹处207A可实现应变引发材料之横向位置的优异控制。
又在其它的示范具体实施例中，可进行基于湿化学蚀刻配方的蚀刻制程207，其中也可提供深度减少的凹处207A用于高度可控制的横向蚀刻速率，藉此基于初始间隔体宽度205W，可得到对应的明确横向偏移。例如，由于凹处207A有减少的深度，可建立等向性湿化学蚀刻环境，因此对应横向蚀刻速率在其中也可有效地控制，从而例如，对于在栅极结构251边缘的栅极绝缘层251B可提供优异的完整性，但是仍然可基于低数值来调整凹处207A与沟道区252的横向偏移而不会损及晶体管特性的均匀性。
图2C示意图示处于更进一步制造阶段的半导体装置200。如图示，半导体区203A中可形成向下至深度207D的凹处207A，这可提供增强的整体制程控制，如先前所述。此外，在第一及第二晶体管250A、250B上方形成另一间隔层216，其中间隔层216可由与间隔层205A材料不同的材料构成。例如，在一示范具体实施例中，间隔层216可由氮化硅构成，而可基于二氧化硅来形成间隔层205A。应了解，在其它的示范具体实施例中，如上述，间隔层216可由不同的材料构成，例如二氧化硅，只要可基于有不同蚀刻特性的材料来形成间隔层205A以及间隔组件205。可提供有适当厚度的间隔层216以便结合对应蚀刻制程参数来得到待基于间隔层216形成之间隔组件的适当厚度。为此目的，可使用任何公认有效的沉积技术。
图2D示意图示的半导体装置200是在另一非等向性蚀刻制程211期间以便至少在晶体管250A之间隔组件205上形成间隔组件216A。为此目的，可利用公认有效的选择性非等向性蚀刻配方，其中，例如，对于二氧化硅材料及硅材料有选择性地移除氮化硅材料。此外，在图示于图2D的具体实施例中，可以无掩膜制程的方式进行非等向性蚀刻制程211，从而也在晶体管250B的间隔层205A上形成对应间隔组件216A。结果，可提供晶体管250A的间隔组件216A而不需额外的微影步骤，从而促进极有效率的整体制造流程。在其它的示范具体实施例中，如果认为在蚀刻制程211期间移除间隔层205A的材料不适当，例如因为制程211的蚀刻选择性较不明显及/或因为间隔层205A有减少的厚度，则在进行蚀刻制程211之前，可进行另一蚀刻掩膜，例如蚀刻掩膜206，以便覆盖晶体管250B。结果，在蚀刻制程211期间，可暴露形成于半导体区203A的凹处207A，同时提供有想要的宽度216W的间隔组件216A。例如，可选定宽度216W以便得到仍待形成于区域203A之半导体材料的想要的渐变形状，同时可实现所得空腔之横向形状的高度可控制性。此外，也可以增强的效率来控制所得空腔的垂直延伸部份，因为相较于必须以单一蚀刻步骤形成对应空腔的习知策略，显然材料移除的要求程度比较不明显。
图2E示意图示暴露于另一蚀刻制程217时的半导体装置200，其中在先前形成凹处207A的暴露部份中可形成另一凹处217A。于是，基于蚀刻环境217的制程参数与间隔组件216A的宽度216W，可定义该另一凹处217A的横向偏移，同时基于在制程217期间对于给定移除速率的加工时间可调整它的深度。在一些示范具体实施例中，可形成延伸至深度217D的凹处217A，深度217D可对应至以凹处207A及217A表示之空腔的最终想要深度，例如有基底层203厚度的百分之50至90。就此情形而言，深度217D应被视为是凹处207A的深度与在该另一蚀刻制程217期间得到之深度的组合。应了解，即使深度217D明显大于初始定义的深度207D，它对于凹处217A与沟道区252的横向偏移仍可能造成一定程度的变异性，不过相较于习知策略，仍可大幅增强整体晶体管变异性，因为晶体管变异性的最关键影响可用“浅部份”表示，亦即，仍可以增强的可控制性来提供凹处270A，如先前所述。
应了解，若需要，例如基于相同的材料，可形成一个或多个其它间隔组件，例如间隔组件216，以及可进行后续的蚀刻制程以便进一步增加先前形成的凹处之对应部份的深度，其中也可使对于沟道区252的横向偏移逐渐增加。
图2F示意图示半导体装置200暴露于经设计成对于间隔组件205及间隔层205A有选择性地移除间隔组件216A的另一蚀刻环境218。在其它的示范具体实施例中，如先前所述，在已基于对应蚀刻掩膜来进行形成晶体管250A之间隔组件216A的制程时，晶体管250B可用间隔层216覆盖，如上述。就此情形而言，在蚀刻制程218期间，可移除间隔层216与晶体管250A的间隔组件216A。在间隔组件216A由氮化硅构成时，可使用例如，公认有效的蚀刻配方，例如基于热磷酸。在其它的情形下，当以二氧化硅材料的形式提供间隔组件216A时，可使用其它适当的配方，例如稀释的氢氟酸(HF)，同时间隔层205A及间隔体205可提供被这些组件覆盖之对应材料的完整性。因此，在蚀刻制程218后，形成对应空腔218A于半导体区203A中，因而可由凹处207A、217A构成。
图2G示意图示处于更进一步制造阶段的半导体装置200，其中可进行选择性外延生长制程210以便用应变引发半导体合金209填满空腔218A。在一些示范具体实施例中，晶体管250A可为p型沟道晶体管，其中半导体区203A的晶体构造可使得沿着电流流动方向(亦即，图2G中的水平方向)作用的压缩应变分量可提供晶体管效能的增加，如先前所述。因此，可提供形式为硅/锗合金的半导体合金209，其中可根据将要在沟道区252中引发的想要应变分量来选定一小部份的锗。此外，由于空腔218A有渐变形状，可实现材料209的对应渐变构造，其中可使它的浅部份209A非常接近沟道区252，同时避免不当的晶体管变异性，如先前在说明装置100时所述。在其它的示范具体实施例中，半导体合金209可包含锡，例如结合硅或硅/锗，从而也提供沟道区252的压缩应变分量。又在其它的示范具体实施例中，晶体管250A可为能基于拉伸应变分量来增加效能的晶体管，这可藉由提供形式为硅/碳合金的半导体合金209来达成。
在选择性外延生长制程210期间，间隔组件205及间隔层205A可用作生长掩膜(growth mask)以便实质避免显着的半导体沉积从而维持晶体管250A、250B之栅极结构251的完整性和半导体区203B的完整性。
之后，在这些组件由二氧化硅材料构成时，例如基于公认有效的蚀刻配方，例如氢氟酸，藉由移除间隔组件205及间隔层205A，可继续进一步的加工。在其它的情形下，在间隔体205及间隔层205A由氮化硅构成时，可使用任何其它的选择性蚀刻配方，例如热磷酸，如前述。之后，可用任何适当蚀刻配方(例如，热磷酸)来移除覆盖层251C，之后，可继续进一步的加工，如在说明图示于图1E之装置100时所述。例如，可形成漏极及源极延伸区(未图示)，接着是形成适当间隔体结构，随后基于离子植入，它可用来定义深漏极及源极区，其中藉由基于选择性外延生长制程210来引进适当掺杂物种可显着增强晶体管250A的对应植入制程。因此，在此情形下，在制程210期间可实现想要程度的原位掺杂。之后，若需要，可进行适当的退火制程以便启动一定程度的掺杂物扩散，以及也激活掺杂物以及使植入所引发的损伤再结晶。接下来，根据装置要求可形成金属硅化物。
图2H示意图示根据其它示范具体实施例的半导体装置200。如图示，间隔组件216A仍可存在以及装置200可经受第一外延生长制程210B以便使第一部份209B填入凹处217A。因此，在外延生长制程210B期间，可建立适当的制程参数，例如关于原位掺杂的程度、材料组合物及类似物，以便提供有想要特性的下半部209B。例如，可选定原位掺杂的程度以便实质对应至晶体管250A之深漏极及源极区的想要的掺杂物浓度。此外，若需要，可根据整体装置要求来设计合金209B之应变引发物种的浓度。例如，如果想要的是压缩应力分量，可提供中高浓度的锗、锡及类似物。
之后，可进行蚀刻制程218(参考图2F)以便移除晶体管250A、250B的间隔组件216A，其中，如前述，当此一晶体管中不形成对应间隔组件时，可移除晶体管250B上方的对应间隔层，如以上所解释的。可进行对应的清洗配方以便制备材料201B中用于另一选择性外延生长制程的暴露表面部份。
图2I示意图示暴露于另一选择性外延生长制程210A之沉积环境的半导体装置200。因此，可形成应变引发半导体合金209的浅部份209A，其中，除了材料209的整体增强表面拓朴以外，也可根据制程及装置要求来调整材料209A的不同特性。例如，在制程210A期间可达成适当的原位掺杂，使得可显著减轻仍待形成之漏极及源极区的进一步检测(profiling)，甚至可完全省略，从而造成更加增强的漏极引发效应(drain inducing effect)，因为可减少对应植入所引发的松弛效应。此外，若需要，可选择与材料209B不同的材料组合物，如有必要。在外延生长制程210A后，可继续进一步的加工，如上述。
请参考图2J至图2L，此时描述其它的示范具体实施例，其中藉由减少间隔体结构的宽度及进行对应的空腔蚀刻制程可实现逐渐成形的空腔构造。
图2J示意图示处于以下制造阶段的半导体装置200：至少在晶体管250A中可形成间隔组件216A，同时第二晶体管250B可包含对应间隔层或间隔组件216A，这取决于间隔层205A的蚀刻终止能力。亦即，如果认为间隔层205A过度暴露于两个或更多蚀刻环境为不适当时，可基于对应阻剂掩膜来形成间隔组件216A，以及可保留在晶体管250B上方的间隔层。此外，可使间隔组件216A具有表示偏移的宽度216T，结合间隔组件205的宽度205W，这为对应空腔的想要的最大深度。基于间隔组件216A，装置200可暴露于蚀刻环境227用以形成对应凹处227A。关于蚀刻制程227的任何制程参数，可应用如先前所述用于形成凹处207A、217A(参考图2F)的相同准则。
图2K示意图示暴露于另一蚀刻环境218A的半导体装置200，其中可移除一部份的间隔组件216A。例如，当间隔组件216A由氮化硅构成时，可建立基于热磷酸的蚀刻环境218A。在其它的情形下，可使用任何其它适当的选择性蚀刻配方。在蚀刻制程218A期间，可以高度可控制的方式移除间隔组件216A的宽度，例如以便维持减少的间隔组件216R用来调整逐渐成形的空腔的另一横向偏移，在图示的制造阶段中，它可包含凹处227A。
图2L示意图示暴露于另一蚀刻环境237的半导体装置200，在此期间，可增加凹处227A的深度，同时可形成另一凹处237A，它对于沟道区252有取决于间隔组件216R之宽度的横向偏移。之后，可进行与制程218A(参考图2K)类似的另一蚀刻制程以便移除间隔组件216R，从而暴露间隔体205，由于与间隔组件216R相比它有显着的蚀刻选择性，因而可高度均匀地定义对应凹处的横向偏移。因此，在可基于与制程237类似之蚀刻参数的后续蚀刻制程中，可以高度制程均匀性及对于沟道区252有想要的减少偏移而形成浅凹处，如先前所述。另一方面，可进一步增加对应凹处227A、237A的深度，同时形成有最小所欲横向偏移的浅凹处。结果，就此情形而言，也可实现有逐渐成形构造的对应空腔，其中高度制程均匀性也可产生对应稳定的晶体管特性。因此，在形成晶体管250A的逐渐成形空腔后，藉由移除间隔组件205及间隔层205A及将适当的半导体合金填入逐渐成形空腔，可继续进一步的加工，如先前所述。
图2M示意图示处于更进一步制造阶段的半导体装置200。如图示，晶体管250A、250B可包含间隔体结构253，其经设计成可调整至少晶体管250B中之漏极及源极区254的横向及垂直掺杂物分布。亦即，在图示具体实施例中，形成晶体管250B的漏极及源极区254可基于植入顺序，以及提供间隔体结构253以便调整区域254的横向及垂直分布。如先前所述，可提供作为原位掺杂材料的半导体合金209，从而在设计对应漏极及源极区254之整体掺杂物分布方面可提供增强的弹性，因为减少的掺杂物种数量可能必须用离子植入制程来加入，从而减少对应植入制程的应力松弛效应。在其它的情形下，如先前所述，基于至少一部份材料209的原位掺杂，对于漏极及源极延伸区254E可至少提供相当数量的掺杂物浓度，其中由于材料209有逐渐成形构造，所以可使对应掺杂物种非常接近沟道区。此外，在一些示范具体实施例中，基于原位掺杂材料209，可实质完全建立漏极及源极区254的掺杂物分布，如前述，它可能有不同的掺杂物浓度。就此情形而言，若需要，可调整最终掺杂物分布，例如如有必要，基于引进反向掺杂物种(counter-doping species)，这通常在对应植入制程期间需要明显减少的剂量，从而不会不当地产生植入所引发的损伤。结果，在对应的退火制程219期间，可调整最终的所欲掺杂物分布，例如藉由启动一定程度的掺杂物扩散，在要定位对应pn结于材料209“外面”时，然而在其它的情形下，显着的掺杂物扩散可用公认有效的退火技术抑制，例如基于雷射的技术，闪光退火制程，其中可极短时间内可改变有效退火时间以便抑制不当的掺杂物扩散，但是仍然提供掺杂物的激活与植入所引发之损伤的再结晶。
之后，可继续进一步的加工，例如藉由在漏极及源极区254及栅极结构251(如有必要)中形成金属硅化物区，接着是沉积任何适当的层间电介质材料，它也可包含有高内应力水平的电介质材料以便进一步增强晶体管250及/或晶体管250B的效能。
结果，本揭示内容提供数种半导体组件及对应制造技术，其中基于图样化顺序可提供逐渐成形的应变引发半导体材料，包括提供两种不同的间隔组件，从而提供增强的整体制程均匀性，这接着使得应变引发材料可极其靠近沟道区而不会不当地减少整体晶体管变异性。
熟谙此艺者基于本说明可明白本揭示内容的其它修改及变体。因此，本说明应被视为仅供图解说明而且目的是用来教导熟谙此艺者实施本文提供之教导的一般方式。应了解，应将图示及描述于本文的形式应视为目前为较佳的具体实施例。

Claims (9)

1.一种制造集成电路的方法，其包含下列步骤：
在结晶半导体区中形成第一多个凹处，该第一多个凹处通过形成于栅极电极结构的侧壁上的间隔体而与该栅极电极结构有偏移，该第一多个凹处延伸至第一深度；
在减少该间隔体的宽度后进行蚀刻制程以增加该第一多个凹处的该第一深度以及形成有小于该第一深度的第二深度的第二多个凹处，其中该第二多个凹处与该栅极电极结构的偏移小于该第一多个凹处的偏移。
2.如权利要求1所述的方法，其中形成该第一多个凹处的步骤包含下列步骤：在减少该间隔体的宽度之前，使用该间隔体及该栅极电极结构作为掩膜来蚀刻该结晶半导体区。
3.如权利要求1所述的方法，其包含下列步骤：通过蚀刻该间隔体来减少该间隔体的宽度。
4.如权利要求3所述的方法，其中该间隔体包含氮化硅，以及其中蚀刻该间隔体的步骤包含下列步骤：用热磷酸蚀刻该间隔体。
5.如权利要求1所述的方法，其包含下列步骤：用半导体合金填充该第一及第二多个凹处。
6.如权利要求1所述的方法，其中在减少该间隔体的宽度后进行该蚀刻制程的步骤包含下列步骤：用宽度经减少的该间隔体及该栅极电极作为掩膜来蚀刻该结晶半导体区以增加该第一多个凹处的该第一深度以及形成该第二多个凹处。
7.如权利要求6所述的方法，其包含下列步骤：移除该间隔体以暴露经形成而与该栅极电极结构毗邻的其他间隔体。
8.如权利要求7所述的方法，其包含下列步骤：用该其他间隔体及该栅极电极作为掩膜来蚀刻该结晶半导体区以增加该第一多个凹处的该第一深度，增加该第二多个凹处的该第二深度，以及形成有小于该第一深度及该第二深度的第三深度的第三多个凹处，以及其中该第三多个凹处与该栅极电极结构的偏移小于该第一多个凹处或该第二多个凹处的偏移。
9.如权利要求8所述的方法，其包含下列步骤：用半导体合金填充该第一、第二及第三多个凹处。
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