JPH07249634A - ゲッタリング方法およびそれを用いた半導体集積回路装置 - Google Patents
ゲッタリング方法およびそれを用いた半導体集積回路装置Info
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- JPH07249634A JPH07249634A JP4004194A JP4004194A JPH07249634A JP H07249634 A JPH07249634 A JP H07249634A JP 4004194 A JP4004194 A JP 4004194A JP 4004194 A JP4004194 A JP 4004194A JP H07249634 A JPH07249634 A JP H07249634A
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-
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Abstract
(57)【要約】
【目的】 ＳＯＩ構造を有する半導体集積回路装置に適
用することのできるゲッタリング技術を提供する。 【構成】 シリコンウエハ１上に接着層２を介して接合
されたシリコン活性層３の一部に溝５を設け、この溝５
の内壁にゲッタリング作用を有する薄膜、例えば多結晶
シリコン膜６を形成してシリコン活性層３内の重金属不
純物を固着するようにした。
用することのできるゲッタリング技術を提供する。 【構成】 シリコンウエハ１上に接着層２を介して接合
されたシリコン活性層３の一部に溝５を設け、この溝５
の内壁にゲッタリング作用を有する薄膜、例えば多結晶
シリコン膜６を形成してシリコン活性層３内の重金属不
純物を固着するようにした。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ(Silicon On In
sulator)構造を有する半導体集積回路装置のゲッタリン
グ技術に関するものである。
sulator)構造を有する半導体集積回路装置のゲッタリン
グ技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の製造工程（ウエハ
プロセス）では、半導体ウエハ表面の汚染などに起因し
てウエハの活性領域に重金属不純物が侵入し、これがキ
ャリアの生成−再結合中心となったり、酸化誘起積層欠
陥の原因となったりして半導体素子の電気特性を劣化さ
せることから、その対策として、ウエハに侵入した重金
属不純物を活性領域外に封じ込めるゲッタリング技術が
導入されている。
プロセス）では、半導体ウエハ表面の汚染などに起因し
てウエハの活性領域に重金属不純物が侵入し、これがキ
ャリアの生成−再結合中心となったり、酸化誘起積層欠
陥の原因となったりして半導体素子の電気特性を劣化さ
せることから、その対策として、ウエハに侵入した重金
属不純物を活性領域外に封じ込めるゲッタリング技術が
導入されている。
【０００３】上記ゲッタリング技術には、大別してイン
トリンシック・ゲッタリングとエクストリンシック・ゲ
ッタリングとがある。イントリンシック・ゲッタリング
は、格子間酸素の外方拡散によってウエハ表面に無欠陥
層を形成し、ウエハ内部に格子間酸素を析出させて微小
欠陥層（ＳｉＯ2 析出物、転移ループなど）を形成し、
この微小欠陥層に重金属不純物を固着させる手法であ
る。また、エクストリンシック・ゲッタリングは、ウエ
ハの裏面に機械的手段（サンドブラストなど）あるいは
物理、化学的手段（レーザ照射、イオン注入、リン拡
散、窒化シリコン膜被着、多結晶シリコン膜被着など）
によって歪場を形成し、この歪場に重金属不純物を固着
させる手法である。
トリンシック・ゲッタリングとエクストリンシック・ゲ
ッタリングとがある。イントリンシック・ゲッタリング
は、格子間酸素の外方拡散によってウエハ表面に無欠陥
層を形成し、ウエハ内部に格子間酸素を析出させて微小
欠陥層（ＳｉＯ2 析出物、転移ループなど）を形成し、
この微小欠陥層に重金属不純物を固着させる手法であ
る。また、エクストリンシック・ゲッタリングは、ウエ
ハの裏面に機械的手段（サンドブラストなど）あるいは
物理、化学的手段（レーザ照射、イオン注入、リン拡
散、窒化シリコン膜被着、多結晶シリコン膜被着など）
によって歪場を形成し、この歪場に重金属不純物を固着
させる手法である。
【０００４】
【発明が解決しようとする課題】近年、高速メモリＬＳ
Ｉや高速論理ＬＳＩなどに適用されているバイポーラデ
バイスやバイポーラ−ＣＭＯＳデバイスは、素子の高速
化や微細化を促進するためにＳＯＩ基板を利用してい
る。
Ｉや高速論理ＬＳＩなどに適用されているバイポーラデ
バイスやバイポーラ−ＣＭＯＳデバイスは、素子の高速
化や微細化を促進するためにＳＯＩ基板を利用してい
る。
【０００５】ところが、このＳＯＩ基板は、前述したイ
ントリンシック・ゲッタリング技術やエクストリンシッ
ク・ゲッタリング技術を利用することができないという
問題がある。
ントリンシック・ゲッタリング技術やエクストリンシッ
ク・ゲッタリング技術を利用することができないという
問題がある。
【０００６】すなわち、ＳＯＩ基板は、素子が形成され
る薄いシリコン活性層（膜厚数μｍ以下）とこれを支持
するシリコンウエハとの間に重金属原子をほとんど通過
しない厚い酸化シリコンの接着層（膜厚数百nm）が設け
てあるため、シリコンウエハ内に微小欠陥層を形成した
り、シリコンウエハの裏面に歪場を形成したりしても、
シリコン活性層の表面から侵入した重金属不純物がこの
接着層に妨げられて微小欠陥層や歪場に達することがで
きないからである。
る薄いシリコン活性層（膜厚数μｍ以下）とこれを支持
するシリコンウエハとの間に重金属原子をほとんど通過
しない厚い酸化シリコンの接着層（膜厚数百nm）が設け
てあるため、シリコンウエハ内に微小欠陥層を形成した
り、シリコンウエハの裏面に歪場を形成したりしても、
シリコン活性層の表面から侵入した重金属不純物がこの
接着層に妨げられて微小欠陥層や歪場に達することがで
きないからである。
【０００７】本発明の目的は、ＳＯＩ構造を有する半導
体集積回路装置に好適なゲッタリング技術を提供するこ
とにある。
体集積回路装置に好適なゲッタリング技術を提供するこ
とにある。
【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１０】本願の一発明であるゲッタリング方法は、
ＳＯＩ基板の半導体活性層に溝を設け、この溝の内壁
に、例えば多結晶シリコン膜のようなゲッタリングサイ
トを構成する薄膜を設けるものである。
ＳＯＩ基板の半導体活性層に溝を設け、この溝の内壁
に、例えば多結晶シリコン膜のようなゲッタリングサイ
トを構成する薄膜を設けるものである。
【００１１】
【作用】上記した手段によれば、溝の内壁にゲッタリン
グサイトを構成する薄膜を設けることにより、半導体活
性層内部に存在する重金属不純物や、ウエハプロセスで
シリコン活性層の表面から侵入する重金属不純物を有効
に固着することができる。
グサイトを構成する薄膜を設けることにより、半導体活
性層内部に存在する重金属不純物や、ウエハプロセスで
シリコン活性層の表面から侵入する重金属不純物を有効
に固着することができる。
【００１２】例えば多結晶シリコン膜は、方位の異なる
多数の微小な単結晶から構成され、それらの境界は転位
や空孔の配列によって作られた粒界となっている。この
粒界の転位や空孔の周囲では結晶は大きく歪んでおり、
ゲッターシンクを構成しているため、重金属不純物は半
導体活性層内を拡散してこの歪場に固着される。
多数の微小な単結晶から構成され、それらの境界は転位
や空孔の配列によって作られた粒界となっている。この
粒界の転位や空孔の周囲では結晶は大きく歪んでおり、
ゲッターシンクを構成しているため、重金属不純物は半
導体活性層内を拡散してこの歪場に固着される。
【００１３】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１４】図１は、本発明の一実施例であるバイポー
ラ−ＣＭＯＳデバイスの要部を示す断面図である。
ラ−ＣＭＯＳデバイスの要部を示す断面図である。
【００１５】本実施例のバイポーラ−ＣＭＯＳデバイス
は、シリコンウエハ１と、このシリコンウエハ１上に接
着層２を介して接合されたシリコン活性層３とで構成さ
れたＳＯＩ基板上に形成されている。
は、シリコンウエハ１と、このシリコンウエハ１上に接
着層２を介して接合されたシリコン活性層３とで構成さ
れたＳＯＩ基板上に形成されている。
【００１６】上記シリコン活性層３の主面には、バイポ
ーラ−ＣＭＯＳデバイスを構成するＭＩＳＦＥＴＱ1 お
よびバイポーラトランジスタＱ2 が形成されている。こ
のＭＩＳＦＥＴＱ1 およびバイポーラトランジスタＱ2
は、シリコン活性層３に設けた溝５によって素子分離さ
れている。
ーラ−ＣＭＯＳデバイスを構成するＭＩＳＦＥＴＱ1 お
よびバイポーラトランジスタＱ2 が形成されている。こ
のＭＩＳＦＥＴＱ1 およびバイポーラトランジスタＱ2
は、シリコン活性層３に設けた溝５によって素子分離さ
れている。
【００１７】上記溝５の内壁には、ゲッタリングサイト
として機能する薄膜、例えば多結晶シリコン膜６が形成
されており、さらにその内側には酸化シリコン膜８が埋
め込まれている。
として機能する薄膜、例えば多結晶シリコン膜６が形成
されており、さらにその内側には酸化シリコン膜８が埋
め込まれている。
【００１８】上記溝５の側壁に多結晶シリコン膜６を形
成するには、まず、図２に示すようなＳＯＩ基板を用意
する。このＳＯＩ基板を製造するには、例えば図示しな
い第１のシリコンウエハの主面に厚さ５０nm程度の酸化
シリコン膜を熱酸化法により形成してこれを接着層２と
する。次に、このシリコンウエハを第２のシリコンウエ
ハ１上に重ね合わせてアニール処理により両者を接着し
た後、第１のシリコンウエハの表面を研磨して厚さ２μ
ｍ程度に薄膜化し、シリコン活性層３を形成する。
成するには、まず、図２に示すようなＳＯＩ基板を用意
する。このＳＯＩ基板を製造するには、例えば図示しな
い第１のシリコンウエハの主面に厚さ５０nm程度の酸化
シリコン膜を熱酸化法により形成してこれを接着層２と
する。次に、このシリコンウエハを第２のシリコンウエ
ハ１上に重ね合わせてアニール処理により両者を接着し
た後、第１のシリコンウエハの表面を研磨して厚さ２μ
ｍ程度に薄膜化し、シリコン活性層３を形成する。
【００１９】次に、図３に示すように、熱酸化法あるい
はＣＶＤ法によってシリコン活性層３の表面に酸化シリ
コン膜４を形成した後、フォトレジストをマスクにして
素子分離領域の酸化シリコン膜４をエッチングし、次い
でフォトレジストを除去した後、シリコン活性層３の表
面に残った酸化シリコン膜４をマスクにして素子分離領
域のシリコン活性層３をエッチングすることにより、接
着層２に達する溝５を形成する。この溝５の幅は、例え
ば２μｍ程度である。
はＣＶＤ法によってシリコン活性層３の表面に酸化シリ
コン膜４を形成した後、フォトレジストをマスクにして
素子分離領域の酸化シリコン膜４をエッチングし、次い
でフォトレジストを除去した後、シリコン活性層３の表
面に残った酸化シリコン膜４をマスクにして素子分離領
域のシリコン活性層３をエッチングすることにより、接
着層２に達する溝５を形成する。この溝５の幅は、例え
ば２μｍ程度である。
【００２０】次に、図４に示すように、シリコン活性層
３の全面にＣＶＤ法で多結晶シリコン膜６を堆積して溝
５を埋め込み、さらにこの多結晶シリコン膜６上にＣＶ
Ｄ法で酸化シリコン膜７を堆積した後、図５に示すよう
に、フォトレジストをマスクにしたエッチングで溝５の
上部の多結晶シリコン膜６および酸化シリコン膜７を溝
５の幅よりも小さい幅（例えば１μｍ程度）で開孔す
る。このようにすると、溝５の側壁に厚さ0.５μｍ程度
の多結晶シリコン膜６が残る。
３の全面にＣＶＤ法で多結晶シリコン膜６を堆積して溝
５を埋め込み、さらにこの多結晶シリコン膜６上にＣＶ
Ｄ法で酸化シリコン膜７を堆積した後、図５に示すよう
に、フォトレジストをマスクにしたエッチングで溝５の
上部の多結晶シリコン膜６および酸化シリコン膜７を溝
５の幅よりも小さい幅（例えば１μｍ程度）で開孔す
る。このようにすると、溝５の側壁に厚さ0.５μｍ程度
の多結晶シリコン膜６が残る。
【００２１】次に、図６に示すように、シリコン活性層
３の全面にＣＶＤ法で酸化シリコン膜８を堆積してもう
一度溝５を埋め込んだ後、図７に示すように、酸化シリ
コン膜８およびその下層の酸化シリコン膜７をエッチン
グして多結晶シリコン膜６を露出させる。
３の全面にＣＶＤ法で酸化シリコン膜８を堆積してもう
一度溝５を埋め込んだ後、図７に示すように、酸化シリ
コン膜８およびその下層の酸化シリコン膜７をエッチン
グして多結晶シリコン膜６を露出させる。
【００２２】次に、図８に示すように、酸化シリコン膜
４の上部に残った不要な多結晶シリコン膜６をエッチン
グで除去した後、図９に示すように、シリコン活性層３
の上部の酸化シリコン膜４と溝５の上部の酸化シリコン
膜８をエッチングで除去し、ＳＯＩ基板の表面を平坦化
する。
４の上部に残った不要な多結晶シリコン膜６をエッチン
グで除去した後、図９に示すように、シリコン活性層３
の上部の酸化シリコン膜４と溝５の上部の酸化シリコン
膜８をエッチングで除去し、ＳＯＩ基板の表面を平坦化
する。
【００２３】その後、シリコン活性層３の主面に図１に
示すフィールド絶縁膜９を形成した後、常法に従ってシ
リコン活性層３の主面にＭＩＳＦＥＴＱ1 およびバイポ
ーラトランジスタＱ2 を形成する。
示すフィールド絶縁膜９を形成した後、常法に従ってシ
リコン活性層３の主面にＭＩＳＦＥＴＱ1 およびバイポ
ーラトランジスタＱ2 を形成する。
【００２４】このように、本実施例のバイポーラ−ＣＭ
ＯＳデバイスは、素子分離用の溝５の内壁にゲッタリン
グサイトとして機能する多結晶シリコン膜６を形成し、
シリコン活性層３内の重金属不純物をこの多結晶シリコ
ン膜６に固着させるようにしているため、重金属不純物
による素子の特性劣化や歩留りの低下を防止することが
できる。
ＯＳデバイスは、素子分離用の溝５の内壁にゲッタリン
グサイトとして機能する多結晶シリコン膜６を形成し、
シリコン活性層３内の重金属不純物をこの多結晶シリコ
ン膜６に固着させるようにしているため、重金属不純物
による素子の特性劣化や歩留りの低下を防止することが
できる。
【００２５】また、本実施例のバイポーラ−ＣＭＯＳデ
バイスは、ゲッタリングサイトとして機能する多結晶シ
リコン膜６を形成した溝５を素子分離用の溝として兼用
しているため、デバイスの高集積化、面積縮小に有効で
ある。
バイスは、ゲッタリングサイトとして機能する多結晶シ
リコン膜６を形成した溝５を素子分離用の溝として兼用
しているため、デバイスの高集積化、面積縮小に有効で
ある。
【００２６】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は、前記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は、前記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００２７】前記実施例では、溝の側壁に多結晶シリコ
ン膜を形成したが、これに限定されるものではなく、ゲ
ッタリングサイトとして機能する各種薄膜、例えばシリ
サイド膜、リンガラス膜などを形成してもよい。
ン膜を形成したが、これに限定されるものではなく、ゲ
ッタリングサイトとして機能する各種薄膜、例えばシリ
サイド膜、リンガラス膜などを形成してもよい。
【００２８】前記実施例では、溝の側壁のみに多結晶シ
リコン膜を形成したが、例えば図１０に示すように、溝
５の側壁のみならず底部にも多結晶シリコン膜６を形成
してよい。また、図１１に示すように、溝５の底部が接
着層２を貫通してシリコンウエハ１に達するようにして
もよい。
リコン膜を形成したが、例えば図１０に示すように、溝
５の側壁のみならず底部にも多結晶シリコン膜６を形成
してよい。また、図１１に示すように、溝５の底部が接
着層２を貫通してシリコンウエハ１に達するようにして
もよい。
【００２９】前記実施例では、バイポーラ−ＣＭＯＳデ
バイスに適用した例を説明したが、ＳＯＩ基板を用いた
各種デバイスに広く適用することができる。
バイスに適用した例を説明したが、ＳＯＩ基板を用いた
各種デバイスに広く適用することができる。
【００３０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００３１】本発明によれば、溝の内壁にゲッタリング
サイトを構成する薄膜を設けることにより、半導体活性
層内部に存在する重金属不純物や、ウエハプロセスでシ
リコン活性層の表面から侵入する重金属不純物を有効に
固着することができ、これにより、ＳＯＩ基板上に形成
されるデバイスの信頼性、製造歩留りを向上させること
ができる。
サイトを構成する薄膜を設けることにより、半導体活性
層内部に存在する重金属不純物や、ウエハプロセスでシ
リコン活性層の表面から侵入する重金属不純物を有効に
固着することができ、これにより、ＳＯＩ基板上に形成
されるデバイスの信頼性、製造歩留りを向上させること
ができる。
【図１】本発明の一実施例である半導体集積回路装置の
要部を示す断面図である。
要部を示す断面図である。
【図２】図１に示す半導体集積回路装置の製造方法を示
す断面図である。
す断面図である。
【図３】図１に示す半導体集積回路装置の製造方法を示
す断面図である。
す断面図である。
【図４】図１に示す半導体集積回路装置の製造方法を示
す断面図である。
す断面図である。
【図５】図１に示す半導体集積回路装置の製造方法を示
す断面図である。
す断面図である。
【図６】図１に示す半導体集積回路装置の製造方法を示
す断面図である。
す断面図である。
【図７】図１に示す半導体集積回路装置の製造方法を示
す断面図である。
す断面図である。
【図８】図１に示す半導体集積回路装置の製造方法を示
す断面図である。
す断面図である。
【図９】図１に示す半導体集積回路装置の製造方法を示
す断面図である。
す断面図である。
【図１０】図１に示す半導体集積回路装置の製造方法の
他の実施例を示す断面図である。
他の実施例を示す断面図である。
【図１１】本発明の他の実施例である半導体集積回路装
置の要部を示す断面図である。
置の要部を示す断面図である。
【符号の説明】 １ シリコンウエハ ２ 接着層 ３ シリコン活性層 ４ 酸化シリコン膜 ５ 溝 ６ 多結晶シリコン膜 ７ 酸化シリコン膜 ８ 酸化シリコン膜 ９ フィールド絶縁膜 Ｑ1 ＭＩＳＦＥＴ Ｑ2 バイポーラトランジスタ
Claims (4)
- 【請求項１】 半導体ウエハと、前記半導体ウエハ上に
接着層を介して接合された半導体活性層とで構成された
ＳＯＩ基板の前記半導体活性層に溝を設け、前記溝の内
壁にゲッタリングサイトを構成する薄膜を設けることを
特徴とするゲッタリング方法。 - 【請求項２】 前記薄膜は、多結晶シリコン膜であるこ
とを特徴とする請求項１記載のゲッタリング方法。 - 【請求項３】 前記薄膜を前記溝の側壁および底面に設
けることを特徴とする請求項１または２記載のゲッタリ
ング方法。 - 【請求項４】 前記溝が素子分離用の溝を兼ねることを
特徴とする請求項１、２または３記載のゲッタリング方
法を用いた半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004194A JPH07249634A (ja) | 1994-03-10 | 1994-03-10 | ゲッタリング方法およびそれを用いた半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004194A JPH07249634A (ja) | 1994-03-10 | 1994-03-10 | ゲッタリング方法およびそれを用いた半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249634A true JPH07249634A (ja) | 1995-09-26 |
Family
ID=12569834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4004194A Pending JPH07249634A (ja) | 1994-03-10 | 1994-03-10 | ゲッタリング方法およびそれを用いた半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07249634A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006332221A (ja) * | 2005-05-25 | 2006-12-07 | Fuji Electric Holdings Co Ltd | 半導体ウェハの不純物除去方法および半導体装置の製造方法 |
| JP2007227601A (ja) * | 2006-02-23 | 2007-09-06 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
-
1994
- 1994-03-10 JP JP4004194A patent/JPH07249634A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006332221A (ja) * | 2005-05-25 | 2006-12-07 | Fuji Electric Holdings Co Ltd | 半導体ウェハの不純物除去方法および半導体装置の製造方法 |
| JP2007227601A (ja) * | 2006-02-23 | 2007-09-06 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
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