KR20110042009A - 반도체장치 및 그 제조방법 - Google Patents

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KR20110042009A
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요시히사 노노가키
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가부시키가이샤 사무코
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Abstract

반도체소자의 두께편차를 저감시킬 수 있는 반도체장치 및 그 제조방법을 제공한다. 산소의 이온 주입량을 종래의 에피택셜 SIMOX 웨이퍼의 경우보다 적게 하고, 웨이퍼 표면으로부터 실리콘 웨이퍼의 표층으로 산소를 이온 주입하며, 그 후, 열처리하여 불완전 매립 산화막의 박막화 정지층이, 웨이퍼면 내 전체에 연속하여 형성된다. 그 결과, 종래의 딥 트렌치 구조의 종점 검지부에 의해 웨이퍼 박막화의 종점을 검지하는 경우보다, 실리콘 웨이퍼 박막화의 종점 라인의 정밀도에 대한 신뢰성이 높아져 활성층에 형성된 반도체소자의 두께편차를 저감시킬 수가 있다.

Description

반도체장치 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 자세하게는 반도체 소자가 형성된 실리콘 웨이퍼에 대하여 박막화가 필요한 반도체 장치 및 그 제조방법에 관한 것이다.
본원은, 2009년 10월 16일에 일본에 출원된 일본특허출원 제2009-239673호에 기초하여 우선권을 주장하며, 그 내용을 여기에 원용한다.
예컨대, 반도체 장치의 일종인 표면조사형의 CMOS 고체촬상장치에서는, 조사되는 광의 경로, 특히 유효화소영역의 주변부에 있어서의 경사광의 광로에 다층 배선이 존재한다. 이 때문에, 이 다층 배선에 의해 광의 침입이 방해되어 광의 이용효율이 저하되고 감도도 떨어지는 것으로 알려져 있다. 이에, 이를 해소하는 종래 기술로서, 표면측에 다층 배선이 형성된 실리콘 웨이퍼에 있어서 이면측으로부터 광을 조사하는 이면조사형의 CMOS 고체촬상장치가 개발되고 있다(특허문헌 1).
이러한 이면조사형의 CMOS 고체촬상장치에서는, 우선 실리콘 웨이퍼의 표층에 고체촬상소자(반도체소자)를 형성하고, 그 후, 실리콘 웨이퍼의 표면에 지지기판을 접합하여 접합 웨이퍼를 제작한다. 이어서 실리콘 웨이퍼를, 그 이면측으로부터 고체촬상소자의 부근까지 박막화하고, 그 후, 박막화된 실리콘 웨이퍼의 표면에 컬러 필터와 온 칩(on-chip) 렌즈를 순차 형성한다. 상기 공정에 의해, 이면조사형의 CMOS 고체촬상장치가 제조된다.
실리콘 웨이퍼의 박막화에 관해서는, 최근 디바이스 제조의 견지에서 고체촬상소자의 두께편차의 저감화에 대한 요청이 이루어지고 있다.
이에 대처하는 종래기술로서, 예컨대, 특허문헌 2와 같이 , 웨이퍼 표층을 국소적으로 건식 에칭하여 소정 간격마다 딥 트렌치를 복수 형성하고, 이들에 실리콘 웨이퍼와 다른 재료를 퇴적한 종점(終點) 검지부로서 사용하는 방법이 개발된 바 있다. 그 박막화시에, 실리콘 웨이퍼의 연삭, 연마 및 플라즈마 에칭에 의한 박막화의 종점(한계위치)을 종점 검지부에 의해 검지하여 고체촬상소자의 두께편차를 억제하는 것이다. 만일, 고체촬상소자의 두께에 편차가 발생하면, CMOS 고체촬상소자에 대한 광의 입사강도에 편차가 생겨 색얼룩이 발생할 우려가 있다.
[특허문헌 1] 일본 특허공개공보 제2008-258201호 [특허문헌 2] 일본 특허공개공보 제2005-353996호
그러나, 특허문헌 2의 딥 트렌치 구조의 종점 검지부를 이용한 실리콘 웨이퍼의 박막화 방법에서는, 각 딥 트렌치의 형성시, 장치의 가공 정밀도를 이유로, 웨이퍼 표층에 대한 건식 에칭량이 불균일해져 각 딥 트렌치의 깊이에 편차가 발생하였다. 더욱이, 딥 트렌치 구조의 각 종점 검지부는, 실리콘 웨이퍼의 전역에 소정 피치로 매트릭스형상으로 배치되어 있으나, 웨이퍼면 내에 국소적으로 설치되어 있는 것에 불과하였다. 그 결과, 특허문헌 2에 의한, 실리콘 웨이퍼의 박막화에서는 종점 라인의 정밀도에 대한 신뢰성이 낮아, CMOS 고체촬상장치에 있어서의 고체촬상소자의 두께편차가 컸다.
본 발명자는 면밀히 연구한 결과, 실리콘 웨이퍼의 표면으로부터 산소를 이온 주입하여, 웨이퍼 표층에, 실리콘 입자 및 실리콘 산화물이 혼재된 불완전 매립 산화막을 형성하고, 이것을 종래의 딥 트렌치 구조의 종점 검지부와는 다른 신규의 박막화 정지층으로서 사용하면, 상술한 문제는 모두 해소된다는 것을 알아내고 본 발명을 완성하기에 이르렀다.
본 발명은, 반도체소자의 두께편차를 저감시킬 수 있는 반도체장치 및 그 제조방법을 제공한다.
본 발명의 일 양태에 관한 반도체장치의 제조방법은, 실리콘 웨이퍼의 표면으로부터 산소를 이온주입하여, 상기 실리콘 웨이퍼의 표층에 이온 주입층을 형성하는 이온주입공정과, 상기 이온주입공정 후, 상기 이온 주입층의 열처리 및 상기 실리콘 웨이퍼의 표면에 대한 에피택셜막의 막형성을 수행하는 열처리 막형성공정과, 상기 열처리 막형성공정 후, 상기 에피택셜막에 반도체소자를 형성하는 반도체소자 형성공정과, 상기 반도체소자 형성공정 후, 상기 에피택셜막의 표면에 지지기판을 접합하여 접합 웨이퍼를 제작하는 접합공정과, 상기 접합공정 후, 상기 실리콘 웨이퍼를, 상기 실리콘 웨이퍼의 이면측부터 연삭, 연마, 습식 에칭 중 적어도 하나의 방법에 의해 나머지 두께가 수 십 ㎛이 될 때까지 얇게 한 후, 마무리로서 건식 에칭을 수행함으로써, 상기 접합 웨이퍼를 박막화하는 박막화 공정을 갖는다. 상기 열처리 막형성공정에 있어서는, 실리콘 입자와 실리콘 산화물이 혼재하는 박막화 정지층이, 상기 웨이퍼면 내 전체에 연속하여 형성되며, 또한, 상기 박막화 정지층보다 상기 실리콘 웨이퍼의 표면측에 활성층이 형성된다.
상기 양태에 따르면, 이온주입공정에서는, 실리콘 웨이퍼의 표층에 대한 산소의 이온 주입량을, 종래의 에피택셜 SIMOX 웨이퍼의 경우보다 적게 하며, 이온주입공정 후의 이온 주입층의 열처리(어닐링)는, 에피택셜 SIMOX 웨이퍼의 경우의 고온 어닐링에 비해 저온이 되는 열처리공정으로 수행한다. 이렇게 하여, 실리콘 웨이퍼의 표층에 박막화 정지층이, 그 웨이퍼면 내 전체에 연속하여 형성된다. 그 결과, 종래의 딥 트렌치 구조의 종점 검지부에 의해 웨이퍼 박막화의 종점을 검지하는 경우에 비해, 실리콘 웨이퍼 박막화의 종점 라인의 정밀도에 대한 신뢰성이 높아져 반도체소자의 두께편차를 저감시킬 수가 있다.
그 후, 에피택셜막에 반도체소자를 형성하고, 이어서 에피택셜막의 표면에 지지기판을 접합하여 접합 웨이퍼를 제작한다. 이러한 접합 후에 실리콘 웨이퍼를, 실리콘 웨이퍼의 이면측부터 연삭, 연마, 습식 에칭 중 적어도 하나의 방법에 의해 나머지 두께가 수 십 ㎛이 될 때까지 얇게 한 후, 마무리로서 건식 에칭을 수행한다.
한편, 상기 열처리 막형성공정에 있어서, 상기 에피택셜막의 막형성을, 상기 이온 주입층의 열처리 후에 수행하여도 무방하다.
상기 양태에 따르면, 이온주입공정에서는, 실리콘 웨이퍼의 표층에 대한 산소의 이온 주입량을 종래의 에피택셜 SIMOX 웨이퍼의 경우보다 적게 하고, 이온주입공정 후의 이온 주입층의 열처리(어닐링)는, 에피택셜 SIMOX 웨이퍼의 경우의 고온 어닐링에 비해 저온이 되는 열처리공정으로 수행한다. 이렇게 하여, 실리콘 웨이퍼의 표층에 박막화 정지층이, 그 웨이퍼면 내 전체에 연속하여 형성된다. 그 결과, 종래의 딥 트렌치 구조의 종점 검지부에 의해 웨이퍼 박막화의 종점을 검지하는 경우에 비해, 실리콘 웨이퍼 박막화의 종점 라인의 정밀도에 대한 신뢰성이 높아져 반도체소자의 두께편차를 저감시킬 수가 있다.
그 후, 에피택셜막에 반도체소자를 형성하고, 이어서 에피택셜막의 표면에 지지기판을 접합하여 접합 웨이퍼를 제작한다. 이러한 접합 후에 실리콘 웨이퍼를, 실리콘 웨이퍼의 이면측부터 연삭, 연마, 습식 에칭 중 적어도 하나의 방법에 의해 나머지 두께가 수 십 ㎛이 될 때까지 얇게 한 후, 마무리로서 건식 에칭을 수행한다.
이 경우, 열처리공정을 이온주입공정 후에 수행하고, 그 후에 에피택셜 성장공정을 수행하므로, 열처리공정에서 석출된 산소가 게터링사이트가 되어 고품질의 에피택셜막을 막형성할 수가 있다.
또한, 상기 열처리 막형성 공정에 있어서, 상기 이온 주입층의 열처리 및 상기 에피택셜막의 막형성을 동시에 수행하여도 무방하다.
상기 양태에 따르면, 이온주입공정에서는, 실리콘 웨이퍼의 표층에 대한 산소의 이온 주입량을, 종래의 에피택셜 SIMOX 웨이퍼의 경우보다 적게 하고, 이온 주입층의 열처리는, 에피택셜 SIMOX 웨이퍼의 경우의 고온 어닐링에 비해 저온이 되는 에피택셜 성장과 동시에 수행한다. 이렇게 하여, 실리콘 웨이퍼의 표층에 박막화 정지층이, 그 웨이퍼면 내 전체에 연속하여 형성된다. 그 결과, 종래의 딥 트렌치 구조의 종점 검지부에 의해 웨이퍼 박막화의 종점을 검지하는 경우에 비해, 실리콘 웨이퍼 박막화의 종점 라인의 정밀도에 대한 신뢰성이 높아져 활성층에 형성된 반도체소자의 두께편차를 저감시킬 수가 있다.
그 후, 에피택셜막에 반도체소자를 형성하고, 이어서 에피택셜막의 표면에 지지기판을 접합하여 접합 웨이퍼를 제작한다. 이러한 접합 후, 실리콘 웨이퍼를, 그 이면측부터 연삭, 연마, 습식 에칭 중 적어도 하나의 방법에 의해 나머지 두께가 수 십 ㎛이 될 때까지 얇게 한 후, 마무리로서 건식 에칭을 수행한다.
또한, 상기 열처리 막형성 공정에 있어서, 상기 이온 주입층의 열처리를, 상기 에피택셜막의 막형성 후에 수행하여도 무방하다.
상기 양태에 따르면, 어닐링 공정을 에피택셜 성장공정 후(디바이스 프로세스에서의 열처리를 포함함)로 하였기 때문에, 실리콘 웨이퍼의 표층에 박막화 정지층이, 그 웨이퍼면 내 전체에 연속하여 형성된다. 그 결과, 종래의 딥 트렌치 구조의 종점 검지부에 의해 웨이퍼 박막화의 종점을 검지하는 경우에 비해, 실리콘 웨이퍼 박막화의 종점 라인의 정밀도에 대한 신뢰성이 높아져 활성층에 형성된 반도체소자의 두께편차를 저감시킬 수가 있다.
어닐링 공정에서의 웨이퍼 가열온도 및 열처리 시간은, 상기 다른 양태의 경우와 같다.
상기 이온 주입에서는, 상기 실리콘 웨이퍼의 가열온도가 200℃ 이상, 산소 이온 주입량이 1×1015atoms/㎠∼4×10atoms/㎠이어도 무방하다.
이온주입공정에서의 웨이퍼 가열온도가 200℃ 미만이면, 웨이퍼 표층에 산소 이온 주입시의 데미지가 잔존한다. 이온주입공정에서의 바람직한 가열온도는 300℃∼600℃이다. 한편, 200∼300℃의 저온으로 이온주입을 수행함으로써, 이온 주입을 2회로 나누어 수행하는 경우와 마찬가지로, 산소석출량을 증대시키는 효과를 얻을 수 있다. 이온주입공정에서의 산소 이온의 주입량이, 1×1015atoms/㎠ 미만이면, 실리콘 웨이퍼의 박막화 처리시의 종점 검지부로서의 기능을 충분히 다할 수 없다. 또한, 4×1017atoms/㎠을 초과하면, 산소의 이온주입시간이 길어져, 에피택셜 웨이퍼의 생산성이 저하되어 비용상승을 초래한다.
상기 열처리에서는, 상기 실리콘 웨이퍼를 900∼1200℃로 30초∼4시간 가열하여도 무방하다.
열처리온도가 900℃ 미만이면, 산소 석출량이 적다. 또한, 1200℃를 초과하면, 초고온 열처리용의 특별한 어닐링 로(爐)가 필요하게 된다. 실리콘 웨이퍼의 바람직한 열처리온도는, 산소석출이 효율적으로 발생하는 1100∼1200℃이다.
열처리시간이 30초 미만이면, 산소석출량이 적다. 또한, 4시간을 초과하면, 에피택셜 웨이퍼의 생산성이 저하되어 비용상승을 초래한다. 실리콘 웨이퍼의 바람직한 열처리시간은, 산소석출물에 의한 박막화의 종점라인에 대한 신뢰성이 향상되는 5분∼4시간이며, 산소석출물에 의한 박막화의 종점 라인의 신뢰성을 확보할 수 있는 동시에 생산성이 높아지는 10분∼1시간이 더욱 바람직하다.
본 발명의 다른 양태에 관한 박막화된 반도체장치는, 실리콘 웨이퍼에 그 표면으로부터 산소를 이온 주입하고, 그 후, 상기 실리콘 웨이퍼를 열처리함으로써, 상기 실리콘 웨이퍼의 표층에, 실리콘 입자 및 실리콘 산화물이 혼재하는 박막화 정지층이, 그 웨이퍼면 내 전체에 연속하여 형성되는 동시에, 상기 박막화 정지층보다 상기 실리콘 웨이퍼의 표면측에 활성층이 형성되고, 상기 활성층의 표면에 에피택셜막이 막형성되며, 상기 에피택셜막에 반도체소자가 형성되고, 상기 에피택셜막의 표면에 지지기판이 접합되며, 상기 실리콘 웨이퍼는, 상기 실리콘 웨이퍼의 이면부터 연삭, 연마, 습식 에칭 중 적어도 하나의 방법에 의해 나머지 두께가 수 십 ㎛이 될 때까지 얇게 한 후, 마무리로서 건식 에칭을 수행하여 박막화된 반도체장치이다.
상기 반도체장치에 따르면, 에피택셜막이 막형성된 실리콘 웨이퍼의 표층에는, 웨이퍼 표면에서의 산소의 이온 주입과 이것에 이어지는 열처리에 의해, 박막화 정지층이 웨이퍼면 내 전체에 연속하여 형성되어 있다. 박막화 정지층이란, 실리콘 입자 및 실리콘 산화물이 혼재된 불완전 매립 산화막이다. 이 때문에, 종래의 딥 트렌치 구조의 종점 검지부에 의해 웨이퍼 박막화의 종점을 검지하는 경우에 비해, 실리콘 웨이퍼 박막화의 종점 라인에 대한 신뢰성이 높아진다. 그 결과, 반도체소자의 두께편차를 저감시킨 반도체장치를 제조할 수가 있다.
본 발명의 반도체장치의 제조방법 및 그 반도체장치에 따르면, 산소의 이온 주입량을 종래의 에피택셜 SIMOX 웨이퍼의 경우보다 적게 하고, 웨이퍼 표면으로부터 실리콘 웨이퍼의 표층으로 산소를 이온 주입하며, 그 후, 열처리함으로써 불완전 매립 산화막의 박막화 정지층이, 웨이퍼면 내 전체에 연속하여 형성된다. 이로써, 종래의 딥 트렌치 구조의 종점 검지부에 의해 웨이퍼 박막화의 종점을 검지하는 경우에 비해, 실리콘 웨이퍼 박막화의 종점 라인의 정밀도에 대한 신뢰성이 높아져 활성층에 형성된 반도체소자의 두께편차를 저감시킬 수가 있다.
도 1a는 본 발명의 실시예 1에 관한 반도체장치의 제조방법에 있어서의 실리콘 웨이퍼의 종단면도이다.
도 1b는 본 발명의 실시예 1에 관한 반도체장치의 제조방법에 있어서의 실리콘 웨이퍼의 표층에 대한 산소의 이온주입공정을 나타내는 종단면도이다.
도 1c는 본 발명의 실시예 1에 관한 반도체장치의 제조방법에 있어서의 이온주입 후의 실리콘 웨이퍼의 열처리에 의해 박막화 정지층이 형성된 상태를 나타내는 종단면도이다.
도 1d는 본 발명의 실시예 1에 관한 반도체장치의 제조방법에 있어서의 활성층에 대한 에피택셜막의 막형성공정을 나타내는 종단면도이다.
도 1e는 본 발명의 실시예 1에 관한 반도체장치의 제조방법에 있어서의 촬상 소자 형성공정을 나타내는 종단면도이다.
도 1f는 본 발명의 실시예 1에 관한 반도체장치의 제조방법에 있어서의 다층배선층에 대한 접착제층의 형성공정을 나타내는 종단면도이다.
도 1g는 본 발명의 실시예 1에 관한 반도체장치 및 그 제조방법에 있어서의 베이스 기판과 지지기판의 접합공정을 나타내는 종단면도이다.
도 1h는 본 발명의 실시예 1에 관한 반도체장치의 제조방법에 있어서의 실리콘 웨이퍼의 건식에칭공정을 나타내는 종단면도이다.
도 1i는 본 발명의 실시예 1에 관한 반도체장치의 제조방법에 있어서의 박막화 정지층의 건식에칭공정을 나타내는 종단면도이다.
도 1j는 본 발명의 실시예 1에 관한 반도체장치의 제조방법에 있어서의 실리콘 웨이퍼의 건식 에칭면에 대한 컬러 필터 및 마이크로 렌즈의 형성에 의한 반도체장치의 종단면도이다.
도 2는 본 발명의 실시예 1에 관한 반도체장치의 제조방법에 있어서의 SIMOX 웨이퍼의 경우의 1/8∼1/2배의 산소이온주입량으로 형성된 박막화 정지층의 RIE 정지능력을 나타내는 그래프이다.
이하, 본 발명의 실시형태를 상세하게 설명한다.
본 발명의 제 1 실시형태인 반도체장치의 제조방법에서는, 우선, 이온주입공정에서, 실리콘 웨이퍼의 표면으로부터 산소 이온을 주입하여 상기 실리콘 웨이퍼의 표층에 이온 주입층을 형성한다. 이러한 이온주입공정 후에, 열처리 막형성공정에 있어서, 상기 이온 주입층의 열처리 및 상기 실리콘 웨이퍼 표면에 대한 에피택셜막의 막형성을 수행한다. 상기 열처리에 의해, 실리콘 입자 및 실리콘 산화물이 혼재하는 박막화 정지층이, 상기 실리콘 웨이퍼면 전역에 연속하여 형성된다. 또한, 상기 박막화 정지층보다 실리콘 웨이퍼의 표면측에는 활성층이 형성된다. 그 후, 반도체소자 형성공정에 있어서, 상기 에피택셜막에 반도체소자를 형성한다. 이어서, 접합공정에 있어서, 상기 에피택셜막의 표면에 지지기판을 접합하여 접합 웨이퍼를 제작한다. 이러한 접합 후, 박막화 공정에 있어서, 상기 실리콘 웨이퍼를, 상기 실리콘 웨이퍼의 이면측부터 연삭, 연마, 습식 에칭 중 적어도 하나의 방법에 의해 나머지 두께가 수 십 ㎛이 될 때까지 얇게 한 후, 마무리로서 건식 에칭을 수행한다.
본 발명의 제 1 실시형태의 반도체장치의 제조방법에 따르면, 이온주입공정에서는, 실리콘 웨이퍼의 표층에 대한 산소의 이온 주입량을, 종래의 에피택셜 SIMOX 웨이퍼의 경우보다 적게 하고, 이온주입공정 후의 이온 주입층의 열처리(어닐링)는, 에피택셜 SIMOX 웨이퍼의 경우의 고온 어닐링에 비해 저온이 되는 열처리공정에 의해 수행된다. 이렇게 하여, 실리콘 웨이퍼의 표층에 박막화 정지층이, 그 웨이퍼면 내 전체에 연속하여 형성된다. 그 결과, 종래의 딥 트렌치 구조의 종점 검지부에 의해 웨이퍼 박막화의 종점을 검지하는 경우에 비해, 실리콘 웨이퍼 박막화의 종점 라인의 정밀도에 대한 신뢰성이 높아져 반도체소자의 두께편차를 저감시킬 수가 있다.
그 후, 에피택셜막에 반도체소자가 형성되고, 이어서, 에피택셜막의 표면에 지지기판을 접합함으로써 접합 웨이퍼가 제작된다. 이러한 접합 후, 실리콘 웨이퍼를 실리콘 웨이퍼의 이면측부터 연삭, 연마, 습식에칭 중 적어도 하나의 방법에 의해 나머지 두께가 수 십 ㎛, 예컨대 10㎛∼30㎛이 될 때까지 얇게 한 후, 마무리로서 건식 에칭을 수행한다.
반도체장치로서는, 예컨대, 이면조사형 고체촬상장치 등을 이용할 수 있다.
본 명세서에서의 「실리콘 웨이퍼의 표층」이란, 실리콘 웨이퍼의 표면으로부터 0.05∼0.5㎛의 깊이범위를 말한다. 박막화 정지층의 깊이가 0.05㎛ 미만인 경우, 실리콘 웨이퍼의 표면결함이 증가한다. 또한, 박막화 정지층의 깊이가 0.5㎛을 초과할 경우에는, 시판되는 이온 주입기로는 대응할 수 없어, 이온 주입 에너지가 큰 특별한 주입기가 필요하게 된다.
「웨이퍼면 내 전체」란, 실리콘 웨이퍼의 적어도 평탄도(平坦度) 적용영역을 말한다. 따라서, 박막화 정지층은, 활성층보다 하측인 웨이퍼 표층 중 적어도 평탄도 적용영역에 있어서, 이 영역전체에 연속하여(중단없이) 형성되어 있게 된다.
「박막화 정지층보다 실리콘 웨이퍼의 표면측」이란, 실리콘 웨이퍼의 표층에 있어서, 박막화 정지층과 웨이퍼 표면 사이의 부분을 말한다.
실리콘 웨이퍼로서는, 단결정 실리콘 웨이퍼를 이용할 수 있다. 실리콘 웨이퍼의 표면은 경면(鏡面)처리되어 있다. 실리콘 웨이퍼의 직경은, 예컨대 200mm, 300mm, 450mm 등이다.
실리콘 웨이퍼에 에피택셜막을 막형성함으로써, 에피택셜 실리콘 웨이퍼를 얻을 수 있다. 에피택셜 실리콘 웨이퍼는, 산소의 이온주입 후에 열처리를 실시하는 점에서 에피택셜 SIMOX 웨이퍼와 유사하다. 그러나, 상기 에피택셜 실리콘 웨이퍼는, 매립 산화막의 유무의 차이에서 에피택셜 SIMOX 웨이퍼와는 다른 종류의 웨이퍼이다. 다시 말해, 여기서 이용되는 에피택셜 실리콘 웨이퍼는, 불완전 매립 산화막인 박막화 정지층이, 실리콘 웨이퍼의 표층에 매립되어 있다.
「박막화 정지층 (불완전 매립 산화막)」이란, SiO2을 포함하는 SiOX로 이루어진 석출산화물이나 띠형상 산화물 등의 실리콘 산화물과, 실리콘 웨이퍼 내의 실리콘이 산소의 이온주입에 의해 입상화(粒狀化)된 실리콘 입자가 소정의 비율로 혼재하며, 또한 실리콘 웨이퍼의 표층에 매립된, 완전하지 않은 실리콘 산화막을 말한다. 「완전하지 않은 실리콘 산화막」이란, 이온 주입층(산소가 이온 주입된 부분)의 전역에서 실리콘 산화물이 비연속적으로(단속적으로) 형성되어 있는 상태를 말한다.
박막화 정지층의 두께는 0.05∼0.5㎛이다. 박막화 정지층의 두께가 0.05㎛ 미만이면 실리콘 웨이퍼의 박막화 처리시의 종점 검지부로서의 기능을 충분히 다할 수 없다. 또한, 박막화 정지층의 두께가 0.5㎛을 초과하면, 산소의 이온주입시간이 길어져, 에피택셜 웨이퍼의 생산성이 저하되어 비용상승을 초래한다.
이온주입공정에서는, 저 에너지 빔(100keV 이하), 저 도즈법, 변형 저 도즈법 중 어느 하나의 SIMOX 프로세스의 이온주입법을 이용하여도 무방하다.
산소 이온 주입시의 웨이퍼의 가열온도는, 예컨대 200℃∼600℃이다. 200℃ 미만이면, 실리콘 웨이퍼의 표층에 산소의 주입 데미지가 크게 남는다. 또한, 600℃를 초과하면, 이온 주입기로부터의 탈(脫) 가스량이 증가한다.
산소의 주입 에너지는 20∼220keV이다. 20keV 미만이면, 실리콘 웨이퍼의 표면결함이 커진다. 또한, 220keV를 초과하면, 시판되는 이온 주입기로는 대응할 수 없어 이온 주입 에너지가 큰 특별한 주입기가 필요하게 된다.
산소의 이온 주입량은, 1×1015atoms/㎠∼4×1017atoms/㎠이다. 1×1015atoms/㎠ 미만이면, 실리콘 웨이퍼의 박막화 처리시의 종점 검지부로서의 기능을 충분히 다할 수 없다. 또한, 4×1017atoms/㎠을 초과하면, 산소의 이온주입시간이 길어져, 에피택셜 웨이퍼의 생산성이 저하되어 비용상승을 초래한다.
산소의 이온주입깊이는 0.05∼0.5㎛이다. 산소의 이온주입회수는 1회만이어도 되고, 복수 회로 나누어 수행하여도 무방하다. 또한, 복수 회로 나누었을 경우, 산소 이온을 다른 주입 에너지로 주입하여도 무방하다.
박막화 정지층을 형성하는 열처리공정에서의 웨이퍼 가열온도는, 900℃∼1200℃이다. 900℃ 미만이면 산소석출량이 적다. 또한, 1200℃를 초과하면, 초고온 열처리용의 특별한 어닐링 로가 필요하게 된다. 실리콘 웨이퍼의 바람직한 열처리온도는 1100∼1200℃이다.
열처리공정에서의 웨이퍼 열처리시간은 30초∼4시간이다. 30초 미만이면, 산소석출량이 적다. 또한, 4시간을 초과하면, 에피택셜 웨이퍼의 생산성이 저하되어 비용상승을 초래한다. 실리콘 웨이퍼의 바람직한 열처리시간은 5분∼4시간, 더욱 바람직한 시간은 10분∼1시간이다.
에피택셜 성장에 의해 형성되는 에피택셜막의 소재로서는, 단결정 실리콘을 이용할 수 있다. 일반적으로, 에피택셜성장의 종류로서는, 기상법(VPE), 액상법(LPE), 고상법(SPE)이 있다. 특히, 실리콘의 에피택셜성장에는, 성장층의 결정성, 양산성, 장치의 간편성, 각종 디바이스 구조 형성의 용이성 등의 측면에서, 화학적 기상 성장법(CVD)이 주로 이용되고 있다.
CVD법에 의한 실리콘의 에피택셜성장은, 예컨대 실리콘을 포함하는 소스 가스를, 캐리어 가스(통상 H2가스)와 함께 반응로 내에 도입하여, 1000℃ 이상의 고온으로 뜨거워진 실리콘 단결정의 기판(CZ법에 의해 제작)상에, 원료가스의 열분해 또는 환원에 의해 생성된 실리콘을 석출시킴으로써 수행된다. 한편, 실리콘을 포함하는 화합물은 다수 존재하지만, 순도, 반응 속도, 취급 용이성 등을 고려하여 통상적으로, SiH4, SiH2Cl2, SiHCl3, SiCl4의 4종이 이용된다.
사용되는 에피택셜 성장로로서는, 예컨대 고주파 유도 가열형 또는 램프 가열형 등을 이용할 수 있다.
에피택셜막의 두께는 1∼20㎛이다. 1㎛ 미만이면, 에피택셜막에 디바이스를 형성할 수 없다. 또한, 20㎛을 초과하면, 에피택셜 웨이퍼의 생산성이 저하되어 비용상승을 초래한다.
에피택셜 성장온도(웨이퍼의 열처리온도)는, 1000∼1200℃이다. 1000℃ 미만이면, 에피택셜막의 결정성이 저하된다. 또한, 1200℃를 초과하면, 슬립이 발생하기 쉽다.
에피택셜 성장시간(웨이퍼의 열처리시간)은 1∼20분이다. 1분 미만이면, 소정의 에피택셜막을 얻을 수 없다. 또한, 20분을 초과하면, 슬립이 발생하기 쉽다.
실리콘 웨이퍼의 마무리 전의 박막화 방법은, 연삭, 연마, 습식 에칭 중 어느 하나의 방법만이어도 되고, 이들 중에서 선출된 2개의 방법을 조합시킨 것이어도 무방하다. 또한, 이들 방법 모두를 조합시킨 것이어도 무방하다. 복수의 박막화 방법을 조합시킬 경우, 그 조합순서는 임의적이다.
연삭에서는, 실리콘 웨이퍼의 이면(접합면과는 반대측의 면)을, 예컨대 #320의 레지노이드 연삭숫돌로 예비 연삭하고, 이어서 #2000의 레지노이드 연삭숫돌에 의해 마무리 연삭을 수행하여도 무방하다.
연마에서는, 웨이퍼의 표면을 마무리 연마하는 공지된 연마장치를 이용한다. 연마포(硏磨布)로는, 예컨대 연질 플라스틱 폼의 표면에 발포 표면층이 형성된 마무리 연마용의 부직포를 사용한다. 연마량은 0.1∼2㎛이다.
습식 에칭에서는, HF/HNO3/CH3COOH 용액이나 알칼리계 용액(예컨대 KOH)을, 실리콘 웨이퍼의 이면과 접촉시킨다.
실리콘 웨이퍼의 「나머지 두께가 수 십 ㎛」라는 것은, 마무리를 위한 건식 에칭을 실시하기 전의 박막화 처리에 의해, 실리콘 웨이퍼의 나머지 두께가 10∼30㎛이 되어 있는 것을 말한다. 실리콘 웨이퍼층의 나머지 두께에 대한 측정방법으로는, 예컨대 FTIR법 또는 광간섭법, 엘립소메트리법 등을 이용할 수 있다.
실리콘 웨이퍼의 건식 에칭으로는, 예컨대 반응성 이온에칭(Reactive Ion Etching ; RIE)을 이용할 수 있다. 그 밖에, 이온 빔 에칭, 반응성 이온 빔 에칭, 반응성 레이저 빔 에칭, 반응성 가스 에칭 등을 이용할 수 있다.
본 발명의 제 1 실시형태인 반도체장치의 제조방법의 열처리 막형성 공정에서는, 이온 주입층의 열처리 및 에피택셜막의 막형성은, 동시에 수행할 수 있다. 또한, 상기 에피택셜막의 막형성을 상기 이온 주입층의 열처리 후에 수행할 수도 있다. 또한, 상기 에피택셜막의 막형성을 상기 이온 주입층의 열처리 전에 수행할 수도 있다.
열처리를 이온주입공정 후에 수행하고, 그 후, 에피택셜막의 막형성을 수행하였을 경우, 열처리에 의해 석출된 산소가 게터링사이트가 되어 고품질의 에피택셜막을 막형성할 수가 있다.
본 발명의 제 2 실시형태인 반도체장치는, 실리콘 웨이퍼에 그 표면으로부터 산소를 이온 주입하고, 그 후, 상기 실리콘 웨이퍼를 열처리함으로써, 상기 실리콘 웨이퍼의 표층에, 실리콘 입자 및 실리콘 산화물이 혼재하는 박막화 정지층이, 그 웨이퍼면 내 전체에 연속하여 형성되는 동시에, 상기 박막화 정지층보다 상기 실리콘 웨이퍼의 표면측에 활성층이 형성되고, 상기 활성층의 표면에 에피택셜막이 막형성되며, 상기 에피택셜막에 반도체소자가 형성되고, 상기 에피택셜막의 표면에 지지기판이 접합되며, 상기 실리콘 웨이퍼 및 상기 박막화 정지층은, 상기 실리콘 웨이퍼의 이면부터 연삭, 연마, 습식 에칭 중 적어도 하나의 방법에 의해 나머지 두께가 수 십 ㎛이 될 때까지 얇게 한 후, 마무리로서 건식 에칭을 수행하여 박막화된 반도체장치이다.
본 발명의 제 2 실시형태인 반도체장치에 따르면, 에피택셜막이 막형성된 실리콘 웨이퍼의 표층에는, 웨이퍼 표면에서의 산소의 이온 주입과 이것에 이어지는 열처리에 의해, 박막화 정지층이 웨이퍼면 내 전체에 연속하여 형성되어 있다. 박막화 정지층은, 실리콘 입자 및 실리콘 산화물이 혼재된 불완전 매립 산화막이다. 이 때문에, 종래의 딥 트렌치 구조의 종점 검지부에 의해 웨이퍼 박막화의 종점을 검지하는 경우에 비해, 실리콘 웨이퍼 박막화의 종점 라인의 정밀도에 대한 신뢰성이 높아진다. 그 결과, 반도체소자의 두께편차를 저감시킨 반도체장치를 제조할 수가 있다.
이하에서는 본 발명의 실시예를 구체적으로 설명한다.
(실시예)
이하, 도 1a∼도 1j의 플로우시트를 참조하여 본 발명의 실시예 1에 관한 반도체장치의 제조방법이 이용된 이면조사형 고체촬상장치의 제조방법을 설명한다.
우선, 베이스 기판(11)을 준비하였다(도 1a). 여기에는, 직경 300mm, 두께 775㎛, 주 표면의 축방위 <100>, 붕소 도핑에 의한 비저항이 1.0Ω·㎝인 실리콘 웨이퍼를 이용하였다.
베이스 기판(11)은, 이하의 공정을 순차적으로 수행하여 제작하였다. 즉, 도가니 내의 실리콘 융액으로부터, CZ법에 의해 실리콘 단결정을 인상한 후, 실리콘 단결정을 블록 절단하고, 외주를 연삭한 후, 와이어 소(saw)에 의해 다수의 웨이퍼로 슬라이스하고, 각 웨이퍼에 대하여 모따기, 래핑, 에칭, 연마, 세정 등을 수행하였다.
이렇게 해서 얻어진 베이스 기판(11)에 대하여, 베이스 기판(11)의 표면으로부터 산소 이온을 주입하여 베이스 기판(11)의 표층에 이온 주입층(11a)을 형성하는 산소의 이온주입공정(도 1b)과, 이온주입공정 후, 베이스 기판(11)의 이온 주입층(11a)을 소정의 가열조건으로 열처리하여 웨이퍼 표층 내에 실리콘 입자(a)와 실리콘 산화물(b)이 혼재하는 박막화 정지층(불완전 매립 산화막 ; 11b)을 형성하는 동시에, 박막화 정지층(11b)보다 베이스 기판(11)의 표면측에 활성층(11c)을 형성하는 열처리(어닐링)공정(도 1c)과, 베이스 기판(11)을 에피택셜 성장장치의 챔버에 삽입하여, 베이스 기판(11)의 표면에 에피택셜막(12)을 성장시키는 에피택셜 성장공정(도 1d)을 순차적으로 실시하였다.
이온주입공정에서는, 이온주입장치에 베이스 기판(11)을 삽입하고, 웨이퍼의 가열온도를 400℃로 하여 200keV, 1.3×1017atoms/㎠로, 웨이퍼의 표면으로부터 베이스 기판(11)의 표층으로 산소 이온을 주입하였다. 이로써, 베이스 기판(11)의 표면으로부터 0.4㎛ 정도의 깊이에, 저급산화물인 SiO, Si2O3 등으로 이루어지는 이온 주입층(11a)이 형성되었다.
다음으로, 열처리공정에서의 베이스 기판(11)의 열처리는, 아르곤 가스 분위기에서의 열처리온도 1200℃, 열처리시간 30분의 조건으로 수행하였다. 이로써, 아직 불충분한 이온 주입층(11a)이, 열처리공정을 수행함으로써, 본래의 박막화 정지층(11b)이 되었다. 즉, SiO2을 포함하는 SiOX로 이루어지는 석출산화물이나 띠형상 산화물 등의 실리콘 산화물(b)과, 베이스 기판(11) 내의 실리콘이 산소의 이온주입에 의해 입상화된 실리콘 입자(a)가 소정의 비율로 혼재하는, 두께 0.2㎛의 박막화 정지층(11b)이 형성되었다. 더욱이, 박막화 정지층(11b)보다 베이스 기판(11)의 표면측에는, 두께 0.4㎛의 활성층(11c)이 형성되었다.
이 때, 활성층(11c)과 에피택셜막(12)은 같은 실리콘으로 이루어지기 때문에, 이들은 일체화되었다. 한편, 본 발명에서는, 상기 열처리공정을 생략하고, 다음의 에피택셜 성장공정에서, 베이스 기판(11)의 표면에 에피택셜막(12)을 막형성할 때, 그 막형성중인 웨이퍼를 가열함으로써 이온 주입층(11a)을 열처리하여 박막화 정지층(11b)을 형성시켜도 무방하다. 그 밖에도, 이온 주입층(11a)의 다른 열처리방법으로는, 에피택셜막(12)의 막형성 후, 도 1c에 나타낸 열처리와 같은 조건으로, 이온 주입층(11a)을 열처리하여도 무방하다.
에피택셜 성장공정에서는, 베이스 기판(11)을 매엽식의 기상 에피택셜 성장장치의 반응실 내에 배치하고, 베이스 기판(11)의 표면에, 기상 에피택셜법에 의해 에피택셜막(12)을 성장시켰다.
기상 에피택셜 성장장치에는, 상하에 히터가 배치된 챔버의 중앙부에, 평면에서 볼 때 원형인 서셉터를 수평배치하였다. 서셉터 표면의 중앙부에는, 베이스 기판(11)을, 그 표리면을 수평하게 가로로 놓는 상태로 수납하는 오목형상의 웨이퍼 수납부를 형성하였다. 또한, 챔버의 일측부에는 챔버의 상부공간에, 소정의 캐리어 가스(H2가스)와 소정의 소스 가스(SiHCl3가스)를, 웨이퍼 표면에 대하여 평행하게 흘리는 한 쌍의 가스공급포트를 배치하였다. 또한, 챔버의 타측부에는, 양 가스의 배기포트를 형성하였다.
에피택셜 성장시에는, 우선, 베이스 기판(11)을 서셉터의 웨이퍼 수납부에, 웨이퍼 표리면을 수평하게 하여 재치(載置)하였다. 이어서, 캐리어 가스와 소스 가스를, 대응하는 가스공급포트를 통해 반응실로 도입하였다. 로(爐) 내부압력을 0.1KPa로 하고 1100℃의 고온으로 뜨거워진 베이스 기판(11)상에, 소스 가스의 열분해 또는 환원에 의해 생성된 실리콘을, 반응속도 2㎛/분으로 석출시켰다. 이로써, 베이스 기판(11)의 표면상에 두께 5㎛의 실리콘 단결정의 에피택셜막(12)이 성장하였다. 이렇게 해서, 에피택셜 실리콘 웨이퍼(10)가 제작되었다.
다음으로, 에피택셜막(12)에, 그 표면측부터 촬상영역의 화소분리 영역부, 반도체 웰 영역부 및 포토센서가 되는 포토다이오드(13)를 형성하였다(도 1e). 구체적으로는, 에피택셜막(12)의 촬상영역부에 각 화소영역부에 대응하여 포토다이오드(13)와 복수의 MOS트랜지스터를 형성하고, 주변 영역의 주변 회로부에 CMOS트랜지스터를 형성하였다. 더욱이, 에피택셜막(12)의 표면에, 층간 절연막(14)에 다층 배선(15)이 매립된 다층 배선층(16)을 형성하였다.
다음으로, 다층 배선층(16)의 접합계면측의 면에, 실리콘 산화막인 접착제층(17)을 형성하였다(도 1f). 한편, 포토다이오드(13) 등이 형성된 에피택셜막(12)과, 다층 배선층(16)에 의해 CMOS형의 고체촬상소자(반도체소자 : 40)가 구성된다.
그 후, 접착제층(17)의 표면에 화학적 기계적 연마(Chemical Mechanical Polishing)를 시행하여, 접합되는 접착제층(17)의 표면 평탄도를 높였다.
이어서, 베이스 기판(11)에 형성된 다층 배선층(16)의 표면에, 단결정 실리콘 웨이퍼로 이루어지는 지지기판(19)을 접합하였다(도 1g).
이 경우, 우선 다층 배선층(16)과의 접합측이 되는 면에, 실리콘 산화막으로 이루어지는 다른 접착제층(18)이 형성된 지지기판(19)을 준비하였다. 지지기판(19)에는, 베이스 기판(11)과 동일한 실리콘 웨이퍼를 이용하였다.
구체적인 접합방법으로는, 우선 접착제층(17,18)의 표면들을 상온에서 접촉시켜 다층 배선층(16)과 지지기판(19)을 접합하며, 이로써 접합 웨이퍼(20)를 얻었다. 그 후, 접합 웨이퍼(20)를 열산화로에 삽입하고, 접합 열처리를 수행하여 접합강도를 높였다.
다음으로, 접합 웨이퍼(20)를 그 표리를 반전시키고, 베이스 기판(11)에 대하여 그 접합쪽과는 반대쪽부터 연삭 및 연마를 순차적으로 시행하여, 나머지 두께가 20㎛이 될 때까지 베이스 기판(11)을 얇게 한 후, 마무리로서 반응성 이온 에칭(건식 에칭)을 실시함으로써 베이스 기판(11)을 제거하였다 (도 1h). 연삭시에는, 디바이스 형성면쪽부터 #360∼#2000의 레지노이드 연삭숫돌에 의해 베이스 기판(11)을 연삭하였다. 연삭 후의 나머지 두께는 22㎛ 정도였다. 연마시에는, 매엽식 단면연마장치의 연마헤드의 하면에, 베이스 기판(11)쪽이 하방을 향하게 하여 접합 웨이퍼(20)를 유지시켰다. 그 다음에, 60rpm으로 회전중인 연마헤드를 서서히 하강시키고, 소정의 연마압으로 베이스 기판(11)의 연삭면을 60rpm으로 회전중인 연마정반 위의 연마포에 눌러붙여 연마하였다. 연마포로는, 로델사 제품인 연질 부직포 패드, Suba 600(Asker 경도 80)을 이용하였다. 연마량은 2㎛이었다. 더욱이, 반응성 이온 에칭의 조건은, 반응가스 CF4/CHF3/He가스, 그 1분당 가스유량 50㎤/50㎤/200㎤, 고주파출력 1000W, 반응압력 0.3Torr, 에칭 레이트 200nm/min으로 하였다.
다음으로, 접합 웨이퍼(20)를, HF농도가 5질량％인 HF용액 속에 10분간 침지 함으로써 박막화 정지층을 제거하였다(도 1i). 이로써 활성층(11c)이 노출되었다.
이어서, 활성층(11c)의 노출면에, 패시베이션막이 되는 예컨대 실리콘 질화막, 실리콘 산화막을 플라즈마 CVD법에 의해 형성하였다.
다음으로, 활성층(11c)의 고체촬상소자 형성영역의 소요 부분에, 다층 배선(15)과 접속하기 위한 패드(단자) 도출용 개구를 형성하고, 이 개구를 통해 패드를 형성하였다.
그 후, 각 포토다이오드(13)에 대응한 위치에, 대응하는 색의 컬러필터(21)를 형성하고, 더욱이 그 위에 마이크로 렌즈(22)를 형성함으로써, 이면조사형 고체촬상장치(반도체장치 ; 30)가 제조되었다(도 1j).
이와 같이, 산소의 이온 주입량을 종래의 에피택셜 SIMOX 웨이퍼의 경우보다 적게 하고, 웨이퍼 표면으로부터 베이스 기판(11)의 표층으로 산소를 이온 주입하며, 그 후, 열처리함으로써 불완전 매립 산화막의 박막화 정지층(11b)이, 웨이퍼면 내 전체에 연속하여 형성되었다. 이로써, 종래의 딥 트렌치 구조의 종점 검지부에 의해 웨이퍼 박막화의 종점을 검지하는 경우에 비해, 베이스 기판(11)의 박막화의 종점 라인에 대한 신뢰성이 향상되어, 활성층(11c)과 일체화된 에피택셜막(12)에 형성된 CMOS형의 고체촬상소자(40)의 두께 편차를 저감시킬 수 있었다.
여기서, 도 2의 그래프는, 실제로 실시예 1의 이면조사형 고체촬상장치(30)의 베이스 기판(11)에 대한 산소의 이온 주입량을, SIMOX 웨이퍼의 산소 이온 주입량을 기준(기준값 1)으로 하여 그 1/2배, 1/4배, 1/6배, 1/8배로 변경하였을 때의 웨이퍼면 내에서의 RIE 정지여부를 평가한 결과를 나타낸다. 여기서, SIMOX 웨이퍼의 산소 이온 주입량은 2.6×1017atoms/㎠이며, 평가는 단면 TEM으로 수행하였다.
그 결과, SIMOX 웨이퍼의 산소 이온 주입량의 1/2배, 1/4배, 1/6배의 각 산소 이온 주입량으로 형성된 박막화 정지층에 대한 RIE 정지에서는, 웨이퍼의 면내에서의 박막화 정지층의 표면 요철이 작아, RIE 정지되어 있음을 알 수 있었다. 한편, 1/8배의 산소 이온 주입량으로 형성된 박막화 정지층에 있어서의 RIE 정지에서는, 웨이퍼 면내에 있어서의 박막화 정지층의 표면 요철이 커, RIE 정지능력이 불충분함을 알 수 있었다.
본 발명은, 이면조사형 CMOS 이미지 센서 등에 유용하지만, 이것으로 한정되는 것은 아니다.
11 : 베이스 기판(실리콘 웨이퍼)
11b : 박막화 정지층(불완전 매립 산화막)
11c : 활성층
12 : 에피택셜막
19 : 지지기판
20 : 접합 웨이퍼
30 : 이면조사형 고체촬상장치(반도체장치)
40 : 고체촬상소자(반도체소자)
a : 실리콘 입자
c : 실리콘 산화물

Claims (7)

  1. 반도체장치의 제조방법으로서,
    실리콘 웨이퍼의 표면으로부터 산소를 이온 주입하여, 상기 실리콘 웨이퍼의 표층에 이온 주입층을 형성하는 이온주입공정과,
    상기 이온주입공정 후, 상기 이온 주입층의 열처리 및 상기 실리콘 웨이퍼의 표면에 대한 에피택셜막의 막형성을 수행하는 열처리 막형성공정과,
    상기 열처리 막형성공정 후, 상기 에피택셜막에 반도체소자를 형성하는 반도체소자 형성공정과,
    상기 반도체소자 형성공정 후, 상기 에피택셜막의 표면에 지지기판을 접합하여 접합 웨이퍼를 제작하는 접합공정과,
    상기 접합공정 후, 상기 실리콘 웨이퍼를, 상기 실리콘 웨이퍼의 이면측부터 연삭, 연마, 습식 에칭 중 적어도 하나의 방법에 의해 나머지 두께가 수 십 ㎛이 될 때까지 얇게 한 후, 마무리로서 건식 에칭을 수행함으로써, 상기 접합 웨이퍼를 박막화하는 박막화공정을 갖고,
    상기 열처리 막형성 공정에 있어서는, 실리콘 입자와 실리콘 산화물이 혼재하는 박막화 정지층이, 상기 웨이퍼면 내 전체에 연속하여 형성되고, 또한, 상기 박막화 정지층보다 상기 실리콘 웨이퍼의 표면측에 활성층이 형성되는 반도체장치의 제조방법.
  2. 제 1항에 있어서,
    상기 열처리 막형성 공정에 있어서, 상기 에피택셜막의 막형성을, 상기 이온 주입층의 열처리를 수행한 후에 실시하는 반도체장치의 제조방법.
  3. 제 1항에 있어서,
    상기 열처리 막형성 공정에 있어서, 상기 이온 주입층의 열처리 및 상기 에피택셜막의 막형성을 동시에 수행하는 반도체장치의 제조방법.
  4. 제 1항에 있어서,
    상기 열처리 막형성 공정에 있어서, 상기 이온 주입층의 열처리를, 상기 에피택셜막의 막형성을 수행한 후에 실시하는 반도체장치의 제조방법.
  5. 제 1항에 있어서,
    상기 이온 주입에서는, 상기 실리콘 웨이퍼의 가열온도가 200℃ 이상, 산소 이온 주입량이 1×1015atoms/㎠∼4×1017atoms/㎠인 반도체장치의 제조방법.
  6. 제 1항에 있어서,
    상기 열처리에서는, 900∼1200℃, 30초∼4시간으로 상기 실리콘 웨이퍼의 가열을 수행하는 반도체장치의 제조방법.
  7. 실리콘 웨이퍼에 그 표면으로부터 산소를 이온 주입하고, 그 후, 상기 실리콘 웨이퍼를 열처리함으로써, 상기 실리콘 웨이퍼의 표층에, 실리콘 입자 및 실리콘 산화물이 혼재하는 박막화 정지층이, 그 웨이퍼면내 전체에 연속하여 형성되는 동시에, 상기 박막화 정지층보다 상기 실리콘 웨이퍼의 표면측에 활성층이 형성되고,
    상기 활성층의 표면에 에피택셜막이 막형성되며,
    상기 에피택셜막에 반도체소자가 형성되고,
    상기 에피택셜막의 표면에 지지기판이 접합되며,
    상기 실리콘 웨이퍼는, 상기 실리콘 웨이퍼의 이면부터 연삭, 연마, 습식 에칭 중 적어도 하나의 방법에 의해 나머지 두께가 수 십 ㎛이 될 때까지 얇게 한 후, 마무리로서 건식 에칭을 수행함으로써 박막화되어 있는 것을 특징으로 하는 반도체장치.
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