CN113261086A - 用于使用衬底中的掩埋停止层制造三维半导体器件的方法 - Google Patents

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Abstract

公开了用于形成半导体器件的方法。根据一些方面，在第一半导体结构的第一衬底上执行第一注入，以在第一衬底中形成掩埋停止层。形成第二半导体器件。将第一半导体结构和第二半导体器件键合。减薄所述第一衬底并去除所述掩埋停止层，并且在减薄的第一衬底上方形成互连层。

Description

用于使用衬底中的掩埋停止层制造三维半导体器件的方法
背景技术
本公开涉及用于形成三维(3D)半导体器件的方法，并且更具体地，涉及用于形成3D存储器件的方法。
通过改进工艺技术、电路设计、编程算法和制造工艺，将平面半导体器件(例如存储单元)按比例缩小至较小尺寸。然而，随着存储单元的特征尺寸接近下限，平面工艺和制造技术变得具有挑战性且成本高昂。3D器件架构可以解决某些平面半导体器件(例如闪存存储器件)中的密度限制。
可以通过堆叠半导体晶片或管芯并且将它们垂直互连来形成3D半导体器件，使得所得到的结构充当单个器件，从而以比常规平面工艺更低的功率和更小的占用面积实现性能改进。在用于堆叠半导体衬底的各种技术中，诸如混合键合之类的键合由于其形成高密度互连的能力而被认为是有前途的技术之一。
发明内容
本文公开了用于形成3D半导体器件的方法。
在一方面，公开了一种用于形成3D半导体器件的方法。在第一半导体结构的第一衬底上执行第一注入，以在第一衬底中形成掩埋停止层。形成第二半导体结构。将第一半导体结构和第二半导体结构键合。减薄第一衬底并去除掩埋停止层，并且在减薄的第一衬底上方形成互连层。
在另一方面，公开了一种用于形成3D半导体器件的方法。形成第一半导体结构，所述第一半导体结构包括第一衬底和形成在第一衬底上的第一半导体结构。在第一衬底中形成掩埋停止层。形成第二半导体结构，并且所述第二半导体结构包括形成在第二衬底上的第二半导体结构。第一半导体结构和第二半导体结构以面对面的方式键合。去除第一衬底的一部分，直到停在掩埋停止层。
在另一方面，公开了一种用于形成半导体器件的方法。所述半导体器件包括第一衬底、设置在第一衬底上的存储器堆叠层、以及均垂直延伸穿过所述存储器堆叠层的多个沟道结构。在第一衬底上执行第一注入，以在第一衬底中注入掩埋材料。由第一衬底中的掩埋材料形成掩埋停止层。去除第一衬底的一部分，直到停在掩埋停止层。
附图说明
并入本文中并构成说明书的一部分的附图示出了本公开的各方面，并且与说明书一起进一步用于解释本公开的原理，并使相关领域的技术人员能够做出和使用本公开。
图1A-图1G示出了根据本公开的一些方面的在制造工艺的不同阶段处的示例性3D半导体器件的横截面。
图2A-图2F示出了根据本公开的一些方面的在制造工艺的不同阶段处的示例性3D存储器件的横截面。
图3示出了根据本公开的一些方面的用于形成3D半导体器件的示例性方法的流程图。
图4示出了根据本公开的一些方面的用于形成3D存储器件的示例性方法的流程图。
图5示出了根据本公开的一些方面的用于形成半导体器件的示例性方法的流程图。
图6示出了根据本公开的一些方面的具有3D存储器件的示例性系统的框图。
图7A示出了根据本公开的一些方面的具有3D存储器件的示例性存储卡的示图。
图7B示出了根据本公开的一些方面的具有3D存储器件的示例性固态驱动器(SSD)的示图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。而且，本公开还可以用于多种其他应用中。如在本公开中描述的功能和结构特征可以以未在附图中具体描绘的方式彼此组合、调整和修改，使得这些组合、调整和修改在本公开的范围内。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。
应该容易理解，本公开中“上”、“上方”和“之上”的含义应该以最广义的方式解释，使得“上”不仅意味着直接在某物“上”，而且还包括在某物“上”并且其间具有中间特征或层的含义，并且“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，还可以包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征相对于另一个元件或特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。装置可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以类似地被相应地解释。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间、或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、上方和/或下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导体和触点(在其中形成互连线和/或过孔触点)和一个或多个电介质层。
如本文所用，术语“衬底”是指其上添加了后续材料层的材料。衬底本身可以被图案化。添加到衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶片。
3D存储器开发的一个重要方面是存储单元数量的增加，其根本上需要增加集成度。对存储器生产的应用是使金属线(例如字线或位线)的数量增多，从而导致更高的台阶结构和增加的厚度。因此，当增加金属线的层数时，减小整个存储器结构的厚度特别重要。
减小整个存储器结构的厚度的制造工艺之一是将其中形成有半导体器件或阵列结构的衬底减薄。在减薄衬底之后，可以在减薄的衬底上形成后续的互连，以减小整个存储器结构的厚度。将衬底减薄的另一个原因是暴露掩埋在衬底中的互连，例如穿硅触点(TSC)结构，并且特别是在面对面键合的3D架构中，使在减薄的衬底上方的焊盘引出互连层与衬底下方的互连之间制作互连更容易。
然而，为了将其中形成有半导体器件或阵列结构的衬底减薄，通常可以通过化学机械抛光(CMP)工艺来处理衬底，并且衬底的厚度和减薄的表面的均匀性在CMP工艺中难以控制。另外，当使用CMP工艺来减薄衬底时，需要具有不同抛光粗糙度的几个不同的CMP步骤来实现预期的厚度并导致高的制造成本。
为了解决上述问题，本公开提出了一种解决方案，其中，衬底被形成有掩埋停止层，并且可以通过掩埋停止层来停止减薄操作。掩埋材料可以被注入衬底中并且扩散到预定深度。在形成阵列结构的退火操作期间，将掩埋材料在预定深度合成为氧化物层。氧化物层用作掩埋停止层。由于掩埋停止层形成在衬底与掺杂半导体层之间，并且掩埋停止层具有抗腐蚀的特性，因此当将衬底减薄时，掩埋停止层可以保护掺杂半导体层。因此，可以改善掺杂半导体层的顶表面的均匀性，可以简化CMP操作，并且可以进一步降低制造成本。
图1A-图1G示出了根据本公开的一些方面的在制造工艺的不同阶段处的示例性3D半导体器件100的横截面，并且图3示出了根据本公开的一些方面的用于形成3D半导体器件的示例性方法300的流程图。为了更好地解释本公开的目的，将一起描述图1A-图1G中的3D半导体器件100的横截面和图3中的方法300的流程图。应当理解，方法300中所示的操作不是穷举的，并且也可以在任何所示操作之前、之后或之间执行其他操作。此外，一些操作可以同时执行，或者以与图1A-图1G和图3中所示的顺序不同的顺序执行。
注意，在图1A-图1G中包括x轴和y轴以进一步示出具有衬底的3D半导体器件中的部件的空间关系。衬底包括在x方向(即，横向方向)上横向延伸的两个横向表面(例如，顶表面和底表面)。如本文所使用的，当衬底在y方向(即，垂直方向)上位于半导体器件的最低平面中时，在y方向上半导体器件的一个部件(例如，层或器件)是在另一部件(例如，层或器件)上、上方还是下方是相对于半导体器件的衬底而确定的。在整个本公开中，应用了用于描述空间关系的相同概念。
如图1A和图3的操作302所示，在第一衬底102中形成掩埋材料104。在一些实施方式中，第一衬底102可以是硅衬底。在一些实施方式中，第一衬底102可以由任何合适的材料制成，例如硅、多晶硅、玻璃或蓝宝石。在一些实施方式中，掩埋材料104可以包括氧，并且可以通过执行氧离子注入将掩埋材料104注入到第一衬底102中。在一些实施方式中，掩埋材料104可以包括碳，并且可以通过执行碳离子注入将掩埋材料104注入到第一衬底102中。在一些实施方式中，掩埋材料104可以以深度D注入到第一衬底102中，如图1A所示。可以在随后的操作中将掩埋材料104合成为掩埋停止层，并且将3D半导体器件100翻转以执行键合和减薄操作。当减薄第一衬底102时，第一衬底102的一部分将被掩埋停止层保护。在减薄第一衬底102并去除掩埋停止层之后，第一衬底的其余部分可以具有等于注入深度D的厚度。在一些实施方式中，深度D可以在0.1μm和2μm之间。在一些实施方式中，深度D可以在0.1μm和1μm之间。在一些实施方式中，深度D可以在0.1μm和0.8μm之间。
在第一衬底102中形成掩埋材料104之后，可以在第一衬底102上执行第二注入，以在掩埋材料104上方的第一衬底102中形成掺杂半导体层106，如图1B所示。在一些实施方式中，掺杂半导体层106可以是n型掺杂半导体层。在一些实施方式中，掺杂半导体层106可以包括掺杂有n型掺杂剂的硅，所述n型掺杂剂诸如磷、砷、锑、铋或锂。在一些实施方式中，掺杂半导体层106可以包括掺杂有n型掺杂剂的多晶硅，所述n型掺杂剂诸如磷、砷、锑、铋或锂。
如图1C和图3的操作304所示，在第一衬底102上形成第一半导体结构108。在一些实施方式中，第一半导体结构108可以包括存储器阵列半导体结构，该存储器阵列半导体结构包括多个沟道结构(未示出)，每个沟道结构垂直地延伸穿过形成在掺杂半导体层106上的存储器堆叠层(未示出)。可以理解，存储器阵列半导体结构的示例仅是说明性的而不是限制性的，并且本领域技术人员可以根据需要改变为其他合适的半导体器件，所有这些都在本公开的范围内。例如，第一半导体结构108可以包括任何合适的逻辑器件(例如，中央处理单元(CPU)、图形处理单元(GPU)和应用处理器(AP))、易失性存储器件(例如，动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))、非易失性存储器件(例如，NAND闪存存储器、NOR闪存存储器)、或其任何组合。
在一些实施方式中，当形成第一半导体结构108时，可以在各个工艺阶段中使用一种或多种热操作。例如，可以使用热退火操作来准备和清洁键合表面，可以使用另一种热退火操作来形成单晶层，可以使用快速热退火(RTA)或激光退火来进行硅化操作，可以使用热CVD操作来沉积金属层，或者可以在沉积操作之后使用沉积后退火。在用于形成第一半导体结构108的一种或多种热操作期间，可以通过高温将掩埋材料104合成为掩埋停止层110，如图1D所示。
在一些实施方式中，可以在高于400℃的温度下执行热操作。在一些实施方式中，可以在高于600℃的温度下执行热操作。在一些实施方式中，可以在高于800℃的温度下执行热操作。在一些实施方式中，掩埋停止层110可以包括氧化硅层或碳化硅层。由于可以在用于形成第一半导体结构108的热操作期间同时形成掩埋停止层110，因此不需要额外的退火工艺来形成掩埋停止层110。因此，可以简化工艺步骤，并且可以降低工艺成本。
如图1E和图3的操作306所示，在第二衬底112上形成第二半导体结构114。第二衬底112可以是硅衬底。在一些实施方式中，第二衬底112可以由任何合适的材料制成，例如硅、多晶硅、玻璃或蓝宝石。第二半导体结构114可以包括在其中形成的多个晶体管(未示出)。在一些实施方式中，可以通过使用多种工艺来形成多个晶体管，所述工艺包括但不限于光刻、蚀刻、薄膜沉积、热生长、注入、CMP以及任何其他合适的工艺。在一些实施方式中，第二半导体结构114可以包括第二衬底112上的外围电路，所述外围电路用于便于第一衬底上的第一半导体结构108中的沟道结构的操作。应当理解，晶体管层的示例仅是说明性的而不是限制性的，本领域技术人员可以根据需要改变为其他合适的半导体器件，所有这些均在本公开的范围内。例如，第二半导体结构114可以包括任何合适的逻辑器件(例如，CPU、GPU和AP)、易失性存储器件(例如，DRAM和SRAM)、非易失性存储器件(例如，NAND闪存存储器、NOR闪存存储器)或其任何组合。
将第一衬底102和第一半导体结构108翻转并以面对面的方式与第二半导体结构114和第二衬底112键合，如图1E和操作308所示。第一衬底102和第二衬底112的面对面键合是第一半导体结构108键合到第二半导体结构114，并且第一衬底102和第二衬底112在键合之后位于外侧。在一些实施方式中，可以在第一半导体结构108上方形成第一键合层(未示出)，并且可以在第二半导体结构114上方形成第二键合层(未示出)。当将第一衬底102和第一半导体结构108键合到第二半导体结构114和第二衬底112时，可以将第一键合层和第二键合层键合在一起以在第一半导体结构108和第二半导体结构114之间形成键合界面109。在一些实施方式中，在键合之前，可以对键合表面施加例如等离子体处理、湿法处理和/或热处理的处理工艺。在键合之后，第一键合层和第二键合层中的键合触点对准并且彼此接触，使得可以将由此形成的存储器堆叠层和沟道结构电连接到外围电路。在一些实施方式中，通过混合键合(也称为“金属/电介质混合键合”)执行键合，这是直接键合技术(例如，在表面之间形成键合，而不使用中间层，例如焊料或粘合剂)，并且可以同时获得金属-金属键合和电介质-电介质键合。在一些实施方式中，键合界面109是两个键合层相遇并键合的地方。实际上，键合界面109可以是具有一定厚度的层，其包括键合之后的底部键合层的顶表面和顶部键合层的底表面。
如图1F和图3的操作310所示，可以在第一衬底102上执行减薄操作。在一些实施方式中，减薄操作可以包括一个或多个步骤以顺序地去除第一衬底102的一部分。在一些实施方式中，可以执行研磨操作以粗略地去除第一衬底102的一部分，直到第一衬底102的减薄层保留在掩埋停止层110上，如图1F所示。在一些实施方式中，可以执行湿法蚀刻操作以去除掩埋停止层110上的残留的第一衬底102，直到暴露出掩埋停止层110。在一些实施方式中，可以执行CMP操作以去除掩埋停止层110，以暴露出掺杂半导体层106，如图1G所示。要理解，可以采用各种方式执行减薄操作和去除阶段，上述工艺仅是说明性的而不是限制性的，并且本领域技术人员可以根据需要改变为其他合适的去除工艺，所有这些都在本申请的范围内。例如，可以通过使用研磨、湿法蚀刻、干法蚀刻或CMP操作来执行第一衬底102的粗略去除操作，或者可以通过湿法蚀刻、干法蚀刻或CMP操作来去除残留的第一衬底102。
在暴露掺杂半导体层106之后，可以在掺杂半导体层106上方进一步形成互连层，如图3的操作312所示。在一些实施方式中，互连层可以连接存储器阵列和外围器件，以控制去往和来自存储器阵列的信号。在一些实施方式中，互连层可以包括触点或至少一个导体层，其中在一个或多个电介质层中形成触点或至少一个导体层。在一些实施方式中，互连层可以包括多个互连，包括横向互连线和垂直互连接入(过孔)触点。在一些实施方式中，互连层可以广泛地包括任何适当类型的互连，例如中段工艺(MEOL)互连和后段工艺(BEOL)互连。在一些实施方式中，掺杂半导体层106可以用作形成在第一半导体结构108中的沟道结构的源极线。要理解，在逻辑器件(例如晶体管)形成在第一半导体结构108中的情况下，掺杂半导体层106也可以起到晶体管的阱的作用。
由于掩埋停止层110形成在掺杂半导体层106上方的第一衬底102中，并且掩埋停止层110具有抗腐蚀的特性，所以当去除残留的第一衬底102时，掩埋停止层110可以保护掺杂半导体层106。因此，可以改善掺杂半导体层106的顶表面的均匀性，可以简化CMP操作，并且可以进一步降低制造成本。
图2A-图2F示出了根据本公开的一些实施方式的在制造工艺的不同阶段处的示例性3D存储器件200的横截面，并且图4示出了根据本公开的一些方面的用于形成3D存储器件的示例性方法400的流程图。为了更好地解释本公开的目的，将一起描述图2A-图2F中的3D存储器件200的横截面和图4中的方法400的流程图。图2A示出了包括第一衬底202、掩埋材料204和掺杂半导体层206的半导体结构。用于在第一衬底202中形成掩埋材料204和掺杂半导体层206的工艺可以类似于图1A-1C所示的操作。
如图2B和操作402所示，形成包括第一器件层208和第一衬底202的第一半导体结构。在掺杂半导体层206上形成第一器件层208，在掩埋停止层210上形成掺杂半导体层206，并且在第一衬底202中形成掺杂半导体层206和掩埋停止层210。掺杂半导体层206可以包括使用离子注入和/或热扩散、用n型掺杂剂掺杂的硅或多晶硅，所述n型掺杂剂例如磷、砷、锑、铋或锂。
在用于形成第一器件层208的一个或多个热操作期间，可以通过高温将掩埋材料204合成为掩埋停止层210。在一些实施方式中，掩埋停止层210可以包括氧化硅层或碳化硅层。在一些实施方式中，可以在高于400℃的温度下执行热操作。在一些实施方式中，可以在高于600℃的温度下执行用于合成掩埋停止层210的热操作。在一些实施方式中，可以在高于800℃的温度下执行热操作。由于可以在用于形成第一器件层208的热操作期间同时形成掩埋停止层210，因此不需要额外的退火工艺来形成掩埋停止层210。因此，可以简化工艺步骤，并且可以降低工艺成本。
如图2B所示，在掺杂半导体层206上形成包括多对导电层220和电介质层222的存储器堆叠层。存储器堆叠层包括交错的导电层220和电介质层222。在一些实施方式中，导电层220可以包括金属层(例如钨)，并且电介质层222可以包括氧化硅层。可以通过一种或多种薄膜沉积工艺、然后通过栅极替换工艺来形成存储器堆叠层，所述薄膜沉积工艺包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。如图2B所示，可以在存储器堆叠层的边缘上形成阶梯结构，并且在第一器件层208中形成均垂直延伸穿过存储器堆叠层并进入掺杂半导体层206的沟道结构224的阵列。
可以通过首先在第一器件层208的沟道区中形成多个沟道孔以暴露掺杂半导体层206来形成沟道结构224的阵列。然后，可以在每个沟道孔的侧壁和底部上共形地形成多个沟道形成层。例如，第一氧化硅层、氮化硅层、第二氧化硅层和多晶硅层可以顺序地和共形地形成在沟道孔的侧壁和底部上。然后可以执行蚀刻操作以去除沟道形成层的一部分(例如，形成在沟道孔的底部的部分)以暴露掺杂半导体层206。然后，电介质芯(例如，氧化硅层)可以填充在沟道孔的中心处的空间中并且与掺杂半导体层206电接触。在一些实施方式中，在去除沟道孔的底部处的氧化硅/氮化硅/氧化硅(ONO)层之后，并且在形成电介质芯之前，可以在沿着沟道孔的侧壁的ONO层之上并在沟道孔的底部上沉积多晶硅层，以形成沟道结构224的半导体沟道。如图2B所示，沟道结构224的半导体沟道(例如，多晶硅层)的底部部分可以与掺杂半导体层206接触以在其间形成电连接。
在本公开中，由于掺杂半导体层206可以用作源极线，因此在沟道孔的底部不需要硅外延层。因此，可以省略外延生长工艺(例如，选择性外延生长，SEG)以降低制造成本。
如图2C和图4的操作404中所示，形成包括第二器件层214和第二衬底212的第二半导体结构。第二器件层214形成在第二衬底212上。第二衬底212可以是硅衬底。在一些实施方式中，第二器件层214包括多个晶体管，并且可以使用包括但不限于光刻、蚀刻、薄膜沉积、热生长、注入、CMP以及任何其他合适的工艺的多种工艺在第二衬底212上形成第二器件层214。在一些实施方式中，通过离子注入和/或热扩散在第二器件层214中形成掺杂区(未示出)，该掺杂区例如用作晶体管的源极区和/或漏极区。在一些实施方式中，还通过湿法蚀刻和/或干法蚀刻以及薄膜沉积在第二器件层214中形成隔离区(例如，STI)。在一些实施方式中，第二器件层214包括晶体管并且用作第二衬底212上的外围电路。
如图2C和操作406中所示，在第二器件层214上方形成键合层216，并且第一半导体结构和第二半导体结构通过键合层216以面对面的方式键合。键合层216包括电连接到第一器件层208和第二器件层214的键合触点。为了形成键合层216，使用诸如CVD、PVD、ALD或其任何组合的一种或多种薄膜沉积工艺来沉积ILD层。使用湿法蚀刻和/或干法蚀刻(例如反应离子蚀刻(RIE))、然后通过一种或多种薄膜沉积工艺(例如ALD、CVD、PVD、任何其他合适的工艺、或其任何组合)来形成穿过ILD层的键合触点。
在操作408中，去除第一衬底202的一部分。在一些实施方式中，减薄操作可以包括一个或多个步骤以顺序地去除第一衬底202的一部分。在一些实施方式中，可以执行研磨操作以粗略地去除第一衬底202的一部分，直到第一衬底202的薄层保留在掩埋停止层210上，如图2D所示。在一些实施方式中，可以执行湿法蚀刻操作以去除掩埋停止层210上的残留的第一衬底202，直到暴露出掩埋停止层210。在一些实施方式中，可以执行CMP操作以去除掩埋停止层210以暴露出掺杂半导体层206，如图2E所示。要理解，可以以各种方式执行减薄操作和去除阶段，上述工艺仅是说明性的而不是限制性的，并且本领域技术人员可以根据需要改变为其他合适的去除工艺，所有这些都在本申请的范围内。例如，可以通过使用研磨、湿法蚀刻、干法蚀刻或CMP操作来执行第一衬底202的粗略去除操作，或者可以通过湿法蚀刻、干法蚀刻或CMP操作来去除残留的第一衬底202。
在暴露出掺杂半导体层206之后，可以在掺杂半导体层206上方进一步形成互连层226，如图2F所示。在一些实施方式中，互连层可以连接存储器阵列和外围器件，以控制去往和来自存储器阵列的信号。在一些实施方式中，掺杂半导体层206可以用作形成在第一器件层208中的晶体管的源极线。
由于掩埋停止层210形成在第一衬底202和掺杂半导体层206之间，并且掩埋停止层210具有抗腐蚀的特性，所以当去除残留的第一衬底202时，掩埋停止层210可以保护掺杂半导体层206。因此，可以改善掺杂半导体层206的顶表面的均匀性，可以简化CMP操作，并且可以进一步降低制造成本。此外，掺杂半导体层206可以用作沟道结构224的阵列的公共源极线，其可以代替垂直延伸穿过存储器堆叠层的缝隙结构225的源极线功能。结果，缝隙结构225可以用诸如氧化硅的电介质材料填充，而没有导体，以减小缝隙结构225和导电层220之间的寄生电容。
图6示出了根据本公开的一些方面的具有存储器件的示例性系统600的框图。系统600可以是移动电话、台式计算机、膝上型计算机、平板电脑、车辆计算机、游戏机、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置、或其中具有储存器的任何其他合适的电子装置。如图6所示，系统600可以包括主机608和具有一个或多个3D存储器件604和存储器控制器606的存储器系统602。主机608可以是电子装置的处理器，例如CPU、或者片上系统(SoC)，例如AP。主机608可以被配置为向3D存储器件604发送数据或从3D存储器件604接收数据。
3D存储器件604可以是任何合适的3D存储器件，其是使用如本文公开的、例如根据图2A-2F的衬底中的掩埋停止层来制造的。
根据一些实施方式，存储器控制器606耦合到3D存储器件604和主机608，并且被配置为控制3D存储器件604。存储器控制器606可以管理存储在3D存储器件604中的数据并与主机608通信。在一些实施方式中，存储器控制器606被设计用于在诸如安全数字(SD)卡的低占空比环境、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于电子装置(例如个人计算机、数码相机、移动电话等)中的其他介质中进行操作。在一些实施方式中，存储器控制器606被设计用于在高占空比环境SSD或用作移动装置(例如智能手机、平板电脑、膝上型计算机等)和企业存储阵列中的数据储存器的嵌入式多媒体卡(eMMC)中进行操作。存储器控制器606可以被配置为控制3D存储器件604的操作，例如读取、擦除和编程操作。存储器控制器606还可以被配置为管理关于存储或将要存储在3D存储器件604中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等等。在一些实施方式中，存储器控制器606进一步被配置为关于从3D存储器件604读取或写入3D存储器件604的数据来处理纠错码(ECC)。存储器控制器606也可以执行任何其他合适的功能，例如，格式化3D存储器件604。存储器控制器606可以根据特定的通信协议与外部装置(例如，主机608)通信。例如，存储器控制器606可以通过各种接口协议中的至少一种与外部装置通信，所述接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI-快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、Firewire协议等。
存储器控制器606和一个或多个3D存储器件604可以被集成到各种类型的存储装置中，例如，被包括在诸如通用闪存(UFS)封装或eMMC封装的同一封装中。即，存储器系统602可以被实施为并且被封装到不同类型的最终电子产品中。在如图7A所示的一个示例中，存储器控制器606和单个3D存储器件604可以集成到存储卡702中。存储卡702可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、小型SD、微型SD、SDHC)、UFS等。存储卡702还可以包括将存储卡702与主机(例如，图6中的主机608)耦合的存储卡连接器704。在如图7B所示的另一个示例中，存储器控制器606和多个3D存储器件604可以集成到SSD 706中。SSD 706还可以包括将SSD 706与主机(例如，图6中的主机608)耦合的SSD连接器708。在一些实施方式中，SSD 706的存储容量和/或操作速度大于存储卡702的存储容量和/或操作速度。
应当理解，上述掩埋停止层及其制造方法不限于3D存储器件、存储器件或3D半导体器件的应用，并且可以应用于2D或2.5D架构中的任何合适的非存储器半导体器件。图5示出了根据本公开的一些方面的用于形成半导体器件的示例性方法500的流程图。在操作502中，在第一衬底上执行第一注入，以将掩埋材料注入第一衬底中。在一些实施方式中，第一衬底可以由任何合适的材料制成，例如硅、多晶硅、玻璃或蓝宝石。在一些实施方式中，掩埋材料可以包括氧或碳，并且可以通过执行氧离子注入或碳离子注入将掩埋材料注入到第一衬底中。在一些实施方式中，在第一衬底中形成掩埋材料之后，可以在第一衬底上执行第二注入，以在掩埋材料上方的第一衬底中形成掺杂半导体层。在一些实施方式中，掺杂半导体层可以是n型掺杂半导体层。在一些实施方式中，掺杂半导体层可以包括掺杂有n型掺杂剂的硅，所述n型掺杂剂诸如磷、砷、锑、铋或锂。在一些实施方式中，掺杂半导体层可以包括掺杂有n型掺杂剂的多晶硅，所述n型掺杂剂诸如磷、砷、锑、铋或锂。
在操作504中，由第一衬底中的掩埋材料形成掩埋停止层，并且在第一衬底上形成第一器件层。在一些实施方式中，第一半导体结构可以包括存储器阵列半导体结构，该存储器阵列半导体结构包括多个沟道结构，每个沟道结构垂直地延伸穿过形成在掺杂半导体层上的存储器堆叠层。在一些实施方式中，当形成第一半导体结构时，可以在各个工艺阶段中使用一种或多种热操作。例如，可以使用热退火操作来制备和清洁键合表面，可以使用另一种热退火操作来形成单晶层，可以使用RTA或激光退火来进行硅化操作，可以使用热CVD操作来沉积金属层，或者可以在沉积操作之后使用沉积后退火。在用于形成第一半导体结构的一种或多种热工艺期间，可以通过高温将掩埋材料合成为掩埋停止层。
在一些实施方式中，可以在高于400℃的温度下执行热操作。在一些实施方式中，可以在高于600℃的温度下执行热操作。在一些实施方式中，可以在高于800℃的温度下执行热操作。在一些实施方式中，掩埋停止层可以包括氧化硅层或碳化硅层。由于可以在用于形成第一半导体结构的热操作期间同时形成掩埋停止层，因此不需要额外的退火工艺来形成掩埋停止层。因此，可以简化工艺步骤，并且可以降低工艺成本。
在操作506中，去除第一衬底的一部分，直到停在掩埋停止层。在一些实施方式中，减薄操作可以包括一个或多个步骤以顺序地去除第一衬底的一部分。在一些实施方式中，可以执行研磨操作以粗略地去除第一衬底的一部分，直到第一衬底的减薄层保留在掩埋停止层上。在一些实施方式中，可以执行湿法蚀刻操作以去除掩埋停止层上的残留的第一衬底，直到暴露出掩埋停止层。在一些实施方式中，可以执行CMP操作以去除掩埋停止层以暴露掺杂半导体层。要理解，可以以各种方式执行减薄操作和去除阶段，上述工艺仅是说明性的而不是限制性的，并且本领域技术人员可以根据需要改变为其他合适的去除工艺，所有这些都在本申请的范围内。
根据本公开的一个方面，公开了一种用于形成3D半导体器件的方法。在第一半导体结构的第一衬底上执行第一注入，以在第一衬底中形成掩埋停止层。形成第二半导体器件。将第一半导体结构和第二半导体器件键合。减薄第一衬底并去除掩埋停止层，并且在减薄的第一衬底上方形成互连层。
在一些实施方式中，在第一半导体结构的第一衬底上执行第一注入，以在第一衬底中注入掩埋材料，并且在第一半导体结构上执行热操作，以从掩埋材料合成掩埋停止层。
在一些实施方式中，在第一衬底的处于掩埋材料上方的一部分上执行第二注入，以在掩埋材料上方的第一衬底中形成掺杂半导体层。在一些实施方式中，执行氧离子注入以将氧离子注入到第一衬底中的预定深度。在一些实施方式中，执行碳离子注入以将碳离子注入到第一衬底中的预定深度。
在一些实施方式中，掩埋停止层包括氧化硅或碳化硅。在一些实施方式中，在掩埋材料上方的第一衬底中执行n型掺杂操作。在一些实施方式中，第一衬底掺杂有磷、砷、锑、铋或锂。
在一些实施方式中，去除第一衬底的比掩埋停止层的深度薄的第一部分，并且去除第一衬底的第二部分以去除掩埋停止层。
在一些实施方式中，第一半导体结构包括第一衬底、设置在第一衬底上并包括多个导体/电介质层对的存储器堆叠层、以及均垂直延伸穿过存储器堆叠层的多个沟道结构。在一些实施方式中，每个沟道结构包括垂直延伸穿过导体/电介质层对的半导体沟道、以及横向设置在导体/电介质层对与半导体沟道之间的存储器膜。
根据本公开的另一方面，公开了一种用于形成3D半导体器件的方法。形成第一半导体结构，该第一半导体结构包括第一衬底和形成在第一衬底上的第一器件层。在第一衬底中形成掩埋停止层。形成第二半导体结构，并且第二半导体结构包括形成在第二衬底上的第二器件层。将第一半导体结构和第二半导体结构以面对面的方式键合。去除第一衬底的一部分，直到停在掩埋停止层。
在一些实施方式中，在第一衬底上执行第一注入以在第一衬底中注入掩埋材料，在第一衬底的处于掩埋材料上方的一部分上执行第二注入以在掩埋材料上方的第一衬底中形成掺杂层，并且在第一半导体结构上执行热操作以从掩埋材料合成掩埋停止层。
在一些实施方式中，当在第一衬底上形成第一器件层时执行热操作。在一些实施方式中，掩埋材料包括氧离子或碳离子。在一些实施方式中，掩埋停止层包括氧化硅或碳化硅。
在一些实施方式中，执行第一减薄操作以去除第一衬底的比掩埋停止层的深度薄的一部分，并且执行第二减薄操作以去除第一衬底的一部分，直到暴露出掩埋停止层。在一些实施方式中，去除第一衬底的该部分，直到暴露出掩埋停止层并去除掩埋停止层。在一些实施方式中，第一减薄操作包括晶片研磨操作。在一些实施方式中，第二减薄操作包括干法蚀刻、湿法蚀刻或CMP操作。
在一些实施方式中，第一和第二器件层中的至少一个包括沟道结构的阵列。在一些实施方式中，去除之后的第一衬底的其余部分用作沟道结构阵列的源极线。
根据本公开的另一方面，公开了一种用于形成半导体器件的方法。该半导体器件包括第一衬底、设置在第一衬底上的存储器堆叠层、以及多个沟道结构，每个沟道结构垂直延伸穿过存储器堆叠层。在第一衬底上执行第一注入，以将掩埋材料注入第一衬底中。由第一衬底中的掩埋材料形成掩埋停止层，并且在第一衬底上形成第一半导体结构。去除第一衬底的一部分，直到停在掩埋停止层。
在一些实施方式中，执行第一减薄操作以去除第一衬底的比掩埋停止层的深度薄的一部分，并且执行第二减薄操作以去除第一衬底的一部分直到暴露出掩埋停止层。在一些实施方式中，去除第一衬底的该部分，直到暴露出掩埋停止层并去除掩埋停止层。在一些实施方式中，第一减薄操作包括晶片研磨操作。在一些实施方式中，第二减薄操作包括干法蚀刻、湿法蚀刻或CMP操作。
在一些实施方式中，在半导体器件上执行热操作以从掩埋材料合成掩埋停止层。在一些实施方式中，掩埋材料包括氧离子或碳离子。在一些实施方式中，掩埋停止层包括氧化硅层或碳化硅层。
在一些实施方式中，当在第一衬底上形成第一半导体结构时执行热操作。在一些实施方式中，在第一衬底的处于掩埋材料上方的一部分上执行第二注入，以在掩埋材料上方的第一衬底中形成掺杂层。
特定实施方式的前述描述可以容易地被修改和/或改编以用于各种应用。因此，基于本文提出的教导和指导，这样的改编和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由任何上述示例性实施方式来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (32)

1.一种用于形成三维(3D)半导体器件的方法，包括：
在第一半导体结构的第一衬底上执行第一注入，以在所述第一衬底中形成掩埋停止层；
形成第二半导体结构；
将所述第一半导体结构和所述第二半导体结构键合；
减薄所述第一衬底并去除所述掩埋停止层；以及
在减薄的第一衬底上方形成互连层。
2.根据权利要求1所述的方法，其中，在所述第一半导体结构的所述第一衬底上执行所述第一注入以在所述第一衬底中形成所述掩埋停止层包括：
在所述第一半导体结构的所述第一衬底上执行所述第一注入，以在所述第一衬底中注入掩埋材料；以及
在所述第一半导体结构上执行热操作以从所述掩埋材料合成所述掩埋停止层。
3.根据权利要求2所述的方法，还包括：
在所述第一衬底的处于所述掩埋材料上方的一部分上执行第二注入，以在所述掩埋材料上方形成掺杂半导体层。
4.根据权利要求1-3中任一项所述的方法，其中，在所述第一衬底上执行所述第一注入包括：
执行氧离子注入以将氧离子注入到所述第一衬底中的预定深度。
5.根据权利要求1-3中任一项所述的方法，其中，在所述第一衬底上执行所述第一注入包括：
执行碳离子注入以将碳离子注入到所述第一衬底中的预定深度。
6.根据权利要求1-5中任一项所述的方法，其中，所述掩埋停止层包括氧化硅或碳化硅。
7.根据权利要求3所述的方法，其中，在所述第一衬底的处于所述掩埋材料上方的所述部分上执行所述第二注入包括：
在所述掩埋材料上方的所述第一衬底中执行n型掺杂操作。
8.根据权利要求3或7中任一项所述的方法，其中，执行所述第二注入包括：
用磷、砷、锑、铋或锂掺杂所述第一衬底。
9.根据权利要求1所述的方法，其中，减薄所述第一衬底并去除所述掩埋停止层包括：
去除所述第一衬底的第一部分，所述第一部分比所述掩埋停止层的深度薄；以及
去除所述第一衬底的第二部分，以去除所述掩埋停止层。
10.根据权利要求3-9中任一项所述的方法，其中，形成所述第一半导体结构包括：
在所述第一衬底的所述掺杂半导体层上方形成存储器堆叠层，所述存储器堆叠层包括多个导体/电介质层对；
形成均延伸穿过所述存储器堆叠层的多个沟道结构；以及
形成延伸穿过所述存储器堆叠层的绝缘结构。
11.根据权利要求10所述的方法，其中，所述绝缘结构包括绝缘层。
12.一种用于形成三维(3D)半导体器件的方法，包括：
形成第一半导体结构，所述第一半导体结构包括第一衬底和形成在所述第一衬底上的第一器件层，其中，形成所述第一半导体结构包括：
在所述第一衬底中形成掩埋停止层；
形成第二半导体结构，所述第二半导体结构包括形成在第二衬底上的第二器件层；
以面对面的方式键合所述第一半导体结构和所述第二半导体结构；以及
去除所述第一衬底的一部分，直到停在所述掩埋停止层。
13.根据权利要求12所述的方法，其中，在所述第一衬底中形成所述掩埋停止层包括：
在所述第一衬底上执行第一注入，以在所述第一衬底中注入掩埋材料；
在所述第一衬底的处于所述掩埋材料上方的一部分上执行第二注入，以在所述掩埋材料上方的所述第一衬底中形成掺杂半导体层；以及
在所述第一半导体结构上执行热操作以从所述掩埋材料合成所述掩埋停止层。
14.根据权利要求13所述的方法，其中，当在所述第一衬底上形成所述第一器件层时，执行所述热操作。
15.根据权利要求13-14中任一项所述的方法，其中，所述掩埋材料包括氧离子或碳离子。
16.根据权利要求12-14中任一项所述的方法，其中，所述掩埋停止层包括氧化硅或碳化硅。
17.根据权利要求12所述的方法，其中，去除所述第一衬底的一部分直到停在所述掩埋停止层包括：
执行第一减薄操作，以去除所述第一衬底的比所述掩埋停止层的深度薄的一部分；以及
执行第二减薄操作，以去除所述第一衬底的一部分，直到暴露出所述掩埋停止层。
18.根据权利要求17所述的方法，其中，执行所述第二减薄操作以去除所述第一衬底的所述一部分直到暴露出所述掩埋停止层之后包括：
去除所述第一衬底的所述一部分，直到暴露出所述掩埋停止层并去除所述掩埋停止层。
19.根据权利要求17-18中任一项所述的方法，其中，所述第一减薄操作包括晶片研磨操作。
20.根据权利要求17-19中任一项所述的方法，其中，所述第二减薄操作包括干法蚀刻、湿法蚀刻或化学机械抛光(CMP)操作。
21.根据权利要求13-20中任一项所述的方法，其中，所述第一器件层和所述第二器件层中的至少一个包括沟道结构阵列。
22.根据权利要求21所述的方法，其中，所述掺杂半导体层用作所述沟道结构阵列的源极线。
23.一种用于形成半导体器件的方法，所述半导体器件包括第一衬底、设置在所述第一衬底上的存储器堆叠层、以及均延伸穿过所述存储器堆叠层的多个沟道结构，所述方法包括：
在所述第一衬底上执行第一注入，以在所述第一衬底中注入掩埋材料；
由所述第一衬底中的所述掩埋材料形成掩埋停止层；以及
去除所述第一衬底的一部分，直到停在所述掩埋停止层。
24.根据权利要求23所述的方法，其中，去除所述第一衬底的一部分直到停在所述掩埋停止层包括：
执行第一减薄操作，以去除所述第一衬底的比所述掩埋停止层的深度薄的一部分；以及
执行第二减薄操作，以去除所述第一衬底的一部分，直到暴露出所述掩埋停止层。
25.根据权利要求24所述的方法，其中，执行所述第二减薄操作以去除所述第一衬底的所述一部分直到暴露出所述掩埋停止层之后包括：
去除所述第一衬底的所述一部分，直到暴露出所述掩埋停止层并去除所述掩埋停止层。
26.根据权利要求24-25中任一项所述的方法，其中，所述第一减薄操作包括晶片研磨操作。
27.根据权利要求24-26中任一项所述的方法，其中，所述第二减薄操作包括干法蚀刻、湿法蚀刻或化学机械抛光(CMP)操作。
28.根据权利要求23所述的方法，其中，由所述第一衬底中的所述掩埋材料形成所述掩埋停止层包括：
在所述半导体器件上执行热操作以从所述掩埋材料合成所述掩埋停止层。
29.根据权利要求23和28中任一项所述的方法，其中，所述掩埋材料包括氧离子或碳离子。
30.根据权利要求23和28-29中任一项所述的方法，其中，所述掩埋停止层包括氧化硅或碳化硅。
31.根据权利要求28-30中的任一项所述的方法，其中，当在所述第一衬底上形成第一半导体结构时，执行所述热操作。
32.根据权利要求23所述的方法，在所述第一衬底上执行所述第一注入以将所述掩埋材料注入所述第一衬底中之后，还包括：
在所述第一衬底的处于所述掩埋材料上方的一部分上执行第二注入，以在所述掩埋材料上方的所述第一衬底中形成掺杂层。
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