CN101044611A - 用于制造具有蚀刻终止层的绝缘体上硅（soi）晶片的方法 - Google Patents

用于制造具有蚀刻终止层的绝缘体上硅（soi）晶片的方法 Download PDF

Info

Publication number
CN101044611A
CN101044611A CNA200580035507XA CN200580035507A CN101044611A CN 101044611 A CN101044611 A CN 101044611A CN A200580035507X A CNA200580035507X A CN A200580035507XA CN 200580035507 A CN200580035507 A CN 200580035507A CN 101044611 A CN101044611 A CN 101044611A
Authority
CN
China
Prior art keywords
silicon
layer
etch stop
silicon dioxide
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA200580035507XA
Other languages
English (en)
Other versions
CN101044611B (zh
Inventor
P·托尔钦斯基
M·吉尔斯
M·麦斯维尼
M·沙赫恩
I·亚布洛克
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN101044611A publication Critical patent/CN101044611A/zh
Application granted granted Critical
Publication of CN101044611B publication Critical patent/CN101044611B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Abstract

公开具有覆盖在埋氧层(120)上的蚀刻终止层(130)的绝缘体上硅(SOI)晶片的实施例以及该晶片的制造方法的实施例。该蚀刻终止层可以包括氮化硅、氮掺杂二氧化硅或氮氧化硅以及这些材料的一些组合。还描述和要求其它实施例。

Description

用于制造具有蚀刻终止层的绝缘体上硅（SOI）晶片的方法
技术领域
一般来说，本发明涉及集成电路器件的制造，更具体地说，本发明涉及具有覆盖在埋氧层上的蚀刻终止层的绝缘体上硅(SOI)晶片的制造。
背景技术
绝缘体上硅(SOI)晶片可以包括硅基层、覆盖在该基层上且由二氧化硅组成的绝缘层以及覆盖在该二氧化硅层上的硅上层。二氧化硅绝缘层通常称为“氧化物埋”层。可以在硅上层中制造包含晶体管和其它电路元件的集合的集成电路。SOI晶片提供制造大规模集成电路(IC)的可能，这些IC提供例如高速运转且显示出低功率消耗。
用于制造SOI晶片的方法包括晶片键合法和注氧隔离法(SIMOX)。为了通过晶片键合法形成SOI晶片，在第一硅晶片的一个表面上形成二氧化硅层，接着将第二硅晶片键合到该表面(例如，上面已经形成有氧化物层的表面)。第二晶片可以修薄，它形成覆盖在埋氧层上的硅上层。为了通过SIMOX形成SOI晶片，将氧离子注入到硅晶片中，并将该晶片退火，以便在该硅晶片内形成二氧化硅埋层。SIMOX法的一个实例可以参见Matsumura等人的Technological Innovation in Low-Dose SIMOX Wafers Fabricated by anInternal Thermal Oxidation(ITOX)Process，MICROELECTRONICENGINEERING，vol.66，pgs.400-414(2003)。
SOI晶片的一个问题是，埋氧层提供较差的抗蚀刻能力(例如，在形成隔离沟槽的过程中)。已有人建议，使用氮化硅而不是二氧化硅来作为SOI晶片中的绝缘层，因为氮化硅可以在一些情况下提供优于二氧化硅的抗蚀刻能力。在Meekison等人的A TransmissionElectron Microscope Investigation of the Dose Dependence of theMicrostructure of Silicon-on-Insulator Structures Formed by NitrogenImplantation of Silicon，JOURNAL OF APPLIED PHYSICS，vol.69，no.6(1991)中描述了用于制造具有氮化硅绝缘层的SOI晶片的技术的一个实例。但是，与二氧化硅相比，氮化硅是较差的绝缘体。氮化硅的能带隙比二氧化硅的能带隙小大约40％，因此氮化硅提供的电隔离比二氧化硅提供的电隔离小得多。
附图说明
图1A是具有覆盖在埋氧层上的蚀刻终止层的SOI晶片的一个实施例的平面图。
图1B是沿图1A中的线B-B截取的图1A中的SOI晶片的横截面正视图。
图2是示出用于在SOI晶片中形成蚀刻终止层的方法的一个实施例的框图。
图3A-3C是示出如图2所示的方法的实施例的示意图。
图4是示出如图2所示的方法的各个实施例的氮浓度相对于晶片深度的示意图。
图5是示出用于制造具有覆盖在埋氧层上的蚀刻终止层的SOI晶片的方法的一个实施例的框图。
图6A-6D是示出如图5所示的方法的实施例的示意图。
图7是示出如图5所示的方法的各个实施例的氮浓度和氧浓度相对于晶片深度的示意图。
图8是示出可以包括根据所公开的实施例形成的半导体芯片的计算机系统的一个实施例的示意图。
具体实施方式
公开用于制造具有覆盖在绝缘层上的蚀刻终止层的绝缘体上硅(SOI)晶片的方法的实施例。还公开具有覆盖在绝缘层上的蚀刻终止层的SOI晶片的实施例，其中，绝缘层可以包括二氧化硅(SiO2)。在一个实施例中，蚀刻终止层包括氮化硅(Si3N4)。在另一个实施例中，蚀刻终止层包括氮掺杂二氧化硅。在又一个实施例中，蚀刻终止层包括氮氧化硅(Si(X)O(Y)N(Z))。在另一个实施例中，蚀刻终止层包括氮化硅、氮掺杂二氧化硅和氮氧化硅中的两种或两种以上物质的组合。在另一个实施例中，氮浓度沿蚀刻终止层的厚度改变(并且可能在SOI晶片的其它层内也是如此)。所公开的SOI晶片可以同时提供氧化物绝缘层的电隔离特性和蚀刻终止层的蚀刻终止能力。
图1A和图1B中示出具有覆盖在绝缘层上的蚀刻终止层的SOI晶片100的一个实施例。参照这两个图，SOI晶片100包括半导体材料的基层110、覆盖在基层110上的绝缘材料层120、覆盖在绝缘层120上的蚀刻终止层130和覆盖在蚀刻终止层130上的半导体材料上层140。在一个实施例中，(基层110和上层140的)半导体材料包括硅，并且绝缘层120包括二氧化硅(SiO2)。在一个实施例中，蚀刻终止层130包括氮化硅(Si3N4)。但是，蚀刻终止层130可以不包括不同化学计量的氮化硅材料，并且在其它实施例中，氮浓度沿蚀刻终止层的厚度改变(并且氮浓度在SOI晶片100的其它层内也可改变)。因此，例如，在另一个实施例中，蚀刻终止层包括氮掺杂二氧化硅，并且在又一个实施例中，蚀刻终止层包括氮氧化硅(Si(X)O(Y)N(Z))。在另一个实施例中，蚀刻终止层包括氮化硅、氮掺杂二氧化硅和氮氧化硅中的两种或两种以上物质的组合。
在一个实施例中，绝缘层120的厚度介于约300-2500埃之间，蚀刻终止层130的厚度介于约3-200埃之间，并且半导体上层140的厚度介于约30-2000埃之间。在一个实施例中，对于300mm的晶片，SOI晶片100的总厚度约为775μm。在另一个实施例中，蚀刻终止层130覆盖在基本上所有的(或很大一部分)绝缘层120上，并且在另一个实施例中，半导体上层140覆盖在基本上所有的(或很大一部分)蚀刻终止层130上。
在其它实施例中，半导体基层110、绝缘层120、蚀刻终止层130和半导体上层140包括上述材料以外的材料。例如，在其它实施例中，蚀刻终止层可以通过掺杂或注入氮以外的物质来形成。因此，应了解，所公开的实施例不限于包含氮的蚀刻终止层，另外，其它蚀刻终止材料也在所公开的实施例的范围内。此外，应了解，所公开的蚀刻终止层可以执行除了(或替代)蚀刻终止以外的其它功能。例如，所公开的覆盖在埋氧层上的含氮层也可充当扩散屏障(例如，充当掺杂剂扩散屏障以利于半导体上层140的掺杂)。
在另一个实施例中，如图1A所示，可以在SOI晶片100上形成多个芯片102的集成电路。每个芯片102的集成电路都可形成在半导体上层140中，并且下面的层130可以在该电路的形成过程中起到蚀刻终止的作用(例如，在形成隔离沟槽等的过程中起到蚀刻终止的作用)。尽管为了便于图示而未在图中示出，但也可以在晶片100上形成多个金属化层(每个金属化层通过介电层与相邻层隔离)，以便为每个芯片102形成互连结构。最后，可以从晶片100中单切每块芯片102，并采用适于集成到下一级组件(如电路板、计算机系统、无线通信装置等)的某一方式封装每块芯片102。
所公开的实施例涵盖用于形成覆盖在SOI晶片的埋氧层(或其它绝缘层)上的蚀刻终止层的各种方法。图2中示出用于在SOI晶片中形成蚀刻终止层的方法200的一个实施例。如图2所示的方法200的实施例将在图3A-3C以及图4的示意图中进一步说明，并且应当在本文提到这些图时参照这些图。
首先参照图3A，示出SOI晶片300的一个实施例。该晶片300包括硅基层310、覆盖在基层310上的二氧化硅层320和硅上层340。图3A中的SOI晶片300可以通过任何合适的方法形成，如晶片键合法或SIMOX。
如图2中的方框210所述，将氮注入到SOI晶片中。这在图3B示出，在图3B中，已经将氮注入到图3A的SOI晶片300的区域390中。应了解，区域390代表可注入氮的区域，实际上，也可以将氮注入到晶片300的另外部分中。例如，如下文将描述的，氮浓度可以从硅上层340的表面附近的小量变化到晶片中的较下位置处的最大浓度，并且再变化到晶片中的甚至更深位置处的小量。例如，最大浓度可以出现在硅上层340和二氧化硅层320之间的分界面处，或者最大氮浓度可以出现在二氧化硅层320内的某一个点。
可以在任何合适的条件下使用任何合适的注入装备来注入氮。在一个实施例中，在高温下执行氮注入，以便增加氮浓度，同时减少在硅上层340中造成损坏的可能性。例如，根据一个实施例，在高达450℃范围内的温度下执行氮注入。
所注入的氮将用于形成蚀刻终止层，这将在下文进行描述。根据一些实施例，该蚀刻终止层可以包括氮化硅、氮掺杂二氧化硅或氮氧化硅(或这些材料的组合)。可能影响该蚀刻终止层的特性的两个因素包括最大氮浓度和用于接收最大氮剂量的区域或深度。这在图4中进一步示出，图4示出作为晶片深度的函数的氮浓度。根据一个实施例，在埋氧层和硅上层之间的分界面处注入最大浓度的氮。这由曲线490a示出，该曲线490a在埋氧层420和硅上层440之间的分界面处具有最大氮浓度。在另一个实施例中，在埋氧层内注入最大浓度的氮。这由曲线490b示出，该曲线490b在二氧化硅层420内的某一位置处具有最大氮浓度。在一个实施例中，最大氮浓度可以在高达1020原子/cm3的范围内。
将最大氮浓度定在埋氧层和硅上层之间的分界面处可以在埋氧层上提供最大厚度的氮化硅，而将最大氮浓度定在埋氧层内的某一区域处则可以降低硅上层内的氮的浓度。最大氮浓度和用于接收最大浓度的区域是SOI晶片的所需特性的函数，并且这些变量以及注入条件之类的其它变量可以在合适时根据情况进行调整。
应注意，在图4中，为了便于图示和理解，将代表作为深度的函数的氮浓度的曲线490a、490b理想化了。例如，图中将曲线490a、490b示为大体平滑且连续；但是，实际上，各材料层之间的边界处的氮浓度可能不连续。
接下来参照图2中的方框220，执行退火工序以便形成蚀刻终止层。这在图3C中示出，在图3C中，已经在SOI晶片300中形成蚀刻终止层330，该蚀刻终止层位于埋氧层320之上且位于硅上层340之下。根据一个实施例，当在退火过程中处于高温下时，氮化硅沉淀物开始形成，并且这些沉淀物将从周围的硅中聚集氮。因此，随着加热继续，会出现氮的扩散和/或再分布，并且会在硅上层340和埋氧层320之间的分界面处形成氮化硅层。
但是，如前所述，蚀刻终止层可以不包括不同化学计量的氮化硅层，并且可以不出现氮化硅沉淀物的形成。此外，在其它实施例中，所形成的蚀刻终止层的氮浓度可以沿硅上层和埋氧层之间的分界面区域的厚度连续改变。例如，蚀刻终止层中的最大氮浓度可以出现在硅上层和埋氧层之间的分界面区域处，其中氮浓度在离开进入埋氧层时衰减(并且在进入硅上层时衰减)。因此，在一个实施例中，蚀刻终止层330可以包括氮掺杂二氧化硅，并且在另一个实施例中，蚀刻终止层可以包括氮氧化硅。在另一个实施例中，蚀刻终止层330可以包括氮化硅、氮掺杂二氧化硅和氮氧化硅中的两种或两种以上物质的组合。
可以在任何适于导致形成氮化硅、氮掺杂二氧化硅或氮氧化硅(或这些物质的某一组合)的条件下执行退火以便形成蚀刻终止层(由所注入的氮形成)。在一个实施例中，在约1200℃的温度下执行退火历时约2个小时。根据另一个实施例，将SOI晶片放置到处理腔室中，可以在该处理腔室内引入氮，并在流动氮环境中执行退火。
图5中示出用于形成包括蚀刻终止层的SOI晶片的方法500的另一个实施例。如图5所示的方法500的实施例在图6A-6D以及图7的示意图中进一步示出，并且当本文中提到这些图时，应参照这些图。
首先参照图6A，示出晶片600的一个实施例。在一个实施例中，晶片600包括由硅组成的衬底605。
如图5中的方框510所述，将氧注入到硅晶片中。这在图6B中示出，在图6B中，已经将氧注入到图6A的晶片600的区域680中。所注入的氧将用于形成埋氧层。应了解，区域680代表可以注入氧的区域，实际上，也可以将氧注入到晶片600的另外部分中。例如，氧浓度可以从晶片600的上表面附近的小量变化到晶片中的较下位置处的最大浓度，并且再变化到晶片中的甚至更深位置处的小量。
可以在任何合适的条件下使用任何合适的注入装备来注入氧。根据一个实施例，在高温下注入氧，以便增加氧浓度，同时减少在硅衬底605中造成损坏的可能性。例如，在一个实施例中，在高达450℃范围内的温度下执行氧注入。最大氧浓度定在晶片中将要形成埋氧层的那个区域或深度。这在图7中示出，图7示出作为晶片深度的函数的氧浓度(该图中还示出氮浓度，这将在下文中描述)。曲线780(虚线)代表氧浓度，并且该曲线表明最大氧浓度落在晶片中将要形成埋氧层(参见720项)的那个区域。在一个实施例中，最大氧浓度可以在高达1022原子/cm3的范围内。
参照图5中的方框520，将氮注入到晶片中。这在图6C中示出，在图6C中，已经将氮注入到硅晶片600的区域690中。应了解，区域690代表可以注入氮的区域，实际上，也可以将氮注入到晶片600的另外部分中。例如，如下文将描述的，氮浓度可以从晶片600的上表面附近的小量变化到晶片中的较下位置处的最大浓度，并且再变化到晶片中的甚至更深位置处的小量。例如，最大浓度可以出现在将成为硅上层和埋氧层之间的分界面的那个区域，或者最大氮浓度可以出现在将成为埋氧层的那个区域内的某一点处。
如前所述，可以在任何合适的条件下使用任何合适的注入装备来注入氮。在一个实施例中，在高温下执行氮注入，以便增加氮浓度，同时减少对晶片600(例如，晶片600中将成为硅上层640的那个部分)造成损坏的可能性。例如，根据一个实施例，在高达450℃范围内的温度下执行氮注入。
所注入的氮将用于形成覆盖在埋氧层(它将由所注入的氧形成)上的蚀刻终止层。在一些实施例中，该蚀刻终止层可以包括氮化硅、氮掺杂二氧化硅或氮氧化硅(或这些材料的组合)。如上所述，可能影响氮化硅层的特性的两个因素包括最大氮浓度和用于接收最大氮剂量的区域或深度。这在图7中示出，图7示出作为晶片深度的函数的氮浓度(以及氧浓度)。根据一个实施例，在将成为埋氧层和硅上层之间的分界面的那个区域注入最大浓度的氮。这由曲线790a示出，该曲线790a在将成为二氧化硅层720和硅上层740之间的分界面的那个平面具有最大氮浓度。在另一个实施例中，在将成为埋氧层的区域内注入最大浓度的氮。这由曲线790b示出，该曲线790b在将成为埋氧层720的区域内的某一位置处具有最大氮浓度。在一个实施例中，最大氮浓度可以在高达1020原子/cm3的范围内。
将最大氮浓度定在埋氧层和硅上层之间的分界面处可以在埋氧层上提供最大厚度的氮化硅，而将最大氮浓度定在埋氧层内的某一区域处则可以降低硅上层内的氮的浓度。如前所述，最大氮浓度(以及最大氧浓度)和作为用于接收最大浓度的区域是SOI晶片的所需特性的函数，并且这些变量以及注入条件之类的其它变量可以在合适时根据需要进行调整。
应注意，在图7中，为了便于图示和理解，将代表作为深度的函数的氮浓度的曲线790a、790b(以及代表氧浓度的曲线780)理想化了。例如，图中将曲线790a、790b(以及780)示为大体平滑且连续；但是，实际上，各材料层之间的边界处的氮浓度可能不连续。
如图5中的方框530所述，执行退火工序以便形成二氧化硅层以及蚀刻终止层。这在图6D中示出，在图6D中，已经分别形成二氧化硅层620和蚀刻终止层630，以便制造SOI晶片600。二氧化硅层620形成在硅晶片中用于氧注入的那个区域中，并且蚀刻终止层630形成在二氧化硅层620和硅上层640之间的分界面区域中。因此，蚀刻终止层位于埋氧层620之上且位于硅上层640之下。根据一个实施例，在高温下退火的过程中，氮化硅沉淀物开始形成，并且这些沉淀物将从周围的硅中聚集氮。因此，随着加热继续，将出现氮的扩散和/或再分布，并且会在硅上层640和正在形成的埋氧层620之间的分界面处形成氮化硅层。类似机制可导致形成二氧化硅层。
但是，如前所述，蚀刻终止层可以不包括不同化学计量的氮化硅层，并且可以不出现氮化硅沉淀物的形成。此外，在其它实施例中，所形成的蚀刻终止层的氮浓度可以沿硅上层和正在形成的埋氧层之间的分界面区域的厚度连续改变。例如，蚀刻终止层中的最大氮浓度可以出现在硅上层和埋氧层之间的分界面区域中，其中氮浓度在离开进入埋氧层时衰减(并且在进入硅上层时衰减)。因此，在一个实施例中，蚀刻终止层330可以包括氮掺杂二氧化硅，并且在另一个实施例中，蚀刻终止层可以包括氮氧化硅。在另一个实施例中，蚀刻终止层330可以包括氮化硅、氮掺杂二氧化硅和氮氧化硅中的两种或两种以上物质的组合。
可以在任何适于导致形成二氧化硅和氮化硅、氮掺杂二氧化硅或氮氧化硅(或这些物质的某一组合)的条件下执行退火以便形成二氧化硅层(由所注入的氧形成)。在一个实施例中，在约1350℃的温度下执行退火历时约5-12个小时。根据另一个实施例，将晶片放置到处理腔室中，可以在该处理腔室内引入氮和/或氧，并在流动氮和/或流动氧环境中执行退火。
参照图8，示出计算机系统800的一个实施例。计算机系统800包括总线805，多个组件耦合到该总线805。总线805用来代表一个或多个总线的集合，如系统总线、外围组件接口(PCI)总线、小型计算机系统接口(SCSI)总线等，这些总线使系统800的组件互连在一起。为了便于理解，将这些总线表示为单个总线805，并且应了解，系统800不受这样的限制。本领域的技术人员应了解，计算机系统800可以具有任何合适的总线架构，并且可以包括任意数量的总线和任意的总线组合。
与总线805耦合的有一个(或多个)处理装置810。处理装置810可以包括任何合适的处理装置或系统，包括微处理器、网络处理器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)、或类似装置。应了解，尽管图8示出单个处理装置810，但计算机系统800可以包括两个或两个以上处理装置。
计算机系统800还包括与总线805耦合的系统存储器820，系统存储器820包括例如任何合适类型和任意数量的存储器，如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、同步DRAM(SDRAM)或双倍数据速率DRAM(DDRDRAM)。在计算机系统800的工作过程中，操作系统和其它应用程序可以驻存在系统存储器820内。
计算机系统800还可包括与总线805耦合的只读存储器(ROM)830。在工作过程中，ROM 830可以存储处理装置810的临时指令和变量。系统800还可包括与总线805耦合的一个(或多个)存储装置840。存储装置840包括任何合适的非易失性存储器，如硬磁盘机。可以将操作系统和其它程序存储在存储装置840内。另外，用于访问移动式存储介质的装置850(如软磁盘机或CD ROM驱动器)也可以与总线805耦合。
计算机系统800还可包括与总线805耦合的一个或多个I/O(输入/输出)装置860。常用的输入装置包括键盘、鼠标之类的指示装置以及其它数据输入装置，而常用的输出装置包括视频显示器、打印装置和音频输出装置。应了解，这些装置只是可以与计算机系统800耦合的I/O装置类型的几个实例。
计算机系统800还可包括与总线805耦合的网络接口870。网络接口870包括任何能够使系统800与网络耦合的合适的硬件、软件或硬件和软件的组合(如网络接口卡)。网络接口870可以通过任何合适的介质(如无线、铜线、光纤或其组合)与这个(或这些)网络建立链接，以便支持通过任何合适的协议(如TCP/IP(传输控制协议/网际协议)、HTTP(超文本传输协议)以及其它协议)交换信息。
应了解，图8中示出的计算机系统800用来代表该系统的一个示例实施例，此外，该系统可以包括许多另外的组件，为简便起见，并为了便于理解，这里省略了这些组件。例如，系统800可以包括DMA(直接存储器存取)控制器、与处理装置810相关的芯片集、另外的存储器(如高速缓冲存储器)以及另外的信号线和总线。还应了解，计算机系统800可以不包括如图8所示的所有组件。
在一个实施例中，计算机系统800包括具有集成电路芯片的组件，该集成电路芯片形成在如上所述的具有蚀刻终止层(如氮化硅层)的SOI晶片上。例如，系统800的处理装置810可以包括这样的集成电路芯片。但是，应了解，系统800的其它组件(如网络接口870等)也可以包括具有集成电路芯片的装置，该集成电路芯片形成在包括氮化硅蚀刻终止层(或其它蚀刻终止层)的SOI晶片上。
前述详细描述和附图只是说明性的，而不是限制性的。提供它们主要是为了清楚且全面地了解所公开的实施例，并且不应从中理解出任何不必要的限制。在不偏离所公开的实施例的精神和所附权利要求的范围的情况下，本领域的技术人员可以设想对本文所述的实施例的许多添加、删除和修改以及备选设置。

Claims (40)

1.一种方法，包括在绝缘体上硅(SOI)晶片中形成蚀刻终止层，所述蚀刻终止层覆盖在所述SOI晶片的绝缘层上。
2.如权利要求1所述的方法，其特征在于，所述蚀刻终止层包括选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料。
3.如权利要求1所述的方法，其特征在于，所述蚀刻终止层包括至少两种选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料。
4.如权利要求1所述的方法，其特征在于，氮浓度沿所述蚀刻终止层的厚度改变。
5.如权利要求1所述的方法，其特征在于，形成所述蚀刻终止层包括：
将氮注入到所述SOI晶片中；以及
将所述SOI晶片退火，以便形成所述蚀刻终止层。
6.如权利要求1所述的方法，其特征在于，所述SOI晶片包括多个键合层。
7.如权利要求1所述的方法，其特征在于，所述SOI晶片的绝缘层包括通过包含氧注入在内的工序形成的氧化物层。
8.一种方法，包括在半导体晶片中形成绝缘层和蚀刻终止层，所述蚀刻终止层位于所述绝缘层和半导体上层之间。
9.如权利要求8所述的方法，其特征在于，所述半导体晶片包括硅，并且所述绝缘层包括二氧化硅。
10.如权利要求8所述的方法，其特征在于，所述蚀刻终止层包括选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料。
11.如权利要求8所述的方法，其特征在于，所述蚀刻终止层包括至少两种选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料。
12.如权利要求8所述的方法，其特征在于，氮浓度沿所述蚀刻终止层的厚度改变。
13.如权利要求8所述的方法，其特征在于，形成所述蚀刻终止层包括：
将氮注入到所述半导体晶片中；以及
将所述半导体晶片退火，以便形成所述蚀刻终止层。
14.如权利要求13所述的方法，其特征在于，形成所述绝缘层包括：
将氧注入到所述半导体晶片中；
其中，在将所述半导体晶片退火的过程中形成所述绝缘层。
15.一种方法，包括：
将氮注入到晶片中，所述晶片包括硅基层、覆盖在所述硅基层上的二氧化硅层和覆盖在所述二氧化硅层上的硅上层；以及
将所述晶片退火，以便在所述硅上层和所述绝缘层之间形成层，所述层包括选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料。
16.如权利要求15所述的方法，其特征在于，所述层包括至少两种选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料。
17.如权利要求15所述的方法，其特征在于，所注入的氮的最大浓度位于所述硅上层和所述二氧化硅层之间的分界面处。
18.如权利要求15所述的方法，其特征在于，所注入的氮的最大浓度位于所述二氧化硅层内。
19.如权利要求15所述的方法，还包括在所述硅上层中形成多个芯片的集成电路。
20.如权利要求19所述的方法，其特征在于，在所述二氧化硅层和所述硅上层之间形成的所述层起到蚀刻终止的作用。
21.一种方法，包括：
将氧注入到晶片中，其中所述晶片包括硅；
将氮注入到所述晶片中；以及
将所述晶片退火，以便形成覆盖在硅基层上的二氧化硅层和位于所述二氧化硅层与硅上层之间的层，所述层包括选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料。
22.如权利要求21所述的方法，其特征在于，所述层包括至少两种选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料。
23.如权利要求21所述的方法，其特征在于，所注入的氮的最大浓度位于将在所述硅上层和所述二氧化硅层之间形成分界面的区域。
24.如权利要求21所述的方法，其特征在于，所注入的氮的最大浓度位于将形成所述二氧化硅层的区域中。
25.如权利要求21所述的方法，还包括在所述硅上层中形成多个芯片的集成电路。
26.如权利要求25所述的方法，其特征在于，位于所述二氧化硅层和所述硅上层之间的层起到蚀刻终止的作用。
27.一种半导体晶片，包括：
由半导体材料组成的基层；
覆盖在所述基层上的绝缘材料层；
覆盖在所述绝缘层上的蚀刻终止层；和
覆盖在所述蚀刻终止层上且由所述半导体材料组成的上层。
28.如权利要求27所述的晶片，其特征在于，所述半导体材料包括硅，并且所述绝缘材料包括二氧化硅。
29.如权利要求27所述的晶片，其特征在于，所述蚀刻终止层包括选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料。
30.如权利要求27所述的晶片，其特征在于，所述蚀刻终止层包括至少两种选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料。
31.一种晶片，包括：
硅基层；
覆盖在所述硅基层上的二氧化硅层；
位于所述二氧化硅层上的硅上层；和
位于所述二氧化硅层和所述硅上层之间的层，所述层包括选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料。
32.如权利要求31所述的晶片，其特征在于，位于所述二氧化硅层和所述硅上层之间的层包括至少两种选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料。
33.如权利要求31所述的晶片，其特征在于，位于所述二氧化硅层和所述硅上层之间的层起到蚀刻终止的作用。
34.一种装置，包括：
芯片，所述芯片包括：
由硅组成的基层；
覆盖在所述基层上的绝缘层，所述绝缘层由二氧化硅组成；
覆盖在所述绝缘层上的蚀刻终止层，所述蚀刻终止层包括选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料；和
覆盖在所述蚀刻终止层上且由硅组成的上层；以及
形成在所述硅上层中的至少一个电路元件。
35.如权利要求34所述的装置，其特征在于，所述蚀刻终止层包括至少两种选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料。
36.如权利要求34所述的装置，其特征在于，所述至少一个电路元件包括晶体管。
37.如权利要求34所述的装置，其特征在于，所述至少一个电路元件包括处理系统的一部分。
38.一种系统，包括：
处理装置，所述处理装置由芯片组成，所述芯片包括：
由硅组成的基层；
覆盖在所述基层上的绝缘层，所述绝缘层由二氧化硅组成；
覆盖在所述绝缘层上的蚀刻终止层，所述蚀刻终止层包括选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料；和
覆盖在所述蚀刻终止层上且由硅组成的上层；以及
与所述处理装置耦合的存储器装置。
39.如权利要求38所述的系统，其特征在于，所述蚀刻终止层包括至少两种选自由氮化硅、氮掺杂二氧化硅和氮氧化硅组成的组中的材料。
40.如权利要求38所述的系统，还包括与所述处理装置耦合的网络接口。
CN200580035507XA 2004-11-12 2005-11-09 用于制造具有蚀刻终止层的绝缘体上硅（soi）晶片的方法 Expired - Fee Related CN101044611B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/987,775 US7473614B2 (en) 2004-11-12 2004-11-12 Method for manufacturing a silicon-on-insulator (SOI) wafer with an etch stop layer
US10/987,775 2004-11-12
PCT/US2005/041544 WO2006053331A1 (en) 2004-11-12 2005-11-09 Method for manufacturing a silicon-on-insulator (soi) wafer with an etch stop layer

Publications (2)

Publication Number Publication Date
CN101044611A true CN101044611A (zh) 2007-09-26
CN101044611B CN101044611B (zh) 2011-08-03

Family

ID=35929763

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200580035507XA Expired - Fee Related CN101044611B (zh) 2004-11-12 2005-11-09 用于制造具有蚀刻终止层的绝缘体上硅（soi）晶片的方法

Country Status (7)

Country Link
US (2) US7473614B2 (zh)
JP (1) JP2008520114A (zh)
KR (2) KR20090111881A (zh)
CN (1) CN101044611B (zh)
DE (1) DE112005002324B4 (zh)
TW (1) TWI295078B (zh)
WO (1) WO2006053331A1 (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106611697A (zh) * 2015-10-26 2017-05-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106716606A (zh) * 2014-09-26 2017-05-24 英特尔公司 用于氧化等离子体后处理以减少光刻中毒的技术及相关结构
CN111077607A (zh) * 2019-12-30 2020-04-28 中国科学院微电子研究所 硅基光波导器件的制造方法
CN112400224A (zh) * 2018-07-13 2021-02-23 环球晶圆股份有限公司 具有优越性能、稳定性及可制造性的绝缘体晶片平台上的射频硅
CN113261086A (zh) * 2021-03-30 2021-08-13 长江存储科技有限责任公司 用于使用衬底中的掩埋停止层制造三维半导体器件的方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100619549B1 (ko) * 2005-09-13 2006-09-01 (주)한비젼 다층 기판을 이용한 이미지 센서의 포토 다이오드 제조방법및 그 콘택방법 및 그 구조
JP2007208023A (ja) * 2006-02-02 2007-08-16 Sumco Corp Ｓｉｍｏｘウェーハの製造方法
US20080054361A1 (en) * 2006-08-30 2008-03-06 Infineon Technologies Ag Method and apparatus for reducing flicker noise in a semiconductor device
US20080254590A1 (en) * 2007-04-10 2008-10-16 Vogt Eric E Fabrication process for silicon-on-insulator field effect transistors using high temperature nitrogen annealing
US20100155880A1 (en) * 2008-12-23 2010-06-24 Intel Corporation Back gate doping for SOI substrates
CN103165519B (zh) * 2011-12-08 2016-07-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
ITUB20155681A1 (it) * 2015-11-18 2017-05-18 St Microelectronics Srl Dispositivo elettronico resistente a radiazioni e metodo per proteggere un dispositivo elettronico da radiazioni ionizzanti
JP2019501524A (ja) * 2015-12-04 2019-01-17 ザ・シランナ・グループ・プロプライエタリー・リミテッドＴｈｅ Ｓｉｌａｎｎａ Ｇｒｏｕｐ Ｐｔｙ Ｌｉｍｉｔｅｄ 絶縁体上半導体基板
US9953831B1 (en) * 2016-12-21 2018-04-24 Globalfoundries Inc. Device structures with multiple nitrided layers
US11398406B2 (en) * 2018-09-28 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Selective deposition of metal barrier in damascene processes
DE102018131694A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Selektives abscheiden einer metallsperrschicht bei damascene-prozessen
JP6756796B2 (ja) * 2018-10-09 2020-09-16 アルバック成膜株式会社 マスクブランクス、ハーフトーンマスク、製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5362667A (en) * 1992-07-28 1994-11-08 Harris Corporation Bonded wafer processing
JPH05259418A (ja) * 1992-03-09 1993-10-08 Nippon Telegr & Teleph Corp <Ntt> 半導体基板とその製造方法
US5468657A (en) 1994-06-17 1995-11-21 Sharp Microelectronics Technology, Inc. Nitridation of SIMOX buried oxide
US5869359A (en) * 1997-08-20 1999-02-09 Prabhakar; Venkatraman Process for forming silicon on insulator devices having elevated source and drain regions
US6380055B2 (en) * 1998-10-22 2002-04-30 Advanced Micro Devices, Inc. Dopant diffusion-retarding barrier region formed within polysilicon gate layer
AU6004101A (en) * 2000-04-24 2001-11-07 Beijing Normal University Method for fabricating silicon-on-insulator
US6541861B2 (en) * 2000-06-30 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method including forming step of SOI structure and semiconductor device having SOI structure
JP2002026009A (ja) * 2000-06-30 2002-01-25 Toshiba Corp 半導体装置およびその製造方法
US6881645B2 (en) * 2000-08-17 2005-04-19 Samsung Electronics Co., Ltd. Method of preventing semiconductor layers from bending and semiconductor device formed thereby
US6521510B1 (en) * 2001-03-23 2003-02-18 Advanced Micro Devices, Inc. Method for shallow trench isolation with removal of strained island edges
JP3866667B2 (ja) * 2003-02-26 2007-01-10 株式会社東芝 半導体装置の製造方法

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106716606A (zh) * 2014-09-26 2017-05-24 英特尔公司 用于氧化等离子体后处理以减少光刻中毒的技术及相关结构
CN106716606B (zh) * 2014-09-26 2022-09-13 英特尔公司 用于氧化等离子体后处理以减少光刻中毒的技术及相关结构
CN106611697A (zh) * 2015-10-26 2017-05-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN106611697B (zh) * 2015-10-26 2019-11-05 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN112400224A (zh) * 2018-07-13 2021-02-23 环球晶圆股份有限公司 具有优越性能、稳定性及可制造性的绝缘体晶片平台上的射频硅
US11887885B2 (en) 2018-07-13 2024-01-30 Globalwafers Co., Ltd. Radio frequency silicon on insulator wafer platform with superior performance, stability, and manufacturability
US11942360B2 (en) 2018-07-13 2024-03-26 Globalwafers Co., Ltd. Radio frequency silicon on insulator structure with superior performance, stability, and manufacturability
CN111077607A (zh) * 2019-12-30 2020-04-28 中国科学院微电子研究所 硅基光波导器件的制造方法
CN113261086A (zh) * 2021-03-30 2021-08-13 长江存储科技有限责任公司 用于使用衬底中的掩埋停止层制造三维半导体器件的方法
US11956958B2 (en) 2021-03-30 2024-04-09 Yangtze Memory Technologies Co., Ltd. Method for fabricating three-dimensional semiconductor device using buried stop layer in substrate
CN113261086B (zh) * 2021-03-30 2024-06-07 长江存储科技有限责任公司 用于使用衬底中的掩埋停止层制造三维半导体器件的方法

Also Published As

Publication number Publication date
KR20090111881A (ko) 2009-10-27
DE112005002324B4 (de) 2013-10-10
US20060102988A1 (en) 2006-05-18
WO2006053331A1 (en) 2006-05-18
JP2008520114A (ja) 2008-06-12
TW200703503A (en) 2007-01-16
KR100992210B1 (ko) 2010-11-04
DE112005002324T5 (de) 2007-09-27
US20090096025A1 (en) 2009-04-16
TWI295078B (en) 2008-03-21
US7473614B2 (en) 2009-01-06
KR20070055576A (ko) 2007-05-30
CN101044611B (zh) 2011-08-03

Similar Documents

Publication Publication Date Title
CN101044611A (zh) 用于制造具有蚀刻终止层的绝缘体上硅（soi）晶片的方法
CN1320628C (zh) 通过掩埋氧化物层中的压缩材料导入张力应变硅的半导体器件及其形成方法
JP3209878B2 (ja) 埋込み絶縁層を備えた半導体基板及びｓｉｍｏｘ半導体基板の電気的絶縁性を改善する方法、並びにｓｉｍｏｘ半導体基板の製造方法
US6362082B1 (en) Methodology for control of short channel effects in MOS transistors
JP3091610B2 (ja) 集積回路のための分離形成方法及び集積回路
CN1109358C (zh) 制造双扩散mos晶体管的方法
JPH0624226B2 (ja) スタック形ｃｍｏｓ装置の製造方法
KR19980069833A (ko) 반도체 장치 및 그 제조방법
US6444534B1 (en) SOI semiconductor device opening implantation gettering method
CN1720607A (zh) 含有掺杂高－k侧壁隔片的场效应晶体管的漏极/源极延伸结构
US5541137A (en) Method of forming improved contacts from polysilicon to silicon or other polysilicon layers
US6313728B1 (en) Stabilized polysilicon resistor and a method of manufacturing it
JP3513411B2 (ja) 半導体デバイスの製造方法
JPS63236309A (ja) 半導体素子及びその製造方法
CN1077723C (zh) 在mosfet的硅衬底上形成低薄层电阻结的方法
CN100355046C (zh) 防止掺杂剂自源极/漏极延伸部向外扩散的方法
JP2003142420A (ja) 集積回路の製造方法
KR19990088300A (ko) Ｓｏｉ-반도체장치및그것의제조방법
JPH09172176A (ja) Ｍｏｓデバイス製造方法
US20030207531A1 (en) Method for forming polysilicon connected deep trench dram cell
US5874344A (en) Two step source/drain anneal to prevent dopant evaporation
CN1113416C (zh) 具有纵向型和横向型双极晶体管的半导体器件
US5668020A (en) Method for forming impurity junction regions of semiconductor device
JP2846329B2 (ja) 半導体装置の製造方法
CN1279609C (zh) 存储器元件的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110803

Termination date: 20131109