TWI295078B - Method for manufacturing a silicon-on-insulator (soi) wafer with an etch stop layer - Google Patents

Method for manufacturing a silicon-on-insulator (soi) wafer with an etch stop layer Download PDF

Info

Publication number
TWI295078B
TWI295078B TW094139288A TW94139288A TWI295078B TW I295078 B TWI295078 B TW I295078B TW 094139288 A TW094139288 A TW 094139288A TW 94139288 A TW94139288 A TW 94139288A TW I295078 B TWI295078 B TW I295078B
Authority
TW
Taiwan
Prior art keywords
layer
nitrogen
wafer
etch stop
tantalum nitride
Prior art date
Application number
TW094139288A
Other languages
English (en)
Other versions
TW200703503A (en
Inventor
Peter Tolchinsky
Martin Giles
Michael Mcswiney
Mohamad A Shaheen
Irwin Yablok
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of TW200703503A publication Critical patent/TW200703503A/zh
Application granted granted Critical
Publication of TWI295078B publication Critical patent/TWI295078B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26533Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically inactive species in silicon to make buried insulating layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Memories (AREA)

Description

1295078 (1) 九、發明說明 【發明所屬之技術領域】 本發明一般係關於積體電路裝置的製造,更尤其關於 具有覆在埋設氧化物層之蝕刻停止層的絕緣層上覆矽( SOI)晶圓的製造。 【先前技術】 • 絕緣層上覆矽(SOI)晶圓包括一基底矽層、包含覆 在基底層之二氧化矽的一絕緣層、以及覆在二氧化矽層的 .一上矽層。二氧化矽絕緣層常常被稱爲''埋設氧化物〃層 。包括電晶體與其它電路元件之集合的積體電路可被製造 於上矽層中。SOI晶圓提供製造大型積體電路(IC S)的潛 會巨,該大型積體電路例如則提供高速操作並呈現低功率耗 製造 SOI晶圓的方法包括晶圓接合與注氧隔離 # (SIM0X)。爲了藉由晶圓黏合來形成SOI晶圓,將二氧化 矽層形成在第一矽晶圓的一表面上,隨後並將第二矽晶圓 接合到此表面(例如,已經將該氧化物層形成在表面)。 被薄化的第二晶圓則形成覆在埋設氧化物層的一上矽層。 爲了藉由SIM0X來形成SOI晶圓,氧離子會被植入到矽 晶圓內,且該.晶圓會被退火,以在矽晶圓內形成埋設的二 氧化矽層。注氧隔離製程的一實例可在Matsumura等人的 內部熱氧化(IT0X)製程所製造之低劑量SIM0X晶圓中 的技術更新來發現,微電子工程第66冊第400-4 1 4頁( 1295078
2003 ) 〇 用SOI晶圓的一個問題是埋設的氧化 的抗蝕性(例如在形成絕緣溝渠期間內) 當作在SOI晶圓中的絕緣層而非二氧化砂 形中氮化矽會比二氧化矽提供更佳的抗蝕 有氮化矽絕緣層之 SOI晶圓技術的實彳 Meekison等人的藉由砂植入氮所形成之絕 • 微型結構之劑量相關性的穿透式電子顯微 理期刊第69冊第6號(]991 )。不過, ,氮化矽是一不良絕緣體。氮化矽的能隙 的還小大約40個百分比,以致於氮化矽 緣能夠明顯小於二氧化矽所提供者。 【發明內容】 本發明提供一種製造半導體晶圓的方 Φ 蝕刻停止層於一絕緣層上覆矽(SOI)晶圓 層覆在該SOI晶圓的一絕緣層上。 本發明又提供一種製造半導體晶圓的 一絕緣層與一蝕刻停止層於一半導體晶圓 層係配置在該絕緣層與一上半導體層之間 本發明亦提供一種製造半導體晶圓的 植入到一晶圓內,該晶圓包括一基底矽層 層上的一二氧化矽層以及覆在該二氧化矽 以及將該晶圓退火,以在該上矽層與該絕 物層會提供不良 。氮化矽被建議 ,因爲在某些情 性。一種產生具 可,其係說明於 緣體結構上覆矽 鏡硏究,應用物 相較於二氧化矽 大約比二氧化矽 所提供的電性絕 法,包含形成一 中,該蝕刻停止 方法,包含形成 中,該蝕刻停止 〇 方法,包含將氮 '覆在該基底矽 層上的上矽層; 緣層之間形成一 -6 - (3) 1295078 層,該層包括從氮化矽、摻雜氮的二氧化矽以及氧氮化矽 所組成群組中選出的一材料。 此外,本發明還提供一種製造半導體晶圓的方法,包 含將氧植入到一晶圓內,其中該晶圓包含矽;將氮植入到 該晶圓內;以及將該晶圓退火,以形成覆在一基底矽層上 的二氧化矽層,以及在該二氧化矽層與一上矽層之間的一 層,該層包括從氮化矽、摻雜氮的二氧化矽以及氧氮化矽 • 所組成群組中選出的一材料。 本發明亦提供與上述方法相關的半導體晶圓、半導體 裝置、以及電腦系統。在下文中,將參照實施例及附圖而 詳細說明本發明之優點及其他特徵。 【實施方式】 本發明揭露出一種製造絕緣層上覆矽(SOI)晶圓方 法的實施例,該晶圓具有覆在絕緣層上的一蝕刻停止層。 ® 同樣被揭露的是具有覆在絕緣層上之蝕刻停止層的SOI晶 圓,其中該絕緣層包含二氧化矽(Si〇2 )。在一實施例中 ,該蝕刻停止層包含氮化矽(Si3N4 )。在另一實施例中 ,該蝕刻停止層包含摻雜氮的二氧化矽。在進一步實施例 中,該蝕刻停止層包含氧氮化矽(si(x)0(Y)N(z))。在仍 進一步實施例中,該蝕刻停止層包含氮化矽、摻雜氮的二 氧化矽以及氧氮化矽的其中兩個或更多個的組合。在另一 實施例中,氮濃度會在整個蝕刻停止層厚度中(以及’或 許,在S 01晶圓的其他層內)改變。被揭露的s 01晶圓可 (4) 1295078 提供氧化物絕緣層的電性隔離特性以及蝕刻停止層的蝕刻 停止能力兩者。 在圖1 A與1 B中所顯示的係爲具有覆在絕緣層上的蝕 刻停止層之SOI晶圓100。參考這些圖式,SOI晶圓100 包含半導體材料基底層Π0、覆在基底層11〇上的絕緣材 料層120、覆在絕緣層120上的蝕刻停止層130、以及覆 在蝕刻停止層1 3 0上的半導體材料上層1 4 0。在一實施例 # 中,半導體材料(基底層11〇與上層140)包含矽,且絕 緣層120包含二氧化矽(Si 02 )。在一實施例中,蝕刻停 止層130包含氮化矽(Si3N4 )。不過,蝕刻停止層130 可能不包含化學計量明顯的氮化矽材料,且在其他實施例 中,氮濃度會在整個蝕刻停止層厚度中改變(且氮濃度亦 可在S 01晶圓1 0 0的其他層內改變)。因此,例如,在其 它實施例中,蝕刻停止層包含摻雜氮的二氧化矽,且在進 一步實施例中,蝕刻停止層包含氧氮化矽(Si(x)0(Y)N(z) # )。在仍進一步實施例中,該飩刻停止層包含氮化矽、摻 雜氮的二氧化矽以及氧氮化矽的其中兩個或更多個的組合 〇 在一實施例中,絕緣層120的厚度在約300-25 00埃 之間,飩刻停止層130的厚度在約3-200埃之間,上半導 體層140的厚度在約30-2000埃之間。在一實施例中,就 300 mm的晶圓而言,SOI晶圓1〇〇的整體厚度大約775 μιυ 。在進一步實施例中,蝕刻停止層130實質覆在整個(或 者大部分的)絕緣層1 20上,且在進一步實施例中,上半 -8- (5) 1295078 導體層140實質覆在整個(或者大部分的)触刻停止層 1 30 上。 在其他實施例中,基底半導體層110、絕緣層120、 蝕刻停止層130與上半導體層140包含除了上述以外的材 料。例如,在其他實施例中,蝕刻停止層可藉由摻雜或植 入氮以外的物質來形成。因此,應該理解的是,所揭露的 實施例並不限於包括氮的蝕刻停止層,且進一步地,其他 φ 蝕刻停止材料亦屬於所揭露實施例的範圍內。再者,應該 理解到的是,所揭露的蝕刻停止層會進行(替代)除了蝕 刻停止以外的其他功能。例如,所揭露出覆在埋設氧化物 層上之含氮層的功能亦如同一擴散阻障(例如,如一摻雜 物擴散阻障,以促進上半導體層1 40的摻雜)。 在另一實施例中,如圖1A所示,用於許多晶粒102 的積體電路可被形成在SOI晶圓100上。每一晶粒102的 積體電路可被形成在上半導體層140中,且在形成電路的 Φ 期間內,底層1 3 0的作用如同蝕刻停止(例如,在形成絕 緣溝渠等等的期間內作爲一蝕刻停止)。雖然爲了簡化說 明沒有顯示於圖中,但是許多金屬化層(每一金屬化層藉 由介電層而與相鄰層隔開)可被形成在晶圓1 〇〇上,以產 生每一晶粒102的互連結構。最後,每一晶粒102可自晶 圓100被獨立化,且每一晶粒102可用某些方式來包裝, 以整合入下一階組件內(例如,電路板、電腦系統、無線 通信裝置等等)。 所揭露的實施例包含形成覆在SOI晶圓之埋設氧化物 (6) 1295078 層(或其他絕緣層)的蝕刻停止層之種種方法。圖2所說 明的係爲在SOI晶圓中形成蝕刻停止層之方法200的一種 實施例。圖2所示方法200的實施例係被進一步顯示於圖 3A至3C的槪要圖以及圖4中,且應該參考在文中的這些 圖式。 首先參考圖3A,其係顯示SOI晶圓3 00的實施例。 此晶圓3 00包括基底矽層3 1 0、覆在基底層3 1 0上的二氧 • 化矽層320、以及上矽層340。圖3A的SOI晶圓300可藉 由任何合適的製程來形成,譬如例如晶圓接合或SIMOX。 如圖2之方塊2 1 0所陳述的,氮會被植入到SOI晶圓 內。此乃顯示於圖3B中,在此氮已被植入到圖3A之SOI 晶圓3 00的區域3 90內。應該理解到的是,區域390係代 表以植入氮爲目標的區域,且實際上,氮可被植入到晶圓 3 00的額外部分。例如,將於下文所描述的,氮濃度可從 上矽層340表面附近的小量,改變到晶圓中較下方部分的 • 最大濃度,並再度改變到晶圓內甚至更深的小量。舉例來 說,最大濃度可發生在上矽層340與二氧化矽層320之間 的介面上,或者最大氮濃度可發生在二氧化矽層320內的 某一點上。 氮可在使用任何適當植入設備的任何適當情況下被植 入。在一實施例中,氮的植入係以升高溫度來進行,以增 加氮濃度,同時減少在上矽層3 40中損壞的可能性。例如 ,根據一實施例,氮的植入係在最高達到攝氏45 0度的範 圍中進行。 -10- (7) 1295078 如將於以下所描述,被植入的氮將可使用來形成蝕刻 停止層。根據某些實施例,此蝕刻停止層包含氮化矽、摻 雜氮的二氧化矽或者氧氮化矽(或者這些材料的組合)。 影響此蝕刻停止層特性的兩因子包括最大氮濃度,與以接 受最大氮劑量爲目標的區域或深度。這會進一步顯示於圖 4,其係顯示爲晶圓深度函數的氮濃度。根據一實施例, 最大濃度的氮係被植入在埋設氧化物層與上矽層之間的介 φ 面上。此乃由曲線490a所顯示,其係在埋設氧化物層420 與上矽層440之間的介面上具有最大氮濃度。在另一實施 例中,最大濃度的氮係被植入在埋設氧化物層內。此乃由 曲線490b所顯示,其係在二氧化矽層420內的某位置上 具有最大氮濃度。在一實施例中,氮的最大濃度係在最高 達到102()atoms/cm3的範圍內。 以在埋設氧化物層與上矽層之間介面的最大氮濃度爲 目標,可提供在埋設氧化物層上氮化矽的最大厚度,然而 # ,以在埋設氧化物層內之區域上的最大氮濃度爲目標,卻 可能降低在上矽層中的氮濃度。最大氮濃度與以接受最大 濃度爲目標的區域將是SOI晶圓之希望特性的函數,而且 這些變數以及其他變數,譬如植入條件,係可依情形被修 改到適當。 應該要注意的是,在圖4中,代表爲深度函數之氮濃 度的曲線490a、490b係已爲了能輕易說明與理解而被理 想化。例如,曲線490a、490b以大致平順且連續來顯示 ;不過,實際上,在材料層之間邊界上的氮濃度可能不連 -11 - 1295078
續。 接著參考圖2中的方塊220,進行一退火製程,以形 成蝕刻停止層。此乃顯示於圖3 C中,在此一蝕刻停止層 3 3 0已經被形成在S Ο I晶圓3 0 0中,此蝕刻停止層配置在 埋設氧化物層320上以及上矽層3 40下。根據一實施例’ 在退火期間內提高溫度的同時,氮化物沈澱物則開始形成 ,且這些沈澱物將聚集來自周圍矽的氮。因此,隨著持續 • 加熱,氮的擴散與/或重新分佈會發生,且氮化矽層會形 成在上矽層340與埋設氧化物層320之間的介面上。 不過,如上述,蝕刻停止層可能不會包.含化學計量明 顯的氮化矽層,且氮化矽沈澱物的形成可能不會發生。再 者,在其他實施例中,所形成之蝕刻停止層的氮濃度會在 上矽層與埋設氧化物層之間的整個介面區域中連續改變。 例如,在蝕刻停止層中的最大氮濃度可發生在上矽層與埋 設氧化物層之間的介面區域,而到埋設氧化物層裡面,氮 # 濃度會衰退(而且到上矽層裡面亦會衰退)。於是,在一 實施例中,蝕刻停止層3 3 0可包含摻雜氮的二氧化矽,且 在進一步實施例中,蝕刻停止層可包含氧氮化矽。在另一 實施例中,蝕刻停止層3 3 0可包含氮化矽、摻雜氮的二氧 化矽以及氧氮化矽的其中兩個或更多個的組合。 退火以形成鈾刻停止層(由所植入氮)可在導致形成 氮化砂、摻雜氮的二氧化砂或者氧氮化砂(或者這些材料 的某種組合)的任何適當條件下進行。在一實施例中,以 大約攝氏1 2 0 0度的溫度來進行退火約2小時。根據另— -12- (9) 1295078 實施例,將SOI晶圓放置在一處理室中,其中氮可被引入 ,並在流動氮環境中進行退火。 一種形成包括蝕刻停止層之SOI晶圓之方法5 00的另 一實施例係顯示於圖5。圖所示之方法500的實施例會被 進一步顯示於圖6A至6D的槪要圖中,以及圖7,並且參 考在該文中提出的這些圖式。 首先參考圖6A,其係顯示晶圓600的實施例。在一 春實施例中,晶圓600包括包含矽的基板605。 如圖之方塊5〗0所述,氧係被植入到矽晶圓內。此乃 顯示於圖6B中,在此氧會被植入到圖6A之晶圓600的區 域680內。所植入的氧將被使用來形成一埋設氧化物層。 應該理解到的是,區域6 8 0係代表以植入氧爲目標的區域 ,且實際上,氧可被植入到晶圓600的額外部分。藉由實 例,氧濃度可從晶圓600上表面附近的小量,改變到晶圓 中較下方部分的最大濃度,並再度改變到晶圓內甚至更深 ©的小量。 氧可在使用任何適當植入設備的任何適當情況下被植 入。根據一實施例中,氧的植入係以升高溫度來進行,以 增加氧濃度,同時減少在矽基板605中損壞的可能性。藉 由實例,在一實施例中,氧的植入係在最高達到攝氏4 5 0 度的範圍中進行。最大氧濃度是以欲形成埋設氧化物層之 晶圓的該區域或深度爲目標。此乃說明於圖7,其係顯示 爲晶圓深度函數的氧濃度(氮濃度亦同樣地顯示於此圖中 ’並將說明如下)。曲線7 8 0 (虛線)代表氧濃度,而且 -13- (10) 1295078 此曲線暗示最大氧濃度位於欲形成埋設氧化物 720)的該晶圓區域內。在一實施例中,最大 最局達到l〇22atoms/cm3的範圍內。 參考圖5中的方塊520,將氮植入到晶圓 示於圖6C中,在此氮已經被植入到矽晶圓 6 9 0內。應該理解到的是,區域6 9 0係代表以 標的區域,且實際上,氮可被植入到晶圓600 • 內。例如,將於下文所描述的,氮濃度可從晶 面附近的小量,改變到晶圓中較下方部分的最 再度改變到晶圓內甚至更深的小量。舉例來說 可發生在欲變成上矽層與埋設氧化物層之間介 ’或者最大氮濃度可發生在欲變成埋設氧化物 的某一點上。 如在先前,氮可在使用任何適當植入設備 情況下被植入。在一實施例中,氮的植入係以 •進行’以增加氮濃度,同時減少對晶圓600造 能性(例如,欲變成上矽層640的該部分晶圓 如’根據一實施例,氮的植入係在最高達到攝 範圍中進行。 被植入的氮將用來形成覆在埋設氧化物層 的氧來形成)上的蝕刻停止層。在某些實施例 停止層包含氮化矽、摻雜氮的二氧化矽或者氧 者這些材料的組合)。如上述,影響氮化矽層 子包括最大氮濃度,與以接受收最大氮劑量爲 層(見項目 氧濃度是在 內。此乃顯 600的區域 植入氮爲目 的額外部分 圓6 0 0上表 大濃度,並 ,最大濃度 面的區域上 層之區域內 的任何適當 升高溫度來 成損壞的可 600 ) 〇 例 氏450度的 (欲由植入 中,此蝕刻 氮化矽(或 特性的兩因 目標的區域 -14 - (11) 1295078 或深度。這會顯示於圖7,其係顯示爲晶圓深度函數的氮 濃度(以及氧濃度)。根據一實施例,氮的最大濃度係被 植入在欲變成埋設氧化物層與上矽層之間的介面的區域。 此乃由曲線790a所顯示,其係在欲變成二氧化矽層720 與上矽層740之間介面的平面上具有最大氮濃度。在另一 實施例中,最大氮濃度係被植入在欲變成埋設氧化物層的 區域內。此乃由曲線790b所顯示,其係在欲變成埋設氧 # 化物層72 0之區域內的某位置上具有最大氮濃度。在一實 施例中,氮的最大濃度係爲在最高達到102()atoms/cm3的 範圍內。 以在埋設氧化物層與上矽層之間介面的最大氮濃度爲 目標,可提供在埋設氧化物層上氮化矽的最大厚度,然而 ,以在埋設氧化物層內之區域的最大氮濃度爲目標,卻可 能降低在上矽層中的氮濃度。如先前所暗示的,最大氮濃 度(以及最大氧濃度)與以接受收最大濃度爲目標的區域 •將是SOI晶圓之希望特性的函數,而且這些變數以及其他 變數,譬如植入條件,係可依情形被修改到適當。 應該要注意的是,在圖7中,代表爲深度函數之氮濃 度的曲線790a、790b (以及代表氧濃度的曲線7 80 ),係 已爲了能輕易說明與理解而被理想化。例如,曲線790a、 790b (與7 8 0 )以大致平順且連續來顯示;不過,實際上 ,在材料層之間邊界上的氮濃度可能不會連續。 如圖5中的方塊5 3 0所述,進行一退火製程,以形成 二氧化矽層與蝕刻停止層。此乃顯示於圖6D中,在此一 -15- (12) 1295078 二氧化砂層6 2 0與一触刻停止層6 3 0各已經被形成 SOI晶圓600。二氧化矽層620形成在以植入氧爲 該矽晶圓區域中,且蝕刻停止層6 3 0形成在二氧 6 2 0與上砂層6 4 0之間的介面區域中。因此’蝕刻 配置在埋設氧化物層620上以及上矽層640下。根 施例,在退火期間內提高溫度,氮化矽沈澱物會開 ,且這些沈澱物將聚集來自周圍矽的氮。因此’隨 φ 加熱,氮的擴散與/或重新分佈將會發生’且氮化 形成在上矽層640與正形成埋設氧化物層620之間 上。類似的機制會導致二氧化矽層的形成。 不過,如上述,蝕刻停止層可能不會包含化學 顯的氮化矽層,且氮化矽沈澱物的形成可能不會發 者,在其他實施例中,所形成鈾刻停止層的氮濃度 矽層與正形成埋設氧化物層之間的整個介面區域中 變。例如,在蝕刻停止層中的最大氮濃度會發生在 # 與埋設氧化物層之間的介面區域,而到埋設氧化物 ,氮濃度會衰退(而且到上矽層裡面亦會衰退)。 在一實施例中,鈾刻停止層330包含摻雜氮的二氧 且在進一步實施例中,蝕刻停止層包含氧氮化矽。 實施例中,飩刻停止層3 3 0可包含氮化矽、摻雜氮 化矽以及氧氮化矽的其中兩個或更多個的組合。 退火以形成二氧化矽層(由所植入氧)與蝕刻 (由所植入氮),可在導致形成二氧化矽與氮化矽 氮的二氧化矽或者氧氮化矽(或者這些材料的某種 以產生 目標的 化矽層 停止層 據一實 始形成 著持續 矽層可 的介面 計量明 生。再 會在上 連續改 上Ϊ夕層 層裡面 於是, 化矽, 在另一 的二氧 停止層 、摻雜 組合) -16- (13) 1295078 的任何適當情況下進行。在一實施例中,以大約攝氏〗3 5 0 度的溫度來進行退火約5至1 2小時之間。根據另一實施 例,將晶圓放置在一處理室中,其中氮與/或氧會被引入 ,而且退火係在流動氮與/或氧環境中進行。 參考圖,其係顯示電腦系統8 00的實施例。電腦系統 8 〇 〇包括耦合種種元件的匯流排8 0 5。匯流排8 0 5刻意代 表一或更多匯流排的集合一例如系統匯流排、週邊元件介 φ 面(PCI )匯流排、小電腦系統介面(SCSI )匯流排等 等一其係將系統8 00的元件互連。作爲單一匯流排8 05之 這些極流排的代表係爲了能夠輕易理解來提供,而且應該 理解的是,系統800並不會如此受限。通常那些熟諳該技 藝者將理解到,電腦系統8 00會具有任何適當的匯流排架 構,並可包括任何數目的匯流排與其組合。 與匯流排805耦合的係爲一處理裝置(或諸裝置) 810。該處理裝置810包含任何適當的處理裝置或系統, • 包括微處理器、網路處理器、特殊應用積體電路(ASIC ) 或者場可程式化閘陣列(FPGA )或者類似裝置。應該理 解到的是,雖然圖顯示單一處理裝置8 1 0,但是電腦系統 8 00可包括兩個或更多個處理裝置。 電腦系統800亦包括耦合匯流排8 05的系統記憶體 820,系統記憶體820則包含例如任何適當類型與數目的 記憶體,譬如靜態隨機存取記憶體(SRAM )、動態隨機 存取記憶體(DRAM )、同步DRAM ( SDRAM )或者雙倍 資料速率DRAM ( DDRDRAM )。在電腦系統800的作業 -17- (14) 1295078 期間內’作業系統與其他應用可存在於系統記憶體820中 〇 電腦系統800可進一步包括耦合匯流排805的唯讀記 憶體(ROM ) 8 30。在操作期間內,ROM 830可儲存處理 裝置8 1 0用的暫時指令與變數。系統800亦包括耦合匯流 排805的一儲存裝置(或諸裝置)840。儲存裝置840包 含任何適當的非揮發性記憶體,譬如例如硬碟驅動器。作 φ 業系統與其他程式可被儲存在儲存裝置840中。再者,存 取可移動儲存媒體(例如軟碟驅動器或CD ROM驅動器) 用的裝置850可與匯流排805耦合。 電腦系統800亦可包括與匯流排805耦合的一個或更 多個I/O (輸入/輸出)裝置860。共用輸入裝置包括鍵盤 、譬如滑鼠的點選裝置、以及其他資料登錄裝置,而共用 輸出裝置包括影像顯示器、列印裝置與聲訊輸出裝置。將 理解到的是’适些僅僅是與電腦系統800鍋合之輸入/輸 φ 出裝置種類的一些實例。 電腦系統800可進一步包括與匯流排805耦合的一網 路介面870。網路介面870包含能夠將系統800與網路耦 合的任何適當硬體、軟體或者硬體與軟體的組合(例如, 網路介面卡)。網路介面870可在任何適當的媒體上建立 與該網路(或諸網路)的連結一例如,無線、銅線、光纖 或其組合一支援經由任何適當協定一例如,TCP/IP (傳輸 控制通訊協定/網際網路通訊協定)、HTTP (超文件傳輸 通訊協定)以及其他的資訊互換。 -18- (15) 1295078 應該理解的是,圖8所示的電腦系統8 00刻意代表此 一系統的示範性實施例,且進一步地,此系統可包括許多 額外的元件,其係爲了簡化以及清楚理解而被省略。藉由 實例,系統800包括DMA (直接記憶體存取)控制器、 與處理裝置8 1 0有關的晶片組、額外的記憶體(例如,快 取記憶體)以及額外的信號線與匯流排。同樣地,應該理 解到的是,電腦系統8 00可能不會包括圖8所示的全部元 • 件。 在一實施例中,電腦系統800包括具有一積體電路晶 粒的元件,該積體電路晶粒係形成在具有蝕刻停止層,譬 如上述的氮化矽層的SOI晶圓上。例如,系統800的處理 裝置8 1 0包括此一積體電路晶粒。不過,應該理解到的是 ’系統800的其他元件(例如,網路介面870等等)可包 括具有形成在SOI晶圓上之積體電路晶粒的裝置,該SOI 晶圓則包括氮化矽蝕刻停止(或者其他蝕刻停止層)。 # 上述的詳細說明與附圖僅僅用於說明而非限制。它們 主要提供對所揭露實施例清楚且廣泛的理解,而且從那裡 沒有任何多餘的限制會被瞭解。關於在此所說明實施例的 種種添加、刪除與修改以及替代性安排,其係可由那些熟 諳該技藝者在不背離所揭露實施例的精神與附加申請專利 範圍之下想出。 【圖式簡單說明】 圖1 A係爲具有覆在埋設氧化物層之蝕刻停止層的 -19- (16) 1295078 s 〇 i晶圓之一種實施例的平面圖。 圖1B係爲圖1 A SOI晶圓的截面立視圖,其係沿著圖 1 A的線B-B擷取。 圖2係爲說明在SOI晶圓中產生蝕刻停止層之實施例 的方塊圖。 圖3 A-3C係爲說明圖2所示方法實施例的槪要圖。 圖4係爲顯示圖2所示本方法種種實施例之氮濃度對 Φ 晶圓深度的槪要圖。 圖5係爲說明一種產生具有覆在埋設氧化物之蝕刻停 止層的SOI晶圓之方法之實施例的方塊圖。 圖6A-6D係爲說明圖5所示方法之實施例的槪要圖。 圖7係爲顯示圖5所示本方法種種實施例之氮濃度與 氧濃度對晶圓深度的槪要圖。 圖8係爲顯示電腦系統實施例的槪要圖,其係包括根 據所揭露實施例形成的半導體晶粒。 【主要元件符號說明】 100 :絕緣層上覆矽晶圓 102 :晶粒 1 1 〇 :半導體材料基底層 120 :絕緣層 1 3 0 :蝕刻停止層 140 :上半導體層 2 0 0 :方法 -20- (17) 1295078
3 00 : 310 : 3 20 : 3 3 0 : 340 : 420 : 440 : 490a 490b 500 : 600 : 605 : 62 0 : 63 0 : 640 : 680 : 6 90 : 720 : 740 : 7 80 : 790a 790b 8 00 : 8 05 : 絕緣層上覆矽晶圓 基底矽層 埋設的氧化物層 蝕刻停止層 上5夕層 埋設的矽層 上石夕層 :曲線 :曲線 方法 晶圓 基板 埋設的氧化物層 倉虫刻停止層 上矽層 區域 區域 二氧化砂層 上砂層 曲線 :曲線 :曲線 電腦系統 匯流排 -21 (18) 1295078 8 1 0 :處理裝置 820 :系統記憶體 8 3 0 :唯讀記憶體 840 :儲存裝置 8 5 0 :裝置 860:(輸入/輸出)裝置 870 :網路介面
-22-

Claims (1)

  1. (1) 1295078 十、申請專利範圍 1 · 一種製造半導體晶圓的方法,包含形成一蝕刻停 止層於一絕緣層上覆5夕(SOI )晶圓中,該蝕刻停止層覆 蓋在該SOI晶圓的一絕緣層上。 2 ·如申請專利範圍第1項之方法,其中該蝕刻停止 層包含從氮化矽、摻雜氮的二氧化矽以及氧氮化矽所組成 群組中選出的一材料。 3.如申請專利範圍第1項之方法,其中該蝕刻停止 層包含從氮化矽、摻雜氮的二氧化矽以及氧氮化矽所組成 群組中選出的至少兩材料。 4 ·如申請專利範圍第1項之方法,其中在整個蝕刻 停止層中氮濃度會改變。 5 ·如申請專利範圍第1項之方法,其中形成該蝕刻 停止層包含: 將氮植入於該S 01晶圓內;以及 將該SOI晶圓退火以形成該蝕刻停止層。 6. 如申請專利範圍第1項之方法,其中該SOI晶圓 包含多數接合層。 7. 如申請專利範圍第1項之方法,其中該SOI晶圓 的絕緣層包含由包括氧植入之製程所形成的氧化物層。 8. 一種製造半導體晶圓的方法,包含形成一絕緣層 與一蝕刻停止層於一半導體晶圓中,該鈾刻停止層係配置 在該絕緣層與一上半導體層之間。 9. 如申請專利範圍第8項之方法,其中該半導體晶 -23- (2) 1295078 圓包含矽,且該絕緣層包含二氧化矽。 1 〇·如申請專利範圍第8項之方法,其中該鈾刻停止 層包含從氮化矽、摻雜氮的二氧化矽以及氧氮化矽所組成 群組中選出的一材料。 1 1 ·如申請專利範圍第8項之方法,其中該蝕刻停止 層包含從氮化矽、摻雜氮的二氧化矽以及氧氮化矽所組成 群組中選出的至少兩材料。 1 2 ·如申請專利範圍第8項之方法,其中在整個蝕刻 停止層中氮濃度會改變。 .1 3 ·如申請專利範圍第8項之方法,其中形成該蝕刻 停止層包含: 將氮植入於該半導體晶圓內;以及 將該半導體晶圓退火以形成該蝕刻停止層。 1 4 ·如申請專利範圍第1 3項之方法,其中形成該絕 緣層包含: 將氧植入到該半導體晶圓內; 其中該絕緣層係在半導體晶圓退火期間形成。 15. —種製造半導體晶圓的方法,包含: 將氮植入到一晶圓內,該晶圓包括一基底矽層、覆蓋 在該基底矽層上的一二氧化矽層,以及覆蓋在該二氧化矽 層上的上矽層;以及 將該晶圓退火,以在該上矽層與該絕緣層之間形成一 層,該層包括從氮化矽、摻雜氮的二氧化矽以及氧氮化矽 所組成群組中選出的一材料。 -24- (3) 1295078 1 6·如申請專利範圍第1 5項之方法,其中該層包括 從氮化矽、摻雜氮的二氧化矽以及氧氮化矽所組成群組中 選出的至少兩材料。 1 7 ·如申請專利範圍第1 5項之方法,其中在該上矽 層與該二氧化矽層之間的介面上植入氮的濃度最大。 1 8 ·如申請專利範圍第1 5項之方法,其中在該二氧 化矽層中植入氮的濃度最大。 • 1 9 ·如申請專利範圍第1 5項之方法,進一步包含在 該上矽層中形成多數晶粒的積體電路。 20·如申請專利範圍第1 9項之方法,其中形成在該 二氧化矽層與該上矽層之間之該層作用如同一蝕刻停止。 2 1 · —種製造半導體晶圓的方法,包含: 將氧植入到一晶圓內,其中該晶圓包含矽; 將氮植入到該晶圓內;以及 將該晶圓退火,以形成覆蓋在一基底矽層上的二氧化 •矽層,以及在該二氧化矽層與一上矽層之間的一層,該層 包括從氮化矽、摻雜氮的二氧化矽以及氧氮化矽所組成群 組中選出的一材料。 22.如申請專利範圍第21項之方法,其中該層包含 從氮化矽、摻雜氮的二氧化矽以及氧氮化矽所組成群組中 選出的至少兩材料。 23·如申請專利範圍第21項之方法,其中在該上矽 層與該二氧化矽層之間欲形成一介面的區域上植入氮的濃 度最大。 -25- (4) 1295078 2 4.如申請專利軔圍桌2 1項之方法,其中在欲形成 該二氧化矽層的區域中所植入氮的濃度最大。 25.如申請專利範圍第21項之方法,進一步包含在 該上矽層中形成多數晶粒的積體電路。 2 6·如申請專利範圍第2 5項之方法,其中在該二氧 化矽層與該上矽層之間之該層作用如同一蝕刻停止。 27· —種半導體晶圓,包含: φ 一基底層,包含一半導體材料; 一絕緣材料層,覆蓋在該基底層上; 一蝕刻停止層,覆蓋在該絕緣層上;以及 一上層’包含該半導體材料且覆蓋在該蝕刻停止層上 〇 28·如申請專利範圍第27項之晶圓,其中該半導體 材料包含砂’且該絕緣材料包含二氧化砂。 29·如申請專利範圍第27項之晶圓,其中該蝕刻停 •止層包含從氮化矽、摻雜氮的二氧化矽以及氧氮化矽所組 成群組中選出的一材料。 3 0 ·如申請專利範圍第2 7項之晶圓,其中該蝕刻停 止層包含從氮化矽、摻雜氮的二氧化矽以及氧氮化矽所組 成群組中選出的至少兩材料。 3 1 · —種晶圓,包含: 一基底砂層; 一二氧化矽層,覆蓋在該基底矽層上; 一上矽層,配置在該二氧化矽層上;以及 -26- (5) 1295078 配置在該二氧化矽與該上矽層之間的一層,該層包括 從氮化矽、摻雜氮的二氧化矽以及氧氮化矽所組成群組中 選出的一材料。 32. 如申請專利範圍第31項之晶圓,其中配置在該 二氧化矽與該上矽層之間的該層包含從氮化矽、摻雜氮的 二氧化矽以及氧氮化矽所組成群組中選出的至少兩材料。 33. 如申請專利範圍第3 1項之晶圓,其中配置在該 φ 二氧化矽與該上矽層之間該層作用如同一蝕刻停止。 34. —半導體裝置,包含: 一晶粒,該晶粒包括 一基底層,包含砂, 一絕緣層,覆蓋在該基底層上,該絕緣層包含二 氧化砂, 一蝕刻停止層,覆蓋在該絕緣層上,該蝕刻停止 層包括從氮化矽、摻雜氮的二氧化矽以及氧氮化矽所組成 # 群組中選出的一材料,以及 一上層’包含矽且覆蓋在該蝕刻停止層上;以及 至少一電路元件,形成於該上矽層中。 35·如申請專利範圍第34項之半導體裝置,其中該 蝕刻停止層包括從氮化矽、摻雜氮的二氧化矽以及氧氮化 矽所組成群組中選出的至少兩材料。 36·如申請專利範圍第34項之半導體裝置,其中該 至少一電路元件包含一電晶體。 37·如申請專利範圍第34項之半導體裝置,其中該 -27- (6) 1295078 至少一電路元件包含部份的處理系統。 3 8. —種電腦系統,包含: 一處理裝置,該處理裝置包含一晶粒,該晶粒包括 一基底層,包含砂, 一絕緣層,覆蓋在該基底層上,該絕緣層包含二 氧化砂, 一蝕刻停止層,覆蓋在該絕緣層上,該蝕刻停止 φ 層包括從氮化矽、摻雜氮的二氧化矽以及氧氮化矽所組成 群組中選出的一材料,以及 一上層,包含矽且覆蓋在該蝕刻停止層上;以及 一記憶體裝置,耦合該處理裝置。 39.如申請專利範圍第38項之電腦系統,其中該蝕 刻停止層包括從氮化矽、摻雜氮的二氧化矽以及氧氮化矽 所組成群組中選出的至少兩材料。 40·如申請專利範圍第38項之電腦系統,進一步包含 •耦合該處理裝置的一網路介面。 -28-
TW094139288A 2004-11-12 2005-11-09 Method for manufacturing a silicon-on-insulator (soi) wafer with an etch stop layer TWI295078B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/987,775 US7473614B2 (en) 2004-11-12 2004-11-12 Method for manufacturing a silicon-on-insulator (SOI) wafer with an etch stop layer

Publications (2)

Publication Number Publication Date
TW200703503A TW200703503A (en) 2007-01-16
TWI295078B true TWI295078B (en) 2008-03-21

Family

ID=35929763

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094139288A TWI295078B (en) 2004-11-12 2005-11-09 Method for manufacturing a silicon-on-insulator (soi) wafer with an etch stop layer

Country Status (7)

Country Link
US (2) US7473614B2 (zh)
JP (1) JP2008520114A (zh)
KR (2) KR20090111881A (zh)
CN (1) CN101044611B (zh)
DE (1) DE112005002324B4 (zh)
TW (1) TWI295078B (zh)
WO (1) WO2006053331A1 (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100653848B1 (ko) * 2005-09-13 2006-12-05 (주)한비젼 3차원 적층형 이미지 센서 및 그의 제조방법
JP2007208023A (ja) * 2006-02-02 2007-08-16 Sumco Corp Simoxウェーハの製造方法
US20080054361A1 (en) * 2006-08-30 2008-03-06 Infineon Technologies Ag Method and apparatus for reducing flicker noise in a semiconductor device
US20080254590A1 (en) * 2007-04-10 2008-10-16 Vogt Eric E Fabrication process for silicon-on-insulator field effect transistors using high temperature nitrogen annealing
US20100155880A1 (en) * 2008-12-23 2010-06-24 Intel Corporation Back gate doping for SOI substrates
CN103165519B (zh) * 2011-12-08 2016-07-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制造方法
US20170278700A1 (en) * 2014-09-26 2017-09-28 John D. Brooks Technique for oxidizing plasma post-treatment for reducing photolithography poisoning and associated structures
CN106611697B (zh) * 2015-10-26 2019-11-05 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
ITUB20155681A1 (it) * 2015-11-18 2017-05-18 St Microelectronics Srl Dispositivo elettronico resistente a radiazioni e metodo per proteggere un dispositivo elettronico da radiazioni ionizzanti
JP2019501524A (ja) * 2015-12-04 2019-01-17 ザ・シランナ・グループ・プロプライエタリー・リミテッドThe Silanna Group Pty Limited 絶縁体上半導体基板
US9953831B1 (en) * 2016-12-21 2018-04-24 Globalfoundries Inc. Device structures with multiple nitrided layers
US10943813B2 (en) 2018-07-13 2021-03-09 Globalwafers Co., Ltd. Radio frequency silicon on insulator wafer platform with superior performance, stability, and manufacturability
US11398406B2 (en) * 2018-09-28 2022-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Selective deposition of metal barrier in damascene processes
DE102018131694A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Selektives abscheiden einer metallsperrschicht bei damascene-prozessen
JP6756796B2 (ja) * 2018-10-09 2020-09-16 アルバック成膜株式会社 マスクブランクス、ハーフトーンマスク、製造方法
CN111077607B (zh) * 2019-12-30 2022-01-11 中国科学院微电子研究所 硅基光波导器件的制造方法
KR20230012058A (ko) 2021-03-30 2023-01-25 양쯔 메모리 테크놀로지스 씨오., 엘티디. 기판의 매립 정지층을 이용한 3차원 반도체 디바이스 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5362667A (en) * 1992-07-28 1994-11-08 Harris Corporation Bonded wafer processing
JPH05259418A (ja) * 1992-03-09 1993-10-08 Nippon Telegr & Teleph Corp <Ntt> 半導体基板とその製造方法
US5468657A (en) 1994-06-17 1995-11-21 Sharp Microelectronics Technology, Inc. Nitridation of SIMOX buried oxide
US5869359A (en) * 1997-08-20 1999-02-09 Prabhakar; Venkatraman Process for forming silicon on insulator devices having elevated source and drain regions
US6380055B2 (en) * 1998-10-22 2002-04-30 Advanced Micro Devices, Inc. Dopant diffusion-retarding barrier region formed within polysilicon gate layer
AU6004101A (en) * 2000-04-24 2001-11-07 Beijing Normal University Method for fabricating silicon-on-insulator
US6541861B2 (en) * 2000-06-30 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device manufacturing method including forming step of SOI structure and semiconductor device having SOI structure
JP2002026009A (ja) * 2000-06-30 2002-01-25 Toshiba Corp 半導体装置およびその製造方法
US6881645B2 (en) * 2000-08-17 2005-04-19 Samsung Electronics Co., Ltd. Method of preventing semiconductor layers from bending and semiconductor device formed thereby
US6521510B1 (en) * 2001-03-23 2003-02-18 Advanced Micro Devices, Inc. Method for shallow trench isolation with removal of strained island edges
JP3866667B2 (ja) * 2003-02-26 2007-01-10 株式会社東芝 半導体装置の製造方法

Also Published As

Publication number Publication date
WO2006053331A1 (en) 2006-05-18
KR100992210B1 (ko) 2010-11-04
CN101044611B (zh) 2011-08-03
KR20070055576A (ko) 2007-05-30
US20090096025A1 (en) 2009-04-16
US20060102988A1 (en) 2006-05-18
DE112005002324B4 (de) 2013-10-10
JP2008520114A (ja) 2008-06-12
US7473614B2 (en) 2009-01-06
DE112005002324T5 (de) 2007-09-27
CN101044611A (zh) 2007-09-26
KR20090111881A (ko) 2009-10-27
TW200703503A (en) 2007-01-16

Similar Documents

Publication Publication Date Title
TWI295078B (en) Method for manufacturing a silicon-on-insulator (soi) wafer with an etch stop layer
TWI380442B (en) Semiconductor device and method of making semiconductor device comprising multiple stacked hybrid orientation layers
US5953622A (en) Method for fabricating semiconductor wafers
CN101809713B (zh) 阻止晶体管栅极电极的预非晶化
TWI286821B (en) Semiconductor device formed over a multiple thickness buried oxide layer, and methods of making same
CN102257611B (zh) 用于集成无电容器存储器单元与逻辑的方法及结构
TWI298179B (en) Metal oxide semiconductor transistor and method of manufacturing thereof
TW200417013A (en) Tri-gate and gate around MOSFET devices and methods for making same
US8338893B2 (en) Method and resulting structure DRAM cell with selected inverse narrow width effect
KR100344734B1 (ko) 자기 정렬 동적 임계치 전계 효과 디바이스 및 그의 제조 방법
TW200805654A (en) Semiconductor device and method of manufacturing the same
JP4480323B2 (ja) 半導体デバイスの製造方法
TWI236053B (en) Method of selectively etching HSG layer in deep trench capacitor fabrication
TW201005943A (en) Transistor with contact over gate active area
US6645795B2 (en) Polysilicon doped transistor using silicon-on-insulator and double silicon-on-insulator
US6900500B2 (en) Buried transistors for silicon on insulator technology
JP4027440B2 (ja) 半導体基板の製造方法
KR19990088300A (ko) Soi-반도체장치및그것의제조방법
JP3822743B2 (ja) Cmos回路及びその製造方法
TW200525755A (en) Memory cell with a vertical transistor and fabrication method thereof
JP3680417B2 (ja) 半導体装置
TW563255B (en) Semiconductor device and manufacturing method thereof
JP2004534401A (ja) 異なる厚みのゲート酸化物を有する複数のmosトランンジスタを備えた半導体装置の製造方法
TW432595B (en) LDMOS transistor device and the manufacturing method of the same
KR20040090140A (ko) 반도체 소자의 형성방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees